JP2002110985A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 ターンオフ特性とターンオン特性のトレード
オフを改善する。 【解決手段】 半導体基板１１の一面側には、Ｎ型バッ
ファ層１２及びＰ型コレクタ層１０が形成される。Ｐ型
コレクタ層１０は、いわゆる低注入エミッタ構造を実現
するために、低ドーズ量で、かつ、浅く設定される。耐
圧は、Ｎ型ドリフト層１３の厚さにより確保する。半導
体基板１１の他面側には、Ｐ型ベース層１４、Ｎ型エミ
ッタ層１５及びＰ型コンタクト層１６が形成される。Ｎ
型低抵抗層１７は、ジャンクションＦＥＴ効果を低減す
る。エミッタ電極１８は、Ｎ型エミッタ層１５及びＰ型
コンタクト層１６にコンタクトし、コレクタ電極２１
は、Ｐ型コレクタ層１０にコンタクトする。ゲート電極
２０は、Ｐ型ベース層１４の表面部のチャネル領域上の
ゲート絶縁膜１９Ａ上に形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高耐圧の半導体装
置に関し、特に、ＩＧＢＴなどのパワーデバイスに使用
される。
【０００２】
【従来の技術】従来の高耐圧の縦型半導体装置につい
て、エピタキシャル基板上に形成されたパンチスルー型
ＩＧＢＴを例にとって、以下に説明する。
【０００３】図２６は、エピタキシャル基板上に形成さ
れた従来のパンチスルー型ＩＧＢＴのセル部の断面を示
している。
【０００４】エピタキシャル基板は、Ｐ型半導体基板
（Ｐ型コレクタ層）１１と、エピタキシャル成長法によ
り半導体基板１１上に形成されるＮ型エピタキシャル層
とから構成される。本例では、エピタキシャル層は、Ｎ
型バッファ層１２及びＮ型ドリフト層（活性層）１３と
なる。そして、例えば、半導体基板１１中のＰ型不純物
の濃度は、７．５×１０１８ａｔｏｍｓ／ｃｍ３程度に
設定され、バッファ層１２中のＮ型不純物の濃度は、
２．７×１０１７ａｔｏｍｓ／ｃｍ３程度に設定され、
ドリフト層１３中のＮ型不純物の濃度は、１．３５×１
０１４ａｔｏｍｓ／ｃｍ３程度に設定される。
【０００５】ドリフト層１３の表面領域には、Ｐ型ベー
ス層１４が形成される。Ｐ型ベース層１４内には、Ｎ＋
型エミッタ層１５及びＰ＋型ベース取り出し層１６が形
成される。また、ドリフト層１３内には、Ｐ型ベース層
１４に隣接するＮ＋型低抵抗層１７が形成される。
【０００６】そして、例えば、Ｐ型ベース層１４中のＰ
型不純物の表面濃度は、４．０×１０１７ａｔｏｍｓ／
ｃｍ３程度に設定され、Ｎ＋型エミッタ層１５中のＮ型
不純物の表面濃度は、１．２７×１０２０ａｔｏｍｓ／
ｃｍ３程度に設定され、Ｐ＋型ベース取り出し層１６中
のＰ型不純物の表面濃度は、２．８×１０１９ａｔｏｍ
ｓ／ｃｍ３程度に設定され、Ｎ＋型低抵抗層１７中のＮ
型不純物の表面濃度は、５．０×１０１５ａｔｏｍｓ／
ｃｍ３程度に設定される。
【０００７】Ｎ＋型エミッタ層１５上及びＰ＋型ベース
取り出し層１６上には、これらに接触するエミッタ電極
１８が形成され、Ｐ型ベース層１４上には、絶縁膜１９
を介してゲート電極２０が形成される。また、半導体基
板１１の裏面には、コレクタ電極２１が形成される。
【０００８】
【発明が解決しようとする課題】上述のＩＧＢＴを含む
従来のパワーデバイスにおいては、エピタキシャル基板
が採用されている。しかし、エピタキシャル基板の製造
コストは、高く、結果として、縦型半導体装置の価格を
上昇させる。
【０００９】また、パワーデバイスにおいては、ターン
オフ特性の向上を目的として、いわゆるライフタイム制
御が行われる。ライフタイムは、短くすればするほど、
高速ターンオフが可能となるため、従来では、例えば、
ライフタイムを、５〜１０μｓから１００ｎｓ程度に短
くする作業が行われていた。
【００１０】しかし、よく知られているように、パワー
デバイスのターンオフ特性とターンオン特性は、トレー
ドオフの関係にある。つまり、ターンオフ特性を向上さ
せると、逆に、オン電圧が高くなり、オン特性が劣化す
る。
【００１１】なお、このようなトレードオフ関係は、バ
ッファ層を有する上述のパンチスルー型デバイスだけで
なく、例えば、バッファ層を有しないノンパンチスルー
型デバイスや、トレンチゲート型デバイスにも生じる。
【００１２】本発明は、トレードオフ関係の向上を目指
してなされたもので、その目的は、ＩＧＢＴなどのパワ
ーデバイスにおいて、低い製造コストを実現すると共
に、オン特性を劣化させずに、オフ特性を向上させるこ
とにある。
【００１３】
【課題を解決するための手段】１． 本発明の半導体装
置は、第１導電型の第１ベース層と、前記第１ベース層
の一面側に形成される第２導電型のコレクタ層と、前記
第１ベース層と前記コレクタ層との間に形成される第１
導電型のバッファ層と、前記第１ベース層の他面側に選
択的に形成される第２導電型の第２ベース層と、前記第
２ベース層内に形成される第１導電型のエミッタ層と、
前記エミッタ層と前記第１ベース層の間に位置する前記
第２ベース層の第１表面領域上に形成されるゲート電極
とを備え、前記第１ベース層は、半導体基板から構成さ
れ、前記コレクタ層、前記第２ベース層及び前記エミッ
タ層は、それぞれ前記半導体基板内の拡散層から構成さ
れ、前記コレクタ層の拡散深さは、１μｍ以下に設定さ
れる。
【００１４】前記第１表面領域は、電界効果トランジス
タのチャネル領域となり、かつ、前記チャネル領域に
は、前記第２ベース層とは異なる前記第２導電型の不純
物層が形成される。
【００１５】前記第２ベース層の第２表面領域に溝が形
成され、前記エミッタ層は、前記溝の縁に沿って配置さ
れる。
【００１６】前記第１ベース層の他面側には、前記第２
ベース層に隣接して配置され、前記第１ベース層よりも
低い抵抗値を有する第１導電型の低抵抗層が形成され
る。
【００１７】前記第１ベース層の厚さを、Ｌとし、前記
第１ベース層、前記コレクタ層、前記バッファ層、前記
第２ベース層、前記エミッタ層及び前記ゲート電極から
構成されるセルのハーフサイズを、Ｗとした場合に、８
×Ｗ ＞ Ｌを満たしている。また、前記半導体基板の
厚さは、７０μｍ以下である。
【００１８】２． 本発明の半導体装置は、第１導電型
の第１ベース層と、前記第１ベース層の一面側に形成さ
れる第２導電型のコレクタ層と、前記第１ベース層と前
記コレクタ層との間に形成される第１導電型のバッファ
層と、前記第１ベース層の他面側に選択的に形成される
第２導電型の第２ベース層と、前記第２ベース層内に形
成される第１導電型のエミッタ層と、前記エミッタ層と
前記第１ベース層の間に位置する前記第２ベース層の第
１表面領域上に形成されるゲート電極とを備え、 ５
≧ ｂＤＰ・ＱＰ／ｂＤＮ・ＱＮ （但し、ＱＮは、前
記バッファ層のドーズ量、ｂＤＮは、前記バッファ層内
の拡散係数の平均、ＱＰは、前記コレクタ層のドーズ
量、ｂＤＰは、前記コレクタ層内の拡散係数の平均であ
る。）なる条件を満たしている。
【００１９】前記第１ベース層は、半導体基板から構成
され、前記コレクタ層、前記第２ベース層及び前記エミ
ッタ層は、それぞれ前記半導体基板内の拡散層から構成
され、前記コレクタ層の拡散深さは、１μｍ以下に設定
される。
【００２０】前記半導体基板の厚さは、７０μｍ以下に
設定され、前記バッファ層中の不純物濃度のピーク値
は、５×１０１６ａｔｏｍｓ／ｃｍ３以上に設定され
る。
【００２１】３． 本発明の半導体装置の製造方法は、
１チップ内にパワーデバイスとその制御部が形成される
半導体装置に適用され、１つのマスクを用いて、イオン
注入法により、前記パワーデバイスの形成領域と前記制
御部の形成領域に、同時に不純物を注入し、前記パワー
デバイスの形成領域に、前記パワーデバイスの一部とな
る第１不純物層を形成すると共に、前記制御部の形成領
域に、制御素子の一部となる第２不純物層を形成する、
というステップを備える。
【００２２】前記不純物は、Ｎ型不純物であり、前記第
１不純物層は、ＩＧＢＴのエミッタ層であり、前記第２
不純物層は、Ｎチャネル電界効果トランジスタのソース
／ドレイン領域である。
【００２３】前記不純物は、Ｐ型不純物であり、前記第
１不純物層は、ＩＧＢＴのコレクタ層であり、前記第２
不純物層は、Ｐチャネル電界効果トランジスタのソース
／ドレイン領域である。
【００２４】前記不純物は、Ｎ型不純物であり、前記第
１不純物層は、ＩＧＢＴのエミッタ層であり、前記第２
不純物層は、ＮＰＮ型バイポーラトランジスタのコレク
タ領域及びエミッタ領域である。
【００２５】前記不純物は、Ｐ型不純物であり、前記第
１不純物層は、ＩＧＢＴのコレクタ層であり、前記第２
不純物層は、ＰＮＰ型バイポーラトランジスタのエミッ
タ領域及びコレクタ領域である。
【００２６】前記ＩＧＢＴは、横型である。
【００２７】本発明の半導体装置の製造方法は、１チッ
プ内にパワーデバイスとその制御部が形成される半導体
装置に適用され、前記パワーデバイスの形成領域と前記
制御部の形成領域にそれぞれ導電膜を形成し、１つのマ
スクを用いて、ＲＩＥにより、前記導電膜をエッチング
し、前記パワーデバイスの形成領域に、前記パワーデバ
イスの一部となる第１電極を形成すると共に、前記制御
部の形成領域に、制御素子の一部となる第２電極を形成
する、というステップを備える。
【００２８】前記第１電極は、ＩＧＢＴのゲート電極で
あり、前記第２電極は、電界効果トランジスタのゲート
電極である。
【００２９】
【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体装置及びその製造方法について詳細に説明す
る。
【００３０】［第１実施の形態］図１は、本発明の第１
実施の形態に関わるパンチスルー型ＩＧＢＴのセル部の
断面を示している。
【００３１】本実施の形態の縦型デバイスの特徴は、第
一に、Ｐ型エミッタ層の厚さが薄く、いわゆる低注入エ
ミッタ構造を採用している点、第二に、Ｎ型ドリフト層
（活性層）の厚さを調節することにより耐圧を確保して
いる点にある。
【００３２】以下、上述の特徴を踏まえつつ、具体的な
デバイス構造について説明する。
【００３３】Ｎ型半導体基板１１の一面（裏面）側に
は、Ｐ＋型コレクタ層（エミッタ層）１０及びＮ型バッ
ファ層１２が形成される。Ｐ＋型コレクタ層１０及びＮ
型バッファ層１２は、それぞれ、例えば、イオン注入法
を用いて半導体基板１１内に不純物を注入することによ
り形成される。
【００３４】Ｐ＋型コレクタ層１０の深さ（厚さ）は、
１．０μｍ以下、例えば、０．１〜１．０μｍの範囲内
の値に設定され、Ｐ＋型コレクタ層１０の表面濃度は、
２×１０１７ａｔｏｍｓ／ｃｍ３〜１×１０２０ａｔｏ
ｍｓ／ｃｍ３の範囲内の値に設定される。但し、Ｐ＋型
コレクタ層１０の適切な表面濃度は、Ｐ＋型コレクタ層
１０の深さに依存する。
【００３５】このように、Ｐ＋型コレクタ層１０を低ド
ーズ量のイオン注入で形成し、かつ、Ｐ＋型コレクタ層
１０の深さを浅くすることで、低注入エミッタ構造を実
現できる。
【００３６】低注入エミッタ構造は、主として、バッフ
ァ層を有しないノンパンチスルー型デバイスに採用され
ているもので、その動作原理は、Ｐ＋型コレクタ層１０
からＮ型ドリフト層（活性層）１３への正孔(ホール）
の注入量が少ないため、高速ターンオフが実現できる、
というものである。
【００３７】このように、本発明では、ターンオフ特性
の向上のために、低注入エミッタ構造を採用しているた
め、従来のようなライフタイム制御を行う必要がなく、
このため、ライフタイム制御によるターンオン特性の劣
化も防止できる。
【００３８】一方、本実施の形態に関わる縦型デバイス
に逆バイアスが印加されたときの破壊を防止するため、
逆バイアス状態のときの素子耐圧は、Ｎ型ドリフト層
（活性層）１３の厚さにより制御する。
【００３９】例えば、Ｎ型ドリフト層（活性層）１３の
不純物濃度を適切な値に設定すれば、一般的に、約１０
μｍの厚さで、１００Ｖの耐圧を確保できる。即ち、Ｎ
型ドリフト層１３の厚さを１０μｍに設定すれば、１０
０Ｖの耐圧を確保でき、２０μｍに設定すれば、２００
Ｖの耐圧を確保できる。一般的には、Ｎ型ドリフト層の
厚さを、１０×Ｉ（Ｉは、正数）μｍに設定すれば、
（１００×Ｉ）Ｖの耐圧を確保できる。
【００４０】ところで、プレーナ型の場合、Ｎ型ドリフ
ト層１３の厚さＬとハーフセルサイズＷは、６００Ｖ系
素子の場合は、それぞれ、理想的には、 ６×Ｗ と Ｌ
とが等しいか又は非常に近い値となるように設定され
る。つまり、耐圧６００Ｖを確保する場合には、Ｌ＝６
０μｍとなるため、ハーフセルサイズＷは、１０μｍと
なる。
【００４１】また、耐圧６００Ｖを確保した状態で、ハ
ーフセルサイズＷを１０μｍ未満に設定すると、素子の
特性改善（オン電圧の低減）が律速される。これは、ゲ
ートとゲートの間のジャンクションＦＥＴ抵抗が増える
ため、ハーフセルサイズＷを必要以上に小さくしていっ
ても、オン電圧が下がらないのである。つまり、単純
に、セルピッチを小さくして微細化を図っても、オン電
圧の低減には寄与しないのである。一方、ＩＧＢＴのオ
ン抵抗は、チャネル抵抗の占める割合が大きいので、短
チャネル化は、オン電圧の低減に効果がある。
【００４２】以上の点、及び、耐圧と短チャネル化によ
る破壊防止を考慮すると、シミュレーションの結果から
Ｎ型ドリフト層１３の厚さＬとハーフセルサイズＷの関
係は、８×Ｗ＞Ｌを満たすような値に設定される。例え
ば、耐圧６００Ｖを確保する場合には、ハーフセルサイ
ズＷは、７．５μｍまでは縮小することができる。
【００４３】Ｎ型バッファ層１２の厚さは、例えば、１
５μｍ程度に設定され、Ｎ型バッファ層１２中のＮ型不
純物の濃度は、例えば、２．７×１０１７ａｔｏｍｓ／
ｃｍ ３程度に設定される。Ｎ型ドリフト層（活性層）１
３の厚さは、例えば、５２．５μｍ程度に設定され、Ｎ
型ドリフト層１３中のＮ型不純物の濃度は、例えば、
１．３５×１０１４ａｔｏｍｓ／ｃｍ３程度に設定され
る。
【００４４】Ｎ型ドリフト層１３の表面領域には、Ｐ型
ベース層１４が形成される。Ｐ型ベース層１４内には、
Ｎ＋型エミッタ層１５及びＰ＋型ベース取り出し層１６
が形成される。また、Ｎ型ドリフト層１３内には、Ｐ型
ベース層１４に隣接するＮ＋型低抵抗層１７が形成され
る。
【００４５】そして、例えば、Ｐ型ベース層１４の深さ
は、４．５μｍ程度に設定され、Ｐ型ベース層１４中の
Ｐ型不純物の表面濃度は、４．０×１０１７ａｔｏｍｓ
／ｃｍ３程度に設定される。また、Ｎ＋型エミッタ層１
５の深さは、０．３μｍ程度に設定され、Ｎ＋型エミッ
タ層１５中のＮ型不純物の表面濃度は、１．２７×１０
２０ａｔｏｍｓ／ｃｍ３程度に設定される。
【００４６】また、例えば、Ｐ＋型ベース取り出し層１
６の深さは、２．５μｍ程度に設定され、Ｐ＋型ベース
取り出し層１６中のＰ型不純物の表面濃度は、２．８×
１０ １９ａｔｏｍｓ／ｃｍ３程度に設定される。また、
Ｎ＋型低抵抗層１７の深さは、４．５μｍ程度に設定さ
れ、Ｎ＋型低抵抗層１７中のＮ型不純物の表面濃度は、
５．０×１０１５ａｔｏｍｓ／ｃｍ３程度に設定され
る。
【００４７】Ｎ＋型エミッタ層１５上及びＰ＋型ベース
取り出し層１６上には、これらに接触するエミッタ電極
１８が形成され、Ｐ型ベース層（チャネル領域）１４上
には、ゲート絶縁膜１９Ａを介してゲート電極２０が形
成される。Ｎ＋型低抵抗層１７上には、十分に厚いフィ
ールド絶縁膜１９が形成される。また、半導体基板１１
の裏面には、コレクタ電極２１が形成される。
【００４８】本発明の第１実施の形態に関わるパンチス
ルー型ＩＧＢＴによれば、Ｐ型エミッタ層の厚さが薄
く、いわゆる低注入エミッタ構造が採用されている。従
って、ターンオフ特性の向上のために、従来のようなラ
イフタイム制御を行う必要がなく、ライフタイム制御に
よるオン特性の劣化を防止できる。
【００４９】また、本発明の第１実施の形態に関わるパ
ンチスルー型ＩＧＢＴによれば、Ｎ型ドリフト層（活性
層）の厚さを調節することにより耐圧を確保している。
また、ＩＧＢＴセルの短チャネル化によりオン電圧の低
減に貢献でき、特に、８×Ｗ＞Ｌを満たすように、セル
を形成すれば、特性向上（オン電圧の低減）と十分な耐
圧確保を同時に実現できる。
【００５０】［第２実施の形態］図２は、本発明の第２
実施の形態に関わるパンチスルー型ＩＧＢＴのセル部の
断面を示している。
【００５１】本実施の形態に関わる縦型デバイスは、上
述の第１実施の形態に関わるパンチスルー型ＩＧＢＴの
変形例であり、かつ、上述の第１実施の形態に関わるパ
ンチスルー型ＩＧＢＴの特徴の全てを含んでいる。
【００５２】そして、本実施の形態の縦型デバイスで
は、上述の第１実施の形態に関わるパンチスルー型ＩＧ
ＢＴの特徴に加え、さらに、ＩＧＢＴセルのチャネルを
短チャネル化した場合の破壊を防止するため、ＩＧＢＴ
セルのチャネル部にＰ型不純物層２２を追加した点に特
徴を有している。
【００５３】例えば、単純に、ＩＧＢＴセルのチャネル
を短チャネル化した場合、この短チャネル化によりチャ
ネル破壊が発生し易くなる。そこで、本実施の形態で
は、ＩＧＢＴセルの閾値Ｖｔｈを変えることなく、この
破壊を有効に防止するために、例えば、ＣＭＯＳプロセ
スを利用して、ＩＧＢＴセルのチャネル部にＰ型不純物
層２２を追加形成する。
【００５４】ここで、ＣＭＯＳプロセスとは、チャネル
部分に対してイオン注入を行った後に、ゲート酸化膜及
びゲート電極を形成するプロセスを指すものとする。こ
の際、Ｐ型不純物層２２の表面濃度は、ＭＯＳトランジ
スタの閾値Ｖｔｈを変えないような値に設定される。
【００５５】図３は、ＩＧＢＴセル部の表面部（横方
向）の不純物の濃度プロファイルを示している。
【００５６】ＩＧＢＴセルのチャネルとなるＰ型ベース
層１４は、その端部においては、Ｐ型不純物の濃度プロ
ファイルが一定ではなく、大きな傾きを持っている。こ
れは、Ｐ型ベース層１４がイオン注入と熱拡散により形
成されることに起因している。結果として、ＩＧＢＴセ
ルの短チャネル化が進行すると、チャネル部の濃度プロ
ファイルは、図示するように、大きな傾きを持つことに
なる（実線）。そして、パンチスルーなどの素子破壊を
起こし易くなる。
【００５７】そこで、本実施の形態では、ＩＧＢＴセル
のチャネル部に、新たに、イオン注入と熱拡散により、
Ｐ型不純物層２２を形成する。その結果、ＩＧＢＴセル
のチャネル部のドーズ量の追加が図れ、かつ、ＩＧＢＴ
セルのチャネル部の濃度プロファイルがほぼ一定となる
ため（破線）、素子の破壊を防止や、短チャネル化によ
るオン電圧の低減を図ることができる。
【００５８】このように、本実施の形態に関わる縦型デ
バイスは、Ｐ型不純物層２２を有しているため、ＩＧＢ
Ｔセルの閾値を変えることなく、チャネル抵抗を低減で
き、かつ、オン電圧を低減できる。なお、本実施の形態
の縦型デバイスにおいても、薄型半導体基板を用い、か
つ、低注入エミッタ構造を採用しているため、ライフタ
イム制御なしに、高速ターンオフが可能になる、という
効果も得ることができる。
【００５９】［第３実施の形態］図４は、本発明の第３
実施の形態に関わるパンチスルー型ＩＧＢＴのセル部の
断面を示している。
【００６０】本実施の形態に関わる縦型デバイスも、上
述の第１実施の形態に関わるパンチスルー型ＩＧＢＴの
変形例であり、かつ、上述の第１実施の形態に関わるパ
ンチスルー型ＩＧＢＴの特徴の全てを含んでいる。
【００６１】また、本実施の形態の縦型デバイスは、上
述の第１実施の形態に関わるパンチスルー型ＩＧＢＴの
特徴に加え、さらに、Ｎ＋型低抵抗層１７上のフィール
ド絶縁膜１９をＬＯＣＯＳ法による酸化膜から構成した
点に特徴を有している。
【００６２】例えば、ＣＭＯＳプロセスでは、通常、Ｃ
ＭＯＳ部分のデバイスの製造工程においてＬＯＣＯＳ法
による酸化工程が採用されているため、本実施の形態に
関わる縦型デバイスにおいても、ＣＭＯＳプロセスを採
用し、かつ、ＬＯＣＯＳ法による酸化工程を採用するこ
とができる。ＬＯＣＯＳ酸化膜は、その一部が半導体基
板１１内に入り込むため、十分な厚さを確保できると共
に、半導体基板１１上の段差を緩和することができ、そ
の結果、配線の段切れ防止などの効果を得ることができ
る。
【００６３】このように、本実施の形態に関わる縦型デ
バイスでは、フィールド絶縁膜１９にＬＯＣＯＳ酸化膜
を採用しているため、半導体基板１１上の段差を緩和す
ることができる。また、本実施の形態の縦型デバイスに
おいても、薄型半導体基板を用い、かつ、低注入エミッ
タ構造を採用しているため、ライフタイム制御なしに、
高速ターンオフが可能になる、という効果も得ることが
できる。
【００６４】［第４実施の形態］図５は、本発明の第４
実施の形態に関わるパンチスルー型ＩＧＢＴのセル部の
断面を示している。
【００６５】本実施の形態に関わる縦型デバイスは、上
述の第３実施の形態に関わるパンチスルー型ＩＧＢＴの
変形例であり、かつ、上述の第３実施の形態に関わるパ
ンチスルー型ＩＧＢＴの特徴の全てを含んでいる。
【００６６】また、本実施の形態の縦型デバイスは、上
述の第３実施の形態に関わるパンチスルー型ＩＧＢＴの
特徴に加え、さらに、Ｐ＋型ベース取り出し層１６の表
面部に溝２３を形成し、ターンオフ特性の向上を図った
点に特徴を有している。即ち、Ｐ＋型ベース取り出し層
１６の表面部に溝２３を形成することにより、ターンオ
フ時の正孔（ホール）の排出がスムーズに行われるよう
になる。このため、高速ターンオフを実現することがで
きる。
【００６７】溝２３は、種々の方法により形成すること
ができる。例えば、ＣＭＯＳプロセスにおいてＬＯＣＯ
Ｓ工程を採用する場合には、このＬＯＣＯＳ工程を利用
して溝２３を同時に形成することができる。
【００６８】即ち、まず、ＬＯＣＯＳ工程時に、ＬＯＣ
ＯＳ酸化膜１９を形成すると共に、Ｐ＋型ベース取り出
し層１６上にも、ＬＯＣＯＳ酸化膜を形成する。この
後、例えば、素子周辺部（ＩＧＢＴセルを形成する領域
以外の領域）において、Ｎ＋拡散層を形成するために、
ＬＯＣＯＳ酸化膜１９をエッチングする工程が行われ
る。この時、Ｐ＋型ベース取り出し層１６上のＬＯＣＯ
Ｓ酸化膜も、エッチングすれば、溝２３が形成される。
【００６９】なお、ＣＭＯＳプロセスにおいては、後に
詳述する。
【００７０】このように、本実施の形態に関わる縦型デ
バイスでは、フィールド絶縁膜１９にＬＯＣＯＳ酸化膜
を採用し、かつ、このＬＯＣＯＳ酸化膜を利用して、Ｐ
＋型ベース取り出し層１６の表面部に溝２３を形成して
いる。これにより、ターンオフ時の正孔（ホール）の排
出がスムーズに行われるようになるため、高速ターンオ
フを実現できる。
【００７１】［第５実施の形態］図６は、本発明の第５
実施の形態に関わるパンチスルー型ＩＧＢＴのセル部の
断面を示している。
【００７２】本実施の形態に関わる縦型デバイスの特徴
は、ＩＧＢＴセル部のゲート絶縁膜１９Ａ及びゲート電
極２０と、素子周辺部のゲート絶縁膜１９Ｂ及びゲート
電極２０Ｂとが、それぞれ同じ材料で同時に形成される
点にある。
【００７３】即ち、本実施の形態に関わる縦型デバイス
によれば、ＣＭＯＳプロセスを採用することにより、素
子周辺部のＭＯＳトランジスタを、製造工程数の大幅な
増加なく、ＩＧＢＴセル部のＩＧＢＴセルと同時に形成
することができる。
【００７４】なお、本実施の形態は、バッファ層を有す
るパンチスルー型デバイスだけでなく、例えば、バッフ
ァ層を有しないノンパンチスルー型デバイスや、トレン
チゲート型デバイスにも適用できる。また、本実施の形
態は、縦型デバイス及び横型デバイスの双方に適用でき
る。
【００７５】以下、本実施の形態に関わるパワーデバイ
スの製造方法の具体例について説明する。
【００７６】まず、図７に示すように、熱酸化法によ
り、Ｎ型半導体基板（Ｎ型ドリフト層１３となる）１１
上に、酸化膜３１を形成する。
【００７７】また、図８に示すように、ＰＥＰ（Photo
Engraving Process）により、酸化膜３１上にレジスト
パターンを形成し、このレジストパターンをマスクにし
て、ＲＩＥにより、ＩＧＢＴセル部の酸化膜３１を除去
する。そして、レジストパターンを除去した後、イオン
注入法により、Ｎ型不純物（例えば、リン）を半導体基
板１１内に注入する。
【００７８】次に、図９に示すように、熱酸化法によ
り、半導体基板１１上に、再び、酸化膜３２を形成す
る。この時、半導体基板１１内には、Ｎ＋型低抵抗層１
７が形成される。
【００７９】次に、図１０に示すように、酸化膜３１上
にレジストパターンを形成し、このレジストパターンを
マスクにして、素子周辺部の酸化膜３１を部分的に除去
する。そして、レジストパターンを除去し、かつ、熱酸
化法により、素子周辺部の剥き出しになった半導体基板
１１上に、イオン注入時のダメージを抑える薄い酸化膜
３３を形成する。この後、イオン注入法により、Ｐ型不
純物（例えば、ボロン）を半導体基板１１内に注入す
る。
【００８０】次に、図１１に示すように、熱酸化・拡散
法により、半導体基板１１内に、Ｐ型不純物層３５を形
成する。
【００８１】次に、図１２に示すように、ＰＥＰによ
り、酸化膜３４上にレジストパターンを形成し、このレ
ジストパターンをマスクにして、ＩＧＢＴセル部及び素
子周辺部の酸化膜３４を除去する。
【００８２】そして、図１３に示すように、レジストパ
ターンを除去し、かつ、熱酸化法により、ＩＧＢＴセル
部及び素子周辺部の剥き出しになった半導体基板１１上
に、イオン注入時のダメージを抑える薄い酸化膜を形成
する。この後、イオン注入法により、Ｐ型不純物（例え
ば、ボロン）を半導体基板１１内に注入する。
【００８３】次に、図１４に示すように、熱酸化・拡散
法により、半導体基板１１内に、Ｐ型不純物層（Ｐ型ベ
ース層）１４を形成する。
【００８４】次に、再び、ＩＧＢＴセル部の酸化膜の除
去、イオン注入時のダメージを抑える薄い酸化膜の形成
の後、イオン注入法により、Ｐ型不純物（例えば、ボロ
ン）を半導体基板１１内に注入する。
【００８５】次に、図１５に示すように、熱酸化・拡散
法により、半導体基板１１内に、Ｐ型不純物層（いわゆ
るＮ型チャネルインプラ層）３６を形成する。
【００８６】次に、図１６に示すように、熱酸化法によ
り、半導体基板１１上に薄い酸化膜（ゲート酸化膜）を
形成する。
【００８７】この後、全面に、ポリシリコン膜を形成す
る。また、ＰＥＰにより、ポリシリコン膜上にレジスト
パターンを形成し、このレジストパターンをマスクにし
て、ポリシリコン膜をエッチングする。その結果、ＩＧ
ＢＴセル部には、ゲート電極２０が形成される。
【００８８】次に、図１７に示すように、レジストパタ
ーンをマスクにして、イオン注入法により、Ｐ型不純物
（例えば、ボロン）を半導体基板１１内に注入する。こ
の後、さらに、別のレジストパターンをマスクにして、
イオン注入法により、Ｎ型不純物（例えば、ヒ素）を半
導体基板１１内に注入する。この際、適宜、イオン注入
の前に、酸化膜の剥離や、適切な膜厚の酸化膜の形成を
行う。
【００８９】この後、図１８に示すように、レジストパ
ターンを除去した後、熱拡散を行うと、半導体基板１１
内には、Ｐ＋型コンタクト層１６及びＮ型エミッタ層１
５が形成される。
【００９０】次に、図１９に示すように、全面に、酸化
膜３８を形成する。また、ＰＥＰにより、酸化膜３８上
にレジストパターンを形成し、このレジストパターンを
マスクにして、酸化膜３８をエッチングし、コンタクト
ホールを形成する。そして、酸化膜３８上に、電極（例
えば、アルミ）を形成し、パターニングすると、エミッ
タ電極１８及びその他の電極３９が形成される。
【００９１】以上の工程により、本発明に関わる縦型デ
バイスの一面側の構造が完成する。なお、本発明に関わ
る縦型デバイスの他の一面側（裏面側）の構造は、イオ
ン注入、熱拡散や、レーザアニールなど、半導体基板１
１内に注入されたイオンを活性化させる工程によって実
現できる。
【００９２】また、エピタキシャル基板を利用して、裏
面側の構造を実現することも可能である。
【００９３】このような製造方法によれば、ＣＭＯＳプ
ロセスを採用することにより、ＩＧＢＴセル部とその制
御回路（例えば、ポリシリコンで形成する回路など）
を、同一プロセス（共通プロセス）で形成することがで
きる。このため、製造工程数の大幅な増加がなく、製造
コストの低減を実現できる。
【００９４】なお、本発明に関わる製造方法（ＣＭＯＳ
プロセス）は、縦型パワーデバイスだけではなく、横型
パワーデバイス（例えば、ＬＯＣＯＳ工程を採用したＳ
ＯＩ−ＣＭＯＳプロセスによる高耐圧ＩＰＤ（Intellig
ent Power Device）の製造方法）にも適用することがで
きる。
【００９５】［第６実施の形態］図２０は、本発明の第
６実施の形態に関わるパンチスルー型ＩＧＢＴのセル部
の断面を示している。
【００９６】Ｎ型半導体基板１１の一面（裏面）側に
は、Ｐ＋型コレクタ層（エミッタ層）１０及びＮ型バッ
ファ層１２が形成される。Ｐ＋型コレクタ層１０及びＮ
型バッファ層１２は、それぞれ、例えば、イオン注入法
を用いて半導体基板１１内に不純物を注入することによ
り形成される。
【００９７】本実施の形態のデバイスでは、上述の第１
実施の形態のデバイスと同様に、いわゆる低注入エミッ
タ構造が採用されている。即ち、Ｐ＋型コレクタ層１０
の表面濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３〜１×
１０２０ａｔｏｍｓ／ｃｍ３）の範囲内の値に設定さ
れ、Ｐ＋型コレクタ層１０の深さ（厚さ）は、０．１〜
１．０μｍの範囲内の値に設定される。
【００９８】Ｎ型ドリフト層（活性層）１３の厚さは、
素子の耐圧に応じて所定値に設定される。例えば、６０
０Ｖ程度の耐圧を確保する場合には、Ｎ型ドリフト層
（活性層）１３の厚さは、６０μｍ程度に設定される。
【００９９】Ｎ型ドリフト層１３の表面領域には、Ｐ型
ベース層１４が形成される。Ｐ型ベース層１４内には、
Ｎ＋型エミッタ層１５及びＰ＋型ベース取り出し層（コ
ンタクト層）１６が形成される。また、Ｎ型ドリフト層
１３内には、Ｐ型ベース層１４に隣接するＮ＋型低抵抗
層１７が形成される。なお、Ｎ＋型低抵抗層１７は、Ｊ
（ジャンクション）ＦＥＴ効果を低減する目的で設けら
れている。
【０１００】Ｎ＋型エミッタ層１５上及びＰ＋型ベース
取り出し層１６上には、これらに接触するエミッタ電極
１８が形成され、Ｐ型ベース層（チャネル領域）１４上
には、ゲート絶縁膜１９Ａを介してゲート電極２０が形
成される。ゲート電極２０は、絶縁膜１９Ｂに覆われて
おり、これにより、エミッタ電極１８とゲート電極２０
の短絡が防止されている。また、半導体基板１１の裏面
には、コレクタ電極２１が形成される。
【０１０１】なお、上述のようなＩＧＢＴでは、Ｎ型ド
リフト層１３、Ｐ型ベース層１４、Ｎ＋型エミッタ層１
５、ゲート絶縁膜１９Ａ及びゲート電極２０によって、
ＮチャネルＭＯＳトランジスタが構成されており、ゲー
ト電極２０にオン電圧が印加されると、Ｐ型ベース層１
４の表面にチャネルが形成され、電子が、Ｎ＋型エミッ
タ層１５からＮ型ドリフト層１３に注入される。
【０１０２】次に、上述のＩＧＢＴの動作について説明
する。
【０１０３】ターンオン動作は、以下の通りである。ま
ず、エミッタ電極１８とコレクタ電極２１との間にコレ
クタ電圧ＶＣＥを印加した状態で、エミッタ電極１８と
ゲート電極２０との間に所定の正のゲート電圧（オン電
圧）ＶＧＥを印加すると、Ｐ型ベース層１４の表面領域
（チャネル領域）の導電型がＰ型からＮ型に反転し、Ｎ
チャネルが形成される。そして、このチャネルを通じ
て、電子が、Ｎ＋型エミッタ層１５からＮ型ドリフト層
（ベース層）１３に注入される。
【０１０４】また、Ｎ型ドリフト層１３に注入された電
子は、Ｎ型バッファ層１２を挟むＰ ＋型コレクタ層１０
とＮ型ドリフト層１３からなるダイオードを順方向にバ
イアスするため、正孔が、Ｐ＋型コレクタ層１０からＮ
型バッファ層１２を経由してＮ型ドリフト層１３に注入
される。
【０１０５】その結果、伝導度変調により、Ｎ型ドリフ
ト層１３の抵抗が大幅に低減し、エミッタ電極１８とコ
レクタ電極２１との間に主電流が流れる。
【０１０６】ターンオフ動作は、以下の通りである。ま
ず、ゲート電極２０に、エミッタ電極１８の電位よりも
低い電位、例えば、エミッタ電極１８の電位が０Ｖの場
合には、負電位が印加される。これにより、Ｐ型ベース
層１４の表面領域（チャネル領域）に形成されていたＮ
チャネル（反転層）が消滅し、Ｎ＋型エミッタ層１５か
らＮ型ドリフト層（ベース層）１３への電子の注入が停
止する。
【０１０７】その結果、Ｎ型ドリフト層１３内に蓄積さ
れている正孔の一部は、Ｐ型ベース層１４，１６を経由
してエミッタ電極１８に排出され、かつ、残りの一部
は、電子と再結合して消滅するため、エミッタ電極１８
とコレクタ電極２１との間に流れる主電流は、遮断され
る。
【０１０８】ところで、式（１）に示すように、電流増
幅率ｈＦＥが、コレクタ電流Ｉｃを電子電流Ｉｅで除算
した値であると定義する。 ｈＦＥ ＝ Ｉｃ／Ｉｅ ・・・（１） この場合に、本発明者は、ターンオフ過程において、電
流増幅率ｈＦＥの最大値が、Ｎ型バッファ層１２のドー
ズ量と厚さ、及び、Ｐ型コレクタ層１０のドーズ量と厚
さによって変化し、さらに、この電流増幅率ｈＦＥの最
大値がフォールタイムｔｆと密接に関係していることを
発見した。
【０１０９】以下、この点について詳細に説明する。
【０１１０】図２１は、ターンオフ時の電流波形を示す
ものであり、縦軸が電流値、横軸が時間となっている。
【０１１１】の電流波形は、Ｎ型バッファ層の厚さ
が、１．２μｍ、そのドーズ量が、１．８×１０１３ａ
ｔｏｍｓ／ｃｍ２に設定され、Ｐ型コレクタ層の厚さ
が、０．３μｍ、そのドーズ量が、６．２×１０１３ａ
ｔｏｍｓ／ｃｍ２に設定されたデバイスに対するもので
ある。
【０１１２】の電流波形は、Ｎ型バッファ層の厚さ
が、１．２μｍ、そのドーズ量が、１．８×１０１３ａ
ｔｏｍｓ／ｃｍ２に設定され、Ｐ型コレクタ層の厚さ
が、０．３μｍ、そのドーズ量が、２．２×１０１４ａ
ｔｏｍｓ／ｃｍ２に設定されたデバイスに対するもので
ある。
【０１１３】つまり、及びは、Ｎ型バッファ層の厚
さとドーズ量及びＰ型コレクタ層の厚さの各値を固定
し、Ｐ型コレクタ層のドーズ量を変化させた２種類のデ
バイスの電流波形を表している。
【０１１４】同図より、各デバイスのフォールタイムｔ
ｆを求めると、の場合（Ｐ型コレクタ層のドーズ量が
６．２×１０１３ａｔｏｍｓ／ｃｍ２の場合）には、ｔ
ｆ＝ １４３ｎｓｅｃとなり、の場合（Ｐ型コレクタ
層のドーズ量が２．２×１０１４ａｔｏｍｓ／ｃｍ２の
場合）には、ｔｆ ＝ ３９５ｎｓｅｃとなる。
【０１１５】このように、図４９によれば、Ｐ型コレク
タ層のドーズ量の変化に応じてフォールタイムｔｆが変
化することが分かる。そこで、今度は、Ｐ型コレクタ層
のドーズ量の変化に応じてフォールタイムｔｆが変化す
る原因について説明する。
【０１１６】図２２は、ターンオフ時の電流増幅率ｈＦ
Ｅの時間的推移を示すものであり、縦軸が電流増幅率ｈ
ＦＥ、横軸が時間となっている。
【０１１７】ここで、は、図２１のの電流波形の条
件と同じ条件のときの波形であり、は、図２１のの
電流波形の条件と同じ条件のときの波形である。つま
り、の波形は、Ｐ型コレクタ層のドーズ量が６．２×
１０１３ａｔｏｍｓ／ｃｍ２の場合を表しており、の
波形は、Ｐ型コレクタ層のドーズ量が２．２×１０１４
ａｔｏｍｓ／ｃｍ２の場合を表している。また、横軸
（時間）は、図２１と図２２で互いに対応している。
【０１１８】同図によれば、電流値がほぼ一定（図２１
の１５Ａ近傍）の場合には、及びの電流増幅率ｈＦ
Ｅは、ほぼ一定であり、かつ、の電流増幅率ｈＦＥと
の電流増幅率ｈＦＥとの差も、ほとんどないことが分
かる。
【０１１９】しかし、ターンオフ動作により電流値が減
少し始めると、これに伴って、電流増幅率ｈＦＥが徐々
に増加してくる。そして、この電流増幅率ｈＦＥの変化
を、とで比較すると、フォールタイムｔｆ（又はタ
ーンオフ期間）の長いの場合の電流増幅率ｈＦＥは、
フォールタイムｔｆ（又はターンオフ期間）の短いの
場合の電流増幅率ｈＦＥよりも大きくなることが分か
る。
【０１２０】つまり、の場合の電流増幅率ｈＦＥの最
大値は、概ね３であるのに対し、の場合の電流増幅率
ｈＦＥの最大値は、８付近となる。
【０１２１】また、電流増幅率ｈＦＥが最大値になると
き、ターンオフ過程における電子電流は、定常時での電
子電流と比較すると僅かであるが、の場合のように、
電流増幅率ｈＦＥの最大値が８程度になると、（１）式
に示すように、コレクタ電流Ｉｃは、電子電流Ｉｅの８
倍にもなり、これがターンオフ期間を長くする原因とな
る。
【０１２２】電流増幅率ｈＦＥの最大値とフォールタイ
ムｔｆ（又はターンオフ期間）の関係について、さら
に、詳細に説明する。
【０１２３】図２３及び図２４は、それぞれ、ターンオ
フ時の電子電流Ｉｅとコレクタ電流Ｉｃの電流波形を示
しており、縦軸が電流値、横軸が時間となっている。な
お、図２３は、図２１及び図２２のの条件に対応する
波形を示しており、図２４は、図２１及び図２２のの
条件に対応する波形を示している。また、図２３及び図
２４の横軸（時間）は、図２１及び図２２の横軸（時
間）に対応している。
【０１２４】の場合の電流増幅率ｈＦＥの変化範囲
は、図２２に示すように、概ね、１．６〜３（最大値３
は、電流波形のテール部分、４２０ｎｓｅｃ近傍で発生
する）であり、図２３に示すように、電子電流Ｉｅに対
するコレクタ電流Ｉｃの増幅率は、比較的小さく、結果
として、図２１に示すように、フォールタイムｔｆ（又
はターンオフ期間）を短くすることができる。
【０１２５】これに対し、の場合の電流増幅率ｈＦＥ
の変化範囲は、図２２に示すように、概ね、１．８〜８
（最大値８は、電流波形のテール部分、８００ｎｓｅｃ
近傍で発生する）であり、図２４に示すように、電子電
流Ｉｅに対するコレクタ電流Ｉｃの増幅率は、比較的大
きく、結果として、図２１に示すように、フォールタイ
ムｔｆ（又はターンオフ期間）が非常に長くなる。
【０１２６】以上、説明したように、ターンオフ過程に
おいて、電流増幅率ｈＦＥの最大値は、Ｐ型コレクタ層
のドーズ量によって変化し、かつ、この電流増幅率ｈＦ
Ｅがフォールタイムｔｆ（又はターンオフ期間）に密接
に関係していることが分かった。
【０１２７】ここで、図２０に示すようなＩＧＢＴを含
むパワーデバイスにおいては、例えば、フォールタイム
ｔｆを一定値以下にすることが要求されている。一般的
には、フォールタイムｔｆは、２００ｎｓｅｃ近傍又は
それよりも低い値にすることが要求されている。これに
より、例えば、ターンオフ損失Ｅｏｆｆを小さくできる
からである（例えば、１ｍＪ近傍又はそれよりも低い
値）。
【０１２８】本発明者は、このような要求を満たすため
には、ターンオフ時の電流増幅率ｈＦＥをどの程度の値
にしたらよいかを、上述のシミュレーション結果を踏ま
えて検討した。その結果、ターンオフ時の電流増幅率ｈ
ＦＥを５以下に設定すれば、上述の要求が満たされるこ
とが判明した。
【０１２９】つまり、“ターンオフ時の電流増幅率ｈＦ
Ｅが５以下である”、という条件を満たすように、パワ
ーデバイスを製造すれば、フォールタイムｔｆを十分に
短い値に設定できると共に（例えば、２００ｎｓｅｃ近
傍又はそれよりも低い値）、ターンオフ損失Ｅｏｆｆも
十分に小さくできる（例えば、１ｍＪ近傍又はそれより
も低い値）。
【０１３０】次に、“ターンオフ時の電流増幅率ｈＦＥ
が５以下である”、という条件を満たすように、パワー
デバイスを製造するには、どうしたらよいか、について
検討する。
【０１３１】上述のシミュレーションでは、パンチスル
ー型ＩＧＢＴにおいて、Ｎ型バッファ層のドーズ量と厚
さ及びＰ型コレクタ層の厚さを固定し、Ｐ型コレクタ層
のドーズ量を変化させた場合のみを示した。
【０１３２】しかし、さらに詳細に検討した結果、ター
ンオフ時の電流増幅率ｈＦＥは、Ｎ型バッファ層のドー
ズ量と厚さ、及び、Ｐ型コレクタ層のドーズ量と厚さに
よって変化することが明らかになった。
【０１３３】そこで、以下では、この根拠を説明する。
【０１３４】十分にライフタイムが長い場合（１μｓか
ら１０μｓ）には、電流増幅率ｈＦＥは、Ｎ型バッファ
層のドーズ量を、ＱＮ、Ｎ型バッファ層内の拡散係数の
平均を、ｂＤＮ、Ｐ型コレクタ層のドーズ量を、ＱＰ、
Ｐ型コレクタ層内の拡散係数の平均を、ｂＤＰとする
と、（２）式で表すことができる。 ｈＦＥ ＝ ｂＤＰ・ＱＰ／ｂＤＮ・ＱＮ ・・・（２） ここで、Ｎ型バッファ層内の不純物濃度の平均ｂＮｂｕ
ｆｆｅｒと拡散係数の平均ｂＤＮとの間、及び、Ｐ型コ
レクタ層内の不純物濃度の平均ｂＮｃｏｌｌｅｃｔｏｒ
と拡散係数の平均ｂＤＰの間には、例えば、図２５に示
すような一定の関係がある。
【０１３５】また、Ｎ型バッファ層内の不純物濃度の平
均ｂＮｂｕｆｆｅｒ及びＰ型コレクタ層内の不純物濃度
の平均ｂＮｃｏｌｌｅｃｔｏｒは、（３ａ）式及び（３
ｂ）式で表すことができる。
【０１３６】
【数１】
【０１３７】但し、ＷＮは、Ｎ型バッファ層の厚さ、Ｗ
Ｐは、Ｐ型コレクタ層の厚さを表している。また、Ｎｂ
ｕｆｆｅｒ（ｘ）は、Ｎ型バッファ層の深さ方向（ｘ方
向）の濃度プロファイル、Ｎｃｏｌｌｅｃｔｏｒ（ｘ）
は、Ｐ型コレクタ層の深さ方向（ｘ方向）の濃度プロフ
ァイルを表している。
【０１３８】つまり、（２）式、（３ａ）式、（３ｂ）
式及び図２５に示す関係図によれば、ターンオフ時の電
流増幅率ｈＦＥは、Ｎ型バッファ層のドーズ量ＱＮ（又
は濃度プロファイルＮｂｕｆｆｅｒ（ｘ））と厚さＷ
Ｎ、及び、Ｐ型コレクタ層のドーズ量ＱＰ（又は濃度プ
ロファイルＮｃｏｌｌｅｃｔｏｒ（ｘ））と厚さＷＰに
より制御することができる。
【０１３９】なお、上述のシミュレーション結果におけ
る２つのケース（と）についても、（２）式、（３
ａ）式及び（３ｂ）式を満たすことが確かめられた。
【０１４０】従って、“ターンオフ時の電流増幅率ｈＦ
Ｅが５以下である”、という条件を満たすように、Ｎ型
バッファ層のドーズ量と厚さ及びＰ型コレクタ層のドー
ズ量と厚さを決めて、パワーデバイスを製造すれば、フ
ォールタイムｔｆを十分に短い値に改善できると共に、
ターンオフ損失Ｅｏｆｆも十分に小さくできる。
【０１４１】また、例えば、Ｎ型バッファ層のドーズ量
と厚さ及びＰ型コレクタ層のドーズ量と厚さの少なくと
も１つが決定されている場合に、“ターンオフ時の電流
増幅率ｈＦＥが５以下である”、という条件を満たすよ
うに、これらの値のうち未決定のものを決めることもで
きる。
【０１４２】例えば、Ｎ型バッファ層のドーズ量ＱＮが
決定されている場合（例えば、濃度プロファイルＮｂｕ
ｆｆｅｒ（ｘ）のピーク値が５×１０１６ａｔｏｍｓ／
ｃｍ ３以上に設定されている場合）に、これに基づい
て、Ｎ型バッファ層の厚さＷＮや、Ｐ型コレクタ層のド
ーズ量ＱＰ及び厚さＷＰを決定できる。
【０１４３】また、半導体基板（ウェハ）の厚さが決定
されている場合（例えば、７０μｍ近傍又はそれ以下の
場合）に、これを考慮して、Ｎ型バッファ層の厚さやＰ
型コレクタ層の厚さを決定することができる。
【０１４４】なお、上述の第１乃至第６実施の形態にお
いて、パワーデバイスを構成する各層の導電型は、一例
であり、例えば、各層の導電型を逆にしたデバイスにお
いても、本発明の効果が得られることは言うまでもな
い。
【０１４５】
【発明の効果】以上、説明したように、本発明によれ
ば、第一に、イオン注入により、薄く、低ドーズ量のＰ
型コレクタ層を形成し、かつ、Ｎ型ドリフト層により耐
圧を確保しているため、低い製造コストを実現すると共
に、オン特性を劣化させずに、オフ特性を向上させるこ
とができる。
【０１４６】第二に、ＣＭＯＳプロセスを採用してパワ
ーデバイスを製造することにより、セル部と制御部とを
同一プロセスで形成することができるため、製造工程数
（又はＰＥＰ数）の削減により、低い製造コストを実現
できる。
【０１４７】第三に、ターンオフ時の電流増幅率が５以
下となるように、Ｎ型バッファ層のドーズ量と厚さ及び
Ｐ型コレクタ層のドーズ量と厚さを決めているため、フ
ォールタイムを十分に短くできると共に、ターンオフ損
失も十分に小さくできる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に関わるＩＧＢＴを示
す断面図。
【図２】本発明の第２実施の形態に関わるＩＧＢＴを示
す断面図。
【図３】図２のデバイスの半導体基板の表面部の濃度プ
ロファイルを示す図。
【図４】本発明の第３実施の形態に関わるＩＧＢＴを示
す断面図。
【図５】本発明の第４実施の形態に関わるＩＧＢＴを示
す断面図。
【図６】本発明の第５実施の形態に関わるＩＧＢＴを示
す断面図。
【図７】本発明の第６実施の形態に関わる製造方法の一
工程を示す断面図。
【図８】本発明の第６実施の形態に関わる製造方法の一
工程を示す断面図。
【図９】本発明の第６実施の形態に関わる製造方法の一
工程を示す断面図。
【図１０】本発明の第６実施の形態に関わる製造方法の
一工程を示す断面図。
【図１１】本発明の第６実施の形態に関わる製造方法の
一工程を示す断面図。
【図１２】本発明の第６実施の形態に関わる製造方法の
一工程を示す断面図。
【図１３】本発明の第６実施の形態に関わる製造方法の
一工程を示す断面図。
【図１４】本発明の第６実施の形態に関わる製造方法の
一工程を示す断面図。
【図１５】本発明の第６実施の形態に関わる製造方法の
一工程を示す断面図。
【図１６】本発明の第６実施の形態に関わる製造方法の
一工程を示す断面図。
【図１７】本発明の第６実施の形態に関わる製造方法の
一工程を示す断面図。
【図１８】本発明の第６実施の形態に関わる製造方法の
一工程を示す断面図。
【図１９】本発明の第６実施の形態に関わる製造方法の
一工程を示す断面図。
【図２０】本発明の第７実施の形態に関わるＩＧＢＴを
示す断面図。
【図２１】ターンオフ時の電流波形を示す図。
【図２２】ターンオフ時の電流増幅率を示す図。
【図２３】ターンオフ時の電子電流とコレクタ電流の関
係を示す図。
【図２４】ターンオフ時の電子電流とコレクタ電流の関
係を示す図。
【図２５】不純物濃度の平均と拡散係数の平均との関係
を示す図。
【図２６】従来のＩＧＢＴを示す断面図。
【符号の説明】
１０ ：Ｐ型コレクタ層、 １１ ：半導体基板、 １２ ：Ｎ型バッファ層、 １３ ：Ｎ型ドリフト層（Ｎ
型ベース層）、 １４ ：Ｐ型ベース層、 １５ ：Ｎ＋ 型エミッタ
層、 １６ ：Ｐ＋ 型ベース取り
出し層、 １７ ：Ｎ＋ 型低抵抗層、 １８ ：エミッタ電極、 １８Ｂ ：半導体層、 １９ ：絶縁膜、 １９Ａ，１９Ｂ ：ゲート絶縁膜、 ２０，２０Ｂ ：ゲート電極、 ２１ ：コレクタ電極、 ２２ ：Ｐ型不純物層、 ２３ ：溝。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５２ Ｈ０１Ｌ 29/78 ６５２Ｋ ６５２Ｍ ６５６Ｂ ６５６ 27/06 １０２Ａ 21/8234 29/72 27/06 29/78 ３０１Ｊ 21/331 29/73 (72)発明者 中川 明夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5F003 BJ96 BP21 5F040 DA01 DA20 DB01 DC01 EB14 5F048 AA09 AB10 AC03 AC06 AC07 BA01 BA02 BB05 BB16 BG12 CA02 CA03 CA04 CA06

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の第１ベース層と、前記第１
    ベース層の一面側に形成される第２導電型のコレクタ層
    と、前記第１ベース層と前記コレクタ層との間に形成さ
    れる第１導電型のバッファ層と、前記第１ベース層の他
    面側に選択的に形成される第２導電型の第２ベース層
    と、前記第２ベース層内に形成される第１導電型のエミ
    ッタ層と、前記エミッタ層と前記第１ベース層の間に位
    置する前記第２ベース層の第１表面領域上に形成される
    ゲート電極とを具備し、 前記第１ベース層は、半導体基板から構成され、前記コ
    レクタ層、前記第２ベース層及び前記エミッタ層は、そ
    れぞれ前記半導体基板内の拡散層から構成され、前記コ
    レクタ層の拡散深さは、１μｍ以下に設定されているこ
    とを特徴とする半導体装置。
  2. 【請求項２】 前記第１表面領域は、電界効果トランジ
    スタのチャネル領域となり、かつ、前記チャネル領域に
    は、前記第２ベース層とは異なる前記第２導電型の不純
    物層が形成されることを特徴とする請求項１記載の半導
    体装置。
  3. 【請求項３】 前記第２ベース層の第２表面領域に溝が
    形成され、前記エミッタ層は、前記溝の縁に沿って配置
    されることを特徴とする請求項１記載の半導体装置。
  4. 【請求項４】 前記第１ベース層の他面側には、前記第
    ２ベース層に隣接して配置され、前記第１ベース層より
    も低い抵抗値を有する第１導電型の低抵抗層が形成され
    ることを特徴とする請求項１記載の半導体装置。
  5. 【請求項５】 前記第１ベース層の厚さを、Ｌとし、前
    記第１ベース層、前記コレクタ層、前記バッファ層、前
    記第２ベース層、前記エミッタ層及び前記ゲート電極か
    ら構成されるセルのハーフサイズを、Ｗとした場合に、 ８×Ｗ ＞ Ｌ を満たすことを特徴とする請求項１記載の半導体装置。
  6. 【請求項６】 前記半導体基板の厚さは、７０μｍ以下
    であることを特徴とする請求項５記載の半導体装置。
  7. 【請求項７】 第１導電型の第１ベース層と、前記第１
    ベース層の一面側に形成される第２導電型のコレクタ層
    と、前記第１ベース層と前記コレクタ層との間に形成さ
    れる第１導電型のバッファ層と、前記第１ベース層の他
    面側に選択的に形成される第２導電型の第２ベース層
    と、前記第２ベース層内に形成される第１導電型のエミ
    ッタ層と、前記エミッタ層と前記第１ベース層の間に位
    置する前記第２ベース層の第１表面領域上に形成される
    ゲート電極とを具備し、 ５ ≧ ｂＤＰ・ＱＰ／ｂＤＮ・ＱＮ （但し、ＱＮは、前記バッファ層のドーズ量、ｂＤＮ
    は、前記バッファ層内の拡散係数の平均、ＱＰは、前記
    コレクタ層のドーズ量、ｂＤＰは、前記コレクタ層内の
    拡散係数の平均である。）なる条件を満たすことを特徴
    とする半導体装置。
  8. 【請求項８】 前記第１ベース層は、半導体基板から構
    成され、前記コレクタ層、前記第２ベース層及び前記エ
    ミッタ層は、それぞれ前記半導体基板内の拡散層から構
    成され、前記コレクタ層の拡散深さは、１μｍ以下に設
    定されていることを特徴とする請求項７記載の半導体装
    置。
  9. 【請求項９】 前記半導体基板の厚さは、７０μｍ以下
    であることを特徴とする請求項７記載の半導体装置。
  10. 【請求項１０】 前記バッファ層中の不純物濃度のピー
    ク値は、５×１０１ ６ａｔｏｍｓ／ｃｍ３以上に設定さ
    れていることを特徴とする請求項７記載の半導体装置。
  11. 【請求項１１】 １チップ内にパワーデバイスとその制
    御部が形成される半導体装置の製造方法において、 １つのマスクを用いて、イオン注入法により、前記パワ
    ーデバイスの形成領域と前記制御部の形成領域に、同時
    に不純物を注入し、前記パワーデバイスの形成領域に、
    前記パワーデバイスの一部となる第１不純物層を形成す
    ると共に、前記制御部の形成領域に、制御素子の一部と
    なる第２不純物層を形成することを特徴とする半導体装
    置の製造方法。
  12. 【請求項１２】 前記不純物は、Ｎ型不純物であり、前
    記第１不純物層は、ＩＧＢＴのエミッタ層であり、前記
    第２不純物層は、Ｎチャネル電界効果トランジスタのソ
    ース／ドレイン領域であることを特徴とする請求項１１
    記載の半導体装置の製造方法。
  13. 【請求項１３】 前記不純物は、Ｐ型不純物であり、前
    記第１不純物層は、ＩＧＢＴのコレクタ層であり、前記
    第２不純物層は、Ｐチャネル電界効果トランジスタのソ
    ース／ドレイン領域であることを特徴とする請求項１１
    記載の半導体装置の製造方法。
  14. 【請求項１４】 前記不純物は、Ｎ型不純物であり、前
    記第１不純物層は、ＩＧＢＴのエミッタ層であり、前記
    第２不純物層は、ＮＰＮ型バイポーラトランジスタのコ
    レクタ領域及びエミッタ領域であることを特徴とする請
    求項１１記載の半導体装置の製造方法。
  15. 【請求項１５】 前記不純物は、Ｐ型不純物であり、前
    記第１不純物層は、ＩＧＢＴのコレクタ層であり、前記
    第２不純物層は、ＰＮＰ型バイポーラトランジスタのエ
    ミッタ領域及びコレクタ領域であることを特徴とする請
    求項１１記載の半導体装置の製造方法。
  16. 【請求項１６】 前記ＩＧＢＴは、横型であることを特
    徴とする請求項１２乃至１５のいずれか１項に記載の半
    導体装置の製造方法。
  17. 【請求項１７】 １チップ内にパワーデバイスとその制
    御部が形成される半導体装置の製造方法において、 前記パワーデバイスの形成領域と前記制御部の形成領域
    にそれぞれ導電膜を形成し、１つのマスクを用いて、Ｒ
    ＩＥにより、前記導電膜をエッチングし、前記パワーデ
    バイスの形成領域に、前記パワーデバイスの一部となる
    第１電極を形成すると共に、前記制御部の形成領域に、
    制御素子の一部となる第２電極を形成することを特徴と
    する半導体装置の製造方法。
  18. 【請求項１８】 前記第１電極は、ＩＧＢＴのゲート電
    極であり、前記第２電極は、電界効果トランジスタのゲ
    ート電極であることを特徴とする請求項１７記載の半導
    体装置の製造方法。
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