JPS5844592Y2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5844592Y2 JPS5844592Y2 JP1979050290U JP5029079U JPS5844592Y2 JP S5844592 Y2 JPS5844592 Y2 JP S5844592Y2 JP 1979050290 U JP1979050290 U JP 1979050290U JP 5029079 U JP5029079 U JP 5029079U JP S5844592 Y2 JPS5844592 Y2 JP S5844592Y2
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- Japan
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- conductivity type
- transistors
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- mis
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【考案の詳細な説明】
本考案は半導体集積回路装置に関し、特にマスタースラ
イス方式によるMIS型大規模集積回路に関する。
イス方式によるMIS型大規模集積回路に関する。
大規模集積回路が大型化するにつれて多品種少量生産の
傾向が著るしい今田製造コストを低減し、製造期間を短
縮するために、マスタースライス(master 5l
ice)方式による大規模集積回路の製造が注目されて
いる。
傾向が著るしい今田製造コストを低減し、製造期間を短
縮するために、マスタースライス(master 5l
ice)方式による大規模集積回路の製造が注目されて
いる。
マスタースライス方式とは、一つの半導体個片(チップ
)中に基本素子集合(通常は複数のトランジスタや抵抗
からなる基本回路)を、予め大量に作成しておき、開発
品種に応じて配線マスクを作成して必要とされるトラン
ジスタや抵抗間を結合して所望の電気回路動作を有する
大規模集積回路を完成させるものである。
)中に基本素子集合(通常は複数のトランジスタや抵抗
からなる基本回路)を、予め大量に作成しておき、開発
品種に応じて配線マスクを作成して必要とされるトラン
ジスタや抵抗間を結合して所望の電気回路動作を有する
大規模集積回路を完成させるものである。
マスタースライス方式によれば、トランジスタ及び抵抗
等からなる基本素子集合は、予め大量に形式されている
ので、品種開発の要望が生じた時点で配線用のマスクの
みを作ればよく、開発期間が短縮される。
等からなる基本素子集合は、予め大量に形式されている
ので、品種開発の要望が生じた時点で配線用のマスクの
みを作ればよく、開発期間が短縮される。
また、その基本素子集合は種々の大規模集積回路に共通
して使用可能であるから、開発コストも低減される。
して使用可能であるから、開発コストも低減される。
このようなマスタースライス方式の大規模集積回路は、
トランジスタ及び抵抗等からなる基本素子集合を半導体
チップの所望領域に整然とした行列形式に配置するのが
一般であり、このように標準化することにより電子計算
機による自動配置、配線処理が有効に採用され得る。
トランジスタ及び抵抗等からなる基本素子集合を半導体
チップの所望領域に整然とした行列形式に配置するのが
一般であり、このように標準化することにより電子計算
機による自動配置、配線処理が有効に採用され得る。
マスタースライス方式の大規模集積回路は、またトラン
ジスタ等の素子を含む基本素子集合と配線部分とに分け
られるが、配置されているすべてのトランジスタを使用
するのは非常に稀である。
ジスタ等の素子を含む基本素子集合と配線部分とに分け
られるが、配置されているすべてのトランジスタを使用
するのは非常に稀である。
そこで、未使用の基本素子集合が存在している場合、そ
の領域上が配線領域として使用することができれば配線
はより容易となり、配線設計の期間が短縮されることに
なる。
の領域上が配線領域として使用することができれば配線
はより容易となり、配線設計の期間が短縮されることに
なる。
本考案は上述の如き種々の事情に鑑みなされたもので、
その目的は相補型MIS )ランジスタを使って簡単な
構造でしがも小面積の共通部分を備え、しかも基本素子
集合として作成されているトランジスタ上において、未
使用のトランジスタ上は配線領域として使用することを
可能ならしめる様なマスタースライス方式の半導体集積
回路装置を提供することにある。
その目的は相補型MIS )ランジスタを使って簡単な
構造でしがも小面積の共通部分を備え、しかも基本素子
集合として作成されているトランジスタ上において、未
使用のトランジスタ上は配線領域として使用することを
可能ならしめる様なマスタースライス方式の半導体集積
回路装置を提供することにある。
その目的のために、本考案によれば、基本素子集合が、
ソース領域あるいはドレイン領域を共有する2個の一導
電型チヤンネルMIS )ランジスタと、ソース領域あ
るいはドレイン領域を共有する2個の反対導電型チャン
ネルMIS )ランジスタとを有し、前記−導電型チャ
ンネルMIS )ランジスタの一方のMIS )ランジ
スタのゲート電極と反対導電型チャンネルトランジスタ
の一方のMISトランジスタのゲート電極とを共通接続
し、−導電型チャンネルMIS )ランジスタの他方の
MISトランジスタのゲート電極と反対導電型MIS
l−ランジスタの他方のMIS )ランジスタのゲート
電極とを共通接続してなる相補型MIS )ランジスタ
から構成されてなる半導体集積回路装置において、前記
−導電型チャンネルトランジスタの群と反対導電型チャ
ンネルトランジスタの群は平行に配置され、該−導電型
チャンネルトランジスタのゲートと反対導電型チャンネ
ルトランジスタのゲートを共通接続する配線層は該−導
電型チャンネルトランジスタと反対導電型チャンネルト
ランジスタとの間に端子取出し部が配設されてなる半導
体集積回路装置が提供される。
ソース領域あるいはドレイン領域を共有する2個の一導
電型チヤンネルMIS )ランジスタと、ソース領域あ
るいはドレイン領域を共有する2個の反対導電型チャン
ネルMIS )ランジスタとを有し、前記−導電型チャ
ンネルMIS )ランジスタの一方のMIS )ランジ
スタのゲート電極と反対導電型チャンネルトランジスタ
の一方のMISトランジスタのゲート電極とを共通接続
し、−導電型チャンネルMIS )ランジスタの他方の
MISトランジスタのゲート電極と反対導電型MIS
l−ランジスタの他方のMIS )ランジスタのゲート
電極とを共通接続してなる相補型MIS )ランジスタ
から構成されてなる半導体集積回路装置において、前記
−導電型チャンネルトランジスタの群と反対導電型チャ
ンネルトランジスタの群は平行に配置され、該−導電型
チャンネルトランジスタのゲートと反対導電型チャンネ
ルトランジスタのゲートを共通接続する配線層は該−導
電型チャンネルトランジスタと反対導電型チャンネルト
ランジスタとの間に端子取出し部が配設されてなる半導
体集積回路装置が提供される。
以下実施例について詳細に説明する。
第1図は本考案に係る大規模集積回路を構成するに使用
される基本素子集合(以下基本セルと称する)を示す。
される基本素子集合(以下基本セルと称する)を示す。
該基本セルは2個のPチャンネル型のMIS )ランジ
スタTR1,TR2と、2個のNチャンネル型のMIS
)ランジスタTR3,TR4からなる。
スタTR1,TR2と、2個のNチャンネル型のMIS
)ランジスタTR3,TR4からなる。
そして、同一チャンネル同士のトランジスタは、そのソ
ースまたはドレインの一方を共有している。
ースまたはドレインの一方を共有している。
加えて、異なる同士の2組のトランジスタ対はゲートを
共通接続している。
共通接続している。
第2図は第1図に示した基本セルの回路構成を実現する
不純物導入領域パターンとゲート電極パターンの正面図
を示す。
不純物導入領域パターンとゲート電極パターンの正面図
を示す。
図中、1は例えば゛多結晶(ポリ)シリコン(Si)
h・らなる第1のゲート電極配線層、1Aは該第1のゲ
ートの端子取出し部、2は同じくポリシリコンからなる
第2のゲート電極配線層、1Bは該第2のゲート端子取
出し部である。
h・らなる第1のゲート電極配線層、1Aは該第1のゲ
ートの端子取出し部、2は同じくポリシリコンからなる
第2のゲート電極配線層、1Bは該第2のゲート端子取
出し部である。
また3、4.5はN+型領領域、Nチャンネル型トラン
ジスタのソースおよびドレイン領域となる。
ジスタのソースおよびドレイン領域となる。
また6、7.8はP+型領域で、チャンネル型トランジ
スタのソースおよびドレイン領域となる。
スタのソースおよびドレイン領域となる。
更に9は前記Nチャンネル型トランジスタが形成される
島状P型領域(P−well)であり、N型のシリコン
半導体基板10に予め形成されている。
島状P型領域(P−well)であり、N型のシリコン
半導体基板10に予め形成されている。
ここで、これらのソース領域、ドレイン領域は通常の不
純物導入法、例えばイオン注入法、不純物含有ガラスが
らの固相−固相拡散法等によって形成することができる
。
純物導入法、例えばイオン注入法、不純物含有ガラスが
らの固相−固相拡散法等によって形成することができる
。
ポリシリコンからなるゲート電極へは、これらのソース
領域ドレイン領域形成時に同時に不純物が導入されて導
電性が付与される。
領域ドレイン領域形成時に同時に不純物が導入されて導
電性が付与される。
このように本考案に係る基本セルは、ゲート電極の端子
取出し部I B、I Aを中央にして左右対称にP+型
およびN+型領領域それぞれ3個配設し、且つ該不純物
導入領域間をそれぞれ覆って上下対称の2個のゲート電
極を配置している。
取出し部I B、I Aを中央にして左右対称にP+型
およびN+型領領域それぞれ3個配設し、且つ該不純物
導入領域間をそれぞれ覆って上下対称の2個のゲート電
極を配置している。
加えて、各ゲート電極の端子取出し部を中央に設け、且
つ上下のゲート電極間には不純物導入領域4及び7から
端子を取出せるだけの間隔を設けている。
つ上下のゲート電極間には不純物導入領域4及び7から
端子を取出せるだけの間隔を設けている。
なお、第3図は第2図A−A’線に沿って切断した断面
図、第4図は第2図B−B’線に沿って切断した断面図
であり、同図中、11は例えば二酸化ジノコン(SiO
2)からなるゲート絶縁膜でありまた12は同様に二酸
化シリコンからなるフィールド絶縁膜である。
図、第4図は第2図B−B’線に沿って切断した断面図
であり、同図中、11は例えば二酸化ジノコン(SiO
2)からなるゲート絶縁膜でありまた12は同様に二酸
化シリコンからなるフィールド絶縁膜である。
上述の如き基本セルは、一個の半導体チップ上において
列状いわゆるアレイとして配列される。
列状いわゆるアレイとして配列される。
ここで、縦方向に基本セルを配列したとすると、基本セ
ル1個ごとに横方向配線領域を確保せしめる。
ル1個ごとに横方向配線領域を確保せしめる。
第5図は半導体チップ上における基本セルの配列を示す
もので、該基本セルの配列領域20にはそれぞれ縦方向
に数十乃至数百の基本セル21が配設され、各配列領域
20間に設けた縦方向の配線用空領域22には10〜3
0本程度の配線が設けられる。
もので、該基本セルの配列領域20にはそれぞれ縦方向
に数十乃至数百の基本セル21が配設され、各配列領域
20間に設けた縦方向の配線用空領域22には10〜3
0本程度の配線が設けられる。
そして、該配列領域20は半導体チップ上に横方向に数
十列必要に応じて配設され得る。
十列必要に応じて配設され得る。
第6図は基本セル21の配列状態を拡大して示した平面
図であり、基本セル21と21の間には横方向の配線用
空領域23が形成されており、この部分は1〜4本程度
の配線が設けられるだけの間隙が設けられる。
図であり、基本セル21と21の間には横方向の配線用
空領域23が形成されており、この部分は1〜4本程度
の配線が設けられるだけの間隙が設けられる。
このように、横方向の配線用空領域23が、各基本セル
間に存在することにより、横方向の配線の分散が図れる
。
間に存在することにより、横方向の配線の分散が図れる
。
配線の局所的集中は配線率を低下せしめるところであり
、大規模集積回路内全体に配線を分散せしめることは、
配線率を向上させるために重要である。
、大規模集積回路内全体に配線を分散せしめることは、
配線率を向上させるために重要である。
また、前述の如く、基本セルのゲート電極端子は、共通
接続されるNチャンネル型トランジスタ領域とPチャン
ネル型トランジスタ領域との間に配設されるため、これ
らのトランジスタ領域の両側に配設される縦方向の配線
領域22の有効面積を広く得ることができる。
接続されるNチャンネル型トランジスタ領域とPチャン
ネル型トランジスタ領域との間に配設されるため、これ
らのトランジスタ領域の両側に配設される縦方向の配線
領域22の有効面積を広く得ることができる。
そして、該縦方向の配線領域22に配設されるべき配線
数が少ない場合には、該縦方向の配線領域22の幅を減
少させて、当該半導体集積回路装置の集積度を高めるこ
とができる。
数が少ない場合には、該縦方向の配線領域22の幅を減
少させて、当該半導体集積回路装置の集積度を高めるこ
とができる。
このような縦方向配線並びに横方向配線を実現するに当
り、配線層としては、縦方向と横方向の2層配線層を使
用する。
り、配線層としては、縦方向と横方向の2層配線層を使
用する。
ここで、半導体基板に近い側すなわち下層の配線層を第
1層、遠い側すなわち上層の配線層を第2層とすると、
第1層目は第5図および第6図の矢印A方向すなわち基
本セルを隣接して配置する縦方向と平行であり、第2層
目は矢印B方向すなわち第1層目と直交する横方向に設
定することができる。
1層、遠い側すなわち上層の配線層を第2層とすると、
第1層目は第5図および第6図の矢印A方向すなわち基
本セルを隣接して配置する縦方向と平行であり、第2層
目は矢印B方向すなわち第1層目と直交する横方向に設
定することができる。
前記下層線層は前記ポリシリコンゲート電極を覆う例え
ば燐シリケートガラス(PSG)からなる第1の絶縁層
上に形成され、上層配線層は前記下層配線層を覆う同じ
く燐シリケートガラスからなる絶縁層上に形成される。
ば燐シリケートガラス(PSG)からなる第1の絶縁層
上に形成され、上層配線層は前記下層配線層を覆う同じ
く燐シリケートガラスからなる絶縁層上に形成される。
更に該上層配線層を覆ってパッシベーション相燐ジノケ
ートガラス層か゛形成される。
ートガラス層か゛形成される。
ここで前記第1層目の配線は、前記配線用空領域22に
設けるだけでなく、第7図に示すように基本セル配列領
域20上も利用する。
設けるだけでなく、第7図に示すように基本セル配列領
域20上も利用する。
そして、この基本セル上に配設される配線は、電源線に
当てられ、これらは基本セル間の配線用空領域23の島
領域9上に設けられたP+型領域24とN型シリコン半
導体基板上のN+型領領域25×印を加えた点で抵抗性
(オートミック)接触をしている。
当てられ、これらは基本セル間の配線用空領域23の島
領域9上に設けられたP+型領域24とN型シリコン半
導体基板上のN+型領領域25×印を加えた点で抵抗性
(オートミック)接触をしている。
相補型MIS回路においては、未使用の入力ゲートがど
こにも結線されていない状態は許されず、電源線に接続
されねばならない。
こにも結線されていない状態は許されず、電源線に接続
されねばならない。
このような空入刃端子を処理するために、前述した基本
セル毎に存在する横方向の配線用空領域23を利用する
。
セル毎に存在する横方向の配線用空領域23を利用する
。
第7図において、端子取出口AとBが空端子となった場
合は、端子取出口AをN+型領領域25第1層目の配線
層を利用して接続し、端子取出口BをP+領域24と第
1層目の配線層を利用して接続することにより、空端子
をVDD電源又はVss電源へいずれも容易に接続し得
る。
合は、端子取出口AをN+型領領域25第1層目の配線
層を利用して接続し、端子取出口BをP+領域24と第
1層目の配線層を利用して接続することにより、空端子
をVDD電源又はVss電源へいずれも容易に接続し得
る。
このような空端子の処理は、縦方向の配線用空領域22
に設けられた配線と電源線とに挾まれた第1層目の空領
域を利用しての結線処理により実現できるため、横方向
の第2層目の配線層とは無関係に空端子の処理が行なえ
、半導体チップ上の配線領域を非常に有効に利用し得る
。
に設けられた配線と電源線とに挾まれた第1層目の空領
域を利用しての結線処理により実現できるため、横方向
の第2層目の配線層とは無関係に空端子の処理が行なえ
、半導体チップ上の配線領域を非常に有効に利用し得る
。
一方、マスタースライス方式においては、前述の如き基
本セルにおける基本的な素子を適宜結線することにより
、種々のゲート回路、フリップ・フロップ回路等が形成
できるものでなければならない。
本セルにおける基本的な素子を適宜結線することにより
、種々のゲート回路、フリップ・フロップ回路等が形成
できるものでなければならない。
本考案に用いられる基本的な素子すなわち基本セルを用
いれば、それら基本セル間のみにて適宜結線を行なうこ
とにより数十種類の論理ゲート、フリップ・フロップ回
路を形成することができる。
いれば、それら基本セル間のみにて適宜結線を行なうこ
とにより数十種類の論理ゲート、フリップ・フロップ回
路を形成することができる。
次に本考案に係る基本セルを用いて、論理否定積回路(
NAND)を構成する例を示す。
NAND)を構成する例を示す。
第8図はNAND回路の論理シンボル図、第9図は相補
形MIS半導体装置から構成されるNAND回路の回路
図である。
形MIS半導体装置から構成されるNAND回路の回路
図である。
第10図は、このようなNAND回路を本考案に係る基
本セルを用いて構成した場合のレイアウト図である。
本セルを用いて構成した場合のレイアウト図である。
第10図において、太い実線は第1層目の配線、細い実
線は第2層目の配線であす、×印は各配線が電極窓を通
して半導体基板内の不純物導入領域とオーミックな接触
をしている点であり1.印は第1層目配線と第2層目配
線との接続点である。
線は第2層目の配線であす、×印は各配線が電極窓を通
して半導体基板内の不純物導入領域とオーミックな接触
をしている点であり1.印は第1層目配線と第2層目配
線との接続点である。
該接続点は図示されない、例えば燐シリケートガラス(
PSG)からなる層間絶縁層に設けられた貫通孔(Vi
a)によって与えられる。
PSG)からなる層間絶縁層に設けられた貫通孔(Vi
a)によって与えられる。
ここで注目すべきことは、本考案に係る基本セルから構
成されたNAND回路においては、2つのゲート電極1
及び2の間に設けられた間隙によって、該NAND回路
の出力が基板セルの両側の縦方向配線領域へ導出可能な
点である。
成されたNAND回路においては、2つのゲート電極1
及び2の間に設けられた間隙によって、該NAND回路
の出力が基板セルの両側の縦方向配線領域へ導出可能な
点である。
また第11図はD型フリップ・フロップ回路の論環シン
ボル図、第12図は相補型MIS半導体装置から構成さ
れるフリップ・フロップ回路の回路図である。
ボル図、第12図は相補型MIS半導体装置から構成さ
れるフリップ・フロップ回路の回路図である。
第13図はこのようなフリップ・フロップ回路を本考案
に係る基本セルを用いて構成した場合のレイアウト図で
ある。
に係る基本セルを用いて構成した場合のレイアウト図で
ある。
第13図において、太い実線は第1層目の配線、細い実
線は第2層目の配線、×印は配線層が電極窓を通して半
導体基板内の不純物導入領域とオーミックな接触をして
いる点であり1.印は第1層目配線と第2層目配線とが
貫通孔を通して接続している点である。
線は第2層目の配線、×印は配線層が電極窓を通して半
導体基板内の不純物導入領域とオーミックな接触をして
いる点であり1.印は第1層目配線と第2層目配線とが
貫通孔を通して接続している点である。
このD型フリップ・フロップ回路の構成においても、前
記NAND回路と同様に、その出力Q、Qは基本セル配
列の両側の縦方向配線領域へ導出し得る。
記NAND回路と同様に、その出力Q、Qは基本セル配
列の両側の縦方向配線領域へ導出し得る。
このように、本考案に係る基本セルを1個あるいは複数
個用いてフリップ・フロップ回路やNAND回路が形成
できれば、これらを組み合せることによって大半の論理
構成を具体化できるところであり、このことは本考案に
係る基本セルがマスター・スライス方式の基本的なセル
として充分に性能を満足し、優れたものであることを示
す。
個用いてフリップ・フロップ回路やNAND回路が形成
できれば、これらを組み合せることによって大半の論理
構成を具体化できるところであり、このことは本考案に
係る基本セルがマスター・スライス方式の基本的なセル
として充分に性能を満足し、優れたものであることを示
す。
また、本考案に係る基本セルの配列方式をとれば、配線
が許される限り基本セル間に隙間を生じることなく、有
効に機能回路を埋め込むことが出来る。
が許される限り基本セル間に隙間を生じることなく、有
効に機能回路を埋め込むことが出来る。
即、従来のマスター・スライス方式の大規模集積回路に
比べ半導体チップ表面を有効に使え、大規模集積回路と
してその集積度をより向上させることができる。
比べ半導体チップ表面を有効に使え、大規模集積回路と
してその集積度をより向上させることができる。
第14図は、基本セルの配列領域20に、該基本セルの
組合せをもって構成された機能回路を配置した例を示す
もので、同図において31は3人力NAND回路形成領
域、32はフリップ・フロップ回路形成領域、33はイ
ンバータ形成領域、34は2人力NOR回路形成領域、
35はフリップ・フロップ回路形成領域、36は2人力
NAND回路形成領域、37は3人力NOR回路形戊領
域である。
組合せをもって構成された機能回路を配置した例を示す
もので、同図において31は3人力NAND回路形成領
域、32はフリップ・フロップ回路形成領域、33はイ
ンバータ形成領域、34は2人力NOR回路形成領域、
35はフリップ・フロップ回路形成領域、36は2人力
NAND回路形成領域、37は3人力NOR回路形戊領
域である。
これらの回路間を縦方向配線並びに横方向配線をもって
適宜接続し、所望の大規模集積回路を構成する。
適宜接続し、所望の大規模集積回路を構成する。
第15図は本考案を実施した大規模回路半導体チップ表
面の概略図であり、同図中41は大規模集積回路の外部
とのインターフェース回路を形成する領域と入出力電極
パッド形成領域である。
面の概略図であり、同図中41は大規模集積回路の外部
とのインターフェース回路を形成する領域と入出力電極
パッド形成領域である。
すなわち、第16図に示すように、複数個のトランジス
タと抵抗を配置した素子配置部42と入出力電極パッド
43とからなる入出力(Ilo)マクロス44を設ける
。
タと抵抗を配置した素子配置部42と入出力電極パッド
43とからなる入出力(Ilo)マクロス44を設ける
。
I10マクロスは、半導体チップ内に、前記基本セルを
もって構成される論理回路の人出力バツファ回路(3−
ステート、アウト、)。
もって構成される論理回路の人出力バツファ回路(3−
ステート、アウト、)。
ット、インプットバッファ、3−ステートアウト、プツ
トバッファ、トルーアウトプットバッファ、あるいはト
ルーインプットバッファ等)を形成するのに足りるだけ
のトランジスタや抵抗を有する。
トバッファ、トルーアウトプットバッファ、あるいはト
ルーインプットバッファ等)を形成するのに足りるだけ
のトランジスタや抵抗を有する。
そして必要によって、I10マクロスを配線して所望の
バッファ回路を設ける。
バッファ回路を設ける。
なお前記入出力電極パッド43はそれぞれへは、一般の
リード細線が接続されて外部回路と接続され得る。
リード細線が接続されて外部回路と接続され得る。
なお、前述の如く各基本セル分配列領域20には、それ
ぞれ電源Vss電源線とVDD電源線が縦方向に設けら
れているがこれらの電源線は他の配線に比べて非常に長
くなる。
ぞれ電源Vss電源線とVDD電源線が縦方向に設けら
れているがこれらの電源線は他の配線に比べて非常に長
くなる。
従って、該配線自体の有する抵抗による電圧降下が生じ
て、場所の相異によりある基本セルへの印加される電源
電圧が異なるような場合が生じる。
て、場所の相異によりある基本セルへの印加される電源
電圧が異なるような場合が生じる。
このため、本考案においては¥たとえば基本セル10個
ごとに横方向に均圧線42′を設け、半導体チップ上の
各部のVSS電源並びに■DD電源線それぞれにおける
電圧の均一化を図る。
ごとに横方向に均圧線42′を設け、半導体チップ上の
各部のVSS電源並びに■DD電源線それぞれにおける
電圧の均一化を図る。
この均圧線は第2層目配線層の空領域に形成される。
以上詳細に説明したように、本考案に係る大規模集積回
路は、基本単位となる基本セルの構造が相補型のMIS
構造をとり非常に小型であるため、該基本セルの配列領
域内に数多くの基本セルを収容することができる。
路は、基本単位となる基本セルの構造が相補型のMIS
構造をとり非常に小型であるため、該基本セルの配列領
域内に数多くの基本セルを収容することができる。
そして集積度を従来の大規模集積回路に比べてより大き
くすることができる。
くすることができる。
また、基本セルの配線構造は複雑な配線構造を用いるこ
となく、ゲート電極配線のみからなっているため、非常
に小型である。
となく、ゲート電極配線のみからなっているため、非常
に小型である。
従って、基本セル上には実質的に基本セル専用の配線層
を形成する必要がないため、該基本セル上を他の基本セ
ルとのあるいは他の基本セル間の配線領域として用いる
ことができ、更に未使用の基本セル上も他の基本セル間
の配線領域として使用できるため、設計の自由度が非常
に高い。
を形成する必要がないため、該基本セル上を他の基本セ
ルとのあるいは他の基本セル間の配線領域として用いる
ことができ、更に未使用の基本セル上も他の基本セル間
の配線領域として使用できるため、設計の自由度が非常
に高い。
第1図は本考案に係る大規模集積回路を構成する基本セ
ルの回路図、第2図は基本セルのパターンの正面図、第
3図は第2図A−A’線に沿って切断した断面図、第4
図は第2図B−B’線に沿って切断した断面図、第5図
はチップ上の共通部分の配列を示す平面図、第6図およ
び第7図は基本セルの配列を拡大して示した平面図、第
8図はNAND回路の論理シンボル図、第9図はNAN
D回路の回路図、第10図は基本セルを用いたNAND
回路のレイアウト図、第11図はD型フリップ・フロッ
プ回路の論理シンボル図、第12図はフリップ・フロッ
プ回路の回路図、第13図はフリップ・フロップ回路の
レイアウト図、第14図は配列領域に機能回路を配置し
た例を示した配置図、第15図および第16図は本考案
を実施した大規模集積回路チップの全体的な概略図であ
る。 図中、1は第1のゲート電極配線層、1Aは端子取出口
、2は第2のゲート電極配線層、2Aは端子取出口、3
,4.5はN+型領領域6,7.8はP+型領域、9は
P型島領域、10は半導体基板、11はゲート絶縁膜、
20は基本素子集合(基本セル)の配列領域、21は基
本素子集合、22は縦方向の配線用空領域、23は横方
向の配線用空領域、24はP+型領域、25はN+型領
領域42′は均圧線、51.52は金属層である。
ルの回路図、第2図は基本セルのパターンの正面図、第
3図は第2図A−A’線に沿って切断した断面図、第4
図は第2図B−B’線に沿って切断した断面図、第5図
はチップ上の共通部分の配列を示す平面図、第6図およ
び第7図は基本セルの配列を拡大して示した平面図、第
8図はNAND回路の論理シンボル図、第9図はNAN
D回路の回路図、第10図は基本セルを用いたNAND
回路のレイアウト図、第11図はD型フリップ・フロッ
プ回路の論理シンボル図、第12図はフリップ・フロッ
プ回路の回路図、第13図はフリップ・フロップ回路の
レイアウト図、第14図は配列領域に機能回路を配置し
た例を示した配置図、第15図および第16図は本考案
を実施した大規模集積回路チップの全体的な概略図であ
る。 図中、1は第1のゲート電極配線層、1Aは端子取出口
、2は第2のゲート電極配線層、2Aは端子取出口、3
,4.5はN+型領領域6,7.8はP+型領域、9は
P型島領域、10は半導体基板、11はゲート絶縁膜、
20は基本素子集合(基本セル)の配列領域、21は基
本素子集合、22は縦方向の配線用空領域、23は横方
向の配線用空領域、24はP+型領域、25はN+型領
領域42′は均圧線、51.52は金属層である。
Claims (1)
- 基本素子集合が、ソース領域あるいはドレイン領域を有
する2個の一導電型チヤンネルMIS )ランジスタと
、ソース領域あるいはドレイン領域を共有する2個の反
対導電型チャンネルMIS )ランジスタとを有し、前
記−導電型チャンネルMIS )ランジスタの一方のM
IS )ランジスタのゲート電極と反対導電型チャンネ
ルトランジスタの一方のMIS )ランジスタのゲート
電極とを共通接続し、−導電型チャンネノ+、%4IS
)ランジスタの他方のMIS )ランジスタのゲート
電極と反対導電型MIS )ランジスタの他方のMIS
)ランジスタのゲート電極とを共通接続してなる相補
型MIS )ランジスタから構成されてなる半導体集積
回路装置において、前記−導電型チャンネルトランジス
タの群と反対導電型チャンネルトランジスタの群は平行
に配置され、該−導電型チャンネルトランジスタのゲー
トと反対導電型チャンネルトランジスタのゲートを共通
接続する配線層は第一導電型チャンネルトランジスタと
反対導電型チャンネルトランジスタとの間に端子取出し
部が配設されてなることを特徴とする半導体集積回路装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1979050290U JPS5844592Y2 (ja) | 1979-04-16 | 1979-04-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1979050290U JPS5844592Y2 (ja) | 1979-04-16 | 1979-04-16 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS55149961U JPS55149961U (ja) | 1980-10-29 |
JPS5844592Y2 true JPS5844592Y2 (ja) | 1983-10-08 |
Family
ID=28937483
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1979050290U Expired JPS5844592Y2 (ja) | 1979-04-16 | 1979-04-16 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5844592Y2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2702427B2 (ja) * | 1994-12-26 | 1998-01-21 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置およびその製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5028796A (ja) * | 1973-04-30 | 1975-03-24 | ||
JPS5363877A (en) * | 1976-11-18 | 1978-06-07 | Fujitsu Ltd | Production of semiconductor device |
JPS5493375A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
-
1979
- 1979-04-16 JP JP1979050290U patent/JPS5844592Y2/ja not_active Expired
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5028796A (ja) * | 1973-04-30 | 1975-03-24 | ||
JPS5363877A (en) * | 1976-11-18 | 1978-06-07 | Fujitsu Ltd | Production of semiconductor device |
JPS5493375A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
Also Published As
Publication number | Publication date |
---|---|
JPS55149961U (ja) | 1980-10-29 |
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