JPS5844592Y2 - 半導体集積回路装置 - Google Patents

Description

【考案の詳細な説明】 本考案は半導体集積回路装置に関し、特にマスタースラ
イス方式によるＭＩＳ型大規模集積回路に関する。

大規模集積回路が大型化するにつれて多品種少量生産の
傾向が著るしい今田製造コストを低減し、製造期間を短
縮するために、マスタースライス（ｍａｓｔｅｒ ５ｌ
ｉｃｅ）方式による大規模集積回路の製造が注目されて
いる。

マスタースライス方式とは、一つの半導体個片（チップ
）中に基本素子集合（通常は複数のトランジスタや抵抗
からなる基本回路）を、予め大量に作成しておき、開発
品種に応じて配線マスクを作成して必要とされるトラン
ジスタや抵抗間を結合して所望の電気回路動作を有する
大規模集積回路を完成させるものである。

マスタースライス方式によれば、トランジスタ及び抵抗
等からなる基本素子集合は、予め大量に形式されている
ので、品種開発の要望が生じた時点で配線用のマスクの
みを作ればよく、開発期間が短縮される。

また、その基本素子集合は種々の大規模集積回路に共通
して使用可能であるから、開発コストも低減される。

このようなマスタースライス方式の大規模集積回路は、
トランジスタ及び抵抗等からなる基本素子集合を半導体
チップの所望領域に整然とした行列形式に配置するのが
一般であり、このように標準化することにより電子計算
機による自動配置、配線処理が有効に採用され得る。

マスタースライス方式の大規模集積回路は、またトラン
ジスタ等の素子を含む基本素子集合と配線部分とに分け
られるが、配置されているすべてのトランジスタを使用
するのは非常に稀である。

そこで、未使用の基本素子集合が存在している場合、そ
の領域上が配線領域として使用することができれば配線
はより容易となり、配線設計の期間が短縮されることに
なる。

本考案は上述の如き種々の事情に鑑みなされたもので、
その目的は相補型ＭＩＳ ）ランジスタを使って簡単な
構造でしがも小面積の共通部分を備え、しかも基本素子
集合として作成されているトランジスタ上において、未
使用のトランジスタ上は配線領域として使用することを
可能ならしめる様なマスタースライス方式の半導体集積
回路装置を提供することにある。

その目的のために、本考案によれば、基本素子集合が、
ソース領域あるいはドレイン領域を共有する２個の一導
電型チヤンネルＭＩＳ ）ランジスタと、ソース領域あ
るいはドレイン領域を共有する２個の反対導電型チャン
ネルＭＩＳ ）ランジスタとを有し、前記−導電型チャ
ンネルＭＩＳ ）ランジスタの一方のＭＩＳ ）ランジ
スタのゲート電極と反対導電型チャンネルトランジスタ
の一方のＭＩＳトランジスタのゲート電極とを共通接続
し、−導電型チャンネルＭＩＳ ）ランジスタの他方の
ＭＩＳトランジスタのゲート電極と反対導電型ＭＩＳ
ｌ−ランジスタの他方のＭＩＳ ）ランジスタのゲート
電極とを共通接続してなる相補型ＭＩＳ ）ランジスタ
から構成されてなる半導体集積回路装置において、前記
−導電型チャンネルトランジスタの群と反対導電型チャ
ンネルトランジスタの群は平行に配置され、該−導電型
チャンネルトランジスタのゲートと反対導電型チャンネ
ルトランジスタのゲートを共通接続する配線層は該−導
電型チャンネルトランジスタと反対導電型チャンネルト
ランジスタとの間に端子取出し部が配設されてなる半導
体集積回路装置が提供される。

以下実施例について詳細に説明する。

第１図は本考案に係る大規模集積回路を構成するに使用
される基本素子集合（以下基本セルと称する）を示す。

該基本セルは２個のＰチャンネル型のＭＩＳ ）ランジ
スタＴＲ１，ＴＲ２と、２個のＮチャンネル型のＭＩＳ
）ランジスタＴＲ３，ＴＲ４からなる。

そして、同一チャンネル同士のトランジスタは、そのソ
ースまたはドレインの一方を共有している。

加えて、異なる同士の２組のトランジスタ対はゲートを
共通接続している。

第２図は第１図に示した基本セルの回路構成を実現する
不純物導入領域パターンとゲート電極パターンの正面図
を示す。

図中、１は例えば゛多結晶（ポリ）シリコン（Ｓｉ）
ｈ・らなる第１のゲート電極配線層、１Ａは該第１のゲ
ートの端子取出し部、２は同じくポリシリコンからなる
第２のゲート電極配線層、１Ｂは該第２のゲート端子取
出し部である。

また３、４．５はＮ＋型領領域、Ｎチャンネル型トラン
ジスタのソースおよびドレイン領域となる。

また６、７．８はＰ＋型領域で、チャンネル型トランジ
スタのソースおよびドレイン領域となる。

更に９は前記Ｎチャンネル型トランジスタが形成される
島状Ｐ型領域（Ｐ−ｗｅｌｌ）であり、Ｎ型のシリコン
半導体基板１０に予め形成されている。

ここで、これらのソース領域、ドレイン領域は通常の不
純物導入法、例えばイオン注入法、不純物含有ガラスが
らの固相−固相拡散法等によって形成することができる
。

ポリシリコンからなるゲート電極へは、これらのソース
領域ドレイン領域形成時に同時に不純物が導入されて導
電性が付与される。

このように本考案に係る基本セルは、ゲート電極の端子
取出し部Ｉ Ｂ、Ｉ Ａを中央にして左右対称にＰ＋型
およびＮ＋型領領域それぞれ３個配設し、且つ該不純物
導入領域間をそれぞれ覆って上下対称の２個のゲート電
極を配置している。

加えて、各ゲート電極の端子取出し部を中央に設け、且
つ上下のゲート電極間には不純物導入領域４及び７から
端子を取出せるだけの間隔を設けている。

なお、第３図は第２図Ａ−Ａ’線に沿って切断した断面
図、第４図は第２図Ｂ−Ｂ’線に沿って切断した断面図
であり、同図中、１１は例えば二酸化ジノコン（ＳｉＯ
２）からなるゲート絶縁膜でありまた１２は同様に二酸
化シリコンからなるフィールド絶縁膜である。

上述の如き基本セルは、一個の半導体チップ上において
列状いわゆるアレイとして配列される。

ここで、縦方向に基本セルを配列したとすると、基本セ
ル１個ごとに横方向配線領域を確保せしめる。

第５図は半導体チップ上における基本セルの配列を示す
もので、該基本セルの配列領域２０にはそれぞれ縦方向
に数十乃至数百の基本セル２１が配設され、各配列領域
２０間に設けた縦方向の配線用空領域２２には１０〜３
０本程度の配線が設けられる。

そして、該配列領域２０は半導体チップ上に横方向に数
十列必要に応じて配設され得る。

第６図は基本セル２１の配列状態を拡大して示した平面
図であり、基本セル２１と２１の間には横方向の配線用
空領域２３が形成されており、この部分は１〜４本程度
の配線が設けられるだけの間隙が設けられる。

このように、横方向の配線用空領域２３が、各基本セル
間に存在することにより、横方向の配線の分散が図れる
。

配線の局所的集中は配線率を低下せしめるところであり
、大規模集積回路内全体に配線を分散せしめることは、
配線率を向上させるために重要である。

また、前述の如く、基本セルのゲート電極端子は、共通
接続されるＮチャンネル型トランジスタ領域とＰチャン
ネル型トランジスタ領域との間に配設されるため、これ
らのトランジスタ領域の両側に配設される縦方向の配線
領域２２の有効面積を広く得ることができる。

そして、該縦方向の配線領域２２に配設されるべき配線
数が少ない場合には、該縦方向の配線領域２２の幅を減
少させて、当該半導体集積回路装置の集積度を高めるこ
とができる。

このような縦方向配線並びに横方向配線を実現するに当
り、配線層としては、縦方向と横方向の２層配線層を使
用する。

ここで、半導体基板に近い側すなわち下層の配線層を第
１層、遠い側すなわち上層の配線層を第２層とすると、
第１層目は第５図および第６図の矢印Ａ方向すなわち基
本セルを隣接して配置する縦方向と平行であり、第２層
目は矢印Ｂ方向すなわち第１層目と直交する横方向に設
定することができる。

前記下層線層は前記ポリシリコンゲート電極を覆う例え
ば燐シリケートガラス（ＰＳＧ）からなる第１の絶縁層
上に形成され、上層配線層は前記下層配線層を覆う同じ
く燐シリケートガラスからなる絶縁層上に形成される。

更に該上層配線層を覆ってパッシベーション相燐ジノケ
ートガラス層か゛形成される。

ここで前記第１層目の配線は、前記配線用空領域２２に
設けるだけでなく、第７図に示すように基本セル配列領
域２０上も利用する。

そして、この基本セル上に配設される配線は、電源線に
当てられ、これらは基本セル間の配線用空領域２３の島
領域９上に設けられたＰ＋型領域２４とＮ型シリコン半
導体基板上のＮ＋型領領域２５×印を加えた点で抵抗性
（オートミック）接触をしている。

相補型ＭＩＳ回路においては、未使用の入力ゲートがど
こにも結線されていない状態は許されず、電源線に接続
されねばならない。

このような空入刃端子を処理するために、前述した基本
セル毎に存在する横方向の配線用空領域２３を利用する
。

第７図において、端子取出口ＡとＢが空端子となった場
合は、端子取出口ＡをＮ＋型領領域２５第１層目の配線
層を利用して接続し、端子取出口ＢをＰ＋領域２４と第
１層目の配線層を利用して接続することにより、空端子
をＶＤＤ電源又はＶｓｓ電源へいずれも容易に接続し得
る。

このような空端子の処理は、縦方向の配線用空領域２２
に設けられた配線と電源線とに挾まれた第１層目の空領
域を利用しての結線処理により実現できるため、横方向
の第２層目の配線層とは無関係に空端子の処理が行なえ
、半導体チップ上の配線領域を非常に有効に利用し得る
。

一方、マスタースライス方式においては、前述の如き基
本セルにおける基本的な素子を適宜結線することにより
、種々のゲート回路、フリップ・フロップ回路等が形成
できるものでなければならない。

本考案に用いられる基本的な素子すなわち基本セルを用
いれば、それら基本セル間のみにて適宜結線を行なうこ
とにより数十種類の論理ゲート、フリップ・フロップ回
路を形成することができる。

次に本考案に係る基本セルを用いて、論理否定積回路（
ＮＡＮＤ）を構成する例を示す。

第８図はＮＡＮＤ回路の論理シンボル図、第９図は相補
形ＭＩＳ半導体装置から構成されるＮＡＮＤ回路の回路
図である。

第１０図は、このようなＮＡＮＤ回路を本考案に係る基
本セルを用いて構成した場合のレイアウト図である。

第１０図において、太い実線は第１層目の配線、細い実
線は第２層目の配線であす、×印は各配線が電極窓を通
して半導体基板内の不純物導入領域とオーミックな接触
をしている点であり１．印は第１層目配線と第２層目配
線との接続点である。

該接続点は図示されない、例えば燐シリケートガラス（
ＰＳＧ）からなる層間絶縁層に設けられた貫通孔（Ｖｉ
ａ）によって与えられる。

ここで注目すべきことは、本考案に係る基本セルから構
成されたＮＡＮＤ回路においては、２つのゲート電極１
及び２の間に設けられた間隙によって、該ＮＡＮＤ回路
の出力が基板セルの両側の縦方向配線領域へ導出可能な
点である。

また第１１図はＤ型フリップ・フロップ回路の論環シン
ボル図、第１２図は相補型ＭＩＳ半導体装置から構成さ
れるフリップ・フロップ回路の回路図である。

第１３図はこのようなフリップ・フロップ回路を本考案
に係る基本セルを用いて構成した場合のレイアウト図で
ある。

第１３図において、太い実線は第１層目の配線、細い実
線は第２層目の配線、×印は配線層が電極窓を通して半
導体基板内の不純物導入領域とオーミックな接触をして
いる点であり１．印は第１層目配線と第２層目配線とが
貫通孔を通して接続している点である。

このＤ型フリップ・フロップ回路の構成においても、前
記ＮＡＮＤ回路と同様に、その出力Ｑ、Ｑは基本セル配
列の両側の縦方向配線領域へ導出し得る。

このように、本考案に係る基本セルを１個あるいは複数
個用いてフリップ・フロップ回路やＮＡＮＤ回路が形成
できれば、これらを組み合せることによって大半の論理
構成を具体化できるところであり、このことは本考案に
係る基本セルがマスター・スライス方式の基本的なセル
として充分に性能を満足し、優れたものであることを示
す。

また、本考案に係る基本セルの配列方式をとれば、配線
が許される限り基本セル間に隙間を生じることなく、有
効に機能回路を埋め込むことが出来る。

即、従来のマスター・スライス方式の大規模集積回路に
比べ半導体チップ表面を有効に使え、大規模集積回路と
してその集積度をより向上させることができる。

第１４図は、基本セルの配列領域２０に、該基本セルの
組合せをもって構成された機能回路を配置した例を示す
もので、同図において３１は３人力ＮＡＮＤ回路形成領
域、３２はフリップ・フロップ回路形成領域、３３はイ
ンバータ形成領域、３４は２人力ＮＯＲ回路形成領域、
３５はフリップ・フロップ回路形成領域、３６は２人力
ＮＡＮＤ回路形成領域、３７は３人力ＮＯＲ回路形戊領
域である。

これらの回路間を縦方向配線並びに横方向配線をもって
適宜接続し、所望の大規模集積回路を構成する。

第１５図は本考案を実施した大規模回路半導体チップ表
面の概略図であり、同図中４１は大規模集積回路の外部
とのインターフェース回路を形成する領域と入出力電極
パッド形成領域である。

すなわち、第１６図に示すように、複数個のトランジス
タと抵抗を配置した素子配置部４２と入出力電極パッド
４３とからなる入出力（Ｉｌｏ）マクロス４４を設ける
。

Ｉ１０マクロスは、半導体チップ内に、前記基本セルを
もって構成される論理回路の人出力バツファ回路（３−
ステート、アウト、）。

ット、インプットバッファ、３−ステートアウト、プツ
トバッファ、トルーアウトプットバッファ、あるいはト
ルーインプットバッファ等）を形成するのに足りるだけ
のトランジスタや抵抗を有する。

そして必要によって、Ｉ１０マクロスを配線して所望の
バッファ回路を設ける。

なお前記入出力電極パッド４３はそれぞれへは、一般の
リード細線が接続されて外部回路と接続され得る。

なお、前述の如く各基本セル分配列領域２０には、それ
ぞれ電源Ｖｓｓ電源線とＶＤＤ電源線が縦方向に設けら
れているがこれらの電源線は他の配線に比べて非常に長
くなる。

従って、該配線自体の有する抵抗による電圧降下が生じ
て、場所の相異によりある基本セルへの印加される電源
電圧が異なるような場合が生じる。

このため、本考案においては￥たとえば基本セル１０個
ごとに横方向に均圧線４２′を設け、半導体チップ上の
各部のＶＳＳ電源並びに■ＤＤ電源線それぞれにおける
電圧の均一化を図る。

この均圧線は第２層目配線層の空領域に形成される。

以上詳細に説明したように、本考案に係る大規模集積回
路は、基本単位となる基本セルの構造が相補型のＭＩＳ
構造をとり非常に小型であるため、該基本セルの配列領
域内に数多くの基本セルを収容することができる。

そして集積度を従来の大規模集積回路に比べてより大き
くすることができる。

また、基本セルの配線構造は複雑な配線構造を用いるこ
となく、ゲート電極配線のみからなっているため、非常
に小型である。

従って、基本セル上には実質的に基本セル専用の配線層
を形成する必要がないため、該基本セル上を他の基本セ
ルとのあるいは他の基本セル間の配線領域として用いる
ことができ、更に未使用の基本セル上も他の基本セル間
の配線領域として使用できるため、設計の自由度が非常
に高い。

【図面の簡単な説明】

第１図は本考案に係る大規模集積回路を構成する基本セ
ルの回路図、第２図は基本セルのパターンの正面図、第
３図は第２図Ａ−Ａ’線に沿って切断した断面図、第４
図は第２図Ｂ−Ｂ’線に沿って切断した断面図、第５図
はチップ上の共通部分の配列を示す平面図、第６図およ
び第７図は基本セルの配列を拡大して示した平面図、第
８図はＮＡＮＤ回路の論理シンボル図、第９図はＮＡＮ
Ｄ回路の回路図、第１０図は基本セルを用いたＮＡＮＤ
回路のレイアウト図、第１１図はＤ型フリップ・フロッ
プ回路の論理シンボル図、第１２図はフリップ・フロッ
プ回路の回路図、第１３図はフリップ・フロップ回路の
レイアウト図、第１４図は配列領域に機能回路を配置し
た例を示した配置図、第１５図および第１６図は本考案
を実施した大規模集積回路チップの全体的な概略図であ
る。 図中、１は第１のゲート電極配線層、１Ａは端子取出口
、２は第２のゲート電極配線層、２Ａは端子取出口、３
，４．５はＮ＋型領領域６，７．８はＰ＋型領域、９は
Ｐ型島領域、１０は半導体基板、１１はゲート絶縁膜、
２０は基本素子集合（基本セル）の配列領域、２１は基
本素子集合、２２は縦方向の配線用空領域、２３は横方
向の配線用空領域、２４はＰ＋型領域、２５はＮ＋型領
領域４２′は均圧線、５１．５２は金属層である。

Claims (1)

【実用新案登録請求の範囲】
1. 基本素子集合が、ソース領域あるいはドレイン領域を有
   する２個の一導電型チヤンネルＭＩＳ ）ランジスタと
   、ソース領域あるいはドレイン領域を共有する２個の反
   対導電型チャンネルＭＩＳ ）ランジスタとを有し、前
   記−導電型チャンネルＭＩＳ ）ランジスタの一方のＭ
   ＩＳ ）ランジスタのゲート電極と反対導電型チャンネ
   ルトランジスタの一方のＭＩＳ ）ランジスタのゲート
   電極とを共通接続し、−導電型チャンネノ＋、％４ＩＳ
   ）ランジスタの他方のＭＩＳ ）ランジスタのゲート
   電極と反対導電型ＭＩＳ ）ランジスタの他方のＭＩＳ
   ）ランジスタのゲート電極とを共通接続してなる相補
   型ＭＩＳ ）ランジスタから構成されてなる半導体集積
   回路装置において、前記−導電型チャンネルトランジス
   タの群と反対導電型チャンネルトランジスタの群は平行
   に配置され、該−導電型チャンネルトランジスタのゲー
   トと反対導電型チャンネルトランジスタのゲートを共通
   接続する配線層は第一導電型チャンネルトランジスタと
   反対導電型チャンネルトランジスタとの間に端子取出し
   部が配設されてなることを特徴とする半導体集積回路装
   置。