JPS5896760A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 229910052751 metal Inorganic materials 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 13
- 239000012212 insulator Substances 0.000 claims abstract description 10
- 239000011347 resin Substances 0.000 abstract description 8
- 229920005989 resin Polymers 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 7
- 239000003822 epoxy resin Substances 0.000 abstract description 4
- 229920000647 polyepoxide Polymers 0.000 abstract description 4
- 229920001721 polyimide Polymers 0.000 abstract description 3
- 239000009719 polyimide resin Substances 0.000 abstract description 3
- 239000000919 ceramic Substances 0.000 abstract description 2
- 238000001259 photo etching Methods 0.000 abstract 1
- 238000000206 photolithography Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000002313 adhesive film Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 241000257465 Echinoidea Species 0.000 description 1
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- 239000005062 Polybutadiene Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229920002857 polybutadiene Polymers 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
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- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
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- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明6才、」1:涌の配線基板j1に複数の半導体チ
ップを実装する場合の実装密度?向上させるためなされ
た半導体装置の製法に関するものである。
ップを実装する場合の実装密度?向上させるためなされ
た半導体装置の製法に関するものである。
絶縁基板上に所望のパターンの配線層?形成したいわゆ
る配線基板上に複数の半導体チップを実装する場合、従
来は第1図および第2図のように配線基板1上の所望位
置に複数の半導体チップ2a、 2b、 2c・・・を
配置し、これら半導体チップ2EL、 2b、 20
・・・の周囲部に設けられたポンディングパッド3a、
3b、3c・・・と基板1上の配線層4 a、 4 b
、 4 c=・・間を極細線5a、 5b、 5Q、、
。
る配線基板上に複数の半導体チップを実装する場合、従
来は第1図および第2図のように配線基板1上の所望位
置に複数の半導体チップ2a、 2b、 2c・・・を
配置し、これら半導体チップ2EL、 2b、 20
・・・の周囲部に設けられたポンディングパッド3a、
3b、3c・・・と基板1上の配線層4 a、 4 b
、 4 c=・・間を極細線5a、 5b、 5Q、、
。
(ポンディングワイヤ)Kより接続することが行われる
。5a、 5b、 OC−は上記配線層4a、4b。
。5a、 5b、 OC−は上記配線層4a、4b。
4C・・・と導通する外部端子である。
しかし従来のように配線基板1と半導体チップ2間を極
細線5により接続する方法は、上記ポンディングパッド
3および配線層4に寸法的制約があるために半導体チッ
プ2の実装密度に制限2受ける。また極細線5が空間に
存在することは高周波の場合電気的特性が劣化する原因
となり、特に高速化をはかる半導体装置においては大き
な影響を受ける。
細線5により接続する方法は、上記ポンディングパッド
3および配線層4に寸法的制約があるために半導体チッ
プ2の実装密度に制限2受ける。また極細線5が空間に
存在することは高周波の場合電気的特性が劣化する原因
となり、特に高速化をはかる半導体装置においては大き
な影響を受ける。
本発明は以上の問題に対処してなされたもので、複数の
半導体チップをその一面が平坦となるように相互間?絶
縁体により接続して集合体を形成し、この集合体を配線
基板上に固定した後、配線基板と集合体の半導体チップ
表面に渡るように金属細線ヲ形成することにより従来欠
点?除去し得るよ5に構成した半導体装置の製法2提供
することを目的とするものである。以下図面を参照して
本発明実施例を説明する。
半導体チップをその一面が平坦となるように相互間?絶
縁体により接続して集合体を形成し、この集合体を配線
基板上に固定した後、配線基板と集合体の半導体チップ
表面に渡るように金属細線ヲ形成することにより従来欠
点?除去し得るよ5に構成した半導体装置の製法2提供
することを目的とするものである。以下図面を参照して
本発明実施例を説明する。
第3図(al乃至げ)は本発明実施例fよろ半導体装置
の製法を示す断面図で以下工程順に説明する。
の製法を示す断面図で以下工程順に説明する。
工程(a):第3図(alのように、表面が平滑な保持
台7上に密着性フィルム8ヶ貼り、このフィルム8表面
に複数の半導体チップ”2a、 211)、 ’I
c・・・をその−面が平坦となるように密着させる。半
導体チップ2としては各々チップ厚さの異なるものを用
意してもよく、その電極(前記ポンディングパッド3?
含む)形成部がフィルム8表面に密着するように配置す
る。
台7上に密着性フィルム8ヶ貼り、このフィルム8表面
に複数の半導体チップ”2a、 211)、 ’I
c・・・をその−面が平坦となるように密着させる。半
導体チップ2としては各々チップ厚さの異なるものを用
意してもよく、その電極(前記ポンディングパッド3?
含む)形成部がフィルム8表面に密着するように配置す
る。
工程(b)°第3図tb+のよ5c、上記複数の半導体
チップ2間の隙間に絶縁体9例えばエポキシ樹脂、シリ
コーン樹脂、ポリイミド樹脂等を適量注入してその隙間
例えば50〜60μm’7埋めるようにする。
チップ2間の隙間に絶縁体9例えばエポキシ樹脂、シリ
コーン樹脂、ポリイミド樹脂等を適量注入してその隙間
例えば50〜60μm’7埋めるようにする。
この時半導体チップ表面(電極形成面)は上記のよウニ
フィルム8に密着しているので、上記樹脂のしみ出しは
防止される。
フィルム8に密着しているので、上記樹脂のしみ出しは
防止される。
続いてこの状態で樹脂の硬化処理を行うことにより、絶
縁体ってより相互間が接続さり、 r、=半導体チップ
2の集合体10り形成する。
縁体ってより相互間が接続さり、 r、=半導体チップ
2の集合体10り形成する。
工程(Ci : I 3図(C)のよ5M、集合体IO
からフィルム8を剥がすことにより集合体10を独立さ
せる、工程(d):第3図fdlのように、頂部II
Aおよび凹部14 Bを備えた凹状の配線基板1]、例
えばセラミック基板を用意し、上記凹部11 f3内に
絶縁体12例えばエポキシ樹脂等を介して上記集合体1
02平坦而13が土になるようにして配置する。この場
合配線基板11のm部月AVcは配線層4が形成さJl
、この頂部11 Aと士言e平坦面13とがほぼ同一面
になるよ5[配置する。続いてこの状態で上記樹脂の硬
化処理2行うことにより、集合体102凹部11B内に
固定する。
からフィルム8を剥がすことにより集合体10を独立さ
せる、工程(d):第3図fdlのように、頂部II
Aおよび凹部14 Bを備えた凹状の配線基板1]、例
えばセラミック基板を用意し、上記凹部11 f3内に
絶縁体12例えばエポキシ樹脂等を介して上記集合体1
02平坦而13が土になるようにして配置する。この場
合配線基板11のm部月AVcは配線層4が形成さJl
、この頂部11 Aと士言e平坦面13とがほぼ同一面
になるよ5[配置する。続いてこの状態で上記樹脂の硬
化処理2行うことにより、集合体102凹部11B内に
固定する。
工程(e):第3図(e)のように、集合体10表面に
絶縁体14例えばポリイミド系樹脂、環化ブタジェンゴ
ム系樹脂?塗布した後、フォトリソグラフィー法により
不要部を除去して上記間隙内の絶縁体9上にのみその一
部?残すようにする。
絶縁体14例えばポリイミド系樹脂、環化ブタジェンゴ
ム系樹脂?塗布した後、フォトリソグラフィー法により
不要部を除去して上記間隙内の絶縁体9上にのみその一
部?残すようにする。
工程(,11:第3図げ)のように、集合体10内の半
導体チップ2表面上のポンディングパッド3と配線基板
】]の頂部11 A表面上の配線層4とに渡るように、
あるいはチップ2のポンディングパッド3同士に渡るよ
うに金属配線15を平坦面13に密着するように形成す
る。
導体チップ2表面上のポンディングパッド3と配線基板
】]の頂部11 A表面上の配線層4とに渡るように、
あるいはチップ2のポンディングパッド3同士に渡るよ
うに金属配線15を平坦面13に密着するように形成す
る。
この形成方法としては例えば第4図のように、(alチ
ップ2あるいは1基板月表面の配線形成面a馨除いた面
のみにフォトレジスト162塗布しておき、(b)全面
に配線金属15ヲ蒸着法等により付着した後、上記フォ
トレジスト16ヲこの上の金属15と共に除去するよう
にしたいわゆるリフトオフ法により、所望部のみに金属
を残して配線15り形成することができる。
ップ2あるいは1基板月表面の配線形成面a馨除いた面
のみにフォトレジスト162塗布しておき、(b)全面
に配線金属15ヲ蒸着法等により付着した後、上記フォ
トレジスト16ヲこの上の金属15と共に除去するよう
にしたいわゆるリフトオフ法により、所望部のみに金属
を残して配線15り形成することができる。
あるいは基板15全而に予め配線金属152句着した後
、フォトリソグラフィー法により不要部ケ除去して上記
配線15のみ2残すようにすることもできる。
、フォトリソグラフィー法により不要部ケ除去して上記
配線15のみ2残すようにすることもできる。
以上の工程によって第5図に示すような構造の半導体装
置を得ろことができる。
置を得ろことができる。
以上の本発明によれば、複数の半導体チップ?その一面
が平坦となるように相互間を絶縁体により接続して集合
体を形成し、この集合体を配線基板上に固定した後、配
線基板と集合体の半導体チップ表面に渡るように金属配
線を形成するものであるから、金属配線の寸法をフォト
リソグラフィー法の加工精度によって決定することがで
き約5〜10μの範囲内に選ぶことが可能となる。した
がってポンティングバッドと配線層間の接続部の寸法的
制約は大巾に緩和されるので、同一寸法の配線基板上に
密接して多数の半導体チップを実装す・ることかできる
ようになるため実装密度を向上させることができる。ま
た金属配線は空間には存在しないので電気的特性に与え
る影響は著るしく低減さJする。さらに従来のように極
細線によるポンティングは不要になるため、接続部にお
ける信頼度を大巾に向上させることができる。
が平坦となるように相互間を絶縁体により接続して集合
体を形成し、この集合体を配線基板上に固定した後、配
線基板と集合体の半導体チップ表面に渡るように金属配
線を形成するものであるから、金属配線の寸法をフォト
リソグラフィー法の加工精度によって決定することがで
き約5〜10μの範囲内に選ぶことが可能となる。した
がってポンティングバッドと配線層間の接続部の寸法的
制約は大巾に緩和されるので、同一寸法の配線基板上に
密接して多数の半導体チップを実装す・ることかできる
ようになるため実装密度を向上させることができる。ま
た金属配線は空間には存在しないので電気的特性に与え
る影響は著るしく低減さJする。さらに従来のように極
細線によるポンティングは不要になるため、接続部にお
ける信頼度を大巾に向上させることができる。
第1図および第2図は従来例を示す平面図および斜視図
、第3図(al乃至げ)は本発明実施例を示す断面図、
第4図(al、 (b)は共に本発明実施例を示す断面
図、第5図は本発明実施例を示す斜初図である。 2.2a、2t)、2Q−・・半導体チップ、3,3a
。 3b、3C・・・ポンディングパッド、4. 4.a、
41)。 4C・・・配線層、8・・・密着性フィルム、9.12
.14・・絶縁体、10・・・集合体、】1・・・配線
基板、]]A・・・頂部、II B・・・凹部、13・
・・平坦面、15・・・配線、16・・・フォトレジス
ト。 7− 第1図 第3図(CL) 学3周(b) 巣3図(C) 学3図(d) 葦3図(f)
、第3図(al乃至げ)は本発明実施例を示す断面図、
第4図(al、 (b)は共に本発明実施例を示す断面
図、第5図は本発明実施例を示す斜初図である。 2.2a、2t)、2Q−・・半導体チップ、3,3a
。 3b、3C・・・ポンディングパッド、4. 4.a、
41)。 4C・・・配線層、8・・・密着性フィルム、9.12
.14・・絶縁体、10・・・集合体、】1・・・配線
基板、]]A・・・頂部、II B・・・凹部、13・
・・平坦面、15・・・配線、16・・・フォトレジス
ト。 7− 第1図 第3図(CL) 学3周(b) 巣3図(C) 学3図(d) 葦3図(f)
Claims (1)
- 【特許請求の範囲】 1、(N 複数の半導体チップ?その一面が平坦とな
るよ5F共通のフィルム上に配置する工程、(B)
上記複数の半導体チップ相互を絶縁体により接続して集
合体り形成する工程、 (q 上記集合体からフィルムを除去する工程。 (I))上記集合体?その平坦面が上になるようにして
配線基板上に固定する工程、 止)上記配線基板および集合体の半導体チップに渡る金
属配線ン上記平坦面に密着するように形成する工程、 を含むことを特徴とする半導体装置の製法。 2、上記(rJ工程における配線基板が凹状から成り集
合体をその凹部内に配置すると共に、集合体の平坦面と
上記配線基板のm部とをほぼ同一面に保持することを特
徴とする特許請求の範囲第1項記載の半導体装置の製法
。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56195486A JPS5896760A (ja) | 1981-12-04 | 1981-12-04 | 半導体装置の製法 |
US06/446,346 US4466181A (en) | 1981-12-04 | 1982-12-02 | Method for mounting conjoined devices |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56195486A JPS5896760A (ja) | 1981-12-04 | 1981-12-04 | 半導体装置の製法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5896760A true JPS5896760A (ja) | 1983-06-08 |
JPS6139741B2 JPS6139741B2 (ja) | 1986-09-05 |
Family
ID=16341883
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56195486A Granted JPS5896760A (ja) | 1981-12-04 | 1981-12-04 | 半導体装置の製法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4466181A (ja) |
JP (1) | JPS5896760A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05502337A (ja) * | 1990-04-27 | 1993-04-22 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 半導体チップ用のくぼんだ空洞を持った多層パッケージ |
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US4571826A (en) * | 1984-11-19 | 1986-02-25 | At&T Teletype Corporation | Method of manufacturing a thermal print head |
JPS6281745A (ja) * | 1985-10-05 | 1987-04-15 | Fujitsu Ltd | ウエハ−規模のlsi半導体装置とその製造方法 |
FR2599893B1 (fr) * | 1986-05-23 | 1996-08-02 | Ricoh Kk | Procede de montage d'un module electronique sur un substrat et carte a circuit integre |
US4890156A (en) * | 1987-03-13 | 1989-12-26 | Motorola Inc. | Multichip IC module having coplanar dice and substrate |
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JPH0834264B2 (ja) * | 1987-04-21 | 1996-03-29 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
US4815208A (en) * | 1987-05-22 | 1989-03-28 | Texas Instruments Incorporated | Method of joining substrates for planar electrical interconnections of hybrid circuits |
JPH0821672B2 (ja) * | 1987-07-04 | 1996-03-04 | 株式会社堀場製作所 | イオン濃度測定用シート型電極の製造方法 |
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US7838419B2 (en) * | 2006-12-20 | 2010-11-23 | Intel Corporation | Systems and methods to laminate passives onto substrate |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3689804A (en) * | 1971-09-30 | 1972-09-05 | Nippon Denso Co | Hybrid circuit device |
-
1981
- 1981-12-04 JP JP56195486A patent/JPS5896760A/ja active Granted
-
1982
- 1982-12-02 US US06/446,346 patent/US4466181A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05502337A (ja) * | 1990-04-27 | 1993-04-22 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 半導体チップ用のくぼんだ空洞を持った多層パッケージ |
Also Published As
Publication number | Publication date |
---|---|
JPS6139741B2 (ja) | 1986-09-05 |
US4466181A (en) | 1984-08-21 |
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