JPS5895447A - クロツク再生回路 - Google Patents
クロツク再生回路Info
- Publication number
- JPS5895447A JPS5895447A JP56192807A JP19280781A JPS5895447A JP S5895447 A JPS5895447 A JP S5895447A JP 56192807 A JP56192807 A JP 56192807A JP 19280781 A JP19280781 A JP 19280781A JP S5895447 A JPS5895447 A JP S5895447A
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- Japan
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- signal
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- terminal
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する分野の説明〕
本発明は、ディジタル通信方式の受信装置で受信信号か
らクロック信号を再生する回路に関する。
らクロック信号を再生する回路に関する。
特に、ディジタル集積回路を用いて構成することが可能
であり、かつ位相誤差の小さいクロック信号を再生する
ことのできるクロック再生回路に関するものである。
であり、かつ位相誤差の小さいクロック信号を再生する
ことのできるクロック再生回路に関するものである。
第１図は従来例のクロック再生回路の構成図である。復
調データ信号入力端子１より入力する復調データ信号は
、半タイムスロットの遅延器２を経由した信号と排他論
理和回路３で排他論理和がとられる。第１図のａ点の波
形が第２図（ａ）のようであるとすると、排他論理和回
路３の出力波形は第２図（Ｃ）のようになる。この第２
図（Ｃ）に示すように、復調データ信号に同一極性の信
号が連続する部分があると第２［Ｆ］（ｅ）の破線部分
のように波形抜けが生じる。このため、従来のクロック
同期回路では排他論理和回路３の出力を帯域通過フィル
タ４に入力して、第２図（ｄ） Ｋ示すようなりロック
信号の基本周波数成分の波形を得て、この波形をＴＴＬ
レベル変換回路５を通過させてフェーズロック・ループ
回路６に入力するように構成している。
調データ信号入力端子１より入力する復調データ信号は
、半タイムスロットの遅延器２を経由した信号と排他論
理和回路３で排他論理和がとられる。第１図のａ点の波
形が第２図（ａ）のようであるとすると、排他論理和回
路３の出力波形は第２図（Ｃ）のようになる。この第２
図（Ｃ）に示すように、復調データ信号に同一極性の信
号が連続する部分があると第２［Ｆ］（ｅ）の破線部分
のように波形抜けが生じる。このため、従来のクロック
同期回路では排他論理和回路３の出力を帯域通過フィル
タ４に入力して、第２図（ｄ） Ｋ示すようなりロック
信号の基本周波数成分の波形を得て、この波形をＴＴＬ
レベル変換回路５を通過させてフェーズロック・ループ
回路６に入力するように構成している。
もっとも帯域通過フィルタ４としてＱが十分高いフィル
タを得ることができる場合には、後続の７エーズロツク
・ループ回路６を省略することもおる。
タを得ることができる場合には、後続の７エーズロツク
・ループ回路６を省略することもおる。
このような従来のクロック再生回路では、一般にアナロ
グ素子で構成された帯域通過フィルタ４が必要であり、
この回路を集積回路（Ｌ８工）化して小形化す□ること
が困離となる。これを簡単化するため排他論理和回路３
の出力を直接に７エーズロツク・ループ回路６に入力す
る場合には、第２図（Ｃ）で示すような波形抜けが生じ
て、再生クロック信号の位相誤差が大きくなり、信号に
誤りが発生する欠点がある。
グ素子で構成された帯域通過フィルタ４が必要であり、
この回路を集積回路（Ｌ８工）化して小形化す□ること
が困離となる。これを簡単化するため排他論理和回路３
の出力を直接に７エーズロツク・ループ回路６に入力す
る場合には、第２図（Ｃ）で示すような波形抜けが生じ
て、再生クロック信号の位相誤差が大きくなり、信号に
誤りが発生する欠点がある。
本発明はこれを改良するもので、帯域通過フィルタを含
まず、しかも位相誤差がなく、集積回路化するに適する
クロック再生回路を提供することを目的とする。
まず、しかも位相誤差がなく、集積回路化するに適する
クロック再生回路を提供することを目的とする。
本発明は、復調データ信号とこの信号を半タイムスロッ
ト分だけ遅延させた信号との排他論理和をとり、この出
力波形についである一定時間幅内の高レベルパルスの時
間ト低レベルパルスの時間との差に比例する信号を得る
比較回路と、この差に比例する信号を再生クロック信号
の位相誤差補正の情報として利用するディジタル・フェ
ーズロック・ループ回路とを備えたことを特徴とする。
ト分だけ遅延させた信号との排他論理和をとり、この出
力波形についである一定時間幅内の高レベルパルスの時
間ト低レベルパルスの時間との差に比例する信号を得る
比較回路と、この差に比例する信号を再生クロック信号
の位相誤差補正の情報として利用するディジタル・フェ
ーズロック・ループ回路とを備えたことを特徴とする。
第３図は本発明実施例装置のブロンク構成図である。復
調データ信号の入力端子１の信号は、これを遅延回路２
で半タイムスロット分の時間（ＴＴ）だけ遅延された信
号とともに、排他論理和回路３に与える。これは前記従
来例回路と同様である。この出力は分岐して、一方は比
較回路ｌＯに与える。この比較回路１０は、前記排他論
理和回路３の出力信号について、ある一定時間幅（ＩＴ
）内の高レベルパルスの時間と、低レベルパルスの時間
との差に比例する信号を得る回路である。排他論理和回
路３の出力の分岐された他方は、ディジタル・フェーズ
ロック・ループ回路１９に与える。
調データ信号の入力端子１の信号は、これを遅延回路２
で半タイムスロット分の時間（ＴＴ）だけ遅延された信
号とともに、排他論理和回路３に与える。これは前記従
来例回路と同様である。この出力は分岐して、一方は比
較回路ｌＯに与える。この比較回路１０は、前記排他論
理和回路３の出力信号について、ある一定時間幅（ＩＴ
）内の高レベルパルスの時間と、低レベルパルスの時間
との差に比例する信号を得る回路である。排他論理和回
路３の出力の分岐された他方は、ディジタル・フェーズ
ロック・ループ回路１９に与える。
この回路１９では、比較回路ｌＯの出力に得られる上記
差に比例する信号（図にム３で示す。）を位相誤差の補
正情報として利用して、正しく再生されたクロック信号
を端子７へ送出する。
差に比例する信号（図にム３で示す。）を位相誤差の補
正情報として利用して、正しく再生されたクロック信号
を端子７へ送出する。
これをさらに詳しく説明する。第４図はこの回路の動作
を説明するための動作波形図である。第４図（ａ） 〜
Ｃｈ） Ｖｉそれぞれ第５図に示す符号ａ −ｈの点の
波形を示す、排他論理和回路３の出力には、前述の従来
例回路と同様に、第４図（ａ）に破線で示すような波形
抜けのある信号が得られる。これはアンド回路りおよび
反転回路ｌｌにより反転されて、アンド回路１５の一方
の入力に与えられる。アンド回路Ｊ２および１５の他方
の入力には、端子部からここで再生しようとするクロッ
ク信号よ−り十分に高速の連続クロック信号Ｃｂ）が与
えられる。
を説明するための動作波形図である。第４図（ａ） 〜
Ｃｈ） Ｖｉそれぞれ第５図に示す符号ａ −ｈの点の
波形を示す、排他論理和回路３の出力には、前述の従来
例回路と同様に、第４図（ａ）に破線で示すような波形
抜けのある信号が得られる。これはアンド回路りおよび
反転回路ｌｌにより反転されて、アンド回路１５の一方
の入力に与えられる。アンド回路Ｊ２および１５の他方
の入力には、端子部からここで再生しようとするクロッ
ク信号よ−り十分に高速の連続クロック信号Ｃｂ）が与
えられる。
アンド回路りの出力（Ｃ）には排他論理和回路３の出力
（ａ）が高レベルの時間だけ高速クロック信号が現われ
、アンド回路１５の出力（ｃｌ） Ｋは同じく出力（＆
）が低レベルのｖｉｆ間だけ高速クロック信号が現われ
る。これは、それぞれカウンター３および１６で計数さ
れ、端子あに加えられる同期ＮＴの保持パルス（ｅ）毎
に、それぞれ保持回路１４および１７に計数の結果が保
持される。また、この保持パルスに続き端子部に与えら
れるリセットパルス（ｆ） Ｋより、カウンタ１３およ
び１６はリセットされる。保持回路１４および１７の内
容は、減算回路１８でその差が演算される。
（ａ）が高レベルの時間だけ高速クロック信号が現われ
、アンド回路１５の出力（ｃｌ） Ｋは同じく出力（＆
）が低レベルのｖｉｆ間だけ高速クロック信号が現われ
る。これは、それぞれカウンター３および１６で計数さ
れ、端子あに加えられる同期ＮＴの保持パルス（ｅ）毎
に、それぞれ保持回路１４および１７に計数の結果が保
持される。また、この保持パルスに続き端子部に与えら
れるリセットパルス（ｆ） Ｋより、カウンタ１３およ
び１６はリセットされる。保持回路１４および１７の内
容は、減算回路１８でその差が演算される。
ここで、カウンター６の計数値をム５、カウンタ１３の
計数値をム２とし、端子３２に加えられる高速クロック
信号の周波数が、この回路で再生しようとするクロック
信号の周波数ＴのＭ倍とし、時間幅ＮＴにおける前記波
形抜けの回数をＬとすると、 Ａ、＝ （Ｎ−１−Ｌ ） ｊＬ ・・・・
・・（１）Ｔ ム２＝（Ｎ Ｌ） ２Ｔ−・・・・・・（２）であるか
ら、 Ａ５＝ム１−Ａ２ ＝ Ｌ、ＪＬ ・・・・・・（３）
となる。ただし、Ｎ％Ｍ、Ｌはそれぞれ整数である。
計数値をム２とし、端子３２に加えられる高速クロック
信号の周波数が、この回路で再生しようとするクロック
信号の周波数ＴのＭ倍とし、時間幅ＮＴにおける前記波
形抜けの回数をＬとすると、 Ａ、＝ （Ｎ−１−Ｌ ） ｊＬ ・・・・
・・（１）Ｔ ム２＝（Ｎ Ｌ） ２Ｔ−・・・・・・（２）であるか
ら、 Ａ５＝ム１−Ａ２ ＝ Ｌ、ＪＬ ・・・・・・（３）
となる。ただし、Ｎ％Ｍ、Ｌはそれぞれ整数である。
次に１排他論理和回路加の入力に加えられる再生クロッ
ク、すなわち端子７に送出されるこの回路の出力クロッ
クが、第４ｌ−）に示すように位相誤差がθラジアンだ
けあるものとすれば、排他論理回路加の出力には第４１
但）に示す信号が得られる。この信号をアンド回路２１
に与え、端子３２に与えられている高速クロック信号（
１））とのアンドをとると、このアンド回路２１の出力
には、第４１但）の波形の高レベルパルス期間のみ、こ
の高速クロック信号が存在するパルス列が得られる。こ
れをカウンタｎに与えて、ＮＴ待時間け計数し、その結
果を保持回路２３に保持する。
ク、すなわち端子７に送出されるこの回路の出力クロッ
クが、第４ｌ−）に示すように位相誤差がθラジアンだ
けあるものとすれば、排他論理回路加の出力には第４１
但）に示す信号が得られる。この信号をアンド回路２１
に与え、端子３２に与えられている高速クロック信号（
１））とのアンドをとると、このアンド回路２１の出力
には、第４１但）の波形の高レベルパルス期間のみ、こ
の高速クロック信号が存在するパルス列が得られる。こ
れをカウンタｎに与えて、ＮＴ待時間け計数し、その結
果を保持回路２３に保持する。
一方、カウンタ２４にはゲートを介さすにこの高速クロ
ック信号を与えて、同様ＫＮＴ時間だけ計数し、−その
結果を保持回路２５に保持する。前述のように時間ＮＴ
Ｏ間に波形抜けがＬ回生じているので、カウンタｎの計
数値Ｂ２は となる。この（４）式の第１項は、位相誤差θに対応す
る高レベル期間のパルスであり、第２項は波形抜けに原
因して生じるパルス数である。一方、カウンタＵの計数
値Ｂ、は −Ｍ Ｂ１＝］−・・・・・・（５） となる。
ック信号を与えて、同様ＫＮＴ時間だけ計数し、−その
結果を保持回路２５に保持する。前述のように時間ＮＴ
Ｏ間に波形抜けがＬ回生じているので、カウンタｎの計
数値Ｂ２は となる。この（４）式の第１項は、位相誤差θに対応す
る高レベル期間のパルスであり、第２項は波形抜けに原
因して生じるパルス数である。一方、カウンタＵの計数
値Ｂ、は −Ｍ Ｂ１＝］−・・・・・・（５） となる。
この計数値Ｂ、 、 Ｂ２ および上述の比較回路ｌ
Ｏの出カム３について、演算回路２６ではなる演算を行
い、それぞれ、（５）式％（４）式および（５）式を代
入して、 を得る。この（７）式は、出力端子７に送出している再
生クロックの位相誤差θに比例する値であり、位相選択
回路２７に与えられる。
Ｏの出カム３について、演算回路２６ではなる演算を行
い、それぞれ、（５）式％（４）式および（５）式を代
入して、 を得る。この（７）式は、出力端子７に送出している再
生クロックの位相誤差θに比例する値であり、位相選択
回路２７に与えられる。
一方、発振滞日はこの再生クロックと周波数の等しい信
号を発生する発振器であって、この出力は移相滞日を経
由し、位相選択回路ηで選択された位相の出力が、出力
端子７に送出されるように構成される。したがって、こ
の位相選択回路ｎは、演算回路２６から送出される前記
値Ｃが零になるようＫ、その位相を選択すれば１位相誤
差０が零である再生クロックが出力端子７に送出される
。
号を発生する発振器であって、この出力は移相滞日を経
由し、位相選択回路ηで選択された位相の出力が、出力
端子７に送出されるように構成される。したがって、こ
の位相選択回路ｎは、演算回路２６から送出される前記
値Ｃが零になるようＫ、その位相を選択すれば１位相誤
差０が零である再生クロックが出力端子７に送出される
。
この回路は全てディジタル回路で構成され、帯域通過フ
ィルタを含まないので、集積回路により構成するに適し
ている。
ィルタを含まないので、集積回路により構成するに適し
ている。
なお、上記例で説明したもの以外にも、比較回路１０お
よびディジタル・フェーズロック・ループ−５回路はさ
まざまに考えられ、これらＫよっても同様に本発明を実
施することができる。
よびディジタル・フェーズロック・ループ−５回路はさ
まざまに考えられ、これらＫよっても同様に本発明を実
施することができる。
以上説明したように１本発明によれば、位相誤差のない
正しい再生クロックが、帯域通過フィルタを含まない回
路により実現することができる。
正しい再生クロックが、帯域通過フィルタを含まない回
路により実現することができる。
本発明の回路は全てディジタル論理回路により構成でき
るので、集積回路により実現するに適し、回路はきわめ
て小形にかつ均一に製造することができる利点がある。
るので、集積回路により実現するに適し、回路はきわめ
て小形にかつ均一に製造することができる利点がある。
第１図は従来例回路の構成図。
第２図はその動作説明波形図。
第５図は本発明実施例回路の構成図。
第４図はその動作説明波形図。第４図（ａ）〜（ｈ）ｉ
ｉ ・第３図のａ ％ ｈ点の波形を示す。 １・・・復調データ信号入力、２・・・半タイムスロッ
ト分だけ遅延させる遅延回路、３・・・排他論理回路、
７・・・再生クロックの出力端子、１０・・・比較回路
（一定時１’ｌＪｌ内の高レベルパルスの時間と低レベ
ルパルスの時間との差に比例する信号ム、を得る。）、
１９・・・ディジタル・フェーズロック・ループ回路（
上記差に比例する信号Ａ３を補正情報としてＰＬＬ回路
を構成する。）、銘・・・再生クロックと等しい周波数
の発振器。 特許出願人 日本電信電話公社 、。 −・）・
ｉ ・第３図のａ ％ ｈ点の波形を示す。 １・・・復調データ信号入力、２・・・半タイムスロッ
ト分だけ遅延させる遅延回路、３・・・排他論理回路、
７・・・再生クロックの出力端子、１０・・・比較回路
（一定時１’ｌＪｌ内の高レベルパルスの時間と低レベ
ルパルスの時間との差に比例する信号ム、を得る。）、
１９・・・ディジタル・フェーズロック・ループ回路（
上記差に比例する信号Ａ３を補正情報としてＰＬＬ回路
を構成する。）、銘・・・再生クロックと等しい周波数
の発振器。 特許出願人 日本電信電話公社 、。 −・）・
Claims (1)
- （１） 復調データ信号とこの信号を半タイムスロッ
ト分だけ遅延させた信号とを入力とする排他論理和回路
を備えたクロック再生回路において、前記排他論理和回
路の出力について一定時間内の高レベルパルスの時間と
低レベルパルスの時間との差に比例する信号を得る比較
回路と、この差に比例する信号を再生クロック信号の位
相誤差補正の情報として利用するディジタル・フェーズ
ロック・ループ回路とを備えたことを特徴とするクロッ
ク再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192807A JPS5895447A (ja) | 1981-12-02 | 1981-12-02 | クロツク再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192807A JPS5895447A (ja) | 1981-12-02 | 1981-12-02 | クロツク再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5895447A true JPS5895447A (ja) | 1983-06-07 |
| JPS6319106B2 JPS6319106B2 (ja) | 1988-04-21 |
Family
ID=16297310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192807A Granted JPS5895447A (ja) | 1981-12-02 | 1981-12-02 | クロツク再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5895447A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735714A2 (de) * | 1995-03-28 | 1996-10-02 | Siemens Aktiengesellschaft | Taktphasenrückgewinnung in digitalen Übertragungssystemen mit Zeitvielfachzugriff und Burstbetrieb |
| US7733987B2 (en) | 2005-11-30 | 2010-06-08 | Icom Incorporated | Clock signal reproduction device and clock signal reproduction method |
| US8775707B2 (en) | 2010-12-02 | 2014-07-08 | Blackberry Limited | Single wire bus system |
| EP2775654A1 (en) * | 2013-03-04 | 2014-09-10 | BlackBerry Limited | Increased bandwidth encoding scheme and synchroniation using data edges |
| US9473876B2 (en) | 2014-03-31 | 2016-10-18 | Blackberry Limited | Method and system for tunneling messages between two or more devices using different communication protocols |
| US9672177B2 (en) | 2012-06-01 | 2017-06-06 | Blackberry Limited | Synchronization of electronic device with another electronic device on bus using synchronization field |
-
1981
- 1981-12-02 JP JP56192807A patent/JPS5895447A/ja active Granted
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735714A2 (de) * | 1995-03-28 | 1996-10-02 | Siemens Aktiengesellschaft | Taktphasenrückgewinnung in digitalen Übertragungssystemen mit Zeitvielfachzugriff und Burstbetrieb |
| EP0735714A3 (de) * | 1995-03-28 | 1998-05-20 | Siemens Aktiengesellschaft | Taktphasenrückgewinnung in digitalen Übertragungssystemen mit Zeitvielfachzugriff und Burstbetrieb |
| US7733987B2 (en) | 2005-11-30 | 2010-06-08 | Icom Incorporated | Clock signal reproduction device and clock signal reproduction method |
| US8775707B2 (en) | 2010-12-02 | 2014-07-08 | Blackberry Limited | Single wire bus system |
| US10007637B2 (en) | 2010-12-02 | 2018-06-26 | Blackberry Limited | Single wire bus system |
| US9672177B2 (en) | 2012-06-01 | 2017-06-06 | Blackberry Limited | Synchronization of electronic device with another electronic device on bus using synchronization field |
| EP2775654A1 (en) * | 2013-03-04 | 2014-09-10 | BlackBerry Limited | Increased bandwidth encoding scheme and synchroniation using data edges |
| US9461812B2 (en) | 2013-03-04 | 2016-10-04 | Blackberry Limited | Increased bandwidth encoding scheme |
| US9473876B2 (en) | 2014-03-31 | 2016-10-18 | Blackberry Limited | Method and system for tunneling messages between two or more devices using different communication protocols |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6319106B2 (ja) | 1988-04-21 |
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