JPS5895447A - Clock regenerating circuit - Google Patents
Clock regenerating circuitInfo
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- JPS5895447A JPS5895447A JP56192807A JP19280781A JPS5895447A JP S5895447 A JPS5895447 A JP S5895447A JP 56192807 A JP56192807 A JP 56192807A JP 19280781 A JP19280781 A JP 19280781A JP S5895447 A JPS5895447 A JP S5895447A
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の属する分野の説明〕
本発明は、ディジタル通信方式の受信装置で受信信号か
らクロック信号を再生する回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Description of the Field to which the Invention Pertains] The present invention relates to a circuit for regenerating a clock signal from a received signal in a digital communication receiving device.
特に、ディジタル集積回路を用いて構成することが可能
であり、かつ位相誤差の小さいクロック信号を再生する
ことのできるクロック再生回路に関するものである。In particular, the present invention relates to a clock regeneration circuit that can be configured using a digital integrated circuit and that can regenerate a clock signal with a small phase error.
第１図は従来例のクロック再生回路の構成図である。復
調データ信号入力端子１より入力する復調データ信号は
、半タイムスロットの遅延器２を経由した信号と排他論
理和回路３で排他論理和がとられる。第１図のａ点の波
形が第２図（ａ）のようであるとすると、排他論理和回
路３の出力波形は第２図（Ｃ）のようになる。この第２
図（Ｃ）に示すように、復調データ信号に同一極性の信
号が連続する部分があると第２［Ｆ］（ｅ）の破線部分
のように波形抜けが生じる。このため、従来のクロック
同期回路では排他論理和回路３の出力を帯域通過フィル
タ４に入力して、第２図（ｄ） Ｋ示すようなりロック
信号の基本周波数成分の波形を得て、この波形をＴＴＬ
レベル変換回路５を通過させてフェーズロック・ループ
回路６に入力するように構成している。FIG. 1 is a block diagram of a conventional clock recovery circuit. The demodulated data signal inputted from the demodulated data signal input terminal 1 is exclusive ORed with the signal that has passed through the half time slot delay device 2 in the exclusive OR circuit 3. Assuming that the waveform at point a in FIG. 1 is as shown in FIG. 2(a), the output waveform of the exclusive OR circuit 3 is as shown in FIG. 2(C). This second
As shown in Figure (C), if the demodulated data signal has a portion where signals of the same polarity continue, waveform dropouts occur as shown in the broken line portion of second [F] (e). Therefore, in the conventional clock synchronization circuit, the output of the exclusive OR circuit 3 is input to the bandpass filter 4 to obtain the waveform of the fundamental frequency component of the lock signal as shown in FIG. TTL
The signal is configured to be passed through a level conversion circuit 5 and input to a phase-locked loop circuit 6.
もっとも帯域通過フィルタ４としてＱが十分高いフィル
タを得ることができる場合には、後続の７エーズロツク
・ループ回路６を省略することもおる。However, if a filter with a sufficiently high Q can be obtained as the bandpass filter 4, the subsequent 7A lock loop circuit 6 may be omitted.
このような従来のクロック再生回路では、一般にアナロ
グ素子で構成された帯域通過フィルタ４が必要であり、
この回路を集積回路（Ｌ８工）化して小形化す□ること
が困離となる。これを簡単化するため排他論理和回路３
の出力を直接に７エーズロツク・ループ回路６に入力す
る場合には、第２図（Ｃ）で示すような波形抜けが生じ
て、再生クロック信号の位相誤差が大きくなり、信号に
誤りが発生する欠点がある。Such conventional clock recovery circuits generally require a bandpass filter 4 composed of analog elements.
It is difficult to miniaturize this circuit by making it into an integrated circuit (L8 circuit). To simplify this, exclusive OR circuit 3
If the output of the 7A clock loop circuit 6 is input directly to the 7A clock loop circuit 6, a waveform dropout as shown in FIG. 2(C) will occur, the phase error of the reproduced clock signal will become large, and an error will occur in the signal There are drawbacks.
本発明はこれを改良するもので、帯域通過フィルタを含
まず、しかも位相誤差がなく、集積回路化するに適する
クロック再生回路を提供することを目的とする。The present invention is an improvement on this, and aims to provide a clock recovery circuit that does not include a bandpass filter, has no phase error, and is suitable for integration into an integrated circuit.
本発明は、復調データ信号とこの信号を半タイムスロッ
ト分だけ遅延させた信号との排他論理和をとり、この出
力波形についである一定時間幅内の高レベルパルスの時
間ト低レベルパルスの時間との差に比例する信号を得る
比較回路と、この差に比例する信号を再生クロック信号
の位相誤差補正の情報として利用するディジタル・フェ
ーズロック・ループ回路とを備えたことを特徴とする。The present invention calculates an exclusive OR of a demodulated data signal and a signal delayed by a half time slot, and then calculates the time of a high level pulse and the time of a low level pulse within a certain time width from this output waveform. , and a digital phase-locked loop circuit that uses the signal proportional to the difference as information for correcting the phase error of the reproduced clock signal.
第３図は本発明実施例装置のブロンク構成図である。復
調データ信号の入力端子１の信号は、これを遅延回路２
で半タイムスロット分の時間（ＴＴ）だけ遅延された信
号とともに、排他論理和回路３に与える。これは前記従
来例回路と同様である。この出力は分岐して、一方は比
較回路ｌＯに与える。この比較回路１０は、前記排他論
理和回路３の出力信号について、ある一定時間幅（ＩＴ
）内の高レベルパルスの時間と、低レベルパルスの時間
との差に比例する信号を得る回路である。排他論理和回
路３の出力の分岐された他方は、ディジタル・フェーズ
ロック・ループ回路１９に与える。FIG. 3 is a block diagram of a device according to an embodiment of the present invention. The demodulated data signal at input terminal 1 is sent to delay circuit 2.
It is applied to the exclusive OR circuit 3 along with a signal delayed by a half time slot time (TT). This is similar to the conventional circuit described above. This output is branched and one is given to the comparator circuit IO. This comparison circuit 10 compares the output signal of the exclusive OR circuit 3 with a certain fixed time width (IT
) is a circuit that obtains a signal proportional to the difference between the high-level pulse time and the low-level pulse time. The other branched output of the exclusive OR circuit 3 is applied to a digital phase-locked loop circuit 19.
この回路１９では、比較回路ｌＯの出力に得られる上記
差に比例する信号（図にム３で示す。）を位相誤差の補
正情報として利用して、正しく再生されたクロック信号
を端子７へ送出する。This circuit 19 uses a signal proportional to the above difference obtained from the output of the comparison circuit IO (indicated by M3 in the figure) as phase error correction information, and sends a correctly reproduced clock signal to the terminal 7. do.
これをさらに詳しく説明する。第４図はこの回路の動作
を説明するための動作波形図である。第４図（ａ） 〜
Ｃｈ） Ｖｉそれぞれ第５図に示す符号ａ −ｈの点の
波形を示す、排他論理和回路３の出力には、前述の従来
例回路と同様に、第４図（ａ）に破線で示すような波形
抜けのある信号が得られる。これはアンド回路りおよび
反転回路ｌｌにより反転されて、アンド回路１５の一方
の入力に与えられる。アンド回路Ｊ２および１５の他方
の入力には、端子部からここで再生しようとするクロッ
ク信号よ−り十分に高速の連続クロック信号Ｃｂ）が与
えられる。This will be explained in more detail. FIG. 4 is an operational waveform diagram for explaining the operation of this circuit. Figure 4(a) ~
Similarly to the conventional circuit described above, the output of the exclusive OR circuit 3, which shows the waveforms of the points a to h shown in FIG. A signal with waveform omissions can be obtained. This is inverted by an AND circuit and an inversion circuit ll, and is applied to one input of an AND circuit 15. The other inputs of the AND circuits J2 and 15 are supplied with a continuous clock signal Cb) which is sufficiently faster than the clock signal to be reproduced here from the terminal section.
アンド回路りの出力（Ｃ）には排他論理和回路３の出力
（ａ）が高レベルの時間だけ高速クロック信号が現われ
、アンド回路１５の出力（ｃｌ） Ｋは同じく出力（＆
）が低レベルのｖｉｆ間だけ高速クロック信号が現われ
る。これは、それぞれカウンター３および１６で計数さ
れ、端子あに加えられる同期ＮＴの保持パルス（ｅ）毎
に、それぞれ保持回路１４および１７に計数の結果が保
持される。また、この保持パルスに続き端子部に与えら
れるリセットパルス（ｆ） Ｋより、カウンタ１３およ
び１６はリセットされる。保持回路１４および１７の内
容は、減算回路１８でその差が演算される。A high-speed clock signal appears at the output (C) of the AND circuit only during the time when the output (a) of the exclusive OR circuit 3 is at a high level, and the output (cl) K of the AND circuit 15 also appears at the output (&
The high-speed clock signal appears only during vif when ) is at a low level. This is counted by counters 3 and 16, respectively, and the counting results are held in holding circuits 14 and 17, respectively, for each holding pulse (e) of the synchronous NT applied to terminal A. Further, counters 13 and 16 are reset by a reset pulse (f) K applied to the terminal section following this holding pulse. The difference between the contents of the holding circuits 14 and 17 is calculated by a subtraction circuit 18.
ここで、カウンター６の計数値をム５、カウンタ１３の
計数値をム２とし、端子３２に加えられる高速クロック
信号の周波数が、この回路で再生しようとするクロック
信号の周波数ＴのＭ倍とし、時間幅ＮＴにおける前記波
形抜けの回数をＬとすると、
Ａ、＝ （Ｎ−１−Ｌ ） ｊＬ ・・・・
・・（１）Ｔ
ム２＝（Ｎ Ｌ） ２Ｔ−・・・・・・（２）であるか
ら、
Ａ５＝ム１−Ａ２
＝ Ｌ、ＪＬ ・・・・・・（３）
となる。ただし、Ｎ％Ｍ、Ｌはそれぞれ整数である。Here, the count value of the counter 6 is M5, the count value of the counter 13 is M2, and the frequency of the high-speed clock signal applied to the terminal 32 is M times the frequency T of the clock signal to be reproduced by this circuit. , if the number of waveform dropouts in the time width NT is L, then A, = (N-1-L) jL...
...(1) T M2=(NL) 2T-...(2), so A5=M1-A2=L, JL...(3)
becomes. However, N%M and L are each integers.
次に１排他論理和回路加の入力に加えられる再生クロッ
ク、すなわち端子７に送出されるこの回路の出力クロッ
クが、第４ｌ−）に示すように位相誤差がθラジアンだ
けあるものとすれば、排他論理回路加の出力には第４１
但）に示す信号が得られる。この信号をアンド回路２１
に与え、端子３２に与えられている高速クロック信号（
１））とのアンドをとると、このアンド回路２１の出力
には、第４１但）の波形の高レベルパルス期間のみ、こ
の高速クロック信号が存在するパルス列が得られる。こ
れをカウンタｎに与えて、ＮＴ待時間け計数し、その結
果を保持回路２３に保持する。Next, if the reproduced clock applied to the input of the 1 exclusive OR circuit, that is, the output clock of this circuit sent to the terminal 7, has a phase error of θ radians as shown in No. 4l-), then The output of the exclusive logic circuit has the 41st
However, the signal shown in ) is obtained. AND circuit 21
and the high-speed clock signal (
1)), a pulse train in which this high-speed clock signal exists only during the high-level pulse period of the 41st waveform is obtained as the output of the AND circuit 21. This is given to a counter n to count the NT waiting time, and the result is held in the holding circuit 23.
一方、カウンタ２４にはゲートを介さすにこの高速クロ
ック信号を与えて、同様ＫＮＴ時間だけ計数し、−その
結果を保持回路２５に保持する。前述のように時間ＮＴ
Ｏ間に波形抜けがＬ回生じているので、カウンタｎの計
数値Ｂ２は
となる。この（４）式の第１項は、位相誤差θに対応す
る高レベル期間のパルスであり、第２項は波形抜けに原
因して生じるパルス数である。一方、カウンタＵの計数
値Ｂ、は
−Ｍ
Ｂ１＝］−・・・・・・（５）
となる。On the other hand, this high-speed clock signal is applied to the counter 24 through the gate, and the count is similarly counted for KNT time, and the result is held in the holding circuit 25. Time NT as mentioned above
Since the waveform omission occurs L times between O and O, the count value B2 of the counter n is as follows. The first term in equation (4) is the pulse during the high level period corresponding to the phase error θ, and the second term is the number of pulses caused by waveform dropout. On the other hand, the count value B of the counter U is -MB1=]- (5).
この計数値Ｂ、 、 Ｂ２ および上述の比較回路ｌ
Ｏの出カム３について、演算回路２６ではなる演算を行
い、それぞれ、（５）式％（４）式および（５）式を代
入して、
を得る。この（７）式は、出力端子７に送出している再
生クロックの位相誤差θに比例する値であり、位相選択
回路２７に与えられる。These count values B, , B2 and the above-mentioned comparison circuit l
Regarding the output cam 3 of O, the arithmetic circuit 26 performs the following calculation, and substituting the equations (5) and (4) and (5), respectively, to obtain the following. This equation (7) is a value proportional to the phase error θ of the reproduced clock being sent to the output terminal 7, and is given to the phase selection circuit 27.
一方、発振滞日はこの再生クロックと周波数の等しい信
号を発生する発振器であって、この出力は移相滞日を経
由し、位相選択回路ηで選択された位相の出力が、出力
端子７に送出されるように構成される。したがって、こ
の位相選択回路ｎは、演算回路２６から送出される前記
値Ｃが零になるようＫ、その位相を選択すれば１位相誤
差０が零である再生クロックが出力端子７に送出される
。On the other hand, the oscillator is an oscillator that generates a signal with the same frequency as the reproduced clock, and its output passes through the phase shift register, and the output of the phase selected by the phase selection circuit η is sent to the output terminal 7. configured so that Therefore, if this phase selection circuit n selects the phase K so that the value C sent from the arithmetic circuit 26 becomes zero, a reproduced clock with a 1 phase error of 0 is sent to the output terminal 7. .
この回路は全てディジタル回路で構成され、帯域通過フ
ィルタを含まないので、集積回路により構成するに適し
ている。Since this circuit is constructed entirely of digital circuits and does not include a bandpass filter, it is suitable for construction using an integrated circuit.
なお、上記例で説明したもの以外にも、比較回路１０お
よびディジタル・フェーズロック・ループ−５回路はさ
まざまに考えられ、これらＫよっても同様に本発明を実
施することができる。It should be noted that various types of comparator circuit 10 and digital phase-locked loop-5 circuit can be considered in addition to those described in the above example, and the present invention can be similarly implemented using these K.
以上説明したように１本発明によれば、位相誤差のない
正しい再生クロックが、帯域通過フィルタを含まない回
路により実現することができる。As explained above, according to the present invention, a correct recovered clock without phase error can be realized by a circuit that does not include a bandpass filter.
本発明の回路は全てディジタル論理回路により構成でき
るので、集積回路により実現するに適し、回路はきわめ
て小形にかつ均一に製造することができる利点がある。Since the circuit of the present invention can be constructed entirely from digital logic circuits, it is suitable for implementation using an integrated circuit, and has the advantage that the circuit can be manufactured extremely compactly and uniformly.
第１図は従来例回路の構成図。
第２図はその動作説明波形図。
第５図は本発明実施例回路の構成図。
第４図はその動作説明波形図。第４図（ａ）〜（ｈ）ｉ
ｉ ・第３図のａ ％ ｈ点の波形を示す。
１・・・復調データ信号入力、２・・・半タイムスロッ
ト分だけ遅延させる遅延回路、３・・・排他論理回路、
７・・・再生クロックの出力端子、１０・・・比較回路
（一定時１’ｌＪｌ内の高レベルパルスの時間と低レベ
ルパルスの時間との差に比例する信号ム、を得る。）、
１９・・・ディジタル・フェーズロック・ループ回路（
上記差に比例する信号Ａ３を補正情報としてＰＬＬ回路
を構成する。）、銘・・・再生クロックと等しい周波数
の発振器。
特許出願人 日本電信電話公社 、。
−・）・FIG. 1 is a configuration diagram of a conventional circuit. FIG. 2 is a waveform diagram explaining the operation. FIG. 5 is a configuration diagram of a circuit according to an embodiment of the present invention. FIG. 4 is a waveform diagram explaining the operation. Figure 4(a)-(h)i
i ・A waveform at point h in Figure 3 is shown. 1... Demodulated data signal input, 2... Delay circuit that delays by half time slot, 3... Exclusive logic circuit,
7... Regenerated clock output terminal, 10... Comparison circuit (obtains a signal proportional to the difference between the high level pulse time and the low level pulse time within 1'lJl at a constant time);
19...Digital phase-locked loop circuit (
A PLL circuit is constructed using the signal A3 proportional to the difference as correction information. ), name: oscillator with a frequency equal to the regenerated clock. Patent applicant: Nippon Telegraph and Telephone Public Corporation. −・）・
Claims (1)
ト分だけ遅延させた信号とを入力とする排他論理和回路
を備えたクロック再生回路において、前記排他論理和回
路の出力について一定時間内の高レベルパルスの時間と
低レベルパルスの時間との差に比例する信号を得る比較
回路と、この差に比例する信号を再生クロック信号の位
相誤差補正の情報として利用するディジタル・フェーズ
ロック・ループ回路とを備えたことを特徴とするクロッ
ク再生回路。(1) In a clock regeneration circuit equipped with an exclusive OR circuit which receives as input a demodulated data signal and a signal obtained by delaying this signal by half a time slot, the output of the exclusive OR circuit has a high level within a certain period of time. A comparison circuit that obtains a signal proportional to the difference between the pulse time and the low-level pulse time, and a digital phase-locked loop circuit that uses the signal proportional to this difference as information for phase error correction of the reproduced clock signal. A clock regeneration circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192807A JPS5895447A (en) | 1981-12-02 | 1981-12-02 | Clock regenerating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192807A JPS5895447A (en) | 1981-12-02 | 1981-12-02 | Clock regenerating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5895447A true JPS5895447A (en) | 1983-06-07 |
| JPS6319106B2 JPS6319106B2 (en) | 1988-04-21 |
Family
ID=16297310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192807A Granted JPS5895447A (en) | 1981-12-02 | 1981-12-02 | Clock regenerating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5895447A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735714A2 (en) * | 1995-03-28 | 1996-10-02 | Siemens Aktiengesellschaft | Clock recovery in a digital transmission system with burst TDMA |
| US7733987B2 (en) | 2005-11-30 | 2010-06-08 | Icom Incorporated | Clock signal reproduction device and clock signal reproduction method |
| US8775707B2 (en) | 2010-12-02 | 2014-07-08 | Blackberry Limited | Single wire bus system |
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| US9473876B2 (en) | 2014-03-31 | 2016-10-18 | Blackberry Limited | Method and system for tunneling messages between two or more devices using different communication protocols |
| US9672177B2 (en) | 2012-06-01 | 2017-06-06 | Blackberry Limited | Synchronization of electronic device with another electronic device on bus using synchronization field |
-
1981
- 1981-12-02 JP JP56192807A patent/JPS5895447A/en active Granted
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| EP0735714A3 (en) * | 1995-03-28 | 1998-05-20 | Siemens Aktiengesellschaft | Clock recovery in a digital transmission system with burst TDMA |
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| US9473876B2 (en) | 2014-03-31 | 2016-10-18 | Blackberry Limited | Method and system for tunneling messages between two or more devices using different communication protocols |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6319106B2 (en) | 1988-04-21 |
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