JPS62279562A - デ−タ抜取り方法及びデ−タ抜取り装置 - Google Patents
デ−タ抜取り方法及びデ−タ抜取り装置Info
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- JPS62279562A JPS62279562A JP12313886A JP12313886A JPS62279562A JP S62279562 A JPS62279562 A JP S62279562A JP 12313886 A JP12313886 A JP 12313886A JP 12313886 A JP12313886 A JP 12313886A JP S62279562 A JPS62279562 A JP S62279562A
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- 238000005070 sampling Methods 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 title claims description 10
- 230000010355 oscillation Effects 0.000 claims abstract description 10
- 238000013075 data extraction Methods 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims description 8
- 230000000295 complement effect Effects 0.000 claims description 3
- 239000000284 extract Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- 238000007493 shaping process Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000000605 extraction Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Analogue/Digital Conversion (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ａ 発明の詳細な説明
産業上の利用分野
本発明はデータ抜取り方法及びデータ抜取り装置に係り
、特に、ＶＴＲ等の磁気テープのコン１−口−ル１−ラ
ックにデユーティ値を長短２種に可変設定して例えばコ
メン］〜情報や番地情報等として記録されたコントロー
ルパルス（以下、ＣＴＬパルスと記す）を汰取る方法及
び汰取り装置に関する。
、特に、ＶＴＲ等の磁気テープのコン１−口−ル１−ラ
ックにデユーティ値を長短２種に可変設定して例えばコ
メン］〜情報や番地情報等として記録されたコントロー
ルパルス（以下、ＣＴＬパルスと記す）を汰取る方法及
び汰取り装置に関する。
従来の技術
第７図は従来のデータ抜取り装置のブロック系統図を示
す。端子１０１に入来した微分ＣＴＬパルスｂ（第８図
（Ｂ））（同図（Ａ＞に示すデユーティ値を可変された
基準ＣＴＬパルスを微分したもの）はカウンタ １０２
． １０５、Ｄノリツブノロツブ１０６の各ＲＥ ＧＷ
子及びラッチ回路１１２のＣＫＥ子に供給される。一方
、水晶発振３１０７からの３．５８ＭＨ２のクロックは
、１／８カウンタ１０８にて分周されてクロックＣＫＩ
とされ、カウンタ１０２、 １０５、Ｄフリップフロッ
プ１０６のＣＫ喘了に供給される。これにより、カウン
タ ４０２． １０５はＣＴＬパルスｂの第１パルスｂ
１を供給されてカラン］〜を開始して第１パルスｂ１〜
第２パルスｂ２間のクロックをカウントし、第２パルス
ｂ２を供給されてリセットすると共にこのリセット後直
ちに再びカウントを開始する。
す。端子１０１に入来した微分ＣＴＬパルスｂ（第８図
（Ｂ））（同図（Ａ＞に示すデユーティ値を可変された
基準ＣＴＬパルスを微分したもの）はカウンタ １０２
． １０５、Ｄノリツブノロツブ１０６の各ＲＥ ＧＷ
子及びラッチ回路１１２のＣＫＥ子に供給される。一方
、水晶発振３１０７からの３．５８ＭＨ２のクロックは
、１／８カウンタ１０８にて分周されてクロックＣＫＩ
とされ、カウンタ１０２、 １０５、Ｄフリップフロッ
プ１０６のＣＫ喘了に供給される。これにより、カウン
タ ４０２． １０５はＣＴＬパルスｂの第１パルスｂ
１を供給されてカラン］〜を開始して第１パルスｂ１〜
第２パルスｂ２間のクロックをカウントし、第２パルス
ｂ２を供給されてリセットすると共にこのリセット後直
ちに再びカウントを開始する。
この場合、カウンタ １０２はリセットタイミング（例
えば第２パルスｂ２によるリセットタイミング）にて第
１パルスｂ１〜第２パルスｂ２間にカウントしたカウン
ト値をラッチ回路１１２を介して演算回路１０３に出力
し、演算回路１０３は上記カウント圃を約０．４３倍し
て定められたパルス幅４３％の位置のカウント値を比較
器１０４に出力する。
えば第２パルスｂ２によるリセットタイミング）にて第
１パルスｂ１〜第２パルスｂ２間にカウントしたカウン
ト値をラッチ回路１１２を介して演算回路１０３に出力
し、演算回路１０３は上記カウント圃を約０．４３倍し
て定められたパルス幅４３％の位置のカウント値を比較
器１０４に出力する。
この演算はパルス幅４３％の期間をカラン［−する時間
よりも１分短い時間で行なわれる。なあ、ＶＴＲの規格
上デユーティ値の類いＣＩＬパルスを約２５％、デユー
ティ値の艮いＣＴＬパルスを約６０％として設定してい
るので、汰取り検出位置を両者の略中間の約／１３％と
している３゜一方、カウンタ １０５においてカウント
中の現在のカウント値は比較器１０４に供給され、ここ
で、現在のカウント値と演算回路１０３からの１デーウ
前のカウント値とが比較され、一致した旧点で比較器１
０４から一致信号が出力される。これにより、Ｄフリッ
プフロップ１０６からは例えば４３％Ｌレベル、５７％
Ｈレベルの仮取りパルスｉ （第８図（Ｃ））が取出さ
れ、次段のＤノリツブノロツブ１０９に供給される。従
って、端子１１１に入来した基準０丁［−パルスａ（同
図（△））は４３％の抜取り検出位置でそのレベルを検
出され、端子１１０より（１）（１）（０）のデータｑ
（同図（Ｄ））として取出される。
よりも１分短い時間で行なわれる。なあ、ＶＴＲの規格
上デユーティ値の類いＣＩＬパルスを約２５％、デユー
ティ値の艮いＣＴＬパルスを約６０％として設定してい
るので、汰取り検出位置を両者の略中間の約／１３％と
している３゜一方、カウンタ １０５においてカウント
中の現在のカウント値は比較器１０４に供給され、ここ
で、現在のカウント値と演算回路１０３からの１デーウ
前のカウント値とが比較され、一致した旧点で比較器１
０４から一致信号が出力される。これにより、Ｄフリッ
プフロップ１０６からは例えば４３％Ｌレベル、５７％
Ｈレベルの仮取りパルスｉ （第８図（Ｃ））が取出さ
れ、次段のＤノリツブノロツブ１０９に供給される。従
って、端子１１１に入来した基準０丁［−パルスａ（同
図（△））は４３％の抜取り検出位置でそのレベルを検
出され、端子１１０より（１）（１）（０）のデータｑ
（同図（Ｄ））として取出される。
発明が解決しようとする問題点
上記従来装置では、ＣＴＬパルスの１＋ｊイクル朋間（
例えば第１パルスｂ１〜第２パルスｂ２間）をカウント
するため、特に、カウンタ １０２にビット数の大きい
ものが必要となる問題点があり、又、演算回路１０３、
比較器１０４、カウンタ １０５等を必要とし、複雑な
回路構成である問題点がある。
例えば第１パルスｂ１〜第２パルスｂ２間）をカウント
するため、特に、カウンタ １０２にビット数の大きい
ものが必要となる問題点があり、又、演算回路１０３、
比較器１０４、カウンタ １０５等を必要とし、複雑な
回路構成である問題点がある。
本発明は、極めて簡単な回路構成でデータ抜取りを行な
い得るデータ抜取り方法及びデータ抜取り装置を提供す
ることを目的とする。
い得るデータ抜取り方法及びデータ抜取り装置を提供す
ることを目的とする。
問題点を解決するための手段
第１図において、カウンタ１６はデータパルスの一周期
内の抜取り佼置竹後の比をｎ：ｍとしたとき基準発振周
波数を１／ｎ分周して第１クロックを成形すると共に該
基準発振周波数を１／ｍ分周して第２クロックを成形す
る分周手段、セレクタ１２は上記データパルスの基準エ
ツジから切換エツジまでの第１期間上記第１クロック（
又は第２クロック）に、該切換エツジから次のり準エツ
ジまでの第２期間上記第２クロック（又は第１クロック
）に夫々切換える選択手段、カウンタ１３、ラッチ回路
１４は上記第１ｉ１′１間は上記第１クロックをアップ
カランｌ−１，、上記第２期間は上記第２クロックをダ
ウンカウントし、そのカウント（直の状態を検出ザるこ
とによって上記データパルスのデユーティ値の良知を検
出する検出手段の各−実施例である。
内の抜取り佼置竹後の比をｎ：ｍとしたとき基準発振周
波数を１／ｎ分周して第１クロックを成形すると共に該
基準発振周波数を１／ｍ分周して第２クロックを成形す
る分周手段、セレクタ１２は上記データパルスの基準エ
ツジから切換エツジまでの第１期間上記第１クロック（
又は第２クロック）に、該切換エツジから次のり準エツ
ジまでの第２期間上記第２クロック（又は第１クロック
）に夫々切換える選択手段、カウンタ１３、ラッチ回路
１４は上記第１ｉ１′１間は上記第１クロックをアップ
カランｌ−１，、上記第２期間は上記第２クロックをダ
ウンカウントし、そのカウント（直の状態を検出ザるこ
とによって上記データパルスのデユーティ値の良知を検
出する検出手段の各−実施例である。
、作用
カウンタ１３において、第１期間ｄは第１クロックで、
アップカランＩ・する一方、第２Ｉｆ１間ｅは第２り［
１ツクでダウンカウントする構成とし、少ないピット数
のカウンタを用い、簡ｊＪ１な回路構成でデータを抜取
る。
アップカランＩ・する一方、第２Ｉｆ１間ｅは第２り［
１ツクでダウンカウントする構成とし、少ないピット数
のカウンタを用い、簡ｊＪ１な回路構成でデータを抜取
る。
実施例
第１図は本発明方式及び装置の一実施例を説明するため
のブロック系統図、第２図はその回路図を示し、同図中
、第７図と同一構成部分には同一番号をイ」す。第１図
及び第２図において、端子１１１に入来した基準ＣＴＬ
パルスａ（第３図（Ａ＞）はＤフリップフロップ２，３
、ナントゲート４゜５にて構成される波形整形回路８に
供給され、ここで、その基準エツジ（立上りエツジ）を
検出されてクリア信号ｂ（同図（Ｃ））とされる一方、
その切換エツジ（立下りエツジ）を検出されてロード信
号Ｃ（同図（Ｄ））とされる。クリア信号すはカウンタ
１３の４ビットカウンタ１３ａ−１３（ｊのＣＬ 端子
に供給され、ロード信号Ｃはカウンタ１３の４ごットカ
ウンタ１３ａ〜１３ｄのＬｏ端子に供給される。
のブロック系統図、第２図はその回路図を示し、同図中
、第７図と同一構成部分には同一番号をイ」す。第１図
及び第２図において、端子１１１に入来した基準ＣＴＬ
パルスａ（第３図（Ａ＞）はＤフリップフロップ２，３
、ナントゲート４゜５にて構成される波形整形回路８に
供給され、ここで、その基準エツジ（立上りエツジ）を
検出されてクリア信号ｂ（同図（Ｃ））とされる一方、
その切換エツジ（立下りエツジ）を検出されてロード信
号Ｃ（同図（Ｄ））とされる。クリア信号すはカウンタ
１３の４ビットカウンタ１３ａ−１３（ｊのＣＬ 端子
に供給され、ロード信号Ｃはカウンタ１３の４ごットカ
ウンタ１３ａ〜１３ｄのＬｏ端子に供給される。
一方、水晶発振器１０７からの３．５８ＭＨ２のクロッ
ク（第５図（Ａ）はカウンタ１６の１／６カウンタ１０
にて１／６に分周されて第１クロックＱｃ＋（同図（Ｅ
））とされる一方、カウンタ１６の１／８カウンタ１１
にて１／８に分周されて第２クロックＱＣ２（同図（Ｅ
））とされる。実際には、基ＱＣＣＴ Ｌパルスａ（同
図（１」））に同期して得られる波形整形回路８のＤフ
リップフロップ２のσ出ツノ（同図（Ｇ））のレベル切
換りがセレクタ１２にて検出され、この検出信号がカウ
ンタ１６のＦ３９’Ｅ＝子に供給されることによってそ
のＱｃｇ子より上記第１クロックＱｃ＋ と第２クロッ
クＱＣ２とが切換って出力される。
ク（第５図（Ａ）はカウンタ１６の１／６カウンタ１０
にて１／６に分周されて第１クロックＱｃ＋（同図（Ｅ
））とされる一方、カウンタ１６の１／８カウンタ１１
にて１／８に分周されて第２クロックＱＣ２（同図（Ｅ
））とされる。実際には、基ＱＣＣＴ Ｌパルスａ（同
図（１」））に同期して得られる波形整形回路８のＤフ
リップフロップ２のσ出ツノ（同図（Ｇ））のレベル切
換りがセレクタ１２にて検出され、この検出信号がカウ
ンタ１６のＦ３９’Ｅ＝子に供給されることによってそ
のＱｃｇ子より上記第１クロックＱｃ＋ と第２クロッ
クＱＣ２とが切換って出力される。
ここで、カウンタ１３は波形整形回路８からの信号すの
第１パルスｂ１でリセットされてこの直後から信号Ｃの
第１パルスＣＩ までの期間ｄにおいて１／６分周され
た第１クロックＱｃ＋をアップカウントし、信号Ｃの第
１パルスｃ１から信号すの第２パルスｂ２までの期間ｅ
は１／８分周された第２クロックＱＣ２をダウンカウン
トする。。
第１パルスｂ１でリセットされてこの直後から信号Ｃの
第１パルスＣＩ までの期間ｄにおいて１／６分周され
た第１クロックＱｃ＋をアップカウントし、信号Ｃの第
１パルスｃ１から信号すの第２パルスｂ２までの期間ｅ
は１／８分周された第２クロックＱＣ２をダウンカウン
トする。。
このダウンカウント（ま、実際には、信号Ｃの第１パル
スＣ１によってそれまでカウントしてきたカウント値の
補数をロードしてアップカウントすることにより行なわ
れる。
スＣ１によってそれまでカウントしてきたカウント値の
補数をロードしてアップカウントすることにより行なわ
れる。
カウンタ１３の個々のカウンタは、一般に、カウンタ１
６からクロックＣＫ（第４図（Ａ））を供給されてその
出力端子より信号ＱＡへ−Ｑｏ （同図（Ｂ）〜（Ｅ）
）を出力し、信号ＱＡ ”Ｑｏが全て「１」になった口
）にＲＣ（リップルＡ： ｔｙツリー信号（同図（Ｆ）
）を出力する。ここで、ロード信号し。（Ｃ＋ 、Ｃ２
、・・・）（同図（し））が供給されると、信＠Ｑへ′
〜Ｑｏ’（同図（Ｇ）〜（Ｊ））がｒＯＪ Ｍｌ
Ｍ」 ｌ’ｏｊだったのがその補数のｒｌｌ ｒｏｔ
ｒｏｔ ｒｌｌになり、ここから再びカウント開
始され、ＲＣ信号（同図（Ｋ））が出力されるとカウン
タ１３ａ〜１３ｄはその出力レベルを保持する。
６からクロックＣＫ（第４図（Ａ））を供給されてその
出力端子より信号ＱＡへ−Ｑｏ （同図（Ｂ）〜（Ｅ）
）を出力し、信号ＱＡ ”Ｑｏが全て「１」になった口
）にＲＣ（リップルＡ： ｔｙツリー信号（同図（Ｆ）
）を出力する。ここで、ロード信号し。（Ｃ＋ 、Ｃ２
、・・・）（同図（し））が供給されると、信＠Ｑへ′
〜Ｑｏ’（同図（Ｇ）〜（Ｊ））がｒＯＪ Ｍｌ
Ｍ」 ｌ’ｏｊだったのがその補数のｒｌｌ ｒｏｔ
ｒｏｔ ｒｌｌになり、ここから再びカウント開
始され、ＲＣ信号（同図（Ｋ））が出力されるとカウン
タ１３ａ〜１３ｄはその出力レベルを保持する。
このとき、クリア信号１）＋ 、 ｔ）ｚ 、・・・（
第３図（Ｃ））が入来した時点でカウンタ１３ｄのＲＣ
信号レベルがＬ（実質的にアップカウント及びダウンカ
ウントによりカウント数が残っている〉であればデユー
ティ値が艮いＣＴＬパルスであることが検出され、一方
、カウンタ１３ｄのＲＣ信号レベルが１」（実質的にカ
ウント数がなくなる）であればデユーティ値が短かいＣ
ＴＬパルスであることが検出される。
第３図（Ｃ））が入来した時点でカウンタ１３ｄのＲＣ
信号レベルがＬ（実質的にアップカウント及びダウンカ
ウントによりカウント数が残っている〉であればデユー
ティ値が艮いＣＴＬパルスであることが検出され、一方
、カウンタ１３ｄのＲＣ信号レベルが１」（実質的にカ
ウント数がなくなる）であればデユーティ値が短かいＣ
ＴＬパルスであることが検出される。
この場合、カウンタ１６の分周値１／６と１／８との比
は４：３≠０．５７２： ０．４２Ｂとなり、夫々異
なる周波数の第１クロックＱｃ＋及び第２クロックＱＣ
２でアップカウント及びダウンカウントすれば、ＣＴＬ
パルスａの４２，８％パルス幅及び５１．２％パルス幅
の位置に汝取り検出位置を設けたことになる。囚に、同
一周波数のクロックでアップカウント及びダウンカウン
トすれば、ＣＴＬパルスａの５０％パルス幅の位置に央
取り検出位置を設けたことになる。
は４：３≠０．５７２： ０．４２Ｂとなり、夫々異
なる周波数の第１クロックＱｃ＋及び第２クロックＱＣ
２でアップカウント及びダウンカウントすれば、ＣＴＬ
パルスａの４２，８％パルス幅及び５１．２％パルス幅
の位置に汝取り検出位置を設けたことになる。囚に、同
一周波数のクロックでアップカウント及びダウンカウン
トすれば、ＣＴＬパルスａの５０％パルス幅の位置に央
取り検出位置を設けたことになる。
カウンタ１３から出力された信号はＤフリップ″フロッ
プ１４ａ１ゲート回路１４ｂにて構成されるラッチ回路
１４に供給されてラッチされ、例えば、艮いデユーティ
値のＣＴＬパルスの抜取りではＨレベル、短かいデユー
ティ値のＣＴＬパルスの抜取りではＬレベルのデータｆ
（第３図（Ｂ））が得られ、端子１１０より取り取出さ
れる。この場合、カウンタ１３において信号すの第１パ
ルスｂ１からアップカウントし、信号Ｃの第１パルスＣ
！からダウンカウントしてその結果を信号すの第２パル
スｂ２の時点で行なっているので、汰取り結果は５７．
２％パルス幅分遅れて出力されるが、これは実質上殆ど
問題ない。
プ１４ａ１ゲート回路１４ｂにて構成されるラッチ回路
１４に供給されてラッチされ、例えば、艮いデユーティ
値のＣＴＬパルスの抜取りではＨレベル、短かいデユー
ティ値のＣＴＬパルスの抜取りではＬレベルのデータｆ
（第３図（Ｂ））が得られ、端子１１０より取り取出さ
れる。この場合、カウンタ１３において信号すの第１パ
ルスｂ１からアップカウントし、信号Ｃの第１パルスＣ
！からダウンカウントしてその結果を信号すの第２パル
スｂ２の時点で行なっているので、汰取り結果は５７．
２％パルス幅分遅れて出力されるが、これは実質上殆ど
問題ない。
ところで、ＶＴＲの再生にはフォワ−ド再生時ＣＴＬパ
ルスを第６図（Ａ）に示す如くとすると、リバース再生
時のそれは同図（Ｃ）に丞す如く、フォワード再生時の
それと方向が逆で、がっ、極性が反転している。
ルスを第６図（Ａ）に示す如くとすると、リバース再生
時のそれは同図（Ｃ）に丞す如く、フォワード再生時の
それと方向が逆で、がっ、極性が反転している。
フォワード／リバース切換端子６にフォワード再生時は
Ｈレベル、リバース再生時はし、レベルを供給する。こ
れにより、セレクタ１２からはフォワード再生時及びリ
バース再生時夫々異なる制御信号が取出されてカウンタ
１６に供給され、フォワード再生時では期間ｄで（ま第
１クロックＱｃ＋、期間ｅでは第２クロックＱｃｚを夫
々カウントするように制御される一方、リバース再生時
では期間ｄでは第２クロックＱｃ２、期間ｅでは第１ク
ロックＱｃ＋を夫々カラン１〜するように制御される。
Ｈレベル、リバース再生時はし、レベルを供給する。こ
れにより、セレクタ１２からはフォワード再生時及びリ
バース再生時夫々異なる制御信号が取出されてカウンタ
１６に供給され、フォワード再生時では期間ｄで（ま第
１クロックＱｃ＋、期間ｅでは第２クロックＱｃｚを夫
々カウントするように制御される一方、リバース再生時
では期間ｄでは第２クロックＱｃ２、期間ｅでは第１ク
ロックＱｃ＋を夫々カラン１〜するように制御される。
従って、）４ワード再生旧の抜取り検出位置は第６図（
Ａ）に示すように基準エツジから４２．８％パルス幅の
位置になる一方、リバース再生１ｒ、１の抜取り検出位
置は同図（Ｂ）に示すように基準エツジから５７２％パ
ルス幅の位置になる。
Ａ）に示すように基準エツジから４２．８％パルス幅の
位置になる一方、リバース再生１ｒ、１の抜取り検出位
置は同図（Ｂ）に示すように基準エツジから５７２％パ
ルス幅の位置になる。
これと同時に、セレクタ１２からの制御１５号はラッチ
回路１４に供給され、フォワード再生時とリバース再生
時とでラッチして取出す信号の極性を逆にしている。こ
れにより、フォワ−ド再生時、’ｊでは第６図（Ｂ）に
示すデータを得ることができ、リバース再生時では同図
（Ｄ）に示すデータを得ることができる。
回路１４に供給され、フォワード再生時とリバース再生
時とでラッチして取出す信号の極性を逆にしている。こ
れにより、フォワ−ド再生時、’ｊでは第６図（Ｂ）に
示すデータを得ることができ、リバース再生時では同図
（Ｄ）に示すデータを得ることができる。
発明の効果
本発明方法及び装置によれば、第１期間は第１（又は第
２）クロックでアップカウント（又はダウンカウント）
する一方、第２期間は第２（又は第１）クロックでダウ
ンカラン１−（又はアップカウント）する構成としたた
め、従来のものよりも少ないピッ［・数のカウンタを用
い得、又、従来装置のような演の回路や比較器等を用い
る８廿がないので回路を簡単に構成しｔＬＩｃ化し易い
（例えば、従来例の１５００ゲートを４００〜５００ゲ
ー１へにし得る）等の特長を有する。
２）クロックでアップカウント（又はダウンカウント）
する一方、第２期間は第２（又は第１）クロックでダウ
ンカラン１−（又はアップカウント）する構成としたた
め、従来のものよりも少ないピッ［・数のカウンタを用
い得、又、従来装置のような演の回路や比較器等を用い
る８廿がないので回路を簡単に構成しｔＬＩｃ化し易い
（例えば、従来例の１５００ゲートを４００〜５００ゲ
ー１へにし得る）等の特長を有する。
第１図は本発明方法及び装置の一実施例を説明するため
のブロック系統図、第２図及び第３図は夫々本発明装置
の回路図及びその信号波形図、第４図及び第５図は本発
明装置のカウンタの信８波形図、第６図はフォワード再
生時及びリバース再生時の信号波形図、第７図及び第８
図は夫々従来装置の一例のブロック系統図及びその信号
波形図である。 ６・・・フＡ１ノード／リバース切換端子、８・・・波
形整形回路、１０・・・１／６カウンタ、１１・・・１
／８カウンタ、１２・・・セレクタ、１３．１６・・・
カウンタ、１４・・・ラッチ回路、１０７・・・水晶発
振器、１１０・・・出力端子、１１１・・・基準ＣＴＬ
パルス入力端子。 特許出願人 日木ビクター株式会社 第４図 （Ａ） ＣＫ惺↑↑↑↑↑↑↑↑↑↑↑嘗↑↑↑↑（Ｆ
） ＲＣ （１） Ｌ。
のブロック系統図、第２図及び第３図は夫々本発明装置
の回路図及びその信号波形図、第４図及び第５図は本発
明装置のカウンタの信８波形図、第６図はフォワード再
生時及びリバース再生時の信号波形図、第７図及び第８
図は夫々従来装置の一例のブロック系統図及びその信号
波形図である。 ６・・・フＡ１ノード／リバース切換端子、８・・・波
形整形回路、１０・・・１／６カウンタ、１１・・・１
／８カウンタ、１２・・・セレクタ、１３．１６・・・
カウンタ、１４・・・ラッチ回路、１０７・・・水晶発
振器、１１０・・・出力端子、１１１・・・基準ＣＴＬ
パルス入力端子。 特許出願人 日木ビクター株式会社 第４図 （Ａ） ＣＫ惺↑↑↑↑↑↑↑↑↑↑↑嘗↑↑↑↑（Ｆ
） ＲＣ （１） Ｌ。
Claims (4)
- （１）同一周期でデューティ値の異なるデータパルスを
一定タイミングの抜取り位置で抜取るデータ抜取り方法
において、上記データパルスの一周期内の抜取り位置前
後の比に対応する周波数比をもつ第１クロック及び第２
クロックを成形し、上記データパルスの基準エッジから
切換エッジまでの間上記第１クロックをカウントし、該
切換エッジから次の基準エッジまでの間上記第２クロッ
クをカウントし、上記第１クロックをカウントした値と
上記第２クロックをカウントした値とを比較することに
よりその大小で上記データパルスのレベルを抜取るよう
にすることを特徴とするデータ抜取り方法。 - （２）同一周期でデューティ値の異なるデータパルスを
一定のタイミングの抜取り位置で抜取るデータ抜取り装
置において、上記データパルスの一周期内の抜取り位置
前後の比をｎ：ｍとしたとき基準発振周波数を１／ｎ分
周して第１クロックを成形すると共に該基準発振周波数
を１／ｍ分周して第２クロックを成形する分周手段と、
上記データパルスの基準エッジから切換エッジまでの第
１期間上記第１クロック（又は第２クロック）に、該切
換エッジから次の基準エッジまでの第２期間上記第２ク
ロック（又は第１クロック）に夫々切換える選択手段と
、上記第１期間は上記第１クロックをアップカウント（
又はダウンカウント）し、上記第２期間は上記第２クロ
ックをダウンカウント（又はアップカウント）し、その
カウント値の状態を検出することによって上記データパ
ルスのデューティ値の長短を検出する検出手段とよりな
ることを特徴とするデータ抜取り装置。 - （３）同一周期でデューティ値の異なるデータパルスを
一定のタイミングの抜取り位置で抜取るデータ抜取り装
置において、上記データパルスの一周期内の抜取り位置
前後の比をｎ：ｍとしたとき基準発振周波数を１／ｎ分
周して第１クロックを成形すると共に該基準発振周波数
を１／ｍ分周して第２クロックを成形する分周手段と、
上記データパルスの基準エッジから切換エッジまでの第
１期間上記第１クロック（又は第２クロック）に、該切
換エッジから次の基準エッジまでの第２期間上記第２ク
ロック（又は第１クロック）に夫々切換える選択手段と
、上記第１期間は上記第１クロックをアップカウント（
又はダウンカウント）し、上記第２期間は上記第２クロ
ックをダウンカウント（又はアップカウント）し、その
カウント値の状態を検出することによって上記データパ
ルスのデューティ値の長短を検出する検出手段と、上記
データパルスのフォワード再生時上記第１期間上記第１
クロック、上記第２期間上記第２クロックとし、上記デ
ータパルスのリバース再生時上記第１期間上記第２クロ
ック、上記第２期間上記第１クロックとするように切換
える切換手段とよりなることを特徴とするデータ抜取り
装置。 - （４）該第１期間では、アップカウント（又はダウンカ
ウント）し、該第２期間では、補数をロードしてアップ
カウント（又はダウンカウント）することを特徴とする
特許請求の範囲第２項又は第３項記載のデータ抜取り装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12313886A JPS62279562A (ja) | 1986-05-28 | 1986-05-28 | デ−タ抜取り方法及びデ−タ抜取り装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12313886A JPS62279562A (ja) | 1986-05-28 | 1986-05-28 | デ−タ抜取り方法及びデ−タ抜取り装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62279562A true JPS62279562A (ja) | 1987-12-04 |
Family
ID=14853127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12313886A Pending JPS62279562A (ja) | 1986-05-28 | 1986-05-28 | デ−タ抜取り方法及びデ−タ抜取り装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62279562A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0603851A2 (en) * | 1992-12-22 | 1994-06-29 | Kabushiki Kaisha Toshiba | Duty discriminating circuit |
| WO1999046861A1 (en) * | 1998-03-11 | 1999-09-16 | Thomson Licensing S.A. | Digital signal modulation system |
| US6775324B1 (en) | 1998-03-11 | 2004-08-10 | Thomson Licensing S.A. | Digital signal modulation system |
-
1986
- 1986-05-28 JP JP12313886A patent/JPS62279562A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0603851A2 (en) * | 1992-12-22 | 1994-06-29 | Kabushiki Kaisha Toshiba | Duty discriminating circuit |
| EP0603851A3 (en) * | 1992-12-22 | 1995-05-24 | Tokyo Shibaura Electric Co | Duty cycle discrimination circuit. |
| WO1999046861A1 (en) * | 1998-03-11 | 1999-09-16 | Thomson Licensing S.A. | Digital signal modulation system |
| US6775324B1 (en) | 1998-03-11 | 2004-08-10 | Thomson Licensing S.A. | Digital signal modulation system |
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