JPS5884521A - 差動コンパレ−タ回路 - Google Patents
差動コンパレ−タ回路Info
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- JPS5884521A JPS5884521A JP18326181A JP18326181A JPS5884521A JP S5884521 A JPS5884521 A JP S5884521A JP 18326181 A JP18326181 A JP 18326181A JP 18326181 A JP18326181 A JP 18326181A JP S5884521 A JPS5884521 A JP S5884521A
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- transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ヒステリシス特性を有する差動コンノ母レ
ーク回路に関する。
ーク回路に関する。
従来、差動増幅器は第１図に示すように構成されている
。すなわち、対称配置された一対のトランジスタ丁ｒｊ
ａ ｔｒ、の一端を共通！＃綬して電＊＊ｒを介して
奈ｊｌｌｉ′シ、このトランジスタＴｒｌ ＃ ’ｒｒ
、のｒ−）に差動入力信号■Ｎ１ ＃ ｒＮ、を供給し
て導通ＩＩＩＩｊ御する。そして、上記一対のトランジ
スタ〒ｒｌ ａ↑１３には、カレントミラー回路を構成
するトランジスタ’ｒｒ、 ＃ ｔｒ４を介して電＠Ｖ
から定電ｆｌ？Ｆ ｉｓ −ｉｍを供給し、上記トラン
ジスタＴｒｙとｔｒ４との接綬膚Ａから出力信号ＯＵＴ
を得るようにして成る０ことで１トランジスタＴｒｌと
ＴｒｙシよびＴｒｙとｔｒ４はそれぞれ同じ特性となる
ように設計する。
。すなわち、対称配置された一対のトランジスタ丁ｒｊ
ａ ｔｒ、の一端を共通！＃綬して電＊＊ｒを介して
奈ｊｌｌｉ′シ、このトランジスタＴｒｌ ＃ ’ｒｒ
、のｒ−）に差動入力信号■Ｎ１ ＃ ｒＮ、を供給し
て導通ＩＩＩＩｊ御する。そして、上記一対のトランジ
スタ〒ｒｌ ａ↑１３には、カレントミラー回路を構成
するトランジスタ’ｒｒ、 ＃ ｔｒ４を介して電＠Ｖ
から定電ｆｌ？Ｆ ｉｓ −ｉｍを供給し、上記トラン
ジスタＴｒｙとｔｒ４との接綬膚Ａから出力信号ＯＵＴ
を得るようにして成る０ことで１トランジスタＴｒｌと
ＴｒｙシよびＴｒｙとｔｒ４はそれぞれ同じ特性となる
ように設計する。
上記のような構成において、一般には差動増幅回路は左
右の対称性を雑持させるため、トランジスタ丁ｒｌ 、
Ｔｒｙ Ｋ： ｆＮす電流を等しくする。
右の対称性を雑持させるため、トランジスタ丁ｒｌ 、
Ｔｒｙ Ｋ： ｆＮす電流を等しくする。
この時、差動増幅回路の入力オフセット電圧はＯｖとな
る。し九がりて、入力信号ＩＮ、とＩＮ。
る。し九がりて、入力信号ＩＮ、とＩＮ。
とを同電位とじ九場合には、トランジスタＴｒｌと〒ｒ
ｓとの接続点ｌの電位と接続点Ａの１位は等しくなる。
ｓとの接続点ｌの電位と接続点Ａの１位は等しくなる。
しかし、カレントミラー回路を構成するトランジスタＴ
ｒ、とＴｒ４とのｇ讃比を皆えて、例えばｒ＜、！ｚｘ
（１」となるように設定すると対称性はくずれて、入力
信号ＩＮＩとＩＮ、を同電位としても接続点Ａと３の電
位は等しくならない。この電位を等しくする九めには、
入力端子ＩＮ、にはＩＮ、より高い電位を与える必要が
あるＯこの時の差動電圧（オフセット電圧）Δｖ＃ｉ、
トランジスタ〒ｒｌ＠ ’ｒｒｌの特性によって左右さ
れるＯ今、トランジスタＴｒｌ ｈ ’ｌ’ｒｌは指数
ｌＪ竣にその動作点があるとすると、周知のように指数
領塚においてトランジスタに渡れる電流■Ｄは次式％式
％） ｖｍ：ソース１位 ■Ｄ： ドレイン電位 ｔｒｒ ： ）ランジスタの特性ノヤラメータ（製造プ
ロセスによる） ■ＤＯ： ）ランジスタの特性ノダラメータ（スレッシ
、ルビ１圧による） である。トランジスタ”ｌ ＊Ｔｒ自は、接Ｍ点Ａ ′
とｌの電位が等しくなる時には、Ｃ−）電位Ｖａと渡れ
る電流！Ｄのみが異なり、その他は畔しいので、トラン
ジスタ’ｒｒｌ 、ＴｒｌのＶＤとＩｎをそれぞれＶＤ
ｌ、 ｖＤ、および１０．、ｌ−とすると次式が成立す
る０ したがって、上式（２） 、 （３）からが求まるｏ
コＣテ、ｒＶａ＠−ｖｏｌ”’ΔＶ」とすると、となる
。したがって、オフセット電圧は、トランジスタＴｒｌ
ｅ Ｔｒｓ ｔ＊れる電ＩＫよって決？される。
ｒ、とＴｒ４とのｇ讃比を皆えて、例えばｒ＜、！ｚｘ
（１」となるように設定すると対称性はくずれて、入力
信号ＩＮＩとＩＮ、を同電位としても接続点Ａと３の電
位は等しくならない。この電位を等しくする九めには、
入力端子ＩＮ、にはＩＮ、より高い電位を与える必要が
あるＯこの時の差動電圧（オフセット電圧）Δｖ＃ｉ、
トランジスタ〒ｒｌ＠ ’ｒｒｌの特性によって左右さ
れるＯ今、トランジスタＴｒｌ ｈ ’ｌ’ｒｌは指数
ｌＪ竣にその動作点があるとすると、周知のように指数
領塚においてトランジスタに渡れる電流■Ｄは次式％式
％） ｖｍ：ソース１位 ■Ｄ： ドレイン電位 ｔｒｒ ： ）ランジスタの特性ノヤラメータ（製造プ
ロセスによる） ■ＤＯ： ）ランジスタの特性ノダラメータ（スレッシ
、ルビ１圧による） である。トランジスタ”ｌ ＊Ｔｒ自は、接Ｍ点Ａ ′
とｌの電位が等しくなる時には、Ｃ−）電位Ｖａと渡れ
る電流！Ｄのみが異なり、その他は畔しいので、トラン
ジスタ’ｒｒｌ 、ＴｒｌのＶＤとＩｎをそれぞれＶＤ
ｌ、 ｖＤ、および１０．、ｌ−とすると次式が成立す
る０ したがって、上式（２） 、 （３）からが求まるｏ
コＣテ、ｒＶａ＠−ｖｏｌ”’ΔＶ」とすると、となる
。したがって、オフセット電圧は、トランジスタＴｒｌ
ｅ Ｔｒｓ ｔ＊れる電ＩＫよって決？される。
ところて、上述した差動増幅器でコンノ々レー！回路を
構成し、このコン／ぐレータ回路にヒステリシス特性を
持九せるには、蒙２図に示すように、コンノ譬レータ回
路ＯＰの反転入力端８側に信号ＩＮ、を供給し、非反転
入力端（ホ）には抵抗Ｒ１を介して信号ＩＮ、を供給す
る・そして、この回路ＯＰの出力信号ＯＵＴを抵抗Ｒｆ
を介して非反転入力端（ホ）に供給し、抵抗Ｒｇ 、
Ｒｆで電圧を分圧して正帰還をかけるようにしている。
構成し、このコン／ぐレータ回路にヒステリシス特性を
持九せるには、蒙２図に示すように、コンノ譬レータ回
路ＯＰの反転入力端８側に信号ＩＮ、を供給し、非反転
入力端（ホ）には抵抗Ｒ１を介して信号ＩＮ、を供給す
る・そして、この回路ＯＰの出力信号ＯＵＴを抵抗Ｒｆ
を介して非反転入力端（ホ）に供給し、抵抗Ｒｇ 、
Ｒｆで電圧を分圧して正帰還をかけるようにしている。
しかし、このような構成では、非反転入力端（＋）Ｋ供
給される入力信号ＩＮ、は、出力側からの正帰還によっ
て信号の周シ込みがあるため純粋な差動入力とはならず
、また、ヒステリシス幅はコンノ譬レータ回路ＯＰの出
力振幅に依存する丸めに、このヒステリシス幅は電源電
圧によりて変動してしまう欠点がある。
給される入力信号ＩＮ、は、出力側からの正帰還によっ
て信号の周シ込みがあるため純粋な差動入力とはならず
、また、ヒステリシス幅はコンノ譬レータ回路ＯＰの出
力振幅に依存する丸めに、このヒステリシス幅は電源電
圧によりて変動してしまう欠点がある。
この発明は上記のような事情に艦みてなされたもので、
その目的とするところは、差動入力素子に電流を供給す
るカレントミラー回路にトランジスタ直列回路を設け、
この直列回路を構成する一方のトランジスタを出力信号
で導通制御するとともに他方のトランジスタを上記カレ
ント２ラ一回路と共通′に導通制御し、Ｚラー比を質え
てヒステリシス特性を持九せるように構成することによ
シ、精度が高く、且つ電源電圧の変動によるヒステリシ
ス幅の変化がない差動コ−７／４レータ回路を提供する
ことである。
その目的とするところは、差動入力素子に電流を供給す
るカレントミラー回路にトランジスタ直列回路を設け、
この直列回路を構成する一方のトランジスタを出力信号
で導通制御するとともに他方のトランジスタを上記カレ
ント２ラ一回路と共通′に導通制御し、Ｚラー比を質え
てヒステリシス特性を持九せるように構成することによ
シ、精度が高く、且つ電源電圧の変動によるヒステリシ
ス幅の変化がない差動コ−７／４レータ回路を提供する
ことである。
以下、この発明のニ実施例について図面を参照してＶ！
明する。
明する。
第３図はその構成を示すもので、上記第１図の回路と同
一構成部は同じ符号を付してその説明は省略する０この
発明においては第１図の回路構成に加えて、電＠Ｖと上
記カレントミラー回路を構成するトランジスタ’ｒｒ、
ｌ ’ｒｒ４のｆ−）との間に、トランジスタＴｒｌ
＊ Ｔｒ−から成るトランジスタ直列回路を設けえもの
で、上記トランジスタＴｒｓのｒ−）は働綬点ＡＫ振絣
されて出力信号ＯＵＴで導通制御され、上記トランジス
／ Ｔｒ−ｔｊｌ紀トランジスタ〒’ｓ ＊ Ｔｒ４と
共通に導通制御される。
一構成部は同じ符号を付してその説明は省略する０この
発明においては第１図の回路構成に加えて、電＠Ｖと上
記カレントミラー回路を構成するトランジスタ’ｒｒ、
ｌ ’ｒｒ４のｆ−）との間に、トランジスタＴｒｌ
＊ Ｔｒ−から成るトランジスタ直列回路を設けえもの
で、上記トランジスタＴｒｓのｒ−）は働綬点ＡＫ振絣
されて出力信号ＯＵＴで導通制御され、上記トランジス
／ Ｔｒ−ｔｊｌ紀トランジスタ〒’ｓ ＊ Ｔｒ４と
共通に導通制御される。
このような構故によれば、出力信号ＯＵＴをトランジス
タＴｒｌのｒ−）に帰還して導通制御することにより、
建う−比を質えてトランジスタＴｒｌ ＋ Ｔｒ嘗のオ
フセット電圧を質化させ、ヒステリシス特性を持九せる
ことができる。
タＴｒｌのｒ−）に帰還して導通制御することにより、
建う−比を質えてトランジスタＴｒｌ ＋ Ｔｒ嘗のオ
フセット電圧を質化させ、ヒステリシス特性を持九せる
ことができる。
例えば、トランジスタＴｒｙ 、 Ｔｒ４ 、 Ｔｒ＠
の１ｍ比を１：２：３に設定すれば、トランジスタＴＴ
Ｓがオン状態の時、ミラー比は４：２、オ、フ状態の峙
はｌ：２となる◎動式（５）のｎＵＴ Ｆｉプロセスに
よって異なるが、仮に５０ ｍＶとするとヒステリシス
幅は６９ｍＶとなる。
の１ｍ比を１：２：３に設定すれば、トランジスタＴＴ
Ｓがオン状態の時、ミラー比は４：２、オ、フ状態の峙
はｌ：２となる◎動式（５）のｎＵＴ Ｆｉプロセスに
よって異なるが、仮に５０ ｍＶとするとヒステリシス
幅は６９ｍＶとなる。
上記トランジスタＴｒＩは、出力信号ＯＵＴがローレベ
ルの時オン状態となシ、ミラー比を４：２とする０この
ため電ｆｌ１４ｔと１３との差でオフセット電圧ｌｖを
生ずる。このオフセ。
ルの時オン状態となシ、ミラー比を４：２とする０この
ため電ｆｌ１４ｔと１３との差でオフセット電圧ｌｖを
生ずる。このオフセ。
ト電圧ΔＶは動式（５）よシ、
ノＶ ｚ ＢＵｐム（−ｙ）＞０
ここで、ノｖ＝ ｌ ｒＮ、 −ＩＮＮ１３′あゐ。し
たがって、オフセット電圧ΔＶは正である。すなわち、
ｒ ＩＮｔ ＝ ＩＮｔ Ｊとなっても出力は反転しな
い。そして、入力信号ＩＮ、を大きくして行き、ｒＩＮ
ｔ−ＴＮｓ）ｊＶＪとなると、出力信号ＯＵＴはハイレ
ベルとなり、トランジスタＴｒｓけオフ状態となる。こ
の時のミラー比ｔｉ２：１となるのて、 ΔＶ Ｗ ＩＩＵＰ Ａｎ（” ） （０である。この
状態ではｒ ＩＮｔ ＝ ＩＮ意Ｊの時は出力信号ＯＵ
Ｔはハイレベルを維持し、 ｒ ＩＮＩＩＮｇ （Ｉ Ｖ Ｊとなり＊時反転ｆ る
ことＫなる・したがって、上述した回路はヒステリシス
特性を有する。
たがって、オフセット電圧ΔＶは正である。すなわち、
ｒ ＩＮｔ ＝ ＩＮｔ Ｊとなっても出力は反転しな
い。そして、入力信号ＩＮ、を大きくして行き、ｒＩＮ
ｔ−ＴＮｓ）ｊＶＪとなると、出力信号ＯＵＴはハイレ
ベルとなり、トランジスタＴｒｓけオフ状態となる。こ
の時のミラー比ｔｉ２：１となるのて、 ΔＶ Ｗ ＩＩＵＰ Ａｎ（” ） （０である。この
状態ではｒ ＩＮｔ ＝ ＩＮ意Ｊの時は出力信号ＯＵ
Ｔはハイレベルを維持し、 ｒ ＩＮＩＩＮｇ （Ｉ Ｖ Ｊとなり＊時反転ｆ る
ことＫなる・したがって、上述した回路はヒステリシス
特性を有する。
以上説明したようＫこの発明によれば、差動 「
入力素子に電流を供給するカレントミラー回路にトラン
ジスタ直列回路を設け、こ・め直列回路管構成する一方
のトランジスタを出方信号で導通制御するとともに他方
のトランジスタを上記カレントミラー回路と共通に導通
制御し、ミラー比を費えてヒステリシス特性を持たせる
ように構成することによ）、外部から抵抗を介して正帰
還をかけなくて済むので、積置が高く、月つ電源電圧の
変動によるヒステリシス幅のｔ化がない差動コンパレー
タ回路が得られる。
入力素子に電流を供給するカレントミラー回路にトラン
ジスタ直列回路を設け、こ・め直列回路管構成する一方
のトランジスタを出方信号で導通制御するとともに他方
のトランジスタを上記カレントミラー回路と共通に導通
制御し、ミラー比を費えてヒステリシス特性を持たせる
ように構成することによ）、外部から抵抗を介して正帰
還をかけなくて済むので、積置が高く、月つ電源電圧の
変動によるヒステリシス幅のｔ化がない差動コンパレー
タ回路が得られる。
第１図、＃２図はそれぞれ従来の差動増幅器およびコン
パレータ回路を示す図、第３図はこの発明の一笑１ｓ例
に係る差動コンパレータ回路を示す図であ石。 Ｔｒ１〜Ｔｒ・・・・トランジスタ、■・・・電源、■
・・・電ＩＩ １１ ｓ ＩＮｔ 、 ｒＮ嘗・・・入
力信号、ＯＵＴ・・・出力信号Ｏ 出願人代理人 弁理土鈴 江 武 彦
パレータ回路を示す図、第３図はこの発明の一笑１ｓ例
に係る差動コンパレータ回路を示す図であ石。 Ｔｒ１〜Ｔｒ・・・・トランジスタ、■・・・電源、■
・・・電ＩＩ １１ ｓ ＩＮｔ 、 ｒＮ嘗・・・入
力信号、ＯＵＴ・・・出力信号Ｏ 出願人代理人 弁理土鈴 江 武 彦
Claims (1)
- 一端が共通接続されて電流源を介して接地され差動入力
信号で導通制御される一対のトランジスタと、上記一対
のトランジスタにそれぞれ電流を供給するカレントミラ
ー回路と、上記カレントミラー回路と上記一対のトラン
ジスタとの一方のＩＩａ点と電源との間Ｋ１１ｆｆされ
るトランジスタ直列回路とから成シ、上記トランジスタ
直列回路は、出方信号で導通制御される第１のトランジ
スタと、上記カレントミラー回路を構成するトランジス
タと共通に導通制御される第２のトランジスタとで構成
されることを特徴トスゐ差動コンノ譬レータ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18326181A JPS5884521A (ja) | 1981-11-16 | 1981-11-16 | 差動コンパレ−タ回路 |
| DE19823242417 DE3242417C2 (de) | 1981-11-16 | 1982-11-16 | Differentialkomparator mit Hysteresecharakteristik |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18326181A JPS5884521A (ja) | 1981-11-16 | 1981-11-16 | 差動コンパレ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5884521A true JPS5884521A (ja) | 1983-05-20 |
Family
ID=16132566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18326181A Pending JPS5884521A (ja) | 1981-11-16 | 1981-11-16 | 差動コンパレ−タ回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS5884521A (ja) |
| DE (1) | DE3242417C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6392742U (ja) * | 1986-12-05 | 1988-06-15 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3884620T2 (de) * | 1988-06-30 | 1994-02-03 | Alcatel Nv | Elektronische anordnungen und signalvergleichsvorrichtung, die diese verwendet. |
| DE3908765C1 (en) * | 1989-03-17 | 1990-07-26 | Telefunken Electronic Gmbh, 7100 Heilbronn, De | Circuit for forming current differences and the use of this circuit |
| US6275082B1 (en) * | 2000-03-06 | 2001-08-14 | Infineon Technologies Ag | Receiver with switched current feedback for controlled hysteresis |
| DE10145562A1 (de) | 2001-09-14 | 2003-04-24 | Infineon Technologies Ag | Komparator |
| TWI545901B (zh) * | 2014-06-23 | 2016-08-11 | 瑞鼎科技股份有限公司 | 比較器控制電路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775022A (en) * | 1980-10-29 | 1982-05-11 | Nec Corp | Comparator |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3952257A (en) * | 1974-10-29 | 1976-04-20 | Rca Corporation | Current proportioning circuits |
-
1981
- 1981-11-16 JP JP18326181A patent/JPS5884521A/ja active Pending
-
1982
- 1982-11-16 DE DE19823242417 patent/DE3242417C2/de not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775022A (en) * | 1980-10-29 | 1982-05-11 | Nec Corp | Comparator |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6392742U (ja) * | 1986-12-05 | 1988-06-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3242417C2 (de) | 1985-10-31 |
| DE3242417A1 (de) | 1983-05-26 |
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