JP2528812B2 - Ｍｏｓ型差動増幅回路 - Google Patents
Ｍｏｓ型差動増幅回路Info
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明はMOSトラジスタによって構成されるMOS型差動
増幅回路に関し、特に低出力インピーダンスであるボル
テージフォロワ回路を用いたものである。
増幅回路に関し、特に低出力インピーダンスであるボル
テージフォロワ回路を用いたものである。
B.発明の概要 本発明はMOSトランジスタによって構成されるMOS型差
動増幅回路において、２つのボルテージフォロワ回路を
使用し、この各ボルテージフォロワ回路内の各出力用MO
Sトランジスタにより、低出力インピーダンスの差動ト
ランジスタ対を構成することにより、各ソース間に抵抗
値の非常に大きな抵抗を用いなくても歪みのない出力信
号が得られるようにしたものである。
動増幅回路において、２つのボルテージフォロワ回路を
使用し、この各ボルテージフォロワ回路内の各出力用MO
Sトランジスタにより、低出力インピーダンスの差動ト
ランジスタ対を構成することにより、各ソース間に抵抗
値の非常に大きな抵抗を用いなくても歪みのない出力信
号が得られるようにしたものである。
C.従来の技術 従来より、一方のトランジスタに供給された入力信号
と他方のトランジスタに供給された入力信号との差を増
幅して出力する差動増幅回路が一般的に知られている。
この差動増幅回路の一例を第３図に示す。この第３図に
おいて、一対の入力信号V1,V2がそれぞれMOSトランジス
タ101,102の各ゲートに供給されると、抵抗103に入力信
号V1に応じた電流が流れると共に、抵抗104に入力信号V
2に応じた電流が流れ、該MOSトランジスタ101,102の各
ドレイン間に入力信号V1,V2の差に応じた出力信号V0が
得られるようになっている。また、この時、MOSトラン
ジスタ101,102の各ソース間に接続された抵抗105には上
記抵抗103,104に流れる各電流の差動流が流れる。よっ
て、抵抗105の抵抗値をR1、抵抗103および抵抗104の抵
抗値をいずれもR2、MOSトランジスタ101,102の各出力イ
ンピーダンスをrS1,rS2とすると、この差動増幅回路の
増幅度（電圧利得）Ａは次式によって与えられる。
と他方のトランジスタに供給された入力信号との差を増
幅して出力する差動増幅回路が一般的に知られている。
この差動増幅回路の一例を第３図に示す。この第３図に
おいて、一対の入力信号V1,V2がそれぞれMOSトランジス
タ101,102の各ゲートに供給されると、抵抗103に入力信
号V1に応じた電流が流れると共に、抵抗104に入力信号V
2に応じた電流が流れ、該MOSトランジスタ101,102の各
ドレイン間に入力信号V1,V2の差に応じた出力信号V0が
得られるようになっている。また、この時、MOSトラン
ジスタ101,102の各ソース間に接続された抵抗105には上
記抵抗103,104に流れる各電流の差動流が流れる。よっ
て、抵抗105の抵抗値をR1、抵抗103および抵抗104の抵
抗値をいずれもR2、MOSトランジスタ101,102の各出力イ
ンピーダンスをrS1,rS2とすると、この差動増幅回路の
増幅度（電圧利得）Ａは次式によって与えられる。
D.発明が解決しようとする問題点 ところが、上記MOSトランジスタ101,102の各出力イン
ピーダンスrS1,rS2は各ドレイン電流によって変化する
ものであり、しかもバイポーラトランジスタと比べ大き
な値であるため、バイポーラトランジスタによる差動増
幅回路の場合と同等の抵抗値を有する抵抗を抵抗105と
して用いたのでは該抵抗105に歪んだ電流が流れ、出力
信号V0が歪んでしまう。この歪みの発生を抑えるために
は、たとえば、R1≫rS1,rS2となるように、抵抗値R1を
非常に大きくすれば良い。しかし、増幅度Ａを所定値と
するためには、抵抗103,104の抵抗値R2も大きくしなけ
ればならず、周波数特性が劣化してしまうという問題点
があった。また、この差動増幅回路を集積回路化しよう
とすると、大抵抗を精度良く得るには大きな面積を占め
てしまうため、集積回路化には不適当であるという問題
点があった。
ピーダンスrS1,rS2は各ドレイン電流によって変化する
ものであり、しかもバイポーラトランジスタと比べ大き
な値であるため、バイポーラトランジスタによる差動増
幅回路の場合と同等の抵抗値を有する抵抗を抵抗105と
して用いたのでは該抵抗105に歪んだ電流が流れ、出力
信号V0が歪んでしまう。この歪みの発生を抑えるために
は、たとえば、R1≫rS1,rS2となるように、抵抗値R1を
非常に大きくすれば良い。しかし、増幅度Ａを所定値と
するためには、抵抗103,104の抵抗値R2も大きくしなけ
ればならず、周波数特性が劣化してしまうという問題点
があった。また、この差動増幅回路を集積回路化しよう
とすると、大抵抗を精度良く得るには大きな面積を占め
てしまうため、集積回路化には不適当であるという問題
点があった。
そこで、本発明は上述した従来の問題点に鑑みて提案
されたものであり、歪みが発生せずかつ周波数特性の良
好なMOS型差動増幅回路を提供することを目的とする。
また、本発明は集積回路化に好適なMOS型差動増幅回路
を提供することを他の目的とする。
されたものであり、歪みが発生せずかつ周波数特性の良
好なMOS型差動増幅回路を提供することを目的とする。
また、本発明は集積回路化に好適なMOS型差動増幅回路
を提供することを他の目的とする。
E.問題点を解決するための手段 本発明に係るMOS型差動増幅回路は、上述した目的を
達成するために、第1MOSトランジスタと第2MOSトランジ
スタとにより差動対が構成されると共に各ソースが第１
電流源に共通接続され、上記第1,第2MOSトランジスタの
各ドレイがカレントミラー構成の第３、第4MOSトランジ
スタを介して基準電位点に接続され、上記第2MOSトラン
ジスタのドレインおよびゲートにそれぞれソースフォロ
ワの第5MOSトランジスタのゲート及びソースが接続され
ると共に第5MOSトランジスタのソースが第２電流源を介
して第２基準電位点に接続され、上記第5MOSトランジス
タのドレインに第１負荷回路を介して上記第１基準電位
点に接続されて構成された第１のMOS型帰還増幅器と、
第6MOSトランジスタと第7MOSトランジスタとにより差動
対が構成されると共に各ソースが第３電流源に共通接続
され、上記第６、第7MOSトランジスタの各ドレインがカ
レントミラー構成の第８、第9MOSトランジスタを介して
基準電位点に接続され、上記第7MOSトランジスタのドレ
インおよびゲートにそれぞれソースフォロワの第10MOS
トランジスタのゲート及びソースが接続されると共に上
記第10MOSトランジスタのソースが第４電流源を介して
第２基準電位点に接続され、上記第10MOSトランジスタ
のドレインに第２負荷回路を介して上記第１基準電位点
に接続されて構成された第２のMOS型帰還増幅器と、上
記第５および第10MOSトランジスタの各ソース間に接続
した抵抗とを有して成ることを特徴としている。
達成するために、第1MOSトランジスタと第2MOSトランジ
スタとにより差動対が構成されると共に各ソースが第１
電流源に共通接続され、上記第1,第2MOSトランジスタの
各ドレイがカレントミラー構成の第３、第4MOSトランジ
スタを介して基準電位点に接続され、上記第2MOSトラン
ジスタのドレインおよびゲートにそれぞれソースフォロ
ワの第5MOSトランジスタのゲート及びソースが接続され
ると共に第5MOSトランジスタのソースが第２電流源を介
して第２基準電位点に接続され、上記第5MOSトランジス
タのドレインに第１負荷回路を介して上記第１基準電位
点に接続されて構成された第１のMOS型帰還増幅器と、
第6MOSトランジスタと第7MOSトランジスタとにより差動
対が構成されると共に各ソースが第３電流源に共通接続
され、上記第６、第7MOSトランジスタの各ドレインがカ
レントミラー構成の第８、第9MOSトランジスタを介して
基準電位点に接続され、上記第7MOSトランジスタのドレ
インおよびゲートにそれぞれソースフォロワの第10MOS
トランジスタのゲート及びソースが接続されると共に上
記第10MOSトランジスタのソースが第４電流源を介して
第２基準電位点に接続され、上記第10MOSトランジスタ
のドレインに第２負荷回路を介して上記第１基準電位点
に接続されて構成された第２のMOS型帰還増幅器と、上
記第５および第10MOSトランジスタの各ソース間に接続
した抵抗とを有して成ることを特徴としている。
F.作用 本発明によれば、帰還増幅回路であるボルテージフォ
ロワ回路を２つ用い、該各ボルテージフォロワ回路内の
各出力用MOSトランジスタによって差動増幅回路を構成
することにより、出力インピーダンスを低下させること
ができる。
ロワ回路を２つ用い、該各ボルテージフォロワ回路内の
各出力用MOSトランジスタによって差動増幅回路を構成
することにより、出力インピーダンスを低下させること
ができる。
G.実施例 以下、本発明に係るMOS型差動増幅回路の実施例につ
いて図面を用いて詳細に説明する。なお、第１および第
２の実施例中におけるトランジスタはすべてMOSトラン
ジスタである。
いて図面を用いて詳細に説明する。なお、第１および第
２の実施例中におけるトランジスタはすべてMOSトラン
ジスタである。
Ｇ−1.実施例１ 第１図は第１の実施例のMOS型差動増幅回路を示す回
路図である。第１の信号入力端子11はトランジスタ12の
ゲートに接続されている。このトランジスタ12とトラン
ジスタ13は差動トランジスタ対となっており、各ソース
が電流源用のトランジスタ14に共通接続されている。上
記トランジスタ12,13の各ドレインはカレントミラー構
成のトランジスタ15,16を介してそれぞれ電源端子30に
接続されている。また、トランジスタ13のドレイン・ゲ
ート間にはソースフォロワのトランジスタ17が接続され
ており、該トランジスタ17のソースは電流源用のトラン
ジスタ18に接続されている。ここで、上記差動トランジ
スタ対12,13、カレントミラー構成のトランジスタ15,1
6、ソースフォロワのトランジスタ17、および電流源用
のトランジスタ14,18により第１のボルテージフォロワ
回路が構成されている。
路図である。第１の信号入力端子11はトランジスタ12の
ゲートに接続されている。このトランジスタ12とトラン
ジスタ13は差動トランジスタ対となっており、各ソース
が電流源用のトランジスタ14に共通接続されている。上
記トランジスタ12,13の各ドレインはカレントミラー構
成のトランジスタ15,16を介してそれぞれ電源端子30に
接続されている。また、トランジスタ13のドレイン・ゲ
ート間にはソースフォロワのトランジスタ17が接続され
ており、該トランジスタ17のソースは電流源用のトラン
ジスタ18に接続されている。ここで、上記差動トランジ
スタ対12,13、カレントミラー構成のトランジスタ15,1
6、ソースフォロワのトランジスタ17、および電流源用
のトランジスタ14,18により第１のボルテージフォロワ
回路が構成されている。
第２の信号入力端子21はトランジスタ22のゲートに接
続されている。このトランジスタ22とトランジスタ23は
差動トランジスタ対となっており、各ソースが電流源用
のトランジスタ24に共通接続されている。上記トランジ
スタ22,23の各ドレインはカレントミラー構成のトラン
ジスタ25,26を介してそれぞれ電源端子30に接続されて
いる。また、トランジスタ23のドレイン・ゲート間には
ソースフォロワのトランジスタ27が接続されており、該
トランジスタ27のソースは電流源用のトランジスタ28に
接続されている。ここで、上記差動トランジスタ対22,2
3、カレントミラー構成のトランジスタ25,26、ソースフ
ォロワのトランジスタ27、および電流源用のトランジス
タ24,28により第２のボルテージフォロワ回路が構成さ
れている。
続されている。このトランジスタ22とトランジスタ23は
差動トランジスタ対となっており、各ソースが電流源用
のトランジスタ24に共通接続されている。上記トランジ
スタ22,23の各ドレインはカレントミラー構成のトラン
ジスタ25,26を介してそれぞれ電源端子30に接続されて
いる。また、トランジスタ23のドレイン・ゲート間には
ソースフォロワのトランジスタ27が接続されており、該
トランジスタ27のソースは電流源用のトランジスタ28に
接続されている。ここで、上記差動トランジスタ対22,2
3、カレントミラー構成のトランジスタ25,26、ソースフ
ォロワのトランジスタ27、および電流源用のトランジス
タ24,28により第２のボルテージフォロワ回路が構成さ
れている。
更に、上記第１のボルテージフォロワ回路の出力用の
トランジスタ17と上記第２のボルテージフォロワ回路の
出力用のトランジスタ27とにより差動トランジスタ対が
構成されており、各ソース間には抵抗31が接続されてい
る。また、上記トランジスタ17,27の各ドレインは負荷
回路としての各抵抗32,33を介してそれぞれ上記電源端
子30に接続されていると共に、信号出力端子34,35にそ
れぞれ接続されている。
トランジスタ17と上記第２のボルテージフォロワ回路の
出力用のトランジスタ27とにより差動トランジスタ対が
構成されており、各ソース間には抵抗31が接続されてい
る。また、上記トランジスタ17,27の各ドレインは負荷
回路としての各抵抗32,33を介してそれぞれ上記電源端
子30に接続されていると共に、信号出力端子34,35にそ
れぞれ接続されている。
上述した第１および第２のボルテージフォロワ回路は
帰還増幅回路の一種であり、低出力インピーダンスであ
る。このため、差動トランジスタ対17,27の各出力イン
ピーダンスrSA,rSBはいずれも低い値となっており、抵
抗31の抵抗値RAを非常に大きくしなくてもRA≫rSA,rSB
の関係を満足することができる。この実施例において
は、RA＝30kΩとしてこの関係を満足するようにしてい
る。また抵抗32,33の各抵抗値は共にRB（たとえば、30k
Ω）としている。
帰還増幅回路の一種であり、低出力インピーダンスであ
る。このため、差動トランジスタ対17,27の各出力イン
ピーダンスrSA,rSBはいずれも低い値となっており、抵
抗31の抵抗値RAを非常に大きくしなくてもRA≫rSA,rSB
の関係を満足することができる。この実施例において
は、RA＝30kΩとしてこの関係を満足するようにしてい
る。また抵抗32,33の各抵抗値は共にRB（たとえば、30k
Ω）としている。
次に、この第１の実施例のMOS型差動増幅回路の動作
について説明する。
について説明する。
まず、第１の信号入力端子11に入力信号V1が、第２の
信号入力端子21に入力信号V2がそれぞれ供給される。そ
うすると、第１のボルテージフォロワ回路側では、トラ
ンジスタ15,16がいわゆるアクティブロードとなって差
動トランジスタ対12,13が動作し、トランジスタ13のド
レインに得られた出力がトランジスタ17を介して抵抗31
の一端に供給されると共に、該トランジスタ13のゲート
に帰還される。なお、トランジスタ17のソースから出力
され抵抗31の一端に供給される信号は入力信号V1に略等
しいものとなる。
信号入力端子21に入力信号V2がそれぞれ供給される。そ
うすると、第１のボルテージフォロワ回路側では、トラ
ンジスタ15,16がいわゆるアクティブロードとなって差
動トランジスタ対12,13が動作し、トランジスタ13のド
レインに得られた出力がトランジスタ17を介して抵抗31
の一端に供給されると共に、該トランジスタ13のゲート
に帰還される。なお、トランジスタ17のソースから出力
され抵抗31の一端に供給される信号は入力信号V1に略等
しいものとなる。
一方、第２のボルテージフォロワ回路側では、トラン
ジスタ25,26がアクティブロードとなって差動トランジ
スタ対22,23が動作し、トランジスタ23のドレインに得
られた出力がトランジスタ27を介して上記抵抗31の他端
に供給されると共に、該トランジスタ23のゲートに帰還
される。なお、トランジスタ27のソースから出力され抵
抗31の他端に供給される信号は入力信号V2に略等しいも
のとなる。
ジスタ25,26がアクティブロードとなって差動トランジ
スタ対22,23が動作し、トランジスタ23のドレインに得
られた出力がトランジスタ27を介して上記抵抗31の他端
に供給されると共に、該トランジスタ23のゲートに帰還
される。なお、トランジスタ27のソースから出力され抵
抗31の他端に供給される信号は入力信号V2に略等しいも
のとなる。
そして、抵抗32には入力信号V1に応じた電流が流れる
と共に、抵抗33には入力信号V2に応じた電流が流れ、信
号出力端子34,35間に出力信号V0が得られるようになっ
ている。この時、抵抗31の抵抗値RAとトランジスタ17,2
7の各出力インピーダンスrSA,rSBとの間で、RA≫rSA,r
SBの関係が満足されているため、該抵抗31には歪みの無
い電流が流れる。よって、信号出力端子34,35間には歪
みの無い出力信号V0が得られる。また、前述したように
rSA,rSBは低い値であり、RAの値を非常に大きくする必
要がないため、抵抗32,33の抵抗値RBも大きくする必要
がなくなり、良好な周波数特性が得られると共に、集積
回路化に対しても好適である。なお、増幅度（電圧利
得）Ａは次式 によって与えられる。
と共に、抵抗33には入力信号V2に応じた電流が流れ、信
号出力端子34,35間に出力信号V0が得られるようになっ
ている。この時、抵抗31の抵抗値RAとトランジスタ17,2
7の各出力インピーダンスrSA,rSBとの間で、RA≫rSA,r
SBの関係が満足されているため、該抵抗31には歪みの無
い電流が流れる。よって、信号出力端子34,35間には歪
みの無い出力信号V0が得られる。また、前述したように
rSA,rSBは低い値であり、RAの値を非常に大きくする必
要がないため、抵抗32,33の抵抗値RBも大きくする必要
がなくなり、良好な周波数特性が得られると共に、集積
回路化に対しても好適である。なお、増幅度（電圧利
得）Ａは次式 によって与えられる。
Ｇ−2.実施例２ 次に、第２の実施例のMOS型差動増幅回路について第
２図を参照しながら説明する。第１の信号入力端子51は
トランジスタ52のゲートに接続されている。このトラン
ジスタ52とトランジスタ53は差動トランジスタ対となっ
ており、各ソースが電流源用のトランジスタ54に共通接
続されている。上記トランジスタ52,53の各ドレインは
カレントミラー構成のトランジスタ55,56を介してそれ
ぞれ電源端子70に接続されている。また、トランジスタ
53のドレイン・ゲート間にはソースフォロワのトランジ
スタ57が接続されており、該トランジスタ57のソースは
電流源用のトランジスタ58に接続されている。更に、上
記トランジスタ57のドレインは電源端子70に直接接続さ
れている。ここで、上記差動トランジスタ対52,53、カ
レントミラー構成のトランジスタ55,56、ソースフォロ
ワのトランジスタ57、および電流源用のトランジスタ5
4,58により第１のボルテージフォロワ回路が構成されて
いる。
２図を参照しながら説明する。第１の信号入力端子51は
トランジスタ52のゲートに接続されている。このトラン
ジスタ52とトランジスタ53は差動トランジスタ対となっ
ており、各ソースが電流源用のトランジスタ54に共通接
続されている。上記トランジスタ52,53の各ドレインは
カレントミラー構成のトランジスタ55,56を介してそれ
ぞれ電源端子70に接続されている。また、トランジスタ
53のドレイン・ゲート間にはソースフォロワのトランジ
スタ57が接続されており、該トランジスタ57のソースは
電流源用のトランジスタ58に接続されている。更に、上
記トランジスタ57のドレインは電源端子70に直接接続さ
れている。ここで、上記差動トランジスタ対52,53、カ
レントミラー構成のトランジスタ55,56、ソースフォロ
ワのトランジスタ57、および電流源用のトランジスタ5
4,58により第１のボルテージフォロワ回路が構成されて
いる。
第２の信号入力端子61はトランジスタ62のゲートに接
続されている。このトランジスタ62とトランジスタ63は
差動トランジスタ対となっており、各ソースが電流源用
のトランジスタ64に共通接続されている。上記トランジ
スタ62,63の各ドレインはカレントミラー構成のトラン
ジスタ65,66を介してそれぞれ電源端子70に接続されて
いる。また、トランジスタ63のドレイン・ゲート間には
ソースフォロワのトランジスタ67が接続されており、該
トランジスタ67のソースは電流源用のトランジスタ68に
接続されている。ここで、上記差動トランジスタ対62,6
3、カレントミラー構成のトランジスタ65,66、ソースフ
ォロワのトランジスタ67、および電流源用のトランジス
タ64,68により第２のボルテージフォロワ回路が構成さ
れている。
続されている。このトランジスタ62とトランジスタ63は
差動トランジスタ対となっており、各ソースが電流源用
のトランジスタ64に共通接続されている。上記トランジ
スタ62,63の各ドレインはカレントミラー構成のトラン
ジスタ65,66を介してそれぞれ電源端子70に接続されて
いる。また、トランジスタ63のドレイン・ゲート間には
ソースフォロワのトランジスタ67が接続されており、該
トランジスタ67のソースは電流源用のトランジスタ68に
接続されている。ここで、上記差動トランジスタ対62,6
3、カレントミラー構成のトランジスタ65,66、ソースフ
ォロワのトランジスタ67、および電流源用のトランジス
タ64,68により第２のボルテージフォロワ回路が構成さ
れている。
更に、上記第１のボルテージフォロワ回路の出力用の
トランジスタ57と上記第２のボルテージフォロワ回路の
出力用のトランジスタ67とにより差動トランジスタ対が
構成されており各ソース間には抵抗71が接続されてい
る。また、上記トランジスタ67のドレインは負荷回路の
一部であるトランジスタ72に接続されており、このトラ
ンジスタ72とカレントミラー構成のトランジスタ73のド
レインは電流源用のトランジスタ74に接続されている。
また、上記トランジスタ73のドレインは負荷抵抗75を介
して電源76に接続されていると共に、信号出力端子77に
接続されている。なお、上記電源76の電圧値EB1は入力
信号V1,V2の直流レベルに合わせて設定される。また、
抵抗71の抵抗値は、差動トランジスタ対57,67の各出力
インピーダンスよりも十分大きな値に設定される。
トランジスタ57と上記第２のボルテージフォロワ回路の
出力用のトランジスタ67とにより差動トランジスタ対が
構成されており各ソース間には抵抗71が接続されてい
る。また、上記トランジスタ67のドレインは負荷回路の
一部であるトランジスタ72に接続されており、このトラ
ンジスタ72とカレントミラー構成のトランジスタ73のド
レインは電流源用のトランジスタ74に接続されている。
また、上記トランジスタ73のドレインは負荷抵抗75を介
して電源76に接続されていると共に、信号出力端子77に
接続されている。なお、上記電源76の電圧値EB1は入力
信号V1,V2の直流レベルに合わせて設定される。また、
抵抗71の抵抗値は、差動トランジスタ対57,67の各出力
インピーダンスよりも十分大きな値に設定される。
この第２の実施例のMOS型差動増幅回路は、基本的に
は前述した第１の実施例のものと同様の動作を行う。以
下、動作の異なる部分について説明する。
は前述した第１の実施例のものと同様の動作を行う。以
下、動作の異なる部分について説明する。
トランジスタ57には入力信号V1に応じたドレイン電流
が流れ、トランジスタ67には入力信号V2に応じたドレイ
ン電流が流れる。また、抵抗71の両端には、各トランジ
スタ57,67からそれぞれ入力信号、V1,V2に略等しい各信
号が供給される。トランジスタ72は上記トランジスタ67
のアクティブロードとなって動作し、このトランジスタ
72に流れるドレイン電流と略等しい電流がトランジスタ
73に流れる。そして、このトランジスタ73のドレインか
ら抵抗75に電流が供給され、信号出力端77に出力信号V0
が得られるようになっている。この時、抵抗71の抵抗値
は、差動トランジスタ対57,67の各出力インピーダンス
よりも十分大きな値に設定されているため、該抵抗71に
は歪みのない電流が流れる。よって、信号出力端子77に
は歪みのない出力信号V0が得られる。また、この他にも
前述した第１の実施例の回路と同様の効果が得られる。
更に、出力信号V0の直流レベルは電源76によって入力信
号V1,V2の直流レベルに等しくEB1一定に保たれるため、
信号処理上取り扱いが容易になると共に、レベルシフト
が不要になるという効果も得られる。
が流れ、トランジスタ67には入力信号V2に応じたドレイ
ン電流が流れる。また、抵抗71の両端には、各トランジ
スタ57,67からそれぞれ入力信号、V1,V2に略等しい各信
号が供給される。トランジスタ72は上記トランジスタ67
のアクティブロードとなって動作し、このトランジスタ
72に流れるドレイン電流と略等しい電流がトランジスタ
73に流れる。そして、このトランジスタ73のドレインか
ら抵抗75に電流が供給され、信号出力端77に出力信号V0
が得られるようになっている。この時、抵抗71の抵抗値
は、差動トランジスタ対57,67の各出力インピーダンス
よりも十分大きな値に設定されているため、該抵抗71に
は歪みのない電流が流れる。よって、信号出力端子77に
は歪みのない出力信号V0が得られる。また、この他にも
前述した第１の実施例の回路と同様の効果が得られる。
更に、出力信号V0の直流レベルは電源76によって入力信
号V1,V2の直流レベルに等しくEB1一定に保たれるため、
信号処理上取り扱いが容易になると共に、レベルシフト
が不要になるという効果も得られる。
なお、上述した第１および第２の実施例のMOS型差動
増幅回路を集積回路化する場合において、抵抗31,32,33
および抵抗71,75は、拡散抵抗やMOS抵抗等が考えられる
が、歪みを考慮すると拡散抵抗とする方がより好まし
い。
増幅回路を集積回路化する場合において、抵抗31,32,33
および抵抗71,75は、拡散抵抗やMOS抵抗等が考えられる
が、歪みを考慮すると拡散抵抗とする方がより好まし
い。
H.発明の効果 上述した実施例の説明から明らかなように、本発明に
係るMOS型差動増幅回路は、２つのボルテージフォロワ
回路を用い、この各ボルテージフォロワ回路内の各出力
用MOSトランジスタにより低出力インピーダンスの差動
トランジスタ対を構成している。よって、各ソース間に
非常に抵抗値の大きな抵抗を用いなくても歪みの無い出
力信号を得ることができる。また、これに伴って、出力
用の抵抗も大抵抗とする必要がなくなり良好な周波数特
性が得られると共に、集積回路化に対しても好適であ
る。
係るMOS型差動増幅回路は、２つのボルテージフォロワ
回路を用い、この各ボルテージフォロワ回路内の各出力
用MOSトランジスタにより低出力インピーダンスの差動
トランジスタ対を構成している。よって、各ソース間に
非常に抵抗値の大きな抵抗を用いなくても歪みの無い出
力信号を得ることができる。また、これに伴って、出力
用の抵抗も大抵抗とする必要がなくなり良好な周波数特
性が得られると共に、集積回路化に対しても好適であ
る。
第１図は本発明に係るMOS型差動増幅回路の第１の実施
例を示す回路図、第２図は同じく第２の実施例を示す回
路図である。 第３図は従来の差動増幅回路の一例を示す回路図であ
る。 17,27,57,67……MOSトランジスタ 31,32,33,71,75……抵抗 72……MOSトランジスタ
例を示す回路図、第２図は同じく第２の実施例を示す回
路図である。 第３図は従来の差動増幅回路の一例を示す回路図であ
る。 17,27,57,67……MOSトランジスタ 31,32,33,71,75……抵抗 72……MOSトランジスタ
Claims (1)
- 【請求項１】第1MOSトランジスタと第2MOSトランジスタ
とにより差動対が構成されると共に各ソースが第１電流
源に共通接続され、 上記第１、第2MOSトランジスタの各ドレインがカレント
ミラー構成の第３、第4MOSトランジスタを介して基準電
位点に接続され、 上記第2MOSトランジスタのドレインおよびゲートにそれ
ぞれソースフォロワの第5MOSトランジスタのゲートおよ
びソースが接続されると共に上記第5MOSトランジスタの
ソースが第２電流源を介して第２基準電位点に接続さ
れ、上記第5MOSトランジスタのドレインに第１負荷回路
を介して上記第１基準電位点に接続されて構成された第
１のMOS型帰還増幅器と、 第6MOSトランジスタと第7MOSトランジスタとにより差動
対が構成されると共に各ソースが第３電流源に共通接続
され、 上記第６、第7MOSトランジスタの各ドレインがカテント
ミラー構成の第８、第9MOSトランジスタを介して基準電
位点に接続され、 上記第7MOSトランジスタのドレインおよびゲートにそれ
ぞれソースフォロワの第10MOSトランジスタのゲートお
よびソースが接続されると共に上記第10MOSトランジス
タのソースが第４電流源を介して第２基準電位点に接続
され、上記第10MOSトランジスタのドレインに第２負荷
回路を介して上記第１基準電位点に接続されて構成され
た第２のMOS型帰還増幅器と、 上記第５および第10MOSトランジスタの各ソース間に接
続した抵抗と を有して成ることを特徴とするMOS型差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056892A JP2528812B2 (ja) | 1985-03-20 | 1985-03-20 | Ｍｏｓ型差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056892A JP2528812B2 (ja) | 1985-03-20 | 1985-03-20 | Ｍｏｓ型差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214811A JPS61214811A (ja) | 1986-09-24 |
| JP2528812B2 true JP2528812B2 (ja) | 1996-08-28 |
Family
ID=13040084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60056892A Expired - Lifetime JP2528812B2 (ja) | 1985-03-20 | 1985-03-20 | Ｍｏｓ型差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2528812B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204611A (en) * | 1981-06-10 | 1982-12-15 | Toshiba Corp | Voltage follower circuit |
-
1985
- 1985-03-20 JP JP60056892A patent/JP2528812B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61214811A (ja) | 1986-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |