JPH06275724A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06275724A JPH06275724A JP5325041A JP32504193A JPH06275724A JP H06275724 A JPH06275724 A JP H06275724A JP 5325041 A JP5325041 A JP 5325041A JP 32504193 A JP32504193 A JP 32504193A JP H06275724 A JPH06275724 A JP H06275724A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title description 104
- 239000010410 layer Substances 0.000 claims abstract description 631
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 208
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 105
- 239000010703 silicon Substances 0.000 claims abstract description 105
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 103
- 239000011229 interlayer Substances 0.000 claims abstract description 76
- 238000000059 patterning Methods 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims description 73
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 3
- 238000000034 method Methods 0.000 description 197
- 239000010408 film Substances 0.000 description 147
- 238000012937 correction Methods 0.000 description 98
- 229910021332 silicide Inorganic materials 0.000 description 41
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 41
- 239000010409 thin film Substances 0.000 description 41
- 239000003870 refractory metal Substances 0.000 description 39
- 230000008859 change Effects 0.000 description 32
- 238000002513 implantation Methods 0.000 description 30
- 229910021341 titanium silicide Inorganic materials 0.000 description 28
- 238000010438 heat treatment Methods 0.000 description 25
- 238000005468 ion implantation Methods 0.000 description 24
- 238000005530 etching Methods 0.000 description 23
- 239000000758 substrate Substances 0.000 description 23
- 229910052785 arsenic Inorganic materials 0.000 description 21
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 21
- 238000012546 transfer Methods 0.000 description 20
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 19
- 239000010936 titanium Substances 0.000 description 19
- 229910052719 titanium Inorganic materials 0.000 description 19
- 238000000206 photolithography Methods 0.000 description 16
- 230000008569 process Effects 0.000 description 16
- 150000002500 ions Chemical class 0.000 description 14
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 10
- 239000005380 borophosphosilicate glass Substances 0.000 description 10
- 229910052698 phosphorus Inorganic materials 0.000 description 10
- 239000011574 phosphorus Substances 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 10
- 238000002955 isolation Methods 0.000 description 8
- 238000003860 storage Methods 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/903—FET configuration adapted for use as static memory cell
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Abstract
(57)【要約】
【目的】 多層積層配線コンタクト部分のパターニング
精度を向上させるとともに、比較的簡単な工程で、pn
接合に起因する電圧降下の生じない、導電配線層間のオ
ーミックコンタクトを実現する。 【構成】 シリコン層2上に酸化膜5を介在させて形成
された多結晶シリコン層106aと、シリコン層2表面
および多結晶シリコン層106a表面を覆うように形成
された層間絶縁層9と、この層間絶縁層9に形成された
コンタクトホール16に埋込み形成されるとともに、多
結晶シリコン層106aの端部表面および多結晶シリコ
ン層106aの端部近傍のシリコン層2の表面と直接接
続されたシリコンプラグ層15とを備え、多結晶シリコ
ン層106aとシリコンプラグ層15とは、同一導電型
を有する。
精度を向上させるとともに、比較的簡単な工程で、pn
接合に起因する電圧降下の生じない、導電配線層間のオ
ーミックコンタクトを実現する。 【構成】 シリコン層2上に酸化膜5を介在させて形成
された多結晶シリコン層106aと、シリコン層2表面
および多結晶シリコン層106a表面を覆うように形成
された層間絶縁層9と、この層間絶縁層9に形成された
コンタクトホール16に埋込み形成されるとともに、多
結晶シリコン層106aの端部表面および多結晶シリコ
ン層106aの端部近傍のシリコン層2の表面と直接接
続されたシリコンプラグ層15とを備え、多結晶シリコ
ン層106aとシリコンプラグ層15とは、同一導電型
を有する。
Description
【0001】
【産業上の利用分野】この発明は、多層配線構造を有す
る半導体装置およびその製造方法に関し、特に、高段差
領域における配線のコンタクト構造およびその製造方法
の改善に関するものである。
る半導体装置およびその製造方法に関し、特に、高段差
領域における配線のコンタクト構造およびその製造方法
の改善に関するものである。
【0002】
【従来の技術】半導体装置の分野においては、集積度の
向上や素子構造の微細化が要求されている。このような
要求に対応して、半導体基板の表面上に複数の素子を三
次元的に積層する構造が提案されている。このような積
層型の半導体装置は、半導体基板の主表面の集積度が向
上する反面、配線層が段差起伏の激しい領域に配置され
ることに起因するいくつかの問題が指摘されている。
向上や素子構造の微細化が要求されている。このような
要求に対応して、半導体基板の表面上に複数の素子を三
次元的に積層する構造が提案されている。このような積
層型の半導体装置は、半導体基板の主表面の集積度が向
上する反面、配線層が段差起伏の激しい領域に配置され
ることに起因するいくつかの問題が指摘されている。
【0003】基板上に半導体素子が積層される構造を有
する半導体装置の一例として、SRAM(Static
Random Access Memory)の構造
について説明する。図39ないし図41は、「ポリシリ
コン薄膜トランジスタ(TFT)を用いた4MSRAM
メモリセル」塘他,電子情報通信学会技報 Vol.9
0.No.48.p7〜p13に示された、負荷として
薄膜トランジスタを用いたCMOS(Compleme
ntary Metal Oxide Semicon
ductor)型SRAMのメモリセルの構造を示して
いる。また、図42は、このSRAMのメモリセルの等
価回路図である。図42を参照して、CMOS型SRA
Mのメモリセルは、一対のCMOSインバータを有して
いる。一方のCMOSインバータは駆動用nチャネルM
OSトランジスタ20aと負荷用pチャネルMOS薄膜
トランジスタ21aとを有している。また、他方のCM
OSインバータは駆動用nチャネルMOSトランジスタ
20bと負荷用pチャネルMOS薄膜トランジスタ21
bとを有している。一方のCMOSインバータのトラン
ジスタ20a,21aのゲートは他方のCMOSインバ
ータの各トランジスタ20b、21bの共通の記憶ノー
ド25bに、また他方のCMOSインバータのトランジ
スタ20b,21bのゲートは、一方のCMOSインバ
ータトランジスタ20a,21aの共通の記憶ノード2
5aに交差接続され、フリップフロップ回路を構成して
いる。負荷用pチャネルMOS薄膜トランジスタ21
a,21bのソースは電源23に接続されている。ま
た、駆動用nチャネルMOSトランジスタ20a,20
bの各々のソースは接地されている。フリップフロップ
回路の記憶ノード25a,25bには各々転送用nチャ
ネルMOSトランジスタ22a,22bが接続されてい
る。転送用nチャネルMOSトランジスタ22a,22
bのゲートはワード線27に接続されている。また、転
送用nチャネルMOSトランジスタ22a,22bのド
レイン領域は、各々ビット線26a,26bに接続され
ている。
する半導体装置の一例として、SRAM(Static
Random Access Memory)の構造
について説明する。図39ないし図41は、「ポリシリ
コン薄膜トランジスタ(TFT)を用いた4MSRAM
メモリセル」塘他,電子情報通信学会技報 Vol.9
0.No.48.p7〜p13に示された、負荷として
薄膜トランジスタを用いたCMOS(Compleme
ntary Metal Oxide Semicon
ductor)型SRAMのメモリセルの構造を示して
いる。また、図42は、このSRAMのメモリセルの等
価回路図である。図42を参照して、CMOS型SRA
Mのメモリセルは、一対のCMOSインバータを有して
いる。一方のCMOSインバータは駆動用nチャネルM
OSトランジスタ20aと負荷用pチャネルMOS薄膜
トランジスタ21aとを有している。また、他方のCM
OSインバータは駆動用nチャネルMOSトランジスタ
20bと負荷用pチャネルMOS薄膜トランジスタ21
bとを有している。一方のCMOSインバータのトラン
ジスタ20a,21aのゲートは他方のCMOSインバ
ータの各トランジスタ20b、21bの共通の記憶ノー
ド25bに、また他方のCMOSインバータのトランジ
スタ20b,21bのゲートは、一方のCMOSインバ
ータトランジスタ20a,21aの共通の記憶ノード2
5aに交差接続され、フリップフロップ回路を構成して
いる。負荷用pチャネルMOS薄膜トランジスタ21
a,21bのソースは電源23に接続されている。ま
た、駆動用nチャネルMOSトランジスタ20a,20
bの各々のソースは接地されている。フリップフロップ
回路の記憶ノード25a,25bには各々転送用nチャ
ネルMOSトランジスタ22a,22bが接続されてい
る。転送用nチャネルMOSトランジスタ22a,22
bのゲートはワード線27に接続されている。また、転
送用nチャネルMOSトランジスタ22a,22bのド
レイン領域は、各々ビット線26a,26bに接続され
ている。
【0004】メモリセルに情報を書込む場合について説
明する。たとえば、記憶ノード25aを接地電位、記憶
ノード25bを電源電位に設定する場合には、ビット線
26aを接地レベルに、ビット線26bを電源レベルに
設定し、ワード線27に所定電位を与えて転送用nチャ
ネルMOSトランジスタ22a,22bをオンさせる。
明する。たとえば、記憶ノード25aを接地電位、記憶
ノード25bを電源電位に設定する場合には、ビット線
26aを接地レベルに、ビット線26bを電源レベルに
設定し、ワード線27に所定電位を与えて転送用nチャ
ネルMOSトランジスタ22a,22bをオンさせる。
【0005】また、メモリセルから情報を読出す場合に
ついて説明する。ビット線26a,26bをセンスアン
プ回路に接続する。この状態で、ワード線27に所定の
電位を与えて転送用nチャネルMOSトランジスタ22
a,22bをオンする。この動作により、記憶ノード2
5a,25bの電位がビット線26a,26bに読出さ
れる。
ついて説明する。ビット線26a,26bをセンスアン
プ回路に接続する。この状態で、ワード線27に所定の
電位を与えて転送用nチャネルMOSトランジスタ22
a,22bをオンする。この動作により、記憶ノード2
5a,25bの電位がビット線26a,26bに読出さ
れる。
【0006】次に、SRAMのメモリセルの具体的な構
造について図39ないし図41を用いて説明する。図3
9および図40は、メモリセルの平面構造図であり、説
明の便宜上、メモリセルを基板の下層部と上層部とに分
け、図39にメモリセルの下層部の平面構造を示し、図
40に上層部の平面構造を示している。また、図41
は、図39および図40における切断線X−Xに沿った
方向からの断面構造図である。図39ないし図41を参
照して、SRAMのメモリセルは、シリコン基板1表面
に近い下層領域に、駆動用nチャネルMOSトランジス
タ20a,20bと転送用nチャネルMOSトランジス
タ22a,22bとを配置している。また、層間絶縁層
9を介在してシリコン基板1の主表面上に形成された上
層領域には、負荷用のpチャネルMOS薄膜トランジス
タ21a,21bが配置されている。
造について図39ないし図41を用いて説明する。図3
9および図40は、メモリセルの平面構造図であり、説
明の便宜上、メモリセルを基板の下層部と上層部とに分
け、図39にメモリセルの下層部の平面構造を示し、図
40に上層部の平面構造を示している。また、図41
は、図39および図40における切断線X−Xに沿った
方向からの断面構造図である。図39ないし図41を参
照して、SRAMのメモリセルは、シリコン基板1表面
に近い下層領域に、駆動用nチャネルMOSトランジス
タ20a,20bと転送用nチャネルMOSトランジス
タ22a,22bとを配置している。また、層間絶縁層
9を介在してシリコン基板1の主表面上に形成された上
層領域には、負荷用のpチャネルMOS薄膜トランジス
タ21a,21bが配置されている。
【0007】主に図41を参照して、シリコン基板1の
表面にはpウェル領域2が形成されている。pウェル領
域2の主表面上の素子分離領域にはフィールド酸化膜4
およびp+ 分離領域3が形成されている。駆動用nチャ
ネルMOSトランジスタ20aと転送用nチャネルMO
Sトランジスタ22bとは、各々、n+ ソース/ドレイ
ン領域7,7と、ゲート酸化膜5およびゲート電極6と
を備えている。ゲート電極6は多結晶シリコン層6a
と、その表面上に形成された金属シリサイド膜6bから
なるポリサイド構造を有している。
表面にはpウェル領域2が形成されている。pウェル領
域2の主表面上の素子分離領域にはフィールド酸化膜4
およびp+ 分離領域3が形成されている。駆動用nチャ
ネルMOSトランジスタ20aと転送用nチャネルMO
Sトランジスタ22bとは、各々、n+ ソース/ドレイ
ン領域7,7と、ゲート酸化膜5およびゲート電極6と
を備えている。ゲート電極6は多結晶シリコン層6a
と、その表面上に形成された金属シリサイド膜6bから
なるポリサイド構造を有している。
【0008】シリコン基板1の表面上は厚い層間絶縁層
9で覆われている。層間絶縁層9の表面上には負荷用p
チャネル薄膜トランジスタ21bが形成されている。薄
膜トランジスタ14(負荷用pチャネル薄膜トランジス
タ21bと同じ)は、層間絶縁層9の表面上に形成され
たゲート電極8bと、ゲート電極8bの表面を覆うゲー
ト酸化膜13と、p+ ソース/ドレイン領域12a,1
2cおよびチャネル領域12bとを備える。p+ ソース
/ドレイン領域12a,12cおよびチャネル領域12
bは膜厚20nm程度の薄い多結晶シリコン層中に形成
されている。また、ゲート電極8bはp型の不純物を含
んでいる。
9で覆われている。層間絶縁層9の表面上には負荷用p
チャネル薄膜トランジスタ21bが形成されている。薄
膜トランジスタ14(負荷用pチャネル薄膜トランジス
タ21bと同じ)は、層間絶縁層9の表面上に形成され
たゲート電極8bと、ゲート電極8bの表面を覆うゲー
ト酸化膜13と、p+ ソース/ドレイン領域12a,1
2cおよびチャネル領域12bとを備える。p+ ソース
/ドレイン領域12a,12cおよびチャネル領域12
bは膜厚20nm程度の薄い多結晶シリコン層中に形成
されている。また、ゲート電極8bはp型の不純物を含
んでいる。
【0009】次に、下層に形成される駆動用nチャネル
MOSトランジスタ20aのゲート電極と、転送用nチ
ャネルMOSトランジスタ22bのn+ ソース/ドレイ
ン領域と、上層に形成された負荷用pチャネルMOS薄
膜トランジスタ21bのp+ソース/ドレイン領域とが
接続される記憶ノード25bの配線構造について説明す
る。層間絶縁層9の中には開口部16が形成されてい
る。この開口部16の内部には、駆動用nチャネルMO
Sトランジスタ20aのゲート電極6と転送用nチャネ
ルMOSトランジスタ22bの一方のn+ ソース/ドレ
イン領域7が露出している。多結晶シリコンから構成さ
れる配線層8aは、開口部16の内部に形成され、駆動
用nチャネルMOSトランジスタ20aのゲート電極6
と転送用nチャネルMOSトランジスタ22bのn+ ソ
ース/ドレイン領域7とに同時に接続されている。この
ようなコンタクト構造をシェアードコンタクトと称す。
さらに、配線層8aの一部は層間絶縁層9の表面上に延
在しており、これが負荷用pチャネルMOS薄膜トラン
ジスタ21aのゲート電極(図41には示していない)
となっている。そして、負荷用pチャネルMOS薄膜ト
ランジスタ21bのp + ソース/ドレイン領域12aを
構成する多結晶シリコン層がこの配線層8aの表面に接
続されている。配線層8aは多結晶シリコンから構成さ
れ、その内部に導電性を得るためのp型不純物を含んで
いる。開口部16の底部において、配線層8aとソース
/ドレイン領域7との間にはチタンシリサイド層11が
形成されている。チタンシリサイド層11はp型の配線
層8aとn型のソース/ドレイン領域7とが直接接続さ
れることによりpn接合が形成されることを防止する。
なお、層間絶縁層9の表面上に配置される配線層8aが
開口部16を通して下層のたとえばシリコン基板に形成
された不純物領域と接続されるような構造をダイレクト
コンタクトと称する。
MOSトランジスタ20aのゲート電極と、転送用nチ
ャネルMOSトランジスタ22bのn+ ソース/ドレイ
ン領域と、上層に形成された負荷用pチャネルMOS薄
膜トランジスタ21bのp+ソース/ドレイン領域とが
接続される記憶ノード25bの配線構造について説明す
る。層間絶縁層9の中には開口部16が形成されてい
る。この開口部16の内部には、駆動用nチャネルMO
Sトランジスタ20aのゲート電極6と転送用nチャネ
ルMOSトランジスタ22bの一方のn+ ソース/ドレ
イン領域7が露出している。多結晶シリコンから構成さ
れる配線層8aは、開口部16の内部に形成され、駆動
用nチャネルMOSトランジスタ20aのゲート電極6
と転送用nチャネルMOSトランジスタ22bのn+ ソ
ース/ドレイン領域7とに同時に接続されている。この
ようなコンタクト構造をシェアードコンタクトと称す。
さらに、配線層8aの一部は層間絶縁層9の表面上に延
在しており、これが負荷用pチャネルMOS薄膜トラン
ジスタ21aのゲート電極(図41には示していない)
となっている。そして、負荷用pチャネルMOS薄膜ト
ランジスタ21bのp + ソース/ドレイン領域12aを
構成する多結晶シリコン層がこの配線層8aの表面に接
続されている。配線層8aは多結晶シリコンから構成さ
れ、その内部に導電性を得るためのp型不純物を含んで
いる。開口部16の底部において、配線層8aとソース
/ドレイン領域7との間にはチタンシリサイド層11が
形成されている。チタンシリサイド層11はp型の配線
層8aとn型のソース/ドレイン領域7とが直接接続さ
れることによりpn接合が形成されることを防止する。
なお、層間絶縁層9の表面上に配置される配線層8aが
開口部16を通して下層のたとえばシリコン基板に形成
された不純物領域と接続されるような構造をダイレクト
コンタクトと称する。
【0010】ところが、上記のSRAMのメモリセルに
用いられた配線層8aのように、高低差の大きいダイレ
クトコンタクト構造を形成する場合には配線層のパター
ニングが困難になるという問題が生じた。図43は、図
40に示す配線層8aを形成するための製造工程を示す
断面図である。層間絶縁層9中に開口部16が形成され
た後、全面に多結晶シリコン層8がたとえばCVD法に
より堆積される。次に、この多結晶シリコン層8の表面
上にレジストを塗布する。そして、フォトリソグラフィ
法を用いて、レジストを所定のパターン形状に露光現像
し、レジストマスクを形成する。その後、レジストマス
クを用いて多結晶シリコン層8をエッチングして配線層
8aおよび薄膜トランジスタ14(負荷用pチャネル薄
膜トランジスタ21b)のゲート電極8bを形成する。
用いられた配線層8aのように、高低差の大きいダイレ
クトコンタクト構造を形成する場合には配線層のパター
ニングが困難になるという問題が生じた。図43は、図
40に示す配線層8aを形成するための製造工程を示す
断面図である。層間絶縁層9中に開口部16が形成され
た後、全面に多結晶シリコン層8がたとえばCVD法に
より堆積される。次に、この多結晶シリコン層8の表面
上にレジストを塗布する。そして、フォトリソグラフィ
法を用いて、レジストを所定のパターン形状に露光現像
し、レジストマスクを形成する。その後、レジストマス
クを用いて多結晶シリコン層8をエッチングして配線層
8aおよび薄膜トランジスタ14(負荷用pチャネル薄
膜トランジスタ21b)のゲート電極8bを形成する。
【0011】図示されるように、多結晶シリコン層8は
段差起伏の激しい層間絶縁層9の表面上に形成されてい
る。特に、開口部16の近傍では多結晶シリコン層の段
差が大きい。このような段差の大きな多結晶シリコン層
8の表面上に露光技術を用いて微細なレジストマスクを
形成することは非常に困難である。特に、近年の半導体
集積回路においては、段差が大きくなって露光装置の焦
点深度の範囲を越える傾向にある。したがって、レジス
トパターンの解像度が低下し、多結晶シリコン層からな
る配線層8aのレジストパターン形状が設計通りにはな
らないという問題が生じた。配線パターンの精度の劣化
は、配線サイズの微細化を阻害し、配線の信頼性を低下
させる。
段差起伏の激しい層間絶縁層9の表面上に形成されてい
る。特に、開口部16の近傍では多結晶シリコン層の段
差が大きい。このような段差の大きな多結晶シリコン層
8の表面上に露光技術を用いて微細なレジストマスクを
形成することは非常に困難である。特に、近年の半導体
集積回路においては、段差が大きくなって露光装置の焦
点深度の範囲を越える傾向にある。したがって、レジス
トパターンの解像度が低下し、多結晶シリコン層からな
る配線層8aのレジストパターン形状が設計通りにはな
らないという問題が生じた。配線パターンの精度の劣化
は、配線サイズの微細化を阻害し、配線の信頼性を低下
させる。
【0012】上述した従来の問題点を解消するものとし
て、本願発明者らは、本願の国内優先権主張の基礎とな
る先の出願の出願日より後の平成5年2月19日付で出
願公開された特開平5−41378号公報において、コ
ンタクトホール内部に平坦な表面を有するシリコンプラ
グを埋込み形成し、その上に多結晶シリコンからなる配
線層を形成したSRAMの配線構造とその製造方法を既
に提案した。以下、図44ないし図53に基づいて、特
開平5−41378号公報に記載された主な実施例の概
要を説明する。
て、本願発明者らは、本願の国内優先権主張の基礎とな
る先の出願の出願日より後の平成5年2月19日付で出
願公開された特開平5−41378号公報において、コ
ンタクトホール内部に平坦な表面を有するシリコンプラ
グを埋込み形成し、その上に多結晶シリコンからなる配
線層を形成したSRAMの配線構造とその製造方法を既
に提案した。以下、図44ないし図53に基づいて、特
開平5−41378号公報に記載された主な実施例の概
要を説明する。
【0013】図44は、特開平5−41378号公報に
おいて提案されたSRAMのメモリセルの断面構造の一
例を示している。平面構造は、図39および図40に示
される従来のSRAMのメモリセルの平面構造とほぼ同
様である。また、図44は、従来のSRAMを示す図4
1の断面位置と同じ位置の断面構造を示している。図4
4に示されるメモリセルの断面構造は、図41に示され
る従来のメモリセルの断面構造とダイレクトコンタクト
の構造のみが相違する。したがって、以下では主にこの
発明によるダイレクトコンタクト構造についてのみ説明
し、その他の部分の構造については、図41に示された
従来の技術の記載を参照する。
おいて提案されたSRAMのメモリセルの断面構造の一
例を示している。平面構造は、図39および図40に示
される従来のSRAMのメモリセルの平面構造とほぼ同
様である。また、図44は、従来のSRAMを示す図4
1の断面位置と同じ位置の断面構造を示している。図4
4に示されるメモリセルの断面構造は、図41に示され
る従来のメモリセルの断面構造とダイレクトコンタクト
の構造のみが相違する。したがって、以下では主にこの
発明によるダイレクトコンタクト構造についてのみ説明
し、その他の部分の構造については、図41に示された
従来の技術の記載を参照する。
【0014】ダイレクトコンタクト部10は、n型多結
晶シリコンプラグ層15と、チタンシリサイド層11お
よびp型多結晶シリコン配線層8aとを備える。層間絶
縁層9には開口部16が形成されている。開口部16の
底部には、転送用nチャネルMOSトランジスタ22b
のn+ ソース/ドレイン領域7と、駆動用nチャネルM
OSトランジスタ20aのゲート電極6とが露出してい
る。開口部16の内部にはこのn+ ソース/ドレイン領
域7とゲート電極6とに直接接続された多結晶シリコン
からなるプラグ層15が埋め込まれている。多結晶シリ
コンプラグ層15の内部には導電性を付与するためのリ
ン(P)や砒素(As)などのn型不純物が導入されて
いる。多結晶シリコンプラグ層15の表面にはチタンシ
リサイド層(中間導電層)11が形成されている。チタ
ンシリサイド層11の表面上には多結晶シリコンからな
る配線層8aが形成されている。配線層8aの内部には
p型の不純物が導入されている。
晶シリコンプラグ層15と、チタンシリサイド層11お
よびp型多結晶シリコン配線層8aとを備える。層間絶
縁層9には開口部16が形成されている。開口部16の
底部には、転送用nチャネルMOSトランジスタ22b
のn+ ソース/ドレイン領域7と、駆動用nチャネルM
OSトランジスタ20aのゲート電極6とが露出してい
る。開口部16の内部にはこのn+ ソース/ドレイン領
域7とゲート電極6とに直接接続された多結晶シリコン
からなるプラグ層15が埋め込まれている。多結晶シリ
コンプラグ層15の内部には導電性を付与するためのリ
ン(P)や砒素(As)などのn型不純物が導入されて
いる。多結晶シリコンプラグ層15の表面にはチタンシ
リサイド層(中間導電層)11が形成されている。チタ
ンシリサイド層11の表面上には多結晶シリコンからな
る配線層8aが形成されている。配線層8aの内部には
p型の不純物が導入されている。
【0015】このように、配線層8aとソース/ドレイ
ン領域7およびゲート電極6とのダイレクトコンタクト
構造は、開口部16の内部に多結晶シリコンプラグ層1
5を埋設することにより配線層8aの平坦性を向上す
る。さらに、チタンシリサイド層11を配線層8aと多
結晶シリコンプラグ層15との間に介在させることによ
って、配線層8aと多結晶シリコンプラグ層15および
ソース/ドレイン領域7、ゲート電極6との間のオーミ
ックコンタクトを得ることができる。
ン領域7およびゲート電極6とのダイレクトコンタクト
構造は、開口部16の内部に多結晶シリコンプラグ層1
5を埋設することにより配線層8aの平坦性を向上す
る。さらに、チタンシリサイド層11を配線層8aと多
結晶シリコンプラグ層15との間に介在させることによ
って、配線層8aと多結晶シリコンプラグ層15および
ソース/ドレイン領域7、ゲート電極6との間のオーミ
ックコンタクトを得ることができる。
【0016】次に、図44に示すSRAMのメモリセル
の製造工程について説明する。図45ないし図52は、
図44に示された構造のSRAMのメモリセルの製造工
程断面図である。
の製造工程について説明する。図45ないし図52は、
図44に示された構造のSRAMのメモリセルの製造工
程断面図である。
【0017】図45を参照して、シリコン基板1の主表
面に、たとえばイオン注入法によりp型不純物を注入す
る。その後、熱処理を施して注入したp型不純物を基板
1の主表面から約2〜3μmの深さまで拡散させること
によりpウェル2を形成する。さらに、LOCOS(L
OCal Oxidation of Silicon
)法を用いて、pウェル2の表面上の所定領域に素子
分離のためのフィールド酸化膜4およびp+ アイソレー
ション層3を形成する。次に、たとえば熱酸化法を用い
てpウェル2の表面上に膜厚12nm〜15nmの酸化
膜5を形成する。酸化膜5はMOSトランジスタ20
a,22bのゲート酸化膜5を構成する。さらに、酸化
膜5の表面上に多結晶シリコン6aと、高融点金属シリ
サイド6bとから構成されるポリサイド膜6を堆積す
る。そして、フォトリソグラフィ法およびエッチング法
を用いてポリサイド膜を所定の形状にパターニングす
る。これによりMOSトランジスタ20a,22bのゲ
ート電極6,6を形成する。さらに、パターニングされ
たゲート電極6をマスクとして、イオン注入法を用いて
n型不純物イオンをドーズ量4×101 5 /cm2 でp
ウェル2の内部に注入する。さらに熱処理を施して4つ
のMOSトランジスタ20a,20b(図44に示さ
ず),22a(図44に示さず),22bのn+ ソース
・ドレイン領域7を形成する。以上の工程により、駆動
用nチャネルMOSトランジスタ20a,20b(図4
4に示さず)と転送用nチャネルMOSトランジスタ2
2a(図44に示さず),22bが形成される。その
後、シリコン基板1表面上の全面にたとえば常圧CVD
(Chemical Vapor Depositio
n)法を用いてBPSG(BoroPhosphoSi
licate Glass)膜を堆積する。そして、熱
処理を施してBPSGを軟化させることによってリフロ
ーさせて、BPSG膜の表面を平坦化する。この工程に
より、平坦化した表面を有する層間絶縁層9を形成す
る。さらに、フォトリソグラフィ法およびエッチング法
を用いて層間絶縁層9中にダイレクトコンタクトのため
の開口部16を形成する。
面に、たとえばイオン注入法によりp型不純物を注入す
る。その後、熱処理を施して注入したp型不純物を基板
1の主表面から約2〜3μmの深さまで拡散させること
によりpウェル2を形成する。さらに、LOCOS(L
OCal Oxidation of Silicon
)法を用いて、pウェル2の表面上の所定領域に素子
分離のためのフィールド酸化膜4およびp+ アイソレー
ション層3を形成する。次に、たとえば熱酸化法を用い
てpウェル2の表面上に膜厚12nm〜15nmの酸化
膜5を形成する。酸化膜5はMOSトランジスタ20
a,22bのゲート酸化膜5を構成する。さらに、酸化
膜5の表面上に多結晶シリコン6aと、高融点金属シリ
サイド6bとから構成されるポリサイド膜6を堆積す
る。そして、フォトリソグラフィ法およびエッチング法
を用いてポリサイド膜を所定の形状にパターニングす
る。これによりMOSトランジスタ20a,22bのゲ
ート電極6,6を形成する。さらに、パターニングされ
たゲート電極6をマスクとして、イオン注入法を用いて
n型不純物イオンをドーズ量4×101 5 /cm2 でp
ウェル2の内部に注入する。さらに熱処理を施して4つ
のMOSトランジスタ20a,20b(図44に示さ
ず),22a(図44に示さず),22bのn+ ソース
・ドレイン領域7を形成する。以上の工程により、駆動
用nチャネルMOSトランジスタ20a,20b(図4
4に示さず)と転送用nチャネルMOSトランジスタ2
2a(図44に示さず),22bが形成される。その
後、シリコン基板1表面上の全面にたとえば常圧CVD
(Chemical Vapor Depositio
n)法を用いてBPSG(BoroPhosphoSi
licate Glass)膜を堆積する。そして、熱
処理を施してBPSGを軟化させることによってリフロ
ーさせて、BPSG膜の表面を平坦化する。この工程に
より、平坦化した表面を有する層間絶縁層9を形成す
る。さらに、フォトリソグラフィ法およびエッチング法
を用いて層間絶縁層9中にダイレクトコンタクトのため
の開口部16を形成する。
【0018】次に、図46を参照して、層間絶縁層9の
表面上にLPCVD(Low Pressure Ch
emical Vapor Deposition)法
を用いて不純物がドープされていない多結晶シリコン層
15aを形成する。多結晶シリコン層15aは開口部1
6の内部を完全に充填し、かつ自身の表面が開口部16
の上部においてほぼ平坦になる程度に厚く堆積される。
表面上にLPCVD(Low Pressure Ch
emical Vapor Deposition)法
を用いて不純物がドープされていない多結晶シリコン層
15aを形成する。多結晶シリコン層15aは開口部1
6の内部を完全に充填し、かつ自身の表面が開口部16
の上部においてほぼ平坦になる程度に厚く堆積される。
【0019】さらに、図47を参照して、等方性エッチ
ングによるエッチバック法を用いて多結晶シリコン層1
5aをエッチングし、開口部16の内部にのみ残余させ
る。
ングによるエッチバック法を用いて多結晶シリコン層1
5aをエッチングし、開口部16の内部にのみ残余させ
る。
【0020】さらに、図48を参照して、開口部16の
上部にのみ開口部を有するレジストパターン17を層間
絶縁層9の表面上に形成する。そして、そのレジストパ
ターン17をマスクとして多結晶シリコンプラグ層15
の内部に導電性を付与するためのn型不純物18をイオ
ン注入する。
上部にのみ開口部を有するレジストパターン17を層間
絶縁層9の表面上に形成する。そして、そのレジストパ
ターン17をマスクとして多結晶シリコンプラグ層15
の内部に導電性を付与するためのn型不純物18をイオ
ン注入する。
【0021】さらに、図49を参照して、レジストパタ
ーン17を除去後、層間絶縁層9および多結晶シリコン
プラグ層15の表面の全面上にスパッタリング法を用い
てチタン層11aを堆積する。その後、RTA(Rap
id Thermal Annealing)法を用い
て、多結晶シリコンプラグ層15の表面上に位置してい
るチタン層のみをシリサイド化させる。
ーン17を除去後、層間絶縁層9および多結晶シリコン
プラグ層15の表面の全面上にスパッタリング法を用い
てチタン層11aを堆積する。その後、RTA(Rap
id Thermal Annealing)法を用い
て、多結晶シリコンプラグ層15の表面上に位置してい
るチタン層のみをシリサイド化させる。
【0022】さらに、図50を参照して、層間絶縁層9
表面上に形成された未反応のチタン層11aを除去す
る。これにより、多結晶シリコンプラグ層15の表面上
にチタンシリサイド層11が形成される。
表面上に形成された未反応のチタン層11aを除去す
る。これにより、多結晶シリコンプラグ層15の表面上
にチタンシリサイド層11が形成される。
【0023】さらに、図51を参照して、層間絶縁層9
およびチタンシリサイド層11の表面上に、LPCVD
法を用いて不純物が導入されていない多結晶シリコン層
8を膜厚100nm程度堆積する。さらに、多結晶シリ
コン層8の中にp型不純物イオン19をドーズ量8×1
01 5 /cm2 程度イオン注入し、熱処理を施してp型
不純物イオンを活性化する。
およびチタンシリサイド層11の表面上に、LPCVD
法を用いて不純物が導入されていない多結晶シリコン層
8を膜厚100nm程度堆積する。さらに、多結晶シリ
コン層8の中にp型不純物イオン19をドーズ量8×1
01 5 /cm2 程度イオン注入し、熱処理を施してp型
不純物イオンを活性化する。
【0024】その後、図52を参照して、フォトリソグ
ラフィ法およびエッチング法を用いてp型の多結晶シリ
コン層8をパターニングする。この工程によってpチャ
ネルMOS薄膜トランジスタ21a(図44に示さ
ず),21bのゲート電極8bと、配線層8aが形成さ
れる。さらに、層間絶縁層9,ゲート電極8bおよび配
線層8aの表面全面上に、たとえばLPCVD法を用い
てゲート酸化膜13を膜厚20nm程度堆積する。そし
て、開口部16の上部に位置するゲート酸化膜13の一
部を開口する。その後、ゲート酸化膜13およびそのゲ
ート酸化膜13の開口部の表面上の全面上にたとえばL
PCVD法を用いて膜厚10nm程度の薄い多結晶シリ
コン層を形成する。そして、この多結晶シリコン層のう
ち、負荷用pチャネルMOSトランジスタのチャネル領
域やp+ ソース/ドレイン領域となるばき領域上にレジ
ストパターンを形成する。その後、このレジストパター
ンをマスクとして、エッチングにより多結晶シリコン層
をパターニングする。そして、負荷用pチャネルMOS
薄膜トランジスタ21a,21bのチャネル領域となる
べき多結晶シリコン層の領域上にレジストを形成する。
そして、このレジストをマスクとして多結晶シリコン層
中にp型不純物イオンをドーズ量1×101 5 /cm2
程度でイオン注入する。これにより、負荷用pチャネル
MOS薄膜トランジスタ21bのp+ ソース/ドレイン
領域12a,12cが形成される。以上の工程により図
22に示すメモリセルが完成する。
ラフィ法およびエッチング法を用いてp型の多結晶シリ
コン層8をパターニングする。この工程によってpチャ
ネルMOS薄膜トランジスタ21a(図44に示さ
ず),21bのゲート電極8bと、配線層8aが形成さ
れる。さらに、層間絶縁層9,ゲート電極8bおよび配
線層8aの表面全面上に、たとえばLPCVD法を用い
てゲート酸化膜13を膜厚20nm程度堆積する。そし
て、開口部16の上部に位置するゲート酸化膜13の一
部を開口する。その後、ゲート酸化膜13およびそのゲ
ート酸化膜13の開口部の表面上の全面上にたとえばL
PCVD法を用いて膜厚10nm程度の薄い多結晶シリ
コン層を形成する。そして、この多結晶シリコン層のう
ち、負荷用pチャネルMOSトランジスタのチャネル領
域やp+ ソース/ドレイン領域となるばき領域上にレジ
ストパターンを形成する。その後、このレジストパター
ンをマスクとして、エッチングにより多結晶シリコン層
をパターニングする。そして、負荷用pチャネルMOS
薄膜トランジスタ21a,21bのチャネル領域となる
べき多結晶シリコン層の領域上にレジストを形成する。
そして、このレジストをマスクとして多結晶シリコン層
中にp型不純物イオンをドーズ量1×101 5 /cm2
程度でイオン注入する。これにより、負荷用pチャネル
MOS薄膜トランジスタ21bのp+ ソース/ドレイン
領域12a,12cが形成される。以上の工程により図
22に示すメモリセルが完成する。
【0025】特開平5−41378号公報においては、
他の例として、図53に示す断面構造のSRAMのメモ
リセルも提案されている。このメモリセルにおいては、
コンタクトホール16の内部にはp+ シリコンプラグ層
110が埋め込まれており、p+ シリコンプラグ層11
0の平坦な上部表面には同じp型の配線層8aが接続さ
れている。そして、たとえば高融点金属シリサイドなど
の中間導電層100がn+ ソース・ドレイン領域7とp
+ シリコンプラグ層110との間に形成されている。
他の例として、図53に示す断面構造のSRAMのメモ
リセルも提案されている。このメモリセルにおいては、
コンタクトホール16の内部にはp+ シリコンプラグ層
110が埋め込まれており、p+ シリコンプラグ層11
0の平坦な上部表面には同じp型の配線層8aが接続さ
れている。そして、たとえば高融点金属シリサイドなど
の中間導電層100がn+ ソース・ドレイン領域7とp
+ シリコンプラグ層110との間に形成されている。
【0026】上述した、特開平5−41378号公報に
おいて提案されたメモリセルの構造およびその製造方法
により、図39ないし図43に基づいて示された従来技
術の問題点は大幅に解消し、フォトリソグラフィ法を用
いた配線層のパターニング精度が向上するとともに、互
いに導電型の異なる層の間の良好なオーミックコンタク
トを実現することができた。
おいて提案されたメモリセルの構造およびその製造方法
により、図39ないし図43に基づいて示された従来技
術の問題点は大幅に解消し、フォトリソグラフィ法を用
いた配線層のパターニング精度が向上するとともに、互
いに導電型の異なる層の間の良好なオーミックコンタク
トを実現することができた。
【0027】
【発明が解決しようとする課題】しかしながら、特開平
5−41378号公報において提案されたメモリセルの
構造は、導電型の異なる配線層間のpn接合部での電圧
降下の減少を目的としているため、その接合部におい
て、主として高融点金属シリサイドからなる中間導電層
を形成する必要があり、その結果として、高融点金属シ
リサイド層を形成する工程を経なければならず、工程の
簡略化が課題となっていた。
5−41378号公報において提案されたメモリセルの
構造は、導電型の異なる配線層間のpn接合部での電圧
降下の減少を目的としているため、その接合部におい
て、主として高融点金属シリサイドからなる中間導電層
を形成する必要があり、その結果として、高融点金属シ
リサイド層を形成する工程を経なければならず、工程の
簡略化が課題となっていた。
【0028】この発明は、基本的には特開平5−413
78号公報において提案された、コンタクトホール内部
に平坦な表面を有するシリコンプラグ層を埋込み形成し
た配線構造を適用し、その作用効果を維持しつつ、さら
に製造工程の簡略化を図った配線構造およびその製造方
法を提供することを目的とする。
78号公報において提案された、コンタクトホール内部
に平坦な表面を有するシリコンプラグ層を埋込み形成し
た配線構造を適用し、その作用効果を維持しつつ、さら
に製造工程の簡略化を図った配線構造およびその製造方
法を提供することを目的とする。
【0029】
【課題を解決するための手段】請求項1に記載の本願発
明の半導体装置は、半導体層上に酸化膜を介在させて形
成された多結晶シリコン層と、半導体層表面および多結
晶シリコン層表面を覆うように形成された層間絶縁層と
を含む。この層間絶縁層には、多結晶シリコン層の端部
表面と、多結晶シリコン層の端部近傍の半導体層表面と
を露出するようにコンタクトホールが形成されている。
このコンタクトホールには、多結晶シリコン層の端部表
面と多結晶シリコン層の端部近傍の半導体層表面とに直
接接するように、シリコン層が埋込み形成されている。
さらに、上記多結晶シリコン層とシリコン層とは、同一
導電型を有している。
明の半導体装置は、半導体層上に酸化膜を介在させて形
成された多結晶シリコン層と、半導体層表面および多結
晶シリコン層表面を覆うように形成された層間絶縁層と
を含む。この層間絶縁層には、多結晶シリコン層の端部
表面と、多結晶シリコン層の端部近傍の半導体層表面と
を露出するようにコンタクトホールが形成されている。
このコンタクトホールには、多結晶シリコン層の端部表
面と多結晶シリコン層の端部近傍の半導体層表面とに直
接接するように、シリコン層が埋込み形成されている。
さらに、上記多結晶シリコン層とシリコン層とは、同一
導電型を有している。
【0030】また、請求項2に記載の本発明の半導体装
置は、半導体層の表面上に形成された層間絶縁層を有
し、その層間絶縁層には、半導体層表面のコンタクト部
を露出するようにコンタクトホールが形成されている。
このコンタクトホールの内部には、平坦な表面を有する
シリコンプラグ層が埋込み形成されている。層間絶縁層
上には、コンタクトホールにおいてシリコンプラグ層と
電気的に接続された第1多結晶シリコン層が形成され、
この第1多結晶シリコン層表面上には、酸化膜を介して
形成され、かつコンタクトホールの直上の領域近傍にお
いて酸化膜が開口することにより第1多結晶シリコン層
と電気的に接続された第2多結晶シリコン層が形成され
ている。さらに、第1多結晶シリコン層と第2多結晶シ
リコン層とはそれぞれ異なる導電型を有し、少なくとも
第1多結晶シリコン層と第2多結晶シリコン層とが接続
された領域の接続境界面に、pn接合での電圧降下を減
少させるための中間導電層を有している。
置は、半導体層の表面上に形成された層間絶縁層を有
し、その層間絶縁層には、半導体層表面のコンタクト部
を露出するようにコンタクトホールが形成されている。
このコンタクトホールの内部には、平坦な表面を有する
シリコンプラグ層が埋込み形成されている。層間絶縁層
上には、コンタクトホールにおいてシリコンプラグ層と
電気的に接続された第1多結晶シリコン層が形成され、
この第1多結晶シリコン層表面上には、酸化膜を介して
形成され、かつコンタクトホールの直上の領域近傍にお
いて酸化膜が開口することにより第1多結晶シリコン層
と電気的に接続された第2多結晶シリコン層が形成され
ている。さらに、第1多結晶シリコン層と第2多結晶シ
リコン層とはそれぞれ異なる導電型を有し、少なくとも
第1多結晶シリコン層と第2多結晶シリコン層とが接続
された領域の接続境界面に、pn接合での電圧降下を減
少させるための中間導電層を有している。
【0031】請求項3に記載の本発明の半導体装置の製
造方法は、半導体層表面上に、酸化膜を介在させて、一
導電型の不純物をドープした多結晶シリコン層を形成す
る工程と、この多結晶シリコン層を所定形状にパターニ
ングする工程と、パターニングされた多結晶シリコン層
表面および半導体層表面を覆うように、層間絶縁層を形
成する工程と、パターニングされた多結晶シリコン層の
端部表面とその多結晶シリコン層の端部近傍の半導体層
表面とを露出するように、層間絶縁層にコンタクトホー
ルを開口する工程と、コンタクトホールの内部に、多結
晶シリコン層の端部表面とその多結晶シリコン層の端部
近傍の半導体層表面とに直接接するように、多結晶シリ
コン層と同じ導電型の不純物をドープしたシリコン層を
埋込み形成する工程とを備えている。
造方法は、半導体層表面上に、酸化膜を介在させて、一
導電型の不純物をドープした多結晶シリコン層を形成す
る工程と、この多結晶シリコン層を所定形状にパターニ
ングする工程と、パターニングされた多結晶シリコン層
表面および半導体層表面を覆うように、層間絶縁層を形
成する工程と、パターニングされた多結晶シリコン層の
端部表面とその多結晶シリコン層の端部近傍の半導体層
表面とを露出するように、層間絶縁層にコンタクトホー
ルを開口する工程と、コンタクトホールの内部に、多結
晶シリコン層の端部表面とその多結晶シリコン層の端部
近傍の半導体層表面とに直接接するように、多結晶シリ
コン層と同じ導電型の不純物をドープしたシリコン層を
埋込み形成する工程とを備えている。
【0032】請求項4に記載の本発明の半導体装置の製
造方法は、半導体層表面上に、層間絶縁膜を形成する工
程と、層間絶縁層に、半導体層表面のコンタクト部を露
出するようにコンタクトホールを開口する工程と、コン
タクトホールの内部に、平坦な表面を有するシリコンプ
ラグ層を形成する工程と、層間絶縁膜表面およびシリコ
ンプラグ層の平坦な表面と直接接するように、第1導電
型の不純物をドープした第1多結晶シリコン層を形成す
る工程と、第1多結晶シリコン層表面上に酸化膜を形成
する工程と、酸化膜の、コンタクトホールの上方に位置
する領域部分のみを開口し、当該領域の第1多結晶シリ
コン層を露出させる工程と、酸化膜表面および露出され
た第1多結晶シリコン層表面に直接接するように、第2
導電型の不純物をドープした第2多結晶シリコン層を形
成する工程と、少なくとも第1多結晶シリコン層と第2
多結晶シリコン層とが接続された領域の接続境界面に、
pn接合での電圧降下を減少させるための中間導電層を
形成する工程と、を備えている。
造方法は、半導体層表面上に、層間絶縁膜を形成する工
程と、層間絶縁層に、半導体層表面のコンタクト部を露
出するようにコンタクトホールを開口する工程と、コン
タクトホールの内部に、平坦な表面を有するシリコンプ
ラグ層を形成する工程と、層間絶縁膜表面およびシリコ
ンプラグ層の平坦な表面と直接接するように、第1導電
型の不純物をドープした第1多結晶シリコン層を形成す
る工程と、第1多結晶シリコン層表面上に酸化膜を形成
する工程と、酸化膜の、コンタクトホールの上方に位置
する領域部分のみを開口し、当該領域の第1多結晶シリ
コン層を露出させる工程と、酸化膜表面および露出され
た第1多結晶シリコン層表面に直接接するように、第2
導電型の不純物をドープした第2多結晶シリコン層を形
成する工程と、少なくとも第1多結晶シリコン層と第2
多結晶シリコン層とが接続された領域の接続境界面に、
pn接合での電圧降下を減少させるための中間導電層を
形成する工程と、を備えている。
【0033】
【作用】請求項1に記載の配線構造を有する半導体装置
によれば、まず、特開平5−41378号公報に示され
た配線構造と同様に、シリコン層がコンタクトホールの
内部に埋込形成されるため、このシリコン層をコンタク
トホールの上部において平坦化することが可能となる。
したがって、層間絶縁膜層の表面上に配置される配線層
は、コンタクトホールの領域においても平坦なシリコン
層の表面上に形成されることになり、その結果配線層の
優れたパターニング精度が得られる。
によれば、まず、特開平5−41378号公報に示され
た配線構造と同様に、シリコン層がコンタクトホールの
内部に埋込形成されるため、このシリコン層をコンタク
トホールの上部において平坦化することが可能となる。
したがって、層間絶縁膜層の表面上に配置される配線層
は、コンタクトホールの領域においても平坦なシリコン
層の表面上に形成されることになり、その結果配線層の
優れたパターニング精度が得られる。
【0034】また、コンタクトホール内で接合される多
結晶シリコン層とシリコン層とが同一導電型を有してい
るため、その接合境界面にpn接合が存在しない。した
がって、その境界接合面に高融点金属層などからなる中
間導電層を設けずに直接接合しても、電圧降下が生じる
ことがない。よって、特開平5−41378号公報に示
された配線構造のように、多結晶シリコン層を高融点シ
リサイドとの2層構造にする必要がなく、高融点金属シ
リサイド層の形成工程を省くことができる。
結晶シリコン層とシリコン層とが同一導電型を有してい
るため、その接合境界面にpn接合が存在しない。した
がって、その境界接合面に高融点金属層などからなる中
間導電層を設けずに直接接合しても、電圧降下が生じる
ことがない。よって、特開平5−41378号公報に示
された配線構造のように、多結晶シリコン層を高融点シ
リサイドとの2層構造にする必要がなく、高融点金属シ
リサイド層の形成工程を省くことができる。
【0035】請求項2に記載の配線構造を有する半導体
装置によれば、それぞれ異なる導電型を有する第1多結
晶シリコン層と第2多結晶シリコン層との接合境界面に
中間導電層を設けているため、pn接合による電圧降下
を減少し、良好な接合が実現される。
装置によれば、それぞれ異なる導電型を有する第1多結
晶シリコン層と第2多結晶シリコン層との接合境界面に
中間導電層を設けているため、pn接合による電圧降下
を減少し、良好な接合が実現される。
【0036】請求項3に記載の製造方法により、請求項
1に記載された配線構造の半導体装置が、高融点金属シ
リサイド層などの形成を行なうことなく、効率よく形成
される。
1に記載された配線構造の半導体装置が、高融点金属シ
リサイド層などの形成を行なうことなく、効率よく形成
される。
【0037】また、請求項4に記載の製造方法により、
請求項2に記載された配線構造の形式が実現する。
請求項2に記載された配線構造の形式が実現する。
【0038】
【実施例】以下、この発明の実施例について、図面に基
づいて詳細に説明する。
づいて詳細に説明する。
【0039】図1は、この発明の第1の実施例における
SRAMのメモリセルの断面構造を示している。本実施
例のメモリセルの平面構造は、図39および図40に示
される従来のSRAMのメモリセルの平面構造とほぼ同
様である。また、図1は、従来のSRAMを示す図41
の断面位置と同じ位置の断面構造を示している。図1に
示されるメモリセルの断面構造は、図41に示される従
来のメモリセルの断面構造とダイレクトコンタクトの構
造のみが相違する。したがって、以下では主にこの発明
によるダイレクトコンタクト構造についてのみ説明し、
その他の部分の構造については、従来の技術の記載を参
照する。
SRAMのメモリセルの断面構造を示している。本実施
例のメモリセルの平面構造は、図39および図40に示
される従来のSRAMのメモリセルの平面構造とほぼ同
様である。また、図1は、従来のSRAMを示す図41
の断面位置と同じ位置の断面構造を示している。図1に
示されるメモリセルの断面構造は、図41に示される従
来のメモリセルの断面構造とダイレクトコンタクトの構
造のみが相違する。したがって、以下では主にこの発明
によるダイレクトコンタクト構造についてのみ説明し、
その他の部分の構造については、従来の技術の記載を参
照する。
【0040】ダイレクトコンタクト部10は、n型多結
晶シリコンからなるシリコンプラグ層15と、チタンシ
リサイド層11およびp型多結晶シリコンからなる配線
層8aとを備える。層間絶縁層9には開口部16が形成
されている。開口部16の底部には、転送用nチャネル
MOSトランジスタ22bのn+ ソース/ドレイン領域
7と、駆動用nチャネルMOSトランジスタ20aのゲ
ート電極106aとが露出している。ゲート電極106
aは、転送用nチャネルMOSトランジスタ22bのゲ
ート電極106bと同時に形成された、n型不純物が導
入された多結晶シリコン層からなっている。開口部16
の内部には、n+ ソース/ドレイン領域7とゲート電極
106aとに直接接続された多結晶シリコンからなるシ
リコンプラグ層15が埋込まれている。ゲート電極10
6aおよびシリコンプラグ層15の内部には、導電性を
付与するためのリン(P)や砒素(As)などのn型不
純物が導入されている。シリコンプラグ層15の表面に
はチタンシリサイド層11が形成されている。チタンシ
リサイド層11の表面上には、多結晶シリコンからなる
配線層8aが形成されている。配線層8aの内部にはp
型の不純物が導入されている。
晶シリコンからなるシリコンプラグ層15と、チタンシ
リサイド層11およびp型多結晶シリコンからなる配線
層8aとを備える。層間絶縁層9には開口部16が形成
されている。開口部16の底部には、転送用nチャネル
MOSトランジスタ22bのn+ ソース/ドレイン領域
7と、駆動用nチャネルMOSトランジスタ20aのゲ
ート電極106aとが露出している。ゲート電極106
aは、転送用nチャネルMOSトランジスタ22bのゲ
ート電極106bと同時に形成された、n型不純物が導
入された多結晶シリコン層からなっている。開口部16
の内部には、n+ ソース/ドレイン領域7とゲート電極
106aとに直接接続された多結晶シリコンからなるシ
リコンプラグ層15が埋込まれている。ゲート電極10
6aおよびシリコンプラグ層15の内部には、導電性を
付与するためのリン(P)や砒素(As)などのn型不
純物が導入されている。シリコンプラグ層15の表面に
はチタンシリサイド層11が形成されている。チタンシ
リサイド層11の表面上には、多結晶シリコンからなる
配線層8aが形成されている。配線層8aの内部にはp
型の不純物が導入されている。
【0041】このように、配線層8aとソース/ドレイ
ン領域7およびゲート電極106aとのダイレクトコン
タクト構造は、開口部16の内部にシリコンプラグ層1
5を埋込み形成することによって配線層8aの平坦性を
向上する。さらに、チタンシリサイド層11を配線層8
aとシリコンプラグ層15との間に介在させることによ
って、配線層8aとシリコンプラグ層15およびソース
/ドレイン領域7、ゲート電極106aとの間のオーミ
ックコンタクトを得ることができる。すなわち、チタン
シリサイド層11がp型の配線層8aとn型の多結晶シ
リコンプラグ層15との直接接続によってpn接合が形
成されることを防止する。チタンシリサイド層11の膜
厚は、13〜200nmの範囲が好ましい。チタンシリ
サイド層の膜厚が13nm以下の場合には、膜の一部に
ピンホールが生じるなど、プロセス上問題が生じる。
ン領域7およびゲート電極106aとのダイレクトコン
タクト構造は、開口部16の内部にシリコンプラグ層1
5を埋込み形成することによって配線層8aの平坦性を
向上する。さらに、チタンシリサイド層11を配線層8
aとシリコンプラグ層15との間に介在させることによ
って、配線層8aとシリコンプラグ層15およびソース
/ドレイン領域7、ゲート電極106aとの間のオーミ
ックコンタクトを得ることができる。すなわち、チタン
シリサイド層11がp型の配線層8aとn型の多結晶シ
リコンプラグ層15との直接接続によってpn接合が形
成されることを防止する。チタンシリサイド層11の膜
厚は、13〜200nmの範囲が好ましい。チタンシリ
サイド層の膜厚が13nm以下の場合には、膜の一部に
ピンホールが生じるなど、プロセス上問題が生じる。
【0042】コンタクトホール16内部におけるゲート
電極106aとシリコンプラグ層15との接合部につい
ては、ゲート電極106aとシリコンプラグ層15がい
ずれもn型の導電性を有するため、pn接合に起因する
電圧降下が生じない。したがって、その接合境界面にお
いて、高融点金属シリサイドなどからなる中間導電層を
形成する必要がなく、多結晶シリコン層同士を直接接合
させることができる。
電極106aとシリコンプラグ層15との接合部につい
ては、ゲート電極106aとシリコンプラグ層15がい
ずれもn型の導電性を有するため、pn接合に起因する
電圧降下が生じない。したがって、その接合境界面にお
いて、高融点金属シリサイドなどからなる中間導電層を
形成する必要がなく、多結晶シリコン層同士を直接接合
させることができる。
【0043】次に、図1に示されたSRAMのメモリセ
ルの製造工程について説明する。図2ないし図9は、図
1に示した構造を有するSRAMのメモリセルの製造工
程を順次示す断面図である。
ルの製造工程について説明する。図2ないし図9は、図
1に示した構造を有するSRAMのメモリセルの製造工
程を順次示す断面図である。
【0044】図2(a)を参照して、シリコン基板1の
主表面に、たとえばイオン注入法によりp型不純物を注
入する。その後、熱処理を施して注入したp型不純物を
基板1の主表面から約2〜3μmの深さまで拡散させる
ことによりpウェル2を形成する。さらに、LOCOS
法を用いて、pウェル2の表面上の所定領域に素子分離
のためのフィールド酸化膜4およびp+ アイソレーショ
ン層3を形成する。次に、たとえば熱酸化法を用いてp
ウェル2の表面上に膜厚12nm〜15nmの酸化膜5
を形成する。酸化膜5はMOSトランジスタ20a,2
2bのゲート酸化膜5を形成する。さらに、酸化膜5の
表面上にリンや砒素などのn型不純物を導入した多結晶
シリコン膜106を堆積し、図2(a)に示す断面構造
となる。
主表面に、たとえばイオン注入法によりp型不純物を注
入する。その後、熱処理を施して注入したp型不純物を
基板1の主表面から約2〜3μmの深さまで拡散させる
ことによりpウェル2を形成する。さらに、LOCOS
法を用いて、pウェル2の表面上の所定領域に素子分離
のためのフィールド酸化膜4およびp+ アイソレーショ
ン層3を形成する。次に、たとえば熱酸化法を用いてp
ウェル2の表面上に膜厚12nm〜15nmの酸化膜5
を形成する。酸化膜5はMOSトランジスタ20a,2
2bのゲート酸化膜5を形成する。さらに、酸化膜5の
表面上にリンや砒素などのn型不純物を導入した多結晶
シリコン膜106を堆積し、図2(a)に示す断面構造
となる。
【0045】その後、図2(b)を参照して、フォトリ
ソグラフィ法およびエッチング法を用いて多結晶シリコ
ン膜106を所定の形状にパターニングする。これによ
りMOSトランジスタ20a,22bのゲート電極10
6a,106bを形成する。さらに、パターニングされ
たゲート電極106a,106bをマスクとして、イオ
ン注入法を用いてn型不純物イオンをドーズ量4×10
15/cm2 でpウェル2の内部に注入する。さらに熱処
理を施して4つのMOSトランジスタ20a,20b
(図1には示さず),22a(図1には示さず),22
bのn+ ソース/ドレイン領域7を形成する。以上の工
程により、駆動用nチャネルMOSトランジスタ20
a,20bと転送用nチャネルMOSトランジスタ22
a,22bが形成される。その後、シリコン基板1表面
上の全面にたとえば常圧CVD法を用いてBPSG膜を
堆積する。そして、熱処理を施してBPSGを軟化させ
ることによってリフローさせて、BPSG膜の表面を平
坦化する。この工程により、平坦化した表面を有する層
間絶縁層9が形成され、図2(b)に示す断面構造とな
る。さらに、フォトリソグラフィ法およびエッチング法
を用いて層間絶縁層9中にダイレクトコンタクトのため
の開口部16を形成することにより、図2(c)に示す
断面構造となる。開口部16を形成するためのエッチン
グ法としては、たとえば反応性イオンエッチング法が用
いられる。
ソグラフィ法およびエッチング法を用いて多結晶シリコ
ン膜106を所定の形状にパターニングする。これによ
りMOSトランジスタ20a,22bのゲート電極10
6a,106bを形成する。さらに、パターニングされ
たゲート電極106a,106bをマスクとして、イオ
ン注入法を用いてn型不純物イオンをドーズ量4×10
15/cm2 でpウェル2の内部に注入する。さらに熱処
理を施して4つのMOSトランジスタ20a,20b
(図1には示さず),22a(図1には示さず),22
bのn+ ソース/ドレイン領域7を形成する。以上の工
程により、駆動用nチャネルMOSトランジスタ20
a,20bと転送用nチャネルMOSトランジスタ22
a,22bが形成される。その後、シリコン基板1表面
上の全面にたとえば常圧CVD法を用いてBPSG膜を
堆積する。そして、熱処理を施してBPSGを軟化させ
ることによってリフローさせて、BPSG膜の表面を平
坦化する。この工程により、平坦化した表面を有する層
間絶縁層9が形成され、図2(b)に示す断面構造とな
る。さらに、フォトリソグラフィ法およびエッチング法
を用いて層間絶縁層9中にダイレクトコンタクトのため
の開口部16を形成することにより、図2(c)に示す
断面構造となる。開口部16を形成するためのエッチン
グ法としては、たとえば反応性イオンエッチング法が用
いられる。
【0046】次に、図3を参照して、層間絶縁層9の表
面上にLPCVD法を用いて不純物がドープされていな
い多結晶シリコン層15aを形成する。多結晶シリコン
層15aは開口部16の内部を完全に充填し、かつそれ
自身の表面が開口部16の上部においてほぼ平坦になる
程度に厚く堆積される。多結晶シリコン層15aの膜厚
の基準としては、開口部16の最大径の半分以上の膜厚
が要求される。
面上にLPCVD法を用いて不純物がドープされていな
い多結晶シリコン層15aを形成する。多結晶シリコン
層15aは開口部16の内部を完全に充填し、かつそれ
自身の表面が開口部16の上部においてほぼ平坦になる
程度に厚く堆積される。多結晶シリコン層15aの膜厚
の基準としては、開口部16の最大径の半分以上の膜厚
が要求される。
【0047】さらに、図4を参照して、エッチバック法
を用いて多結晶シリコン層15aをエッチングし、開口
部16の内部にのみ残余させる。エッチングは等方性エ
ッチングを用いて行なわれる。等方性エッチングを用い
ると、層間絶縁層9の表面上の多結晶シリコン15aは
等方性に除去される。その結果、開口部16の内部にの
み多結晶シリコン15aが残余し、多結晶シリコンプラ
グ層15が形成される。
を用いて多結晶シリコン層15aをエッチングし、開口
部16の内部にのみ残余させる。エッチングは等方性エ
ッチングを用いて行なわれる。等方性エッチングを用い
ると、層間絶縁層9の表面上の多結晶シリコン15aは
等方性に除去される。その結果、開口部16の内部にの
み多結晶シリコン15aが残余し、多結晶シリコンプラ
グ層15が形成される。
【0048】さらに、図5を参照して、開口部16の上
部にのみ開口部を有するレジストパターン17を層間絶
縁層19の表面上に形成する。その後、そのレジストパ
ターン17をマスクとしてシリコンプラグ層15の内部
に導電性を付与するためのn型不純物18をイオン注入
する。この実施例においては、たとえばリンや砒素など
のn型の不純物が、ドーズ量1.5×1016/cm2 ,
注入エネルギー150keVでイオン注入される。その
後、レジストパターン17を除去して熱処理を施すこと
により、不純物を活性化する。
部にのみ開口部を有するレジストパターン17を層間絶
縁層19の表面上に形成する。その後、そのレジストパ
ターン17をマスクとしてシリコンプラグ層15の内部
に導電性を付与するためのn型不純物18をイオン注入
する。この実施例においては、たとえばリンや砒素など
のn型の不純物が、ドーズ量1.5×1016/cm2 ,
注入エネルギー150keVでイオン注入される。その
後、レジストパターン17を除去して熱処理を施すこと
により、不純物を活性化する。
【0049】さらに、図6を参照して、層間絶縁層9お
よび多結晶シリコンプラグ層15a表面全面上にスパッ
タリング法を用いてチタン層11aを堆積する。その
後、RTA法を用いて、シリコンプラグ層15の表面上
に位置しているチタン層のみをシリサイド化させる。
よび多結晶シリコンプラグ層15a表面全面上にスパッ
タリング法を用いてチタン層11aを堆積する。その
後、RTA法を用いて、シリコンプラグ層15の表面上
に位置しているチタン層のみをシリサイド化させる。
【0050】さらに、図7を参照して、層間絶縁層9表
面上に形成された未反応のチタン層11aを除去する。
これにより、シリコンプラグ層15の表面上にチタンシ
リサイド層11が形成される。さらに、図8を参照し
て、層間絶縁層9およびチタンシリサイド層11の表面
上に、LPCVD法を用いて、不純物が導入されていな
い多結晶シリコン層8を膜厚100nm程度堆積する。
さらに、多結晶シリコン層8の中にp型不純物イオン1
9を、ドーズ量8×1015/cm2 程度イオン注入し、
熱処理を施してp型不純物イオンを活性化する。
面上に形成された未反応のチタン層11aを除去する。
これにより、シリコンプラグ層15の表面上にチタンシ
リサイド層11が形成される。さらに、図8を参照し
て、層間絶縁層9およびチタンシリサイド層11の表面
上に、LPCVD法を用いて、不純物が導入されていな
い多結晶シリコン層8を膜厚100nm程度堆積する。
さらに、多結晶シリコン層8の中にp型不純物イオン1
9を、ドーズ量8×1015/cm2 程度イオン注入し、
熱処理を施してp型不純物イオンを活性化する。
【0051】その後、図9を参照して、フォトリソグラ
フィ法およびエッチング法を用いてp型の多結晶シリコ
ン層8をパターニングする。この工程によってpチャネ
ルMOSトランジスタ21a(図1には図示せず),2
1bのゲート電極8bと、配線層8aが形成される。さ
らに、層間絶縁層9、ゲート電極8および配線層8a表
面全面上に、たとえばLPCVD法を用いてゲート酸化
膜13を膜厚20nm程度堆積する。その後、開口部1
6の上部に位置するゲート酸化膜13の一部を開口す
る。その後、ゲート酸化膜13およびそのゲート酸化膜
13の開口部の表面全面上にたとえばLPCVD法を用
いて膜厚10nm程度の薄い多結晶シリコン層を形成す
る。その後、この多結晶シリコン層のうち。負荷用pチ
ャネルMOSトランジスタのチャネル領域やp+ ソース
/ドレイン領域となるべき領域上にレジストパターンを
形成する。その後、このレジストパターンをマスクとし
て、エッチングにより多結晶シリコン層をパターニング
する。次に、負荷用pチャネルMOS薄膜トランジスタ
21a,21bのチャネル領域となるべき多結晶シリコ
ン層の領域上にレジストを形成する。その後、このレジ
ストをマスクとして多結晶シリコン層中にp型不純物イ
オンを、ドーズ量1×1015/cm2 程度でイオン注入
する。これにより、負荷用pチャネルMOS薄膜トラン
ジスタ21bのp+ ソース/ドレイン領域12a,12
cが形成される。
フィ法およびエッチング法を用いてp型の多結晶シリコ
ン層8をパターニングする。この工程によってpチャネ
ルMOSトランジスタ21a(図1には図示せず),2
1bのゲート電極8bと、配線層8aが形成される。さ
らに、層間絶縁層9、ゲート電極8および配線層8a表
面全面上に、たとえばLPCVD法を用いてゲート酸化
膜13を膜厚20nm程度堆積する。その後、開口部1
6の上部に位置するゲート酸化膜13の一部を開口す
る。その後、ゲート酸化膜13およびそのゲート酸化膜
13の開口部の表面全面上にたとえばLPCVD法を用
いて膜厚10nm程度の薄い多結晶シリコン層を形成す
る。その後、この多結晶シリコン層のうち。負荷用pチ
ャネルMOSトランジスタのチャネル領域やp+ ソース
/ドレイン領域となるべき領域上にレジストパターンを
形成する。その後、このレジストパターンをマスクとし
て、エッチングにより多結晶シリコン層をパターニング
する。次に、負荷用pチャネルMOS薄膜トランジスタ
21a,21bのチャネル領域となるべき多結晶シリコ
ン層の領域上にレジストを形成する。その後、このレジ
ストをマスクとして多結晶シリコン層中にp型不純物イ
オンを、ドーズ量1×1015/cm2 程度でイオン注入
する。これにより、負荷用pチャネルMOS薄膜トラン
ジスタ21bのp+ ソース/ドレイン領域12a,12
cが形成される。
【0052】以上の工程により、図1に示すSRAMの
メモリセルの構造が完成する。次に、本発明の第2の実
施例におけるSRAMのメモリセルの構造を、図10に
基づいて説明する。
メモリセルの構造が完成する。次に、本発明の第2の実
施例におけるSRAMのメモリセルの構造を、図10に
基づいて説明する。
【0053】本実施例のメモリセルの構造は、図10を
参照して、ゲート電極206a,206b、シリコンプ
ラグ層110および配線層8aが、いずれもp型の導電
型を有している。すなわち、それらの層のいずれも、硼
素などのp型不純物を導入した多結晶シリコン層からな
っている。
参照して、ゲート電極206a,206b、シリコンプ
ラグ層110および配線層8aが、いずれもp型の導電
型を有している。すなわち、それらの層のいずれも、硼
素などのp型不純物を導入した多結晶シリコン層からな
っている。
【0054】この構造を知ることにより本実施例によれ
ば、ゲート電極206aとシリコンプラグ層110とが
pn接合を構成しないのみでなく、配線層8aのシリコ
ンプラグ層110と同じp型の導電型を有するため、上
記第1の実施例における中間導電層としてのチタンシリ
サイド層11を形成する必要がない。すなわち、シリコ
ンプラグ層110と配線層8aとが直接接合されてオー
ミックコンタクトを構成することが可能となる。したが
って、平坦化されたシリコンプラグ層表面上に高融点金
属シリサイド層などからなる中間導電層を形成する必要
がないため、高融点金属の形成およびそのシリサイド化
のための熱処理の工程が省略される。
ば、ゲート電極206aとシリコンプラグ層110とが
pn接合を構成しないのみでなく、配線層8aのシリコ
ンプラグ層110と同じp型の導電型を有するため、上
記第1の実施例における中間導電層としてのチタンシリ
サイド層11を形成する必要がない。すなわち、シリコ
ンプラグ層110と配線層8aとが直接接合されてオー
ミックコンタクトを構成することが可能となる。したが
って、平坦化されたシリコンプラグ層表面上に高融点金
属シリサイド層などからなる中間導電層を形成する必要
がないため、高融点金属の形成およびそのシリサイド化
のための熱処理の工程が省略される。
【0055】次に、図10に示すメモリセルの製造工程
について説明する。図11ないし図16は、上記第2の
実施例の構造を有するメモリセルの特徴的な製造工程を
順に示す断面構造図である。まず、図11に示す工程
は、第1の実施例の図2(c)に相当する工程を示して
いる。本実施例の製造工程においては、第1の実施例の
図2(b)(c)に示した工程においてn型の多結晶シ
リコン膜106を形成し、これをパターニングしてn型
のゲート電極106a,106bを形成した代わりに、
硼素などをドープしたp型の多結晶シリコン膜を形成
し、これをパターニングしてp型のゲート電極206
a,206bを形成する。
について説明する。図11ないし図16は、上記第2の
実施例の構造を有するメモリセルの特徴的な製造工程を
順に示す断面構造図である。まず、図11に示す工程
は、第1の実施例の図2(c)に相当する工程を示して
いる。本実施例の製造工程においては、第1の実施例の
図2(b)(c)に示した工程においてn型の多結晶シ
リコン膜106を形成し、これをパターニングしてn型
のゲート電極106a,106bを形成した代わりに、
硼素などをドープしたp型の多結晶シリコン膜を形成
し、これをパターニングしてp型のゲート電極206
a,206bを形成する。
【0056】図11に示す工程に引続いて、図12を参
照して、スパッタリング法を用いて、層間絶縁層9や開
口部16の側壁部分、および、開口部16の底部に露出
したソース/ドレイン領域7の表面上全面にチタン層1
00aを約50nmの膜厚に堆積する。その後、RTA
法を用いて、n+ ソース/ドレイン領域7の表面と接触
しているチタン層のみをシリサイド化させて、チタンシ
リサイド層100を形成する。
照して、スパッタリング法を用いて、層間絶縁層9や開
口部16の側壁部分、および、開口部16の底部に露出
したソース/ドレイン領域7の表面上全面にチタン層1
00aを約50nmの膜厚に堆積する。その後、RTA
法を用いて、n+ ソース/ドレイン領域7の表面と接触
しているチタン層のみをシリサイド化させて、チタンシ
リサイド層100を形成する。
【0057】さらに、図13を参照して、層間絶縁層9
の表面上や開口部16の側壁上に形成されている未反応
のチタン層100aを、硫酸と過酸化水素水との混合液
で除去する。これにより、n+ ソース/ドレイン領域7
の表面上にのみチタンシリサイド層100が形成され
る。形成されたチタンシリサイド層100の膜厚は約7
0nmである。
の表面上や開口部16の側壁上に形成されている未反応
のチタン層100aを、硫酸と過酸化水素水との混合液
で除去する。これにより、n+ ソース/ドレイン領域7
の表面上にのみチタンシリサイド層100が形成され
る。形成されたチタンシリサイド層100の膜厚は約7
0nmである。
【0058】さらに、たとえばLPCVD法によって、
図14に示すように、層間絶縁層9の表面上および開口
部16の内部にノンドープの多結晶シリコン層110a
を形成する。ノンドープの多結晶シリコン層110aは
開口部16の内部を完全に充填し、かつ自身の表面が開
口部16の上部においてほぼ平坦になる程度に厚く形成
される。たとえば、開口部16の直径が600nm程度
であるならば、その直径の半分以上である300nm以
上の膜厚で形成される。そうすることによって、開口部
16の内部はこの多結晶シリコン層110aによって完
全に充填される。しかしながら、この程度では多結晶シ
リコン層の表面が開口部16の上部において完全に平坦
には形成されない。したがって、好ましくは、開口部1
6の直径が600nm程度であれば、600nm程度の
膜厚で多結晶シリコン層110aを形成する。この場合
には、開口部16の上部において多結晶シリコン層11
0aの表面が平坦に形成される。
図14に示すように、層間絶縁層9の表面上および開口
部16の内部にノンドープの多結晶シリコン層110a
を形成する。ノンドープの多結晶シリコン層110aは
開口部16の内部を完全に充填し、かつ自身の表面が開
口部16の上部においてほぼ平坦になる程度に厚く形成
される。たとえば、開口部16の直径が600nm程度
であるならば、その直径の半分以上である300nm以
上の膜厚で形成される。そうすることによって、開口部
16の内部はこの多結晶シリコン層110aによって完
全に充填される。しかしながら、この程度では多結晶シ
リコン層の表面が開口部16の上部において完全に平坦
には形成されない。したがって、好ましくは、開口部1
6の直径が600nm程度であれば、600nm程度の
膜厚で多結晶シリコン層110aを形成する。この場合
には、開口部16の上部において多結晶シリコン層11
0aの表面が平坦に形成される。
【0059】さらに、図15を参照して、エッチバック
法を用いてノンドープの多結晶シリコン層110aをエ
ッチングし、開口部16の内部にのみ多結晶シリコン層
110aを残存させる。この工程により、ノンドープの
シリコンプラグ層110bが形成される。
法を用いてノンドープの多結晶シリコン層110aをエ
ッチングし、開口部16の内部にのみ多結晶シリコン層
110aを残存させる。この工程により、ノンドープの
シリコンプラグ層110bが形成される。
【0060】さらに、図16を参照して、開口部16の
上部にのみ開口部を有するレジストパターン17を層間
絶縁層9の表面上に形成する。そして、このレジストパ
ターン17をマスクとして、シリコンプラグ層110b
の内部にたとえば硼素(B+)などのp型不純物イオン
19を、たとえばドーズ量1.5×1016/cm2 、注
入エネルギ150KeVでイオン注入する。その後、レ
ジストパターンを除去し、たとえばRTA法によってp
型不純物、ノンドープのシリコンプラグ層110b内部
に注入された19を活性化させて、p型シリコンプラグ
層110を形成する。RTA法は、たとえばハロゲンラ
ンプを熱源とするランプアニール装置の内部において、
窒素(N2 )雰囲気中で温度1100°C、30秒間の
熱処理が施される。この後、第1の実施例の図8と図9
を用いて説明した工程と同様の工程が引続いて行なわれ
る。
上部にのみ開口部を有するレジストパターン17を層間
絶縁層9の表面上に形成する。そして、このレジストパ
ターン17をマスクとして、シリコンプラグ層110b
の内部にたとえば硼素(B+)などのp型不純物イオン
19を、たとえばドーズ量1.5×1016/cm2 、注
入エネルギ150KeVでイオン注入する。その後、レ
ジストパターンを除去し、たとえばRTA法によってp
型不純物、ノンドープのシリコンプラグ層110b内部
に注入された19を活性化させて、p型シリコンプラグ
層110を形成する。RTA法は、たとえばハロゲンラ
ンプを熱源とするランプアニール装置の内部において、
窒素(N2 )雰囲気中で温度1100°C、30秒間の
熱処理が施される。この後、第1の実施例の図8と図9
を用いて説明した工程と同様の工程が引続いて行なわれ
る。
【0061】次に、本発明の第3の実施例におけるSR
AMのメモリセルの構造について、図17に基づいて説
明する。
AMのメモリセルの構造について、図17に基づいて説
明する。
【0062】本実施例のメモリセルの構造は、駆動用M
OSトランジスタ20aおよび転送用MOSトランジス
タ22bのゲート電極6として、多結晶シリコン層6a
および高融点金属シリサイド層6bからなるいわゆるポ
リサイド構造を有し、シリコンプラグ層15としてn型
の導電性を有する多結晶シリコンからなる点で、図44
を用いて説明した特開平5−41378号公報において
提案された構造と一致している。本実施例が図44に示
された構造と異なる点は、配線層8aとしてn型の多結
晶シリコン層を用いているために、シリコンプラグ層1
5と配線層8aの導電型が同一となり、その接合界面に
高融点金属シリサイド層11を有していないこと、およ
び、負荷用pチャネルMOS薄膜トランジスタ21bの
p+ ソース/ドレイン領域12aと配線層8aとの接合
部において、その接合境界面に、たとえばチタンシリサ
イドなどからなる高融点金属シリサイド層113を設け
ていることである。
OSトランジスタ20aおよび転送用MOSトランジス
タ22bのゲート電極6として、多結晶シリコン層6a
および高融点金属シリサイド層6bからなるいわゆるポ
リサイド構造を有し、シリコンプラグ層15としてn型
の導電性を有する多結晶シリコンからなる点で、図44
を用いて説明した特開平5−41378号公報において
提案された構造と一致している。本実施例が図44に示
された構造と異なる点は、配線層8aとしてn型の多結
晶シリコン層を用いているために、シリコンプラグ層1
5と配線層8aの導電型が同一となり、その接合界面に
高融点金属シリサイド層11を有していないこと、およ
び、負荷用pチャネルMOS薄膜トランジスタ21bの
p+ ソース/ドレイン領域12aと配線層8aとの接合
部において、その接合境界面に、たとえばチタンシリサ
イドなどからなる高融点金属シリサイド層113を設け
ていることである。
【0063】本実施例の構造によれば、シリコンプラグ
層15と配線層8aとの間に中間導電層としての高融点
金属シリサイド層を設ける必要がなく、また、負荷用p
チャネルMOS薄膜トランジスタ21bのp+ ソース/
ドレイン領域12aと配線層8aとの接合部において部
分的に高融点金属シリサイド層113を形成するのみ
で、配線層8aとp+ ソース/ドレイン領域12aとの
間のpn接合に起因する電圧降下の発生を減少させるた
めの中間導電層として機能させることができる。
層15と配線層8aとの間に中間導電層としての高融点
金属シリサイド層を設ける必要がなく、また、負荷用p
チャネルMOS薄膜トランジスタ21bのp+ ソース/
ドレイン領域12aと配線層8aとの接合部において部
分的に高融点金属シリサイド層113を形成するのみ
で、配線層8aとp+ ソース/ドレイン領域12aとの
間のpn接合に起因する電圧降下の発生を減少させるた
めの中間導電層として機能させることができる。
【0064】以下、図17に示した本実施例のSRAM
のメモリセルの製造方法について、図18ないし図21
に基づいて説明する。
のメモリセルの製造方法について、図18ないし図21
に基づいて説明する。
【0065】本実施例の構造の製造方法において、図1
8が示す構造が形成されるまでの工程は、上記第1の実
施例の製造方法における図2(a)ないし(c)、図3
ないし図5に基づいて説明した工程とほぼ同様である。
図18には、図5に示した工程の後にレジストパターン
17を除去し、n型不純物を活性化した後の構造が示さ
れている。
8が示す構造が形成されるまでの工程は、上記第1の実
施例の製造方法における図2(a)ないし(c)、図3
ないし図5に基づいて説明した工程とほぼ同様である。
図18には、図5に示した工程の後にレジストパターン
17を除去し、n型不純物を活性化した後の構造が示さ
れている。
【0066】ただし、図18に示した本実施例の構造が
形成されるまでの工程は、上記第1の実施例とは次の点
で異なっている。すなわち、上記第1の実施例において
図2(a)で示したn型不純物を導入した多結晶シリコ
ン膜106を形成する代わりに、多結晶シリコン膜6a
と高融点金属シリサイド膜6bとから構成されるポリサ
イド膜(ゲート電極6)が形成される点である。このゲ
ート電極6は、次のように形成される。まず酸化膜5を
形成した後に、たとえばLPCVD法で多結晶シリコン
膜6aを、100〜200nm程度の厚さになるよう
に、酸化膜5表面上の全面に堆積する。多結晶シリコン
膜6aの導電型は、本実施例の場合代表的なn型の場合
を示しており、導電性の付与方法としては、LPCVD
法で堆積するときにリンを含んだホスフィン(PH3 )
ガスを原料ガスであるシラン(SiH4 )とともにLO
CVD炉に流入させることによって行なう。
形成されるまでの工程は、上記第1の実施例とは次の点
で異なっている。すなわち、上記第1の実施例において
図2(a)で示したn型不純物を導入した多結晶シリコ
ン膜106を形成する代わりに、多結晶シリコン膜6a
と高融点金属シリサイド膜6bとから構成されるポリサ
イド膜(ゲート電極6)が形成される点である。このゲ
ート電極6は、次のように形成される。まず酸化膜5を
形成した後に、たとえばLPCVD法で多結晶シリコン
膜6aを、100〜200nm程度の厚さになるよう
に、酸化膜5表面上の全面に堆積する。多結晶シリコン
膜6aの導電型は、本実施例の場合代表的なn型の場合
を示しており、導電性の付与方法としては、LPCVD
法で堆積するときにリンを含んだホスフィン(PH3 )
ガスを原料ガスであるシラン(SiH4 )とともにLO
CVD炉に流入させることによって行なう。
【0067】次に、たとえばスパッタリング法やCVD
法によって、高融点金属シリサイド膜6bを堆積する。
たとえば駆動用MOSトランジスタ20aや転送用MO
Sトランジスタ22bなどのように、基板上に形成され
るMOSトランジスタに使用されるゲート電極として、
ポリサイド構造を有する高融点金属シリサイド膜を利用
する場合には、熱処理に対する耐性、薬液(主としてフ
ッ酸)に対する耐性がチタンシリサイドよりも強いタン
グステンシリサイドを用いることが好ましい。その理由
は、通常ゲート電極が下層すなわち半導体基板表面の近
くに存在するため、上層に位置する部分よりも、熱処理
および薬液による処理を受ける機会が多いためである。
また、タングステンシリサイドは、チタンシリサイドの
形成方法としてはあまり一般的ではないスパッタリング
法やCVD法を用いて堆積することが可能である。この
タングステンシリサイドからなる高融点金属シリサイド
膜6bの膜厚としては、100〜200nm程度が好ま
しい。
法によって、高融点金属シリサイド膜6bを堆積する。
たとえば駆動用MOSトランジスタ20aや転送用MO
Sトランジスタ22bなどのように、基板上に形成され
るMOSトランジスタに使用されるゲート電極として、
ポリサイド構造を有する高融点金属シリサイド膜を利用
する場合には、熱処理に対する耐性、薬液(主としてフ
ッ酸)に対する耐性がチタンシリサイドよりも強いタン
グステンシリサイドを用いることが好ましい。その理由
は、通常ゲート電極が下層すなわち半導体基板表面の近
くに存在するため、上層に位置する部分よりも、熱処理
および薬液による処理を受ける機会が多いためである。
また、タングステンシリサイドは、チタンシリサイドの
形成方法としてはあまり一般的ではないスパッタリング
法やCVD法を用いて堆積することが可能である。この
タングステンシリサイドからなる高融点金属シリサイド
膜6bの膜厚としては、100〜200nm程度が好ま
しい。
【0068】次に、図18に示した構造の上表面全面
に、たとえばLPCVD法によって、膜厚が100nm
程度になるように多結晶シリコン膜を堆積する。その
後、注入エネルギ40〜60KeV,ドーズ量4×10
15〜6×1015/cm2 のイオン注入法によって多結晶
シリコン膜に砒素を注入し、それに熱処理を施すことに
よって活性化する。その後、フォトリソグラフィー法と
エッチング法によって、多結晶シリコン膜を所望形状に
パターニングして、配線層8aとゲート電極8bを形成
し、図19に示す断面構造が完成する。
に、たとえばLPCVD法によって、膜厚が100nm
程度になるように多結晶シリコン膜を堆積する。その
後、注入エネルギ40〜60KeV,ドーズ量4×10
15〜6×1015/cm2 のイオン注入法によって多結晶
シリコン膜に砒素を注入し、それに熱処理を施すことに
よって活性化する。その後、フォトリソグラフィー法と
エッチング法によって、多結晶シリコン膜を所望形状に
パターニングして、配線層8aとゲート電極8bを形成
し、図19に示す断面構造が完成する。
【0069】次に、図19に示した構造の表面上全面
に、たとえばLPCVD法を用いて、ゲート酸化膜13
を、膜厚が20〜30nm程度になるように堆積する。
その後、開口部16の上部に位置するゲート酸化膜13
の一部を開口する。この開口の方法としては、まずフォ
トリソグラフィー法によって開口する部分に穴が開いた
レジストパターンを形成し、その後フッ酸溶液によって
レジストパターンに形成された穴の領域に露出したゲー
ト酸化膜13をウェットエッチングにより除去し、その
後さらにレジストパターンを除去する。その結果、図2
0に示す断面構造が完成する。
に、たとえばLPCVD法を用いて、ゲート酸化膜13
を、膜厚が20〜30nm程度になるように堆積する。
その後、開口部16の上部に位置するゲート酸化膜13
の一部を開口する。この開口の方法としては、まずフォ
トリソグラフィー法によって開口する部分に穴が開いた
レジストパターンを形成し、その後フッ酸溶液によって
レジストパターンに形成された穴の領域に露出したゲー
ト酸化膜13をウェットエッチングにより除去し、その
後さらにレジストパターンを除去する。その結果、図2
0に示す断面構造が完成する。
【0070】次に、図20に示す断面構造の表面上全面
に、スパッタリング法を用いてチタン層を堆積する。そ
の後、RTA法を用いて、堆積されたチタン層のうち、
配線層8aとゲート酸化膜13の開口部を通して接触し
ている部分のみをシリサイド化し、チタンシリサイドか
らなる高融点金属シリサイド層113を形成し、図21
に示す断面構造が完成する。
に、スパッタリング法を用いてチタン層を堆積する。そ
の後、RTA法を用いて、堆積されたチタン層のうち、
配線層8aとゲート酸化膜13の開口部を通して接触し
ている部分のみをシリサイド化し、チタンシリサイドか
らなる高融点金属シリサイド層113を形成し、図21
に示す断面構造が完成する。
【0071】次に、図21に示す構造の表面上全面に、
たとえばLPCVD法を用いて、膜厚10〜40nm程
度の薄い多結晶シリコン層12を、不純物をドープする
ことなく堆積する。その後、負荷用pチャネルMOS薄
膜トランジスタ14のチャネル領域やp+ ソース/ドレ
イン領域となるべき場所にレジストパターンを形成し、
そのレジストパターンをマスクとして、エッチング法に
よって、レジストパターンに覆われていない部分の多結
晶シリコン層12をエッチングし、その後レジストパタ
ーンを除去する。その結果、負荷用pチャネルMOS薄
膜トランジスタのチャネル領域やp+ ソース/ドレイン
領域となるべき薄い多結晶シリコン層12が残存する。
その後、今度は負荷用pチャネルMOS薄膜トランジス
タのチャネル領域上だけにレジストパターンを形成し、
そのレジストパターンをマスクとして、たとえばイオン
注入法でBF2 + を、注入エネルギ10〜20KeV,
ドーズ量5×1014〜5×1015/cm2 で注入する。
その後、イオン注入用のマスクとして用いたレジストパ
ターンを除去し、負荷用pチャネルMOS薄膜トランジ
スタの14のp+ ソース/ドレイン領域12a,12c
とチャネル領域12bが形成され、図17に示した本実
施例のSRAMの断面構造が完成する。
たとえばLPCVD法を用いて、膜厚10〜40nm程
度の薄い多結晶シリコン層12を、不純物をドープする
ことなく堆積する。その後、負荷用pチャネルMOS薄
膜トランジスタ14のチャネル領域やp+ ソース/ドレ
イン領域となるべき場所にレジストパターンを形成し、
そのレジストパターンをマスクとして、エッチング法に
よって、レジストパターンに覆われていない部分の多結
晶シリコン層12をエッチングし、その後レジストパタ
ーンを除去する。その結果、負荷用pチャネルMOS薄
膜トランジスタのチャネル領域やp+ ソース/ドレイン
領域となるべき薄い多結晶シリコン層12が残存する。
その後、今度は負荷用pチャネルMOS薄膜トランジス
タのチャネル領域上だけにレジストパターンを形成し、
そのレジストパターンをマスクとして、たとえばイオン
注入法でBF2 + を、注入エネルギ10〜20KeV,
ドーズ量5×1014〜5×1015/cm2 で注入する。
その後、イオン注入用のマスクとして用いたレジストパ
ターンを除去し、負荷用pチャネルMOS薄膜トランジ
スタの14のp+ ソース/ドレイン領域12a,12c
とチャネル領域12bが形成され、図17に示した本実
施例のSRAMの断面構造が完成する。
【0072】次に、本発明の第4の実施例におけるSR
AMのメモリセルの構造について、図22に基づいて説
明する。
AMのメモリセルの構造について、図22に基づいて説
明する。
【0073】本実施例の構造は、ゲート電極6およびシ
リコンプラグ層15の構造については上記第3の実施例
と同様であり、シリコンプラグ層15の平坦な表面にお
いて高融点金属シリサイド層11が形成されていない点
においても、上記第3の実施例と一致する。本実施例の
構造が上記第3の実施例と異なるのは、負荷用MOSト
ランジスタ21a(図22には示さず),21bのゲー
ト電極として、高融点金属シリサイド層108a,10
8bおよびn型多結晶シリコン層208a,208bの
2層からなるポリサイド構造を有している点である。こ
のポリサイド構造を有することにより、高融点金属シリ
サイド層108aが中間導電層として機能し、負荷用p
チャネルMOS薄膜トランジスタ21bのp+ ソース/
ドレイン領域12aと配線層8aとの接合部におけるp
+ ソース/ドレイン領域12aと配線層8aとのオーミ
ックコンタクトが実現される。
リコンプラグ層15の構造については上記第3の実施例
と同様であり、シリコンプラグ層15の平坦な表面にお
いて高融点金属シリサイド層11が形成されていない点
においても、上記第3の実施例と一致する。本実施例の
構造が上記第3の実施例と異なるのは、負荷用MOSト
ランジスタ21a(図22には示さず),21bのゲー
ト電極として、高融点金属シリサイド層108a,10
8bおよびn型多結晶シリコン層208a,208bの
2層からなるポリサイド構造を有している点である。こ
のポリサイド構造を有することにより、高融点金属シリ
サイド層108aが中間導電層として機能し、負荷用p
チャネルMOS薄膜トランジスタ21bのp+ ソース/
ドレイン領域12aと配線層8aとの接合部におけるp
+ ソース/ドレイン領域12aと配線層8aとのオーミ
ックコンタクトが実現される。
【0074】次に、図22に示した本実施例のSRAM
のメモリセルの製造方法について図23および図24に
基づいて説明する。本実施例のSRAMのメモリセルの
製造方法において、層間絶縁層9の開口部16にシリコ
ンプラグ15を形成するまでの工程、すなわち上記第1
の実施例の製造工程における図18に示した構造を形成
するまでの工程は、上記第1の実施例の場合と同様であ
る。
のメモリセルの製造方法について図23および図24に
基づいて説明する。本実施例のSRAMのメモリセルの
製造方法において、層間絶縁層9の開口部16にシリコ
ンプラグ15を形成するまでの工程、すなわち上記第1
の実施例の製造工程における図18に示した構造を形成
するまでの工程は、上記第1の実施例の場合と同様であ
る。
【0075】本実施例の製造工程においては、図18に
示した構造が形成された後、たとえばLPCVD法によ
って、リンをドープした多結晶シリコン膜からなるn型
多結晶シリコン層208を、膜厚50〜100nm程度
になるように堆積し、その後、スパッタリング法または
CVD法によって、タングステンシリサイド層108
を、膜厚が50〜100nm程度になるように堆積し、
2層構造のポリサイド膜を形成する。その後、フォトリ
ソグラフィー法とエッチング法を用いてポリサイド膜を
所定形状にパターニングし、n型多結晶シリコン層20
8aと高融点金属シリサイド108aとから構成された
ポリサイド膜の配線層8aと、同じくn型多結晶シリコ
ン層208bと高融点金属シリサイド層108bとから
構成されるポリサイド膜のゲート電極8bが形成され、
図23に示す断面構造となる。
示した構造が形成された後、たとえばLPCVD法によ
って、リンをドープした多結晶シリコン膜からなるn型
多結晶シリコン層208を、膜厚50〜100nm程度
になるように堆積し、その後、スパッタリング法または
CVD法によって、タングステンシリサイド層108
を、膜厚が50〜100nm程度になるように堆積し、
2層構造のポリサイド膜を形成する。その後、フォトリ
ソグラフィー法とエッチング法を用いてポリサイド膜を
所定形状にパターニングし、n型多結晶シリコン層20
8aと高融点金属シリサイド108aとから構成された
ポリサイド膜の配線層8aと、同じくn型多結晶シリコ
ン層208bと高融点金属シリサイド層108bとから
構成されるポリサイド膜のゲート電極8bが形成され、
図23に示す断面構造となる。
【0076】次に、配線層8a、ゲート電極8bおよび
層間絶縁層9の表面上全面に、たとえばLPCVD法を
用いて、膜厚20〜30nm程度のゲート酸化膜13を
形成し、その後、そのゲート酸化膜13の一部であっ
て、開口部16の上方に位置する部分を開口し、図24
に示す断面構造となる。
層間絶縁層9の表面上全面に、たとえばLPCVD法を
用いて、膜厚20〜30nm程度のゲート酸化膜13を
形成し、その後、そのゲート酸化膜13の一部であっ
て、開口部16の上方に位置する部分を開口し、図24
に示す断面構造となる。
【0077】次に、ゲート酸化膜13の表面およびゲー
ト酸化膜13に形成された開口部の内表面全面に、たと
えばLPCVD法を用いて、膜厚10〜40nm程度
の、不純物をドープしない薄い多結晶シリコン層12を
堆積する。その後、図17を用いて説明した上記第1の
実施例の製造工程と同様の工程を経て、図22に示す断
面構造が完成する。
ト酸化膜13に形成された開口部の内表面全面に、たと
えばLPCVD法を用いて、膜厚10〜40nm程度
の、不純物をドープしない薄い多結晶シリコン層12を
堆積する。その後、図17を用いて説明した上記第1の
実施例の製造工程と同様の工程を経て、図22に示す断
面構造が完成する。
【0078】次に、本発明の第5の実施例におけるSR
AMのメモリセルの構造について、図25に基づいて説
明する。
AMのメモリセルの構造について、図25に基づいて説
明する。
【0079】本実施例が上記第3および第4の実施例と
異なるのは、負荷用pチャネルMOS薄膜トランジスタ
21bのp+ ソース/ドレイン領域12aと配線層8a
との接合部において、配線層8a表面近傍に高濃度n
+ + 層300が形成されている点である。この高濃度n
+ + 層300の作用について以下に説明する。通常の濃
度のn型不純物層とp型不純物層とが接合すると、その
接合部にpn接合が生じる。pn接合に電流が流された
場合、順方向バイアスの場合には約0.8Vの電圧降下
が、また逆方向バイアスの場合は約10Vの電圧降下が
生じる。したがって、配線層8aとp+ ソース/ドレイ
ン領域12aとがそれらの接合部において直接接続され
たような場合には、上記のような電圧降下が生じ、負荷
用pチャネルMOSトランジスタ14への電流供給能力
が低下し、負荷用pチャネルMOSトランジスタが本来
の性能を発揮することができなくなる。それに対し、本
実施例における高濃度n+ + 層300のように非常に高
い濃度のn型不純物層と、同様に高い濃度のp型不純物
層のp+ ソース/ドレイン領域12aとが接合される
と、両者の接合部にp+ + n+ + 接合が形成される。両
者の濃度が1020/cm 3 以上の高濃度であれば、その
pn接合に電圧が印加されると、トンネル電流という量
子力学的な機構による電流が流れる。このトンネル電流
は大きな電圧降下を生じさせない。したがって、負荷用
MOSトランジスタ14(21b)への電流供給能力を
向上させ、負荷用MOSトランジスタ14(21b)に
本来の性能を発揮させることができる。。
異なるのは、負荷用pチャネルMOS薄膜トランジスタ
21bのp+ ソース/ドレイン領域12aと配線層8a
との接合部において、配線層8a表面近傍に高濃度n
+ + 層300が形成されている点である。この高濃度n
+ + 層300の作用について以下に説明する。通常の濃
度のn型不純物層とp型不純物層とが接合すると、その
接合部にpn接合が生じる。pn接合に電流が流された
場合、順方向バイアスの場合には約0.8Vの電圧降下
が、また逆方向バイアスの場合は約10Vの電圧降下が
生じる。したがって、配線層8aとp+ ソース/ドレイ
ン領域12aとがそれらの接合部において直接接続され
たような場合には、上記のような電圧降下が生じ、負荷
用pチャネルMOSトランジスタ14への電流供給能力
が低下し、負荷用pチャネルMOSトランジスタが本来
の性能を発揮することができなくなる。それに対し、本
実施例における高濃度n+ + 層300のように非常に高
い濃度のn型不純物層と、同様に高い濃度のp型不純物
層のp+ ソース/ドレイン領域12aとが接合される
と、両者の接合部にp+ + n+ + 接合が形成される。両
者の濃度が1020/cm 3 以上の高濃度であれば、その
pn接合に電圧が印加されると、トンネル電流という量
子力学的な機構による電流が流れる。このトンネル電流
は大きな電圧降下を生じさせない。したがって、負荷用
MOSトランジスタ14(21b)への電流供給能力を
向上させ、負荷用MOSトランジスタ14(21b)に
本来の性能を発揮させることができる。。
【0080】次に、図25に示した断面構造を有する本
実施例のSRAMの製造方法について説明する。本実施
例のSRAMの製造方法は、図20に示した断面構造を
形成するまでの工程は、上記第3の実施例における製造
工程とほぼ同様である。上記第3の実施例の製造工程と
異なるのは、ゲート酸化膜13を開口するためのレジス
トパターン17a(図26参照)を除去することなく、
そのレジストパターン17aをイオン注入用のマスクと
して用いる点である。そのイオン注入は、たとえばイオ
ン注入法により、拡散係数がリン小さい砒素18aを、
注入エネルギ20KeV程度、ドーズ量2×1015〜5
×1015/cm2 程度で、ゲート酸化膜13が開口して
配線層8aが露出している場所に注入し、高濃度n+ +
層300を形成する。注入エネルギを比較的低く設定す
る理由は、露出している配線層8aの表面付近に注入す
るためである。すなわち、後の工程において負荷用pチ
ャネルMOS薄膜トランジスタ14のp+ ソース/ドレ
イン領域12aが接続され、その接合部でp+ + n+ +
接続を形成してトンネル電流が流れるようにするためで
ある。この注入エネルギが比較的大きいと、砒素は配線
層8aの下方まで注入されて、p+ ソース/ドレイン領
域12aと露出した配線層8aとの接合部で、p+ + n
+ + 接合が形成されなくなるためである。また、ドーズ
量としては、露出した配線層8aの表面付近という薄い
領域内での濃度が1020/cm3 以上の高濃度になるよ
うにするための量が設定されている。また、拡散係数の
小さい砒素を注入する理由は、後工程における熱処理
(たとえば負荷用pチャネルMOS薄膜トランジスタ1
4のチャネル領域12bやp+ ソース/ドレイン領域1
2a,12bとなる薄い多結晶シリコン層12をLPC
V法で堆積するときの熱や、その後の熱処理)によって
不純物が大きく移動して、露出した配線層8aの表面付
近の不純物濃度が、実質的に1020/cm3 以下になる
ことがないようにするためである。
実施例のSRAMの製造方法について説明する。本実施
例のSRAMの製造方法は、図20に示した断面構造を
形成するまでの工程は、上記第3の実施例における製造
工程とほぼ同様である。上記第3の実施例の製造工程と
異なるのは、ゲート酸化膜13を開口するためのレジス
トパターン17a(図26参照)を除去することなく、
そのレジストパターン17aをイオン注入用のマスクと
して用いる点である。そのイオン注入は、たとえばイオ
ン注入法により、拡散係数がリン小さい砒素18aを、
注入エネルギ20KeV程度、ドーズ量2×1015〜5
×1015/cm2 程度で、ゲート酸化膜13が開口して
配線層8aが露出している場所に注入し、高濃度n+ +
層300を形成する。注入エネルギを比較的低く設定す
る理由は、露出している配線層8aの表面付近に注入す
るためである。すなわち、後の工程において負荷用pチ
ャネルMOS薄膜トランジスタ14のp+ ソース/ドレ
イン領域12aが接続され、その接合部でp+ + n+ +
接続を形成してトンネル電流が流れるようにするためで
ある。この注入エネルギが比較的大きいと、砒素は配線
層8aの下方まで注入されて、p+ ソース/ドレイン領
域12aと露出した配線層8aとの接合部で、p+ + n
+ + 接合が形成されなくなるためである。また、ドーズ
量としては、露出した配線層8aの表面付近という薄い
領域内での濃度が1020/cm3 以上の高濃度になるよ
うにするための量が設定されている。また、拡散係数の
小さい砒素を注入する理由は、後工程における熱処理
(たとえば負荷用pチャネルMOS薄膜トランジスタ1
4のチャネル領域12bやp+ ソース/ドレイン領域1
2a,12bとなる薄い多結晶シリコン層12をLPC
V法で堆積するときの熱や、その後の熱処理)によって
不純物が大きく移動して、露出した配線層8aの表面付
近の不純物濃度が、実質的に1020/cm3 以下になる
ことがないようにするためである。
【0081】次に、ゲート酸化膜13の表面、およびゲ
ート酸化膜13の開口部の内表面上全面にたとえばLP
CVD法によって薄い多結晶シリコン層12が堆積さ
れ、その後、図17を用いて説明した第3の実施例と同
様の工程を経て、図25に示す断面構造が発生する。
ート酸化膜13の開口部の内表面上全面にたとえばLP
CVD法によって薄い多結晶シリコン層12が堆積さ
れ、その後、図17を用いて説明した第3の実施例と同
様の工程を経て、図25に示す断面構造が発生する。
【0082】次に、本発明の第6の実施例におけるSR
AMのメモリセルの構造について、図27に基づいて説
明する。本実施例の構造は、ゲート電極6がポリサイド
構造を有し、配線層8aがn型の導電性を有しているた
めにp+ ソース/ドレイン領域12aとの接合部におい
て高融点金属シリサイド層113が形成されている点
で、上記第3の実施例と同様である。本実施例が上記第
3の実施例と異なるのは、シリコンプラグ層110が硼
素などを導入したp型の導電性を有しているために、配
線層8aとシリコンプラグ層110との接合境界面およ
びn+ ソース/ドレイン領域7とシリコンプラグ層11
0との接合境界面におけるpn接合に起因する電圧降下
を減少させるために、高融点金属シリサイド層11およ
び100が形成されている点である。本実施例の構造に
おいても、ゲート電極6とシリコンプラグ層110との
間の接合、配線層8aとシリコンプラグ層110との間
の接合、n+ ソース/ドレイン領域7とシリコンプラグ
層110との接合およびp+ソース/ドレイン領域12
aと配線層8aとの接合のいずれにおいても、中間導電
層が形成され、pn接合に起因する電圧降下を減少し、
良好なオーミックコンタクトが実現される。
AMのメモリセルの構造について、図27に基づいて説
明する。本実施例の構造は、ゲート電極6がポリサイド
構造を有し、配線層8aがn型の導電性を有しているた
めにp+ ソース/ドレイン領域12aとの接合部におい
て高融点金属シリサイド層113が形成されている点
で、上記第3の実施例と同様である。本実施例が上記第
3の実施例と異なるのは、シリコンプラグ層110が硼
素などを導入したp型の導電性を有しているために、配
線層8aとシリコンプラグ層110との接合境界面およ
びn+ ソース/ドレイン領域7とシリコンプラグ層11
0との接合境界面におけるpn接合に起因する電圧降下
を減少させるために、高融点金属シリサイド層11およ
び100が形成されている点である。本実施例の構造に
おいても、ゲート電極6とシリコンプラグ層110との
間の接合、配線層8aとシリコンプラグ層110との間
の接合、n+ ソース/ドレイン領域7とシリコンプラグ
層110との接合およびp+ソース/ドレイン領域12
aと配線層8aとの接合のいずれにおいても、中間導電
層が形成され、pn接合に起因する電圧降下を減少し、
良好なオーミックコンタクトが実現される。
【0083】次に、図27に示す断面構造を有する本実
施例のSRAMの製造方法について、図28ないし図3
2に基づいて説明する。本実施例の製造方法において、
図28に示した断面構造を形成するまでの製造工程は、
ゲート電極6が上記第3の実施例と同様にポリサイド構
造を有していることを除いて、上記第2の実施例の図1
6に示した断面構造を形成するまでの工程と同様の製造
工程によって形成される。
施例のSRAMの製造方法について、図28ないし図3
2に基づいて説明する。本実施例の製造方法において、
図28に示した断面構造を形成するまでの製造工程は、
ゲート電極6が上記第3の実施例と同様にポリサイド構
造を有していることを除いて、上記第2の実施例の図1
6に示した断面構造を形成するまでの工程と同様の製造
工程によって形成される。
【0084】その後、層間絶縁層9およびp型シリコン
プラグ層110の表面上全面にチタン層をスパッタリン
グ法で堆積する。その後、RTA法を用いて、p型シリ
コンプラグ層110と直接接触しているチタン層のみを
シリサイド化して、チタンシリサイドからなる高融点金
属シリサイド層11を形成する。その後層間絶縁層9上
の未反応のチタン層を除去することにより、図29に示
す断面構造が完成する。
プラグ層110の表面上全面にチタン層をスパッタリン
グ法で堆積する。その後、RTA法を用いて、p型シリ
コンプラグ層110と直接接触しているチタン層のみを
シリサイド化して、チタンシリサイドからなる高融点金
属シリサイド層11を形成する。その後層間絶縁層9上
の未反応のチタン層を除去することにより、図29に示
す断面構造が完成する。
【0085】その後、層間絶縁層9および高融点金属シ
リサイド層11の表面上全面に、たとえばLPCVD法
によって膜厚100nm程度の多結晶シリコン膜を堆積
し、その後さらに、図19の断面構造を形成する上記第
3の実施例の製造工程と同様の工程を経ることにより、
配線層8aおよびゲート電極8bを形成し、図30に示
す断面構造となる。
リサイド層11の表面上全面に、たとえばLPCVD法
によって膜厚100nm程度の多結晶シリコン膜を堆積
し、その後さらに、図19の断面構造を形成する上記第
3の実施例の製造工程と同様の工程を経ることにより、
配線層8aおよびゲート電極8bを形成し、図30に示
す断面構造となる。
【0086】その後、図20に基づいて説明した上記第
3の実施例の製造工程と同様の工程を経て、図31に示
す断面構造が形成され、さらに図21を用いて説明した
上記第3の実施例の製造工程と同様の工程を経て、図3
2に示す断面構造が形成される。その後さらに、図17
を用いて説明した上記第3の実施例における製造工程と
同様の工程を経て、図27に示す断面構造が完成する。
3の実施例の製造工程と同様の工程を経て、図31に示
す断面構造が形成され、さらに図21を用いて説明した
上記第3の実施例の製造工程と同様の工程を経て、図3
2に示す断面構造が形成される。その後さらに、図17
を用いて説明した上記第3の実施例における製造工程と
同様の工程を経て、図27に示す断面構造が完成する。
【0087】次に、本発明の第7の実施例のSRAMの
メモリセルの構造について、図33に基づいて説明す
る。
メモリセルの構造について、図33に基づいて説明す
る。
【0088】本実施例が上記第6の実施例の構造と異な
るのは、第6の実施例を示す図27の高融点金シリサイ
ド層113の替わりに、配線層8aや負荷用pチャネル
MOSトランジスタ21bのゲート電極8bが、図22
を用いて説明した第4の実施例と同様にポリサイド構造
を有することによって、p+ ソース/ドレイン領域12
aと配線層8aとの接合部におけるオーミックコンタク
トを実現している点である。その他については、上述し
た第6の実施例と同様である。
るのは、第6の実施例を示す図27の高融点金シリサイ
ド層113の替わりに、配線層8aや負荷用pチャネル
MOSトランジスタ21bのゲート電極8bが、図22
を用いて説明した第4の実施例と同様にポリサイド構造
を有することによって、p+ ソース/ドレイン領域12
aと配線層8aとの接合部におけるオーミックコンタク
トを実現している点である。その他については、上述し
た第6の実施例と同様である。
【0089】次に、図33に示した本実施例のSRAM
の製造方法について、図34および図35に基づいて説
明する。
の製造方法について、図34および図35に基づいて説
明する。
【0090】本実施例のSRAMの製造方法において
は、シリコンプラグ層110表面上に高融点金属シリサ
イド層11を形成する工程までは、図29を用いて説明
した上記第6の実施例における製造工程と同様である。
本実施例においては、図29に示した構造が形成された
後、層間絶縁層9および高融点金属シリサイド層11の
表面上全面に、たとえばLPCVD法によってリンをド
ープした多結晶シリコン膜であるn型多結晶シリコン層
208を、膜厚が500〜100nm程度になるように
堆積した後、図23を用いて説明した上記第4の実施例
の製造工程と同様の工程を経て、図34に示す断面構造
が形成される。
は、シリコンプラグ層110表面上に高融点金属シリサ
イド層11を形成する工程までは、図29を用いて説明
した上記第6の実施例における製造工程と同様である。
本実施例においては、図29に示した構造が形成された
後、層間絶縁層9および高融点金属シリサイド層11の
表面上全面に、たとえばLPCVD法によってリンをド
ープした多結晶シリコン膜であるn型多結晶シリコン層
208を、膜厚が500〜100nm程度になるように
堆積した後、図23を用いて説明した上記第4の実施例
の製造工程と同様の工程を経て、図34に示す断面構造
が形成される。
【0091】次に、図20を用いて説明した上記第3の
実施例の製造工程と同様の工程を経て、図35に示す断
面構造が形成される。その後さらに、図22を用いて説
明した上記第3の実施例の製造工程と同様の工程を経
て、図33に示す断面構造が完成する。
実施例の製造工程と同様の工程を経て、図35に示す断
面構造が形成される。その後さらに、図22を用いて説
明した上記第3の実施例の製造工程と同様の工程を経
て、図33に示す断面構造が完成する。
【0092】次に、本発明の第8の実施例におけるSR
AMのメモリセルの構造について、図36に基づいて説
明する。
AMのメモリセルの構造について、図36に基づいて説
明する。
【0093】本実施例の構造においては、ゲート電極が
ポリサイド構造を有しており、シリコンプラグ層110
はp型の導電性を有している。また、配線層8a,8b
はn型の導電性を有している。したがって、配線層8a
とシリコンプラグ層110との接合部および配線層8a
とp+ ソース/ドレイン領域12aとの接合部におい
て、それぞれpn接合が生じるが、そのpn接合に起因
する電圧降下を減少させるため、中間導電層として、接
合部10近傍において配線層8aの厚さ方向全域にわた
って、不純物濃度1020/cm3 以上の高濃度n+ + 層
400を設けている点である。この高濃度n+ + 層40
0により、pn接合が生じる配線層8aとシリコンプラ
グ層110との間および配線層8aとp+ ソース/ドレ
イン領域12aとの間の接合境界部において中間導電層
として機能する。高濃度n+ + 層400の中間導電層と
しての具体的な作用については、図25を用いて説明し
た上記第5の実施例における高濃度n+ + 層300の作
用と同様である。
ポリサイド構造を有しており、シリコンプラグ層110
はp型の導電性を有している。また、配線層8a,8b
はn型の導電性を有している。したがって、配線層8a
とシリコンプラグ層110との接合部および配線層8a
とp+ ソース/ドレイン領域12aとの接合部におい
て、それぞれpn接合が生じるが、そのpn接合に起因
する電圧降下を減少させるため、中間導電層として、接
合部10近傍において配線層8aの厚さ方向全域にわた
って、不純物濃度1020/cm3 以上の高濃度n+ + 層
400を設けている点である。この高濃度n+ + 層40
0により、pn接合が生じる配線層8aとシリコンプラ
グ層110との間および配線層8aとp+ ソース/ドレ
イン領域12aとの間の接合境界部において中間導電層
として機能する。高濃度n+ + 層400の中間導電層と
しての具体的な作用については、図25を用いて説明し
た上記第5の実施例における高濃度n+ + 層300の作
用と同様である。
【0094】次に、図36に示した本実施例のSRAM
の製造方法について、図37および図38を参照して説
明する。本実施例の製造方法においては、シリコンプラ
グ層110を形成するまでの工程は、図28を用いて説
明した上記第6の実施例の製造工程と同様である。
の製造方法について、図37および図38を参照して説
明する。本実施例の製造方法においては、シリコンプラ
グ層110を形成するまでの工程は、図28を用いて説
明した上記第6の実施例の製造工程と同様である。
【0095】その後、層間絶縁層9およびp型シリコン
プラグ層110の表面上全面に多結晶シリコン膜を形成
し、図19を用いて説明した上記第3の実施例の製造工
程と同様の工程を経て、配線層8aおよびゲート電極8
bが形成され、図37に示す断面構造が形成される。
プラグ層110の表面上全面に多結晶シリコン膜を形成
し、図19を用いて説明した上記第3の実施例の製造工
程と同様の工程を経て、配線層8aおよびゲート電極8
bが形成され、図37に示す断面構造が形成される。
【0096】図38に示すように、図26において説明
した上記第5の実施例の工程とほぼ同様にして、高濃度
n+ + 層400が形成される。ただし、本実施例におい
ては、図26において示した上記第5の実施例の場合と
は次の点で異なった処理を施している。すなわち、上記
第3の実施例においては砒素18aを比較的低い注入エ
ネルギと高い注入量で、1回のイオン注入のみを行なっ
ていたのに対し、本実施例においては、さらに砒素18
bを、注入エネルギ130〜150KeV,ドーズ量2
×1015〜5×1015/cm2 程度で注入している。こ
のように、本実施例においては2回目のイオン注入を、
1回目よりも高い注入エネルギで注入するのは、配線層
8aの中でも配線層8aとp型シリコンプラグ層110
との接合境界面に近い場所に砒素を注入し、その部分で
高濃度n+ + 層を作り、接合境界面においてp+ + n
+ + 接合を作って、トンネル電流が流れるようにするた
めである。また、2回目の砒素18bを注入するときの
注入エネルギは、配線層8aの膜厚100nmに適する
ように設定した値である。このような2回のイオン注入
により、本実施例における高濃度n+ + 層400は、図
26を用いて説明した上記第5の実施例における高濃度
n+ + 層300と、2回目の砒素18bの注入によって
形成された、配線層8a中のp型シリコンプラグ層11
0との接合境界面近くに形成された高濃度n+ + 層とが
重ね合わせられたものと考えることができる。
した上記第5の実施例の工程とほぼ同様にして、高濃度
n+ + 層400が形成される。ただし、本実施例におい
ては、図26において示した上記第5の実施例の場合と
は次の点で異なった処理を施している。すなわち、上記
第3の実施例においては砒素18aを比較的低い注入エ
ネルギと高い注入量で、1回のイオン注入のみを行なっ
ていたのに対し、本実施例においては、さらに砒素18
bを、注入エネルギ130〜150KeV,ドーズ量2
×1015〜5×1015/cm2 程度で注入している。こ
のように、本実施例においては2回目のイオン注入を、
1回目よりも高い注入エネルギで注入するのは、配線層
8aの中でも配線層8aとp型シリコンプラグ層110
との接合境界面に近い場所に砒素を注入し、その部分で
高濃度n+ + 層を作り、接合境界面においてp+ + n
+ + 接合を作って、トンネル電流が流れるようにするた
めである。また、2回目の砒素18bを注入するときの
注入エネルギは、配線層8aの膜厚100nmに適する
ように設定した値である。このような2回のイオン注入
により、本実施例における高濃度n+ + 層400は、図
26を用いて説明した上記第5の実施例における高濃度
n+ + 層300と、2回目の砒素18bの注入によって
形成された、配線層8a中のp型シリコンプラグ層11
0との接合境界面近くに形成された高濃度n+ + 層とが
重ね合わせられたものと考えることができる。
【0097】次に、図25を用いて説明した上記第5の
実施例と同様の工程を経て、図36に示された断面構造
が完成する。
実施例と同様の工程を経て、図36に示された断面構造
が完成する。
【0098】
【発明の効果】以上説明したように、請求項1に記載の
配線構造を有する本発明の半導体装置によれば、多層積
層配線のコンタクト部分の優れたパターニング精度が得
られるとともに、コンタクトホール内で接合される多結
晶シリコン層とシリコン層とが同一導電型を有している
ため、その境界接合面に高融点金属シリサイドなどから
なる中間導電層を設けずに直接接合しても、pn接合に
起因する電圧降下が生じることがない。よって、多結晶
シリコン層を高融点金属シリサイド層などとの2層構造
にする必要がなく、高融点金属シリサイド層の形成工程
を省くことができ、生産性の向上を図ることができる。
配線構造を有する本発明の半導体装置によれば、多層積
層配線のコンタクト部分の優れたパターニング精度が得
られるとともに、コンタクトホール内で接合される多結
晶シリコン層とシリコン層とが同一導電型を有している
ため、その境界接合面に高融点金属シリサイドなどから
なる中間導電層を設けずに直接接合しても、pn接合に
起因する電圧降下が生じることがない。よって、多結晶
シリコン層を高融点金属シリサイド層などとの2層構造
にする必要がなく、高融点金属シリサイド層の形成工程
を省くことができ、生産性の向上を図ることができる。
【0099】また、請求項2に記載の配線構造を有する
本発明の半導体装置によれば、それぞれ異なる導電型を
有する第1多結晶シリコン層と第2多結晶シリコン層と
の接合境界面に中間導電層を設けているため、pn接合
による電圧降下が減少し、良好な接合電圧降下が実現さ
れる。したがって、pn接合による電圧降下を問題とす
ることなく、互いに導電型の異なる多結晶シリコンの配
線層間の接続構造を用いることができる。
本発明の半導体装置によれば、それぞれ異なる導電型を
有する第1多結晶シリコン層と第2多結晶シリコン層と
の接合境界面に中間導電層を設けているため、pn接合
による電圧降下が減少し、良好な接合電圧降下が実現さ
れる。したがって、pn接合による電圧降下を問題とす
ることなく、互いに導電型の異なる多結晶シリコンの配
線層間の接続構造を用いることができる。
【図1】本発明の第1の実施例におけるSRAMのメモ
リセルの構造を示す断面図である。
リセルの構造を示す断面図である。
【図2】(a)ないし(c)は、図1に示した構造のメ
モリセルの製造方法の第1ないし第3工程を順次示す断
面図である。
モリセルの製造方法の第1ないし第3工程を順次示す断
面図である。
【図3】図1に示したメモリセルの製造方法の第4工程
を示す断面図である。
を示す断面図である。
【図4】図1に示したメモリセルの製造方法の第5工程
を示す断面図である。
を示す断面図である。
【図5】図1に示したメモリセルの製造方法の第6工程
を示す断面図である。
を示す断面図である。
【図6】図1に示したメモリセルの製造方法の第7工程
を示す断面図である。
を示す断面図である。
【図7】図1に示したメモリセルの製造方法の第8工程
を示す断面図である。
を示す断面図である。
【図8】図1に示したメモリセルの製造方法の第9工程
を示す断面図である。
を示す断面図である。
【図9】図1に示したメモリセルの製造方法の第10工
程を示す断面図である。
程を示す断面図である。
【図10】本発明の第2の実施例におけるSRAMのメ
モリセルの構造を示す断面図である。
モリセルの構造を示す断面図である。
【図11】図10に示された構造のメモリセルの製造方
法の第1工程を示す断面図である。
法の第1工程を示す断面図である。
【図12】図10に示された構造のメモリセルの製造方
法の第2工程を示す断面図である。
法の第2工程を示す断面図である。
【図13】図10に示された構造のメモリセルの製造方
法の第3工程を示す断面図である。
法の第3工程を示す断面図である。
【図14】図10に示された構造のメモリセルの製造方
法の第4工程を示す断面図である。
法の第4工程を示す断面図である。
【図15】図10に示された構造のメモリセルの製造方
法の第5工程を示す断面図である。
法の第5工程を示す断面図である。
【図16】図10に示された構造のメモリセルの製造方
法の第6工程を示す断面図である。
法の第6工程を示す断面図である。
【図17】本発明の第3の実施例におけるSRAMのメ
モリセルの構造を示す断面図である。
モリセルの構造を示す断面図である。
【図18】図17に示された構造のメモリセルの製造方
法の第1工程を示す断面図である。
法の第1工程を示す断面図である。
【図19】図17に示された構造のメモリセルの製造方
法の第2工程を示す断面図である。
法の第2工程を示す断面図である。
【図20】図17に示された構造のメモリセルの製造方
法の第3工程を示す断面図である。
法の第3工程を示す断面図である。
【図21】図17に示された構造のメモリセルの製造方
法の第4工程を示す断面図である。
法の第4工程を示す断面図である。
【図22】本発明の第4の実施例におけるSRAMのメ
モリセルの構造を示す断面図である。
モリセルの構造を示す断面図である。
【図23】図22に示された構造のメモリセルの製造方
法の第1工程を示す断面図である。
法の第1工程を示す断面図である。
【図24】図22に示された構造のメモリセルの製造方
法の第2工程を示す断面図である。
法の第2工程を示す断面図である。
【図25】本発明の第5の実施例におけるSRAMのメ
モリセルの構造を示す断面図である。
モリセルの構造を示す断面図である。
【図26】図25に示された構造のメモリセルの製造方
法における1つの工程を示す断面図である。
法における1つの工程を示す断面図である。
【図27】本発明の第6の実施例におけるSRAMのメ
モリセルの構造を示す断面図である。
モリセルの構造を示す断面図である。
【図28】図27に示された構造のメモリセルの製造方
法の第1工程を示す断面図である。
法の第1工程を示す断面図である。
【図29】図27に示された構造のメモリセルの製造方
法の第2工程を示す断面図である。
法の第2工程を示す断面図である。
【図30】図27に示された構造のメモリセルの製造方
法の第3工程を示す断面図である。
法の第3工程を示す断面図である。
【図31】図27に示された構造のメモリセルの製造方
法の第4工程を示す断面図である。
法の第4工程を示す断面図である。
【図32】図27に示された構造のメモリセルの製造方
法の第5工程を示す断面図である。
法の第5工程を示す断面図である。
【図33】本発明の第7の実施例におけるSRAMのメ
モリセルの構造を示す断面図である。
モリセルの構造を示す断面図である。
【図34】図33に示された構造のメモリセルの製造方
法の第1工程を示す断面図である。
法の第1工程を示す断面図である。
【図35】図33に示された構造のメモリセルの製造方
法の第2工程を示す断面図である。
法の第2工程を示す断面図である。
【図36】本発明の第8の実施例におけるSRAMのメ
モリセルの構造を示す断面図である。
モリセルの構造を示す断面図である。
【図37】図36に示された構造のメモリセルの製造方
法の第1工程を示す断面図である。
法の第1工程を示す断面図である。
【図38】図36に示された構造のメモリセルの製造方
法の第2工程を示す断面図である。
法の第2工程を示す断面図である。
【図39】従来のSRAMのメモリセルの下層部分の平
面構造を示す図である。
面構造を示す図である。
【図40】従来のSRAMのメモリセルの上層部分の平
面構造を示す図である。
面構造を示す図である。
【図41】図39および図40中のX−X線断面を示す
図である。
図である。
【図42】SRAMのメモリセルの等価回路図である。
【図43】図41に示すメモリセルの1つの製造工程を
示す断面図である。
示す断面図である。
【図44】特開平5−41378号公報において提案さ
れたSRAMのメモリセルの構造の一例を示す断面図で
ある。
れたSRAMのメモリセルの構造の一例を示す断面図で
ある。
【図45】図44に示された構造のメモリセルの製造方
法の第1工程を示す断面図である。
法の第1工程を示す断面図である。
【図46】図44に示された構造のメモリセルの製造方
法の第2工程を示す断面図である。
法の第2工程を示す断面図である。
【図47】図44に示された構造のメモリセルの製造方
法の第3工程を示す断面図である。
法の第3工程を示す断面図である。
【図48】図44に示された構造のメモリセルの製造方
法の第4工程を示す断面図である。
法の第4工程を示す断面図である。
【図49】図44に示された構造のメモリセルの製造方
法の第5工程を示す断面図である。
法の第5工程を示す断面図である。
【図50】図44に示された構造のメモリセルの製造方
法の第6工程を示す断面図である。
法の第6工程を示す断面図である。
【図51】図44に示された構造のメモリセルの製造方
法の第7工程を示す断面図である。
法の第7工程を示す断面図である。
【図52】図22に示された構造のメモリセルの製造方
法の第8工程を示す断面図である。
法の第8工程を示す断面図である。
【図53】特開平5−41378号公報において提案さ
れたSRAMのメモリセルの、他の構造例を示す断面図
である。
れたSRAMのメモリセルの、他の構造例を示す断面図
である。
1 シリコン基板 7 n+ ソース/ドレイン領域 8a 配線層 9 層間絶縁層 10 ダイレクトコンタクト 11 チタンシリサイド層(高融点金属シリサイド層) 15,110 シリコンプラグ層 16 開口部(コンタクトホール) 20a,20b 駆動用nチャネルMOSトランジスタ 21a,21b 負荷用pチャネルMOS薄膜トランジ
スタ 22a,22b 転送用nチャネルMOSトランジスタ 106a ゲート電極 206a p型多結晶シリコン層 108a,113 高融点金属シリサイド層 208a n型多結晶シリコン層 300,400 高濃度n+ + 層
スタ 22a,22b 転送用nチャネルMOSトランジスタ 106a ゲート電極 206a p型多結晶シリコン層 108a,113 高融点金属シリサイド層 208a n型多結晶シリコン層 300,400 高濃度n+ + 層
【手続補正書】
【提出日】平成6年4月11日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】請求項4
【補正方法】変更
【補正内容】
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0010
【補正方法】変更
【補正内容】
【0010】ところが、上記のSRAMのメモリセルに
用いられた配線層8aのように、高低差の大きいダイレ
クトコンタクト構造を形成する場合には配線層のパター
ニングが困難になるという問題が生じた。図43は、図
40に示す配線層8aを形成するための製造工程を示す
断面図である。層間絶縁層9中に開口部16が形成され
た後、全面に多結晶シリコン層8がたとえばCVD(C
hemical Vapor Deposition)
法により堆積される。次に、この多結晶シリコン層8の
表面上にレジストを塗布する。そして、フォトリソグラ
フィ法を用いて、レジストを所定のパターン形状に露光
現像し、レジストマスクを形成する。その後、レジスト
マスクを用いて多結晶シリコン層8をエッチングして配
線層8aおよび薄膜トランジスタ14(負荷用pチャネ
ル薄膜トランジスタ21b)のゲート電極8bを形成す
る。
用いられた配線層8aのように、高低差の大きいダイレ
クトコンタクト構造を形成する場合には配線層のパター
ニングが困難になるという問題が生じた。図43は、図
40に示す配線層8aを形成するための製造工程を示す
断面図である。層間絶縁層9中に開口部16が形成され
た後、全面に多結晶シリコン層8がたとえばCVD(C
hemical Vapor Deposition)
法により堆積される。次に、この多結晶シリコン層8の
表面上にレジストを塗布する。そして、フォトリソグラ
フィ法を用いて、レジストを所定のパターン形状に露光
現像し、レジストマスクを形成する。その後、レジスト
マスクを用いて多結晶シリコン層8をエッチングして配
線層8aおよび薄膜トランジスタ14(負荷用pチャネ
ル薄膜トランジスタ21b)のゲート電極8bを形成す
る。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0017
【補正方法】変更
【補正内容】
【0017】図45を参照して、シリコン基板1の主表
面に、たとえばイオン注入法によりp型不純物を注入す
る。その後、熱処理を施して注入したp型不純物を基板
1の主表面から約2〜3μmの深さまで拡散させること
によりpウェル2を形成する。さらに、LOCOS(L
OCal Oxidation of Silicon
)法を用いて、pウェル2の表面上の所定領域に素子
分離のためのフィールド酸化膜4およびp+ アイソレー
ション層3を形成する。次に、たとえば熱酸化法を用い
てpウェル2の表面上に膜厚12nm〜15nmの酸化
膜5を形成する。酸化膜5はMOSトランジスタ20
a,22bのゲート酸化膜5を構成する。さらに、酸化
膜5の表面上に多結晶シリコン6aと、高融点金属シリ
サイド6bとから構成されるポリサイド膜6を堆積す
る。そして、フォトリソグラフィ法およびエッチング法
を用いてポリサイド膜を所定の形状にパターニングす
る。これによりMOSトランジスタ20a,22bのゲ
ート電極6,6を形成する。さらに、パターニングされ
たゲート電極6をマスクとして、イオン注入法を用いて
n型不純物イオンをドーズ量4×101 5 /cm2 でp
ウェル2の内部に注入する。さらに熱処理を施して4つ
のMOSトランジスタ20a,20b(図44に示さ
ず),22a(図44に示さず),22bのn+ ソース
・ドレイン領域7を形成する。以上の工程により、駆動
用nチャネルMOSトランジスタ20a,20b(図4
4に示さず)と転送用nチャネルMOSトランジスタ2
2a(図44に示さず),22bが形成される。その
後、シリコン基板1表面上の全面にたとえば常圧CVD
法を用いてBPSG(BoroPhosphoSili
cateGlass)膜を堆積する。そして、熱処理を
施してBPSGを軟化させることによってリフローさせ
て、BPSG膜の表面を平坦化する。この工程により、
平坦化した表面を有する層間絶縁層9を形成する。さら
に、フォトリソグラフィ法およびエッチング法を用いて
層間絶縁層9中にダイレクトコンタクトのための開口部
16を形成する。
面に、たとえばイオン注入法によりp型不純物を注入す
る。その後、熱処理を施して注入したp型不純物を基板
1の主表面から約2〜3μmの深さまで拡散させること
によりpウェル2を形成する。さらに、LOCOS(L
OCal Oxidation of Silicon
)法を用いて、pウェル2の表面上の所定領域に素子
分離のためのフィールド酸化膜4およびp+ アイソレー
ション層3を形成する。次に、たとえば熱酸化法を用い
てpウェル2の表面上に膜厚12nm〜15nmの酸化
膜5を形成する。酸化膜5はMOSトランジスタ20
a,22bのゲート酸化膜5を構成する。さらに、酸化
膜5の表面上に多結晶シリコン6aと、高融点金属シリ
サイド6bとから構成されるポリサイド膜6を堆積す
る。そして、フォトリソグラフィ法およびエッチング法
を用いてポリサイド膜を所定の形状にパターニングす
る。これによりMOSトランジスタ20a,22bのゲ
ート電極6,6を形成する。さらに、パターニングされ
たゲート電極6をマスクとして、イオン注入法を用いて
n型不純物イオンをドーズ量4×101 5 /cm2 でp
ウェル2の内部に注入する。さらに熱処理を施して4つ
のMOSトランジスタ20a,20b(図44に示さ
ず),22a(図44に示さず),22bのn+ ソース
・ドレイン領域7を形成する。以上の工程により、駆動
用nチャネルMOSトランジスタ20a,20b(図4
4に示さず)と転送用nチャネルMOSトランジスタ2
2a(図44に示さず),22bが形成される。その
後、シリコン基板1表面上の全面にたとえば常圧CVD
法を用いてBPSG(BoroPhosphoSili
cateGlass)膜を堆積する。そして、熱処理を
施してBPSGを軟化させることによってリフローさせ
て、BPSG膜の表面を平坦化する。この工程により、
平坦化した表面を有する層間絶縁層9を形成する。さら
に、フォトリソグラフィ法およびエッチング法を用いて
層間絶縁層9中にダイレクトコンタクトのための開口部
16を形成する。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0024
【補正方法】変更
【補正内容】
【0024】その後、図52を参照して、フォトリソグ
ラフィ法およびエッチング法を用いてp型の多結晶シリ
コン層8をパターニングする。この工程によってpチャ
ネルMOS薄膜トランジスタ21a(図44に示さ
ず),21bのゲート電極8bと、配線層8aが形成さ
れる。さらに、層間絶縁層9,ゲート電極8bおよび配
線層8aの表面全面上に、たとえばLPCVD法を用い
てゲート酸化膜13を膜厚20nm程度堆積する。そし
て、開口部16の上部に位置するゲート酸化膜13の一
部を開口する。その後、ゲート酸化膜13およびそのゲ
ート酸化膜13の開口部の表面上の全面上にたとえばL
PCVD法を用いて膜厚10nm程度の薄い多結晶シリ
コン層を形成する。そして、この多結晶シリコン層のう
ち、負荷用pチャネルMOSトランジスタのチャネル領
域やp+ ソース/ドレイン領域となるべき領域上にレジ
ストパターンを形成する。その後、このレジストパター
ンをマスクとして、エッチングにより多結晶シリコン層
をパターニングする。そして、負荷用pチャネルMOS
薄膜トランジスタ21a,21bのチャネル領域となる
べき多結晶シリコン層の領域上にレジストを形成する。
そして、このレジストをマスクとして多結晶シリコン層
中にp型不純物イオンをドーズ量1×101 5 /cm2
程度でイオン注入する。これにより、負荷用pチャネル
MOS薄膜トランジスタ21bのp+ ソース/ドレイン
領域12a,12cが形成される。以上の工程により図
44に示すメモリセルが完成する。
ラフィ法およびエッチング法を用いてp型の多結晶シリ
コン層8をパターニングする。この工程によってpチャ
ネルMOS薄膜トランジスタ21a(図44に示さ
ず),21bのゲート電極8bと、配線層8aが形成さ
れる。さらに、層間絶縁層9,ゲート電極8bおよび配
線層8aの表面全面上に、たとえばLPCVD法を用い
てゲート酸化膜13を膜厚20nm程度堆積する。そし
て、開口部16の上部に位置するゲート酸化膜13の一
部を開口する。その後、ゲート酸化膜13およびそのゲ
ート酸化膜13の開口部の表面上の全面上にたとえばL
PCVD法を用いて膜厚10nm程度の薄い多結晶シリ
コン層を形成する。そして、この多結晶シリコン層のう
ち、負荷用pチャネルMOSトランジスタのチャネル領
域やp+ ソース/ドレイン領域となるべき領域上にレジ
ストパターンを形成する。その後、このレジストパター
ンをマスクとして、エッチングにより多結晶シリコン層
をパターニングする。そして、負荷用pチャネルMOS
薄膜トランジスタ21a,21bのチャネル領域となる
べき多結晶シリコン層の領域上にレジストを形成する。
そして、このレジストをマスクとして多結晶シリコン層
中にp型不純物イオンをドーズ量1×101 5 /cm2
程度でイオン注入する。これにより、負荷用pチャネル
MOS薄膜トランジスタ21bのp+ ソース/ドレイン
領域12a,12cが形成される。以上の工程により図
44に示すメモリセルが完成する。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0032
【補正方法】変更
【補正内容】
【0032】請求項4に記載の本発明の半導体装置の製
造方法は、半導体層表面上に、層間絶縁層を形成する工
程と、層間絶縁層に、半導体層表面のコンタクト部を露
出するようにコンタクトホールを開口する工程と、コン
タクトホールの内部に、平坦な表面を有するシリコンプ
ラグ層を形成する工程と、層間絶縁層表面およびシリコ
ンプラグ層の平坦な表面と直接接するように、第1導電
型の不純物をドープした第1多結晶シリコン層を形成す
る工程と、第1多結晶シリコン層表面上に酸化膜を形成
する工程と、酸化膜の、コンタクトホールの上方に位置
する領域部分のみを開口し、当該領域の第1多結晶シリ
コン層を露出させる工程と、酸化膜表面および露出され
た第1多結晶シリコン層表面に直接接するように、第2
導電型の不純物をドープした第2多結晶シリコン層を形
成する工程と、少なくとも第1多結晶シリコン層と第2
多結晶シリコン層とが接続された領域の接続境界面に、
pn接合での電圧降下を減少させるための中間導電層を
形成する工程と、を備えている。
造方法は、半導体層表面上に、層間絶縁層を形成する工
程と、層間絶縁層に、半導体層表面のコンタクト部を露
出するようにコンタクトホールを開口する工程と、コン
タクトホールの内部に、平坦な表面を有するシリコンプ
ラグ層を形成する工程と、層間絶縁層表面およびシリコ
ンプラグ層の平坦な表面と直接接するように、第1導電
型の不純物をドープした第1多結晶シリコン層を形成す
る工程と、第1多結晶シリコン層表面上に酸化膜を形成
する工程と、酸化膜の、コンタクトホールの上方に位置
する領域部分のみを開口し、当該領域の第1多結晶シリ
コン層を露出させる工程と、酸化膜表面および露出され
た第1多結晶シリコン層表面に直接接するように、第2
導電型の不純物をドープした第2多結晶シリコン層を形
成する工程と、少なくとも第1多結晶シリコン層と第2
多結晶シリコン層とが接続された領域の接続境界面に、
pn接合での電圧降下を減少させるための中間導電層を
形成する工程と、を備えている。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0033
【補正方法】変更
【補正内容】
【0033】
【作用】請求項1に記載の配線構造を有する半導体装置
によれば、まず、特開平5−41378号公報に示され
た配線構造と同様に、シリコン層がコンタクトホールの
内部に埋込形成されるため、このシリコン層をコンタク
トホールの上部において平坦化することが可能となる。
したがって、層間絶縁層の表面上に配置される配線層
は、コンタクトホールの領域においても平坦なシリコン
層の表面上に形成されることになり、その結果配線層の
優れたパターニング精度が得られる。
によれば、まず、特開平5−41378号公報に示され
た配線構造と同様に、シリコン層がコンタクトホールの
内部に埋込形成されるため、このシリコン層をコンタク
トホールの上部において平坦化することが可能となる。
したがって、層間絶縁層の表面上に配置される配線層
は、コンタクトホールの領域においても平坦なシリコン
層の表面上に形成されることになり、その結果配線層の
優れたパターニング精度が得られる。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】0048
【補正方法】変更
【補正内容】
【0048】さらに、図5を参照して、開口部16の上
部にのみ開口部を有するレジストパターン17を層間絶
縁層9の表面上に形成する。その後、そのレジストパタ
ーン17をマスクとしてシリコンプラグ層15の内部に
導電性を付与するためのn型不純物18をイオン注入す
る。この実施例においては、たとえばリンや砒素などの
n型の不純物が、ドーズ量1.5×1016/cm2 ,注
入エネルギー150keVでイオン注入される。その
後、レジストパターン17を除去して熱処理を施すこと
により、不純物を活性化する。
部にのみ開口部を有するレジストパターン17を層間絶
縁層9の表面上に形成する。その後、そのレジストパタ
ーン17をマスクとしてシリコンプラグ層15の内部に
導電性を付与するためのn型不純物18をイオン注入す
る。この実施例においては、たとえばリンや砒素などの
n型の不純物が、ドーズ量1.5×1016/cm2 ,注
入エネルギー150keVでイオン注入される。その
後、レジストパターン17を除去して熱処理を施すこと
により、不純物を活性化する。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】0049
【補正方法】変更
【補正内容】
【0049】さらに、図6を参照して、層間絶縁層9お
よび多結晶シリコンプラグ層15表面全面上にスパッタ
リング法を用いてチタン層11aを堆積する。その後、
RTA法を用いて、シリコンプラグ層15の表面上に位
置しているチタン層のみをシリサイド化させる。
よび多結晶シリコンプラグ層15表面全面上にスパッタ
リング法を用いてチタン層11aを堆積する。その後、
RTA法を用いて、シリコンプラグ層15の表面上に位
置しているチタン層のみをシリサイド化させる。
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】0051
【補正方法】変更
【補正内容】
【0051】その後、図9を参照して、フォトリソグラ
フィ法およびエッチング法を用いてp型の多結晶シリコ
ン層8をパターニングする。この工程によってpチャネ
ルMOSトランジスタ21a(図1には図示せず),2
1bのゲート電極8bと、配線層8aが形成される。さ
らに、層間絶縁層9、ゲート電極8bおよび配線層8a
表面全面上に、たとえばLPCVD法を用いてゲート酸
化膜13を膜厚20nm程度堆積する。その後、開口部
16の上部に位置するゲート酸化膜13の一部を開口す
る。その後、ゲート酸化膜13およびそのゲート酸化膜
13の開口部の表面全面上にたとえばLPCVD法を用
いて膜厚10nm程度の薄い多結晶シリコン層を形成す
る。その後、この多結晶シリコン層のうち、負荷用pチ
ャネルMOSトランジスタのチャネル領域やp+ ソース
/ドレイン領域となるべき領域上にレジストパターンを
形成する。その後、このレジストパターンをマスクとし
て、エッチングにより多結晶シリコン層をパターニング
する。次に、負荷用pチャネルMOS薄膜トランジスタ
21a,21bのチャネル領域となるべき多結晶シリコ
ン層の領域上にレジストを形成する。その後、このレジ
ストをマスクとして多結晶シリコン層中にp型不純物イ
オンを、ドーズ量1×1015/cm2 程度でイオン注入
する。これにより、負荷用pチャネルMOS薄膜トラン
ジスタ21bのp+ ソース/ドレイン領域12a,12
cが形成される。
フィ法およびエッチング法を用いてp型の多結晶シリコ
ン層8をパターニングする。この工程によってpチャネ
ルMOSトランジスタ21a(図1には図示せず),2
1bのゲート電極8bと、配線層8aが形成される。さ
らに、層間絶縁層9、ゲート電極8bおよび配線層8a
表面全面上に、たとえばLPCVD法を用いてゲート酸
化膜13を膜厚20nm程度堆積する。その後、開口部
16の上部に位置するゲート酸化膜13の一部を開口す
る。その後、ゲート酸化膜13およびそのゲート酸化膜
13の開口部の表面全面上にたとえばLPCVD法を用
いて膜厚10nm程度の薄い多結晶シリコン層を形成す
る。その後、この多結晶シリコン層のうち、負荷用pチ
ャネルMOSトランジスタのチャネル領域やp+ ソース
/ドレイン領域となるべき領域上にレジストパターンを
形成する。その後、このレジストパターンをマスクとし
て、エッチングにより多結晶シリコン層をパターニング
する。次に、負荷用pチャネルMOS薄膜トランジスタ
21a,21bのチャネル領域となるべき多結晶シリコ
ン層の領域上にレジストを形成する。その後、このレジ
ストをマスクとして多結晶シリコン層中にp型不純物イ
オンを、ドーズ量1×1015/cm2 程度でイオン注入
する。これにより、負荷用pチャネルMOS薄膜トラン
ジスタ21bのp+ ソース/ドレイン領域12a,12
cが形成される。
【手続補正10】
【補正対象書類名】明細書
【補正対象項目名】0060
【補正方法】変更
【補正内容】
【0060】さらに、図16を参照して、開口部16の
上部にのみ開口部を有するレジストパターン17を層間
絶縁層9の表面上に形成する。そして、このレジストパ
ターン17をマスクとして、シリコンプラグ層110b
の内部にたとえば硼素(B+)などのp型不純物イオン
19を、たとえばドーズ量1.5×1016/cm2 、注
入エネルギ150KeVでイオン注入する。その後、レ
ジストパターンを除去し、たとえばRTA法によって、
ノンドープのシリコンプラグ層110b内部に注入され
たp型不純物19を活性化させて、p型シリコンプラグ
層110を形成する。RTA法は、たとえばハロゲンラ
ンプを熱源とするランプアニール装置の内部において、
窒素(N2 )雰囲気中で温度1100°C、30秒間の
熱処理が施される。この後、第1の実施例の図8と図9
を用いて説明した工程と同様の工程が引続いて行なわれ
る。
上部にのみ開口部を有するレジストパターン17を層間
絶縁層9の表面上に形成する。そして、このレジストパ
ターン17をマスクとして、シリコンプラグ層110b
の内部にたとえば硼素(B+)などのp型不純物イオン
19を、たとえばドーズ量1.5×1016/cm2 、注
入エネルギ150KeVでイオン注入する。その後、レ
ジストパターンを除去し、たとえばRTA法によって、
ノンドープのシリコンプラグ層110b内部に注入され
たp型不純物19を活性化させて、p型シリコンプラグ
層110を形成する。RTA法は、たとえばハロゲンラ
ンプを熱源とするランプアニール装置の内部において、
窒素(N2 )雰囲気中で温度1100°C、30秒間の
熱処理が施される。この後、第1の実施例の図8と図9
を用いて説明した工程と同様の工程が引続いて行なわれ
る。
【手続補正11】
【補正対象書類名】明細書
【補正対象項目名】0066
【補正方法】変更
【補正内容】
【0066】ただし、図18に示した本実施例の構造が
形成されるまでの工程は、上記第1の実施例とは次の点
で異なっている。すなわち、上記第1の実施例において
図2(a)で示したn型不純物を導入した多結晶シリコ
ン膜106を形成する代わりに、多結晶シリコン膜6a
と高融点金属シリサイド膜6bとから構成されるポリサ
イド膜(ゲート電極6)が形成される点である。このゲ
ート電極6は、次のように形成される。まず酸化膜5を
形成した後に、たとえばLPCVD法で多結晶シリコン
膜6aを、100〜200nm程度の厚さになるよう
に、酸化膜5表面上の全面に堆積する。多結晶シリコン
膜6aの導電型は、本実施例の場合代表的なn型の場合
を示しており、導電性の付与方法としては、LPCVD
法で堆積するときにリンを含んだホスフィン(PH3 )
ガスを原料ガスであるシラン(SiH4 )とともにLP
CVD炉に流入させることによって行なう。
形成されるまでの工程は、上記第1の実施例とは次の点
で異なっている。すなわち、上記第1の実施例において
図2(a)で示したn型不純物を導入した多結晶シリコ
ン膜106を形成する代わりに、多結晶シリコン膜6a
と高融点金属シリサイド膜6bとから構成されるポリサ
イド膜(ゲート電極6)が形成される点である。このゲ
ート電極6は、次のように形成される。まず酸化膜5を
形成した後に、たとえばLPCVD法で多結晶シリコン
膜6aを、100〜200nm程度の厚さになるよう
に、酸化膜5表面上の全面に堆積する。多結晶シリコン
膜6aの導電型は、本実施例の場合代表的なn型の場合
を示しており、導電性の付与方法としては、LPCVD
法で堆積するときにリンを含んだホスフィン(PH3 )
ガスを原料ガスであるシラン(SiH4 )とともにLP
CVD炉に流入させることによって行なう。
【手続補正12】
【補正対象書類名】明細書
【補正対象項目名】0068
【補正方法】変更
【補正内容】
【0068】次に、図18に示した構造の表面上全面
に、たとえばLPCVD法によって、膜厚が100nm
程度になるように多結晶シリコン膜を堆積する。その
後、注入エネルギ40〜60KeV,ドーズ量4×10
15〜6×1015/cm2 のイオン注入法によって多結晶
シリコン膜に砒素を注入し、それに熱処理を施すことに
よって活性化する。その後、フォトリソグラフィー法と
エッチング法によって、多結晶シリコン膜を所望形状に
パターニングして、配線層8aとゲート電極8bを形成
し、図19に示す断面構造が完成する。
に、たとえばLPCVD法によって、膜厚が100nm
程度になるように多結晶シリコン膜を堆積する。その
後、注入エネルギ40〜60KeV,ドーズ量4×10
15〜6×1015/cm2 のイオン注入法によって多結晶
シリコン膜に砒素を注入し、それに熱処理を施すことに
よって活性化する。その後、フォトリソグラフィー法と
エッチング法によって、多結晶シリコン膜を所望形状に
パターニングして、配線層8aとゲート電極8bを形成
し、図19に示す断面構造が完成する。
【手続補正13】
【補正対象書類名】明細書
【補正対象項目名】0074
【補正方法】変更
【補正内容】
【0074】次に、図22に示した本実施例のSRAM
のメモリセルの製造方法について図23および図24に
基づいて説明する。本実施例のSRAMのメモリセルの
製造方法において、層間絶縁層9の開口部16にシリコ
ンプラグ15を形成するまでの工程、すなわち上記第3
の実施例の製造工程における図18に示した構造を形成
するまでの工程は、上記第3の実施例の場合と同様であ
る。
のメモリセルの製造方法について図23および図24に
基づいて説明する。本実施例のSRAMのメモリセルの
製造方法において、層間絶縁層9の開口部16にシリコ
ンプラグ15を形成するまでの工程、すなわち上記第3
の実施例の製造工程における図18に示した構造を形成
するまでの工程は、上記第3の実施例の場合と同様であ
る。
【手続補正14】
【補正対象書類名】明細書
【補正対象項目名】0077
【補正方法】変更
【補正内容】
【0077】次に、ゲート酸化膜13の表面およびゲー
ト酸化膜13に形成された開口部の内表面全面に、たと
えばLPCVD法を用いて、膜厚10〜40nm程度
の、不純物をドープしない薄い多結晶シリコン層12を
堆積する。その後、図17を用いて説明した上記第3の
実施例の製造工程と同様の工程を経て、図22に示す断
面構造が完成する。
ト酸化膜13に形成された開口部の内表面全面に、たと
えばLPCVD法を用いて、膜厚10〜40nm程度
の、不純物をドープしない薄い多結晶シリコン層12を
堆積する。その後、図17を用いて説明した上記第3の
実施例の製造工程と同様の工程を経て、図22に示す断
面構造が完成する。
【手続補正15】
【補正対象書類名】明細書
【補正対象項目名】0079
【補正方法】変更
【補正内容】
【0079】本実施例が上記第3および第4の実施例と
異なるのは、負荷用pチャネルMOS薄膜トランジスタ
21bのp+ ソース/ドレイン領域12aと配線層8a
との接合部において、配線層8a表面近傍に高濃度n
+ + 層300が形成されている点である。この高濃度n
+ + 層300の作用について以下に説明する。通常の濃
度のn型不純物層とp型不純物層とが接合すると、その
接合部にpn接合が生じる。pn接合に電流が流された
場合、順方向バイアスの場合には約0.8Vの電圧降下
が、また逆方向バイアスの場合は約10Vの電圧降下が
生じる。したがって、配線層8aとp+ ソース/ドレイ
ン領域12aとがそれらの接合部において直接接続され
たような場合には、上記のような電圧降下が生じ、負荷
用pチャネルMOSトランジスタ14への電流供給能力
が低下し、負荷用pチャネルMOSトランジスタが本来
の性能を発揮することができなくなる。それに対し、本
実施例における高濃度n+ + 層300のように非常に高
い濃度のn型不純物層と、同様に高い濃度のp型不純物
層のp+ ソース/ドレイン領域12aとが接合される
と、両者の接合部にp+ + n+ + 接合が形成される。両
者の濃度が1020/cm 3 以上の高濃度であれば、その
pn接合に電圧が印加されると、トンネル電流という量
子力学的な機構による電流が流れる。このトンネル電流
は大きな電圧降下を生じさせない。したがって、負荷用
MOSトランジスタ14(21b)への電流供給能力を
向上させ、負荷用MOSトランジスタ14(21b)に
本来の性能を発揮させることができる。
異なるのは、負荷用pチャネルMOS薄膜トランジスタ
21bのp+ ソース/ドレイン領域12aと配線層8a
との接合部において、配線層8a表面近傍に高濃度n
+ + 層300が形成されている点である。この高濃度n
+ + 層300の作用について以下に説明する。通常の濃
度のn型不純物層とp型不純物層とが接合すると、その
接合部にpn接合が生じる。pn接合に電流が流された
場合、順方向バイアスの場合には約0.8Vの電圧降下
が、また逆方向バイアスの場合は約10Vの電圧降下が
生じる。したがって、配線層8aとp+ ソース/ドレイ
ン領域12aとがそれらの接合部において直接接続され
たような場合には、上記のような電圧降下が生じ、負荷
用pチャネルMOSトランジスタ14への電流供給能力
が低下し、負荷用pチャネルMOSトランジスタが本来
の性能を発揮することができなくなる。それに対し、本
実施例における高濃度n+ + 層300のように非常に高
い濃度のn型不純物層と、同様に高い濃度のp型不純物
層のp+ ソース/ドレイン領域12aとが接合される
と、両者の接合部にp+ + n+ + 接合が形成される。両
者の濃度が1020/cm 3 以上の高濃度であれば、その
pn接合に電圧が印加されると、トンネル電流という量
子力学的な機構による電流が流れる。このトンネル電流
は大きな電圧降下を生じさせない。したがって、負荷用
MOSトランジスタ14(21b)への電流供給能力を
向上させ、負荷用MOSトランジスタ14(21b)に
本来の性能を発揮させることができる。
【手続補正16】
【補正対象書類名】明細書
【補正対象項目名】0080
【補正方法】変更
【補正内容】
【0080】次に、図25に示した断面構造を有する本
実施例のSRAMの製造方法について説明する。本実施
例のSRAMの製造方法は、図20に示した断面構造を
形成するまでの工程は、上記第3の実施例における製造
工程とほぼ同様である。上記第3の実施例の製造工程と
異なるのは、ゲート酸化膜13を開口するためのレジス
トパターン17a(図26参照)を除去することなく、
そのレジストパターン17aをイオン注入用のマスクと
して用いる点である。そのイオン注入は、たとえばイオ
ン注入法により、拡散係数がリンより小さい砒素18a
を、注入エネルギ20KeV程度、ドーズ量2×1015
〜5×1015/cm2 程度で、ゲート酸化膜13が開口
して配線層8aが露出している場所に注入し、高濃度n
+ + 層300を形成する。注入エネルギを比較的低く設
定する理由は、露出している配線層8aの表面付近に注
入するためである。すなわち、後の工程において負荷用
pチャネルMOS薄膜トランジスタ14のp+ ソース/
ドレイン領域12aが接続され、その接合部でp+ + n
+ + 接続を形成してトンネル電流が流れるようにするた
めである。この注入エネルギが比較的大きいと、砒素は
配線層8aの下方まで注入されて、p+ ソース/ドレイ
ン領域12aと露出した配線層8aとの接合部で、p
+ + n+ + 接合が形成されなくなるためである。また、
ドーズ量としては、露出した配線層8aの表面付近とい
う薄い領域内での濃度が1020/cm3以上の高濃度に
なるようにするための量が設定されている。また、拡散
係数の小さい砒素を注入する理由は、後工程における熱
処理(たとえば負荷用pチャネルMOS薄膜トランジス
タ14のチャネル領域12bやp+ ソース/ドレイン領
域12a,12cとなる薄い多結晶シリコン層12をL
PCVD法で堆積するときの熱や、その後の熱処理)に
よって不純物が大きく移動して、露出した配線層8aの
表面付近の不純物濃度が、実質的に1020/cm3 以下
になることがないようにするためである。
実施例のSRAMの製造方法について説明する。本実施
例のSRAMの製造方法は、図20に示した断面構造を
形成するまでの工程は、上記第3の実施例における製造
工程とほぼ同様である。上記第3の実施例の製造工程と
異なるのは、ゲート酸化膜13を開口するためのレジス
トパターン17a(図26参照)を除去することなく、
そのレジストパターン17aをイオン注入用のマスクと
して用いる点である。そのイオン注入は、たとえばイオ
ン注入法により、拡散係数がリンより小さい砒素18a
を、注入エネルギ20KeV程度、ドーズ量2×1015
〜5×1015/cm2 程度で、ゲート酸化膜13が開口
して配線層8aが露出している場所に注入し、高濃度n
+ + 層300を形成する。注入エネルギを比較的低く設
定する理由は、露出している配線層8aの表面付近に注
入するためである。すなわち、後の工程において負荷用
pチャネルMOS薄膜トランジスタ14のp+ ソース/
ドレイン領域12aが接続され、その接合部でp+ + n
+ + 接続を形成してトンネル電流が流れるようにするた
めである。この注入エネルギが比較的大きいと、砒素は
配線層8aの下方まで注入されて、p+ ソース/ドレイ
ン領域12aと露出した配線層8aとの接合部で、p
+ + n+ + 接合が形成されなくなるためである。また、
ドーズ量としては、露出した配線層8aの表面付近とい
う薄い領域内での濃度が1020/cm3以上の高濃度に
なるようにするための量が設定されている。また、拡散
係数の小さい砒素を注入する理由は、後工程における熱
処理(たとえば負荷用pチャネルMOS薄膜トランジス
タ14のチャネル領域12bやp+ ソース/ドレイン領
域12a,12cとなる薄い多結晶シリコン層12をL
PCVD法で堆積するときの熱や、その後の熱処理)に
よって不純物が大きく移動して、露出した配線層8aの
表面付近の不純物濃度が、実質的に1020/cm3 以下
になることがないようにするためである。
【手続補正17】
【補正対象書類名】明細書
【補正対象項目名】0081
【補正方法】変更
【補正内容】
【0081】次に、イオン注入用のマスクとしても用い
たゲート酸化膜13を開口するためのレジストパターン
17aを除去し、ゲート酸化膜13の表面、およびゲー
ト酸化膜13の開口部の内表面上全面にたとえばLPC
VD法によって薄い多結晶シリコン層12が堆積され、
その後、図17を用いて説明した第3の実施例と同様の
工程を経て、図25に示す断面構造が発生する。
たゲート酸化膜13を開口するためのレジストパターン
17aを除去し、ゲート酸化膜13の表面、およびゲー
ト酸化膜13の開口部の内表面上全面にたとえばLPC
VD法によって薄い多結晶シリコン層12が堆積され、
その後、図17を用いて説明した第3の実施例と同様の
工程を経て、図25に示す断面構造が発生する。
【手続補正18】
【補正対象書類名】明細書
【補正対象項目名】0084
【補正方法】変更
【補正内容】
【0084】その後、上記第2の実施例の図16に示し
たレジストパターン17を除去し、熱処理を施して注入
されたp型不純物19を活性化して、図28に示す断面
構造が完成する。そして、層間絶縁層9およびp型シリ
コンプラグ層110の表面上全面にチタン層をスパッタ
リング法で堆積する。その後、RTA法を用いて、p型
シリコンプラグ層110と直接接触しているチタン層の
みをシリサイド化して、チタンシリサイドからなる高融
点金属シリサイド層11を形成する。その後層間絶縁層
9上の未反応のチタン層を除去することにより、図29
に示す断面構造が完成する。
たレジストパターン17を除去し、熱処理を施して注入
されたp型不純物19を活性化して、図28に示す断面
構造が完成する。そして、層間絶縁層9およびp型シリ
コンプラグ層110の表面上全面にチタン層をスパッタ
リング法で堆積する。その後、RTA法を用いて、p型
シリコンプラグ層110と直接接触しているチタン層の
みをシリサイド化して、チタンシリサイドからなる高融
点金属シリサイド層11を形成する。その後層間絶縁層
9上の未反応のチタン層を除去することにより、図29
に示す断面構造が完成する。
【手続補正19】
【補正対象書類名】明細書
【補正対象項目名】0090
【補正方法】変更
【補正内容】
【0090】本実施例のSRAMの製造方法において
は、シリコンプラグ層110表面上に高融点金属シリサ
イド層11を形成する工程までは、図29を用いて説明
した上記第6の実施例における製造工程と同様である。
本実施例においては、図29に示した構造が形成された
後、図23を用いて説明した上記第4の実施例の製造工
程と同様の工程を経て、図34に示す断面構造が形成さ
れる。
は、シリコンプラグ層110表面上に高融点金属シリサ
イド層11を形成する工程までは、図29を用いて説明
した上記第6の実施例における製造工程と同様である。
本実施例においては、図29に示した構造が形成された
後、図23を用いて説明した上記第4の実施例の製造工
程と同様の工程を経て、図34に示す断面構造が形成さ
れる。
【手続補正20】
【補正対象書類名】明細書
【補正対象項目名】0091
【補正方法】変更
【補正内容】
【0091】次に、図20を用いて説明した上記第3の
実施例の製造工程と同様の工程を経て、図35に示す断
面構造が形成される。その後さらに、図22を用いて説
明した上記第4の実施例の製造工程と同様の工程を経
て、図33に示す断面構造が完成する。
実施例の製造工程と同様の工程を経て、図35に示す断
面構造が形成される。その後さらに、図22を用いて説
明した上記第4の実施例の製造工程と同様の工程を経
て、図33に示す断面構造が完成する。
【手続補正21】
【補正対象書類名】明細書
【補正対象項目名】0093
【補正方法】変更
【補正内容】
【0093】本実施例の構造においては、ゲート電極が
ポリサイド構造を有しており、シリコンプラグ層110
はp型の導電性を有している。また、配線層8a、ゲー
ト電極8bはn型の導電性を有している。したがって、
配線層8aとシリコンプラグ層110との接合部および
配線層8aとp+ ソース/ドレイン領域12aとの接合
部において、それぞれpn接合が生じるが、そのpn接
合に起因する電圧降下を減少させるため、中間導電層と
して、それらの接合部近傍において配線層8aの厚さ方
向全域にわたって、不純物濃度1020/cm3 以上の高
濃度n+ + 層400を設けている点である。この高濃度
n+ + 層400により、pn接合が生じる配線層8aと
シリコンプラグ層110との間および配線層8aとp+
ソース/ドレイン領域12aとの間の接合境界部におい
て中間導電層として機能する。高濃度n+ + 層400の
中間導電層としての具体的な作用については、図25を
用いて説明した上記第5の実施例における高濃度n+ +
層300の作用と同様である。
ポリサイド構造を有しており、シリコンプラグ層110
はp型の導電性を有している。また、配線層8a、ゲー
ト電極8bはn型の導電性を有している。したがって、
配線層8aとシリコンプラグ層110との接合部および
配線層8aとp+ ソース/ドレイン領域12aとの接合
部において、それぞれpn接合が生じるが、そのpn接
合に起因する電圧降下を減少させるため、中間導電層と
して、それらの接合部近傍において配線層8aの厚さ方
向全域にわたって、不純物濃度1020/cm3 以上の高
濃度n+ + 層400を設けている点である。この高濃度
n+ + 層400により、pn接合が生じる配線層8aと
シリコンプラグ層110との間および配線層8aとp+
ソース/ドレイン領域12aとの間の接合境界部におい
て中間導電層として機能する。高濃度n+ + 層400の
中間導電層としての具体的な作用については、図25を
用いて説明した上記第5の実施例における高濃度n+ +
層300の作用と同様である。
【手続補正22】
【補正対象書類名】明細書
【補正対象項目名】0096
【補正方法】変更
【補正内容】
【0096】図38に示すように、図26において説明
した上記第5の実施例の工程とほぼ同様にして、高濃度
n+ + 層400が形成される。ただし、本実施例におい
ては、図26において示した上記第5の実施例の場合と
は次の点で異なった処理を施している。すなわち、上記
第5の実施例においては砒素18aを比較的低い注入エ
ネルギと多い注入量で、1回のイオン注入のみを行なっ
ていたのに対し、本実施例においては、さらに砒素18
bを、注入エネルギ130〜150KeV,ドーズ量2
×1015〜5×1015/cm2 程度で注入している。こ
のように、本実施例においては2回目のイオン注入を、
1回目よりも高い注入エネルギで注入するのは、配線層
8aの中でも配線層8aとp型シリコンプラグ層110
との接合境界面に近い場所に砒素を注入し、その部分で
高濃度n+ + 層を作り、接合境界面においてp+ + n
+ + 接合を作って、トンネル電流が流れるようにするた
めである。また、2回目の砒素18bを注入するときの
注入エネルギは、配線層8aの膜厚100nmに適する
ように設定した値である。このような2回のイオン注入
により、本実施例における高濃度n+ + 層400は、図
26を用いて説明した上記第5の実施例における高濃度
n+ + 層300と、2回目の砒素18bの注入によって
形成された、配線層8a中のp型シリコンプラグ層11
0との接合境界面近くに形成された高濃度n+ + 層とが
重ね合わせられたものと考えることができる。
した上記第5の実施例の工程とほぼ同様にして、高濃度
n+ + 層400が形成される。ただし、本実施例におい
ては、図26において示した上記第5の実施例の場合と
は次の点で異なった処理を施している。すなわち、上記
第5の実施例においては砒素18aを比較的低い注入エ
ネルギと多い注入量で、1回のイオン注入のみを行なっ
ていたのに対し、本実施例においては、さらに砒素18
bを、注入エネルギ130〜150KeV,ドーズ量2
×1015〜5×1015/cm2 程度で注入している。こ
のように、本実施例においては2回目のイオン注入を、
1回目よりも高い注入エネルギで注入するのは、配線層
8aの中でも配線層8aとp型シリコンプラグ層110
との接合境界面に近い場所に砒素を注入し、その部分で
高濃度n+ + 層を作り、接合境界面においてp+ + n
+ + 接合を作って、トンネル電流が流れるようにするた
めである。また、2回目の砒素18bを注入するときの
注入エネルギは、配線層8aの膜厚100nmに適する
ように設定した値である。このような2回のイオン注入
により、本実施例における高濃度n+ + 層400は、図
26を用いて説明した上記第5の実施例における高濃度
n+ + 層300と、2回目の砒素18bの注入によって
形成された、配線層8a中のp型シリコンプラグ層11
0との接合境界面近くに形成された高濃度n+ + 層とが
重ね合わせられたものと考えることができる。
【手続補正23】
【補正対象書類名】明細書
【補正対象項目名】0099
【補正方法】変更
【補正内容】
【0099】また、請求項2に記載の配線構造を有する
本発明の半導体装置によれば、それぞれ異なる導電型を
有する第1多結晶シリコン層と第2多結晶シリコン層と
の接合境界面に中間導電層を設けているため、pn接合
による電圧降下が減少し、良好な接合が実現される。し
たがって、pn接合による電圧降下を問題とすることな
く、互いに導電型の異なる多結晶シリコンの配線層間の
接続構造を用いることができる。
本発明の半導体装置によれば、それぞれ異なる導電型を
有する第1多結晶シリコン層と第2多結晶シリコン層と
の接合境界面に中間導電層を設けているため、pn接合
による電圧降下が減少し、良好な接合が実現される。し
たがって、pn接合による電圧降下を問題とすることな
く、互いに導電型の異なる多結晶シリコンの配線層間の
接続構造を用いることができる。
【手続補正24】
【補正対象書類名】明細書
【補正対象項目名】図52
【補正方法】変更
【補正内容】
【図52】図44に示された構造のメモリセルの製造方
法の第8工程を示す断面図である。
法の第8工程を示す断面図である。
【手続補正25】
【補正対象書類名】図面
【補正対象項目名】図4
【補正方法】変更
【補正内容】
【図4】
【手続補正26】
【補正対象書類名】図面
【補正対象項目名】図5
【補正方法】変更
【補正内容】
【図5】
【手続補正27】
【補正対象書類名】図面
【補正対象項目名】図6
【補正方法】変更
【補正内容】
【図6】
【手続補正28】
【補正対象書類名】図面
【補正対象項目名】図7
【補正方法】変更
【補正内容】
【図7】
【手続補正29】
【補正対象書類名】図面
【補正対象項目名】図8
【補正方法】変更
【補正内容】
【図8】
【手続補正30】
【補正対象書類名】図面
【補正対象項目名】図9
【補正方法】変更
【補正内容】
【図9】
【手続補正31】
【補正対象書類名】図面
【補正対象項目名】図15
【補正方法】変更
【補正内容】
【図15】
【手続補正32】
【補正対象書類名】図面
【補正対象項目名】図16
【補正方法】変更
【補正内容】
【図16】
Claims (4)
- 【請求項1】 半導体層と、 前記半導体層上に、酸化膜を介在させて形成されるとと
もに端部を有する多結晶シリコン層と、 前記半導体層表面および前記多結晶シリコン層表面を覆
うように形成された層間絶縁層と、 前記多結晶シリコン層の前記端部近傍の前記半導体層の
表面と、前記多結晶シリコン層の前記端部の表面とを露
出するように形成されたコンタクトホールと、 前記多結晶シリコン層の前記端部の表面と前記半導体層
の前記表面とに直接接するように、前記コンタクトホー
ルに埋込まれたシリコン層とを備え、 前記多結晶シリコン層と前記シリコン層とは同一導電型
を有する、半導体装置。 - 【請求項2】 半導体層と、 前記半導体層表面上に形成された層間絶縁層と、 前記層間絶縁層に、前記半導体層表面のコンタクト部を
露出するように形成されたコンタクトホールと、 前記コンタクトホールの内部に埋込まれた、平坦な表面
を有するシリコンプラグ層と、 前記層間絶縁層上に形成されるとともに、前記コンタク
トホールにおいて前記シリコンプラグ層と電気的に接続
された第1多結晶シリコン層と、 前記第1多結晶シリコン層表面上に酸化膜を介して形成
され、かつ前記コンタクトホールの直上の領域近傍にお
いて前記酸化膜が開口することにより、前記第1多結晶
シリコン層と電気的に接続された第2多結晶シリコン層
とを備え、 前記第1多結晶シリコン層と前記第2多結晶シリコン層
とは、それぞれ異なる導電型を有し、 少なくとも前記第1多結晶シリコン層と前記第2多結晶
シリコン層とが接続された領域の接続境界面に、pn接
合での電圧降下を減少させるための中間導電層を有す
る、 半導体装置。 - 【請求項3】 半導体層表面上に、酸化膜を介在させ
て、一導電型の不純物をドープした、端部を有する多結
晶シリコン層を形成する工程と、 前記多結晶シリコン層を所定形状にパターニングする工
程と、 パターニングされた前記多結晶シリコン層表面および前
記半導体層表面を覆うように、層間絶縁層を形成する工
程と、 パターニングされた前記多結晶シリコン層の前記端部の
表面および前記半導体層表面の一部を露出するように、
前記層間絶縁層にコンタクトホールを開口する工程と、 前記コンタクトホールの内部に、前記多結晶シリコン層
の前記端部の表面と直接接するように、前記多結晶シリ
コン層と同じ導電型の不純物をドープしたシリコン層を
埋込み形成する工程とを備えた、半導体装置の製造方
法。 - 【請求項4】 半導体層表面上に、層間絶縁膜を形成す
る工程と、 前記層間絶縁層に、前記半導体層表面のコンタクト部を
露出するようにコンタクトホールを開口する工程と、 前記コンタクトホールの内部に、平坦な表面を有するシ
リコンプラグ層を形成する工程と、 前記層間絶縁膜表面および前記シリコンプラグ層の前記
平坦な表面と直接接するように、第1導電型の不純物を
ドープした第1多結晶シリコン層を形成する工程と、 前記第1多結晶シリコン層表面上に酸化膜を形成する工
程と、 前記酸化膜の、前記コンタクトホールの上方に位置する
領域部分のみを開口し、当該領域の第1多結晶シリコン
層を露出させる工程と、 前記酸化膜表面および露出された前記第1多結晶シリコ
ン層表面に直接接するように、第2導電型の不純物をド
ープした第2多結晶シリコン層を形成する工程と、 少なくとも前記第1多結晶シリコン層と前記第2多結晶
シリコン層とが接続された領域の接続境界面に、pn接
合での電圧降下を減少させるための中間導電層を形成す
る工程と、 を備えた半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5325041A JPH06275724A (ja) | 1993-01-22 | 1993-12-22 | 半導体装置およびその製造方法 |
KR1019940001153A KR940018990A (ko) | 1993-01-22 | 1994-01-22 | 반도체 장치및 그 제조방법(A Semiconductor Device and a Method of Manufacturing Thereof) |
US08/185,439 US5497022A (en) | 1993-01-22 | 1994-01-24 | Semiconductor device and a method of manufacturing thereof |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5-9372 | 1993-01-22 | ||
JP937293 | 1993-01-22 | ||
JP5325041A JPH06275724A (ja) | 1993-01-22 | 1993-12-22 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06275724A true JPH06275724A (ja) | 1994-09-30 |
Family
ID=26344068
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5325041A Withdrawn JPH06275724A (ja) | 1993-01-22 | 1993-12-22 | 半導体装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5497022A (ja) |
JP (1) | JPH06275724A (ja) |
KR (1) | KR940018990A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1996033514A1 (fr) * | 1995-04-17 | 1996-10-24 | Seiko Epson Corporation | Dispositif semi-conducteur et procede de fabrication de ce dispositif |
JP2006313773A (ja) * | 2005-05-06 | 2006-11-16 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
JP2010517264A (ja) * | 2007-01-18 | 2010-05-20 | 株式会社テラセミコン | 半導体素子の製造方法 |
DE112015005617B4 (de) | 2014-12-15 | 2019-07-11 | Ngk Spark Plug Co., Ltd. | Elektrisch leitfähiger Oxidsinterkörper, Element zur elektrischen Leitung, Gassensor, piezoelektrisches Element und Verfahren zur Herstellung des piezoelektrischen Elements |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2647045B2 (ja) * | 1995-02-28 | 1997-08-27 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
US5840624A (en) * | 1996-03-15 | 1998-11-24 | Taiwan Semiconductor Manufacturing Company, Ltd | Reduction of via over etching for borderless contacts |
US5869391A (en) | 1996-08-20 | 1999-02-09 | Micron Technology, Inc. | Semiconductor method of making electrical connection between an electrically conductive line and a node location, and integrated circuitry |
JP3047850B2 (ja) * | 1997-03-31 | 2000-06-05 | 日本電気株式会社 | 半導体装置 |
US6876040B1 (en) * | 2003-12-12 | 2005-04-05 | International Business Machines Corporation | Dense SRAM cells with selective SOI |
US7262987B2 (en) * | 2005-02-01 | 2007-08-28 | International Business Machines Corporation | SRAM cell using tunnel current loading devices |
US20160276156A1 (en) * | 2015-03-16 | 2016-09-22 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and manufacturing process thereof |
US9853151B2 (en) * | 2015-09-17 | 2017-12-26 | International Business Machines Corporation | Fully silicided linerless middle-of-line (MOL) contact |
JP6539568B2 (ja) * | 2015-11-04 | 2019-07-03 | 株式会社Screenホールディングス | 熱処理方法および熱処理装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02148852A (ja) * | 1988-11-30 | 1990-06-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
US5151387A (en) * | 1990-04-30 | 1992-09-29 | Sgs-Thomson Microelectronics, Inc. | Polycrystalline silicon contact structure |
US5204279A (en) * | 1991-06-03 | 1993-04-20 | Sgs-Thomson Microelectronics, Inc. | Method of making SRAM cell and structure with polycrystalline p-channel load devices |
-
1993
- 1993-12-22 JP JP5325041A patent/JPH06275724A/ja not_active Withdrawn
-
1994
- 1994-01-22 KR KR1019940001153A patent/KR940018990A/ko not_active IP Right Cessation
- 1994-01-24 US US08/185,439 patent/US5497022A/en not_active Expired - Fee Related
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WO1996033514A1 (fr) * | 1995-04-17 | 1996-10-24 | Seiko Epson Corporation | Dispositif semi-conducteur et procede de fabrication de ce dispositif |
US5844256A (en) * | 1995-04-17 | 1998-12-01 | Seiko Epson Corporation | Semiconductor device comprising polysilicon interconnection layers separated by insulation films |
KR100274408B1 (ko) * | 1995-04-17 | 2000-12-15 | 야스카와 히데아키 | 반도체 장치 및 그 제조방법 |
JP2006313773A (ja) * | 2005-05-06 | 2006-11-16 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
JP2010517264A (ja) * | 2007-01-18 | 2010-05-20 | 株式会社テラセミコン | 半導体素子の製造方法 |
DE112015005617B4 (de) | 2014-12-15 | 2019-07-11 | Ngk Spark Plug Co., Ltd. | Elektrisch leitfähiger Oxidsinterkörper, Element zur elektrischen Leitung, Gassensor, piezoelektrisches Element und Verfahren zur Herstellung des piezoelektrischen Elements |
US10629322B2 (en) | 2014-12-15 | 2020-04-21 | Ngk Spark Plug Co., Ltd. | Electrically conductive oxide sintered compact, member for electrical conduction, gas sensor, piezoelectric element, and method for producing piezoelectric element |
Also Published As
Publication number | Publication date |
---|---|
US5497022A (en) | 1996-03-05 |
KR940018990A (ko) | 1994-08-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |