JPH06275724A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06275724A JPH06275724A JP5325041A JP32504193A JPH06275724A JP H06275724 A JPH06275724 A JP H06275724A JP 5325041 A JP5325041 A JP 5325041A JP 32504193 A JP32504193 A JP 32504193A JP H06275724 A JPH06275724 A JP H06275724A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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- Y10S257/903—FET configuration adapted for use as static memory cell
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Abstract
(57)【要約】
【目的】 多層積層配線コンタクト部分のパターニング
精度を向上させるとともに、比較的簡単な工程で、ｐｎ
接合に起因する電圧降下の生じない、導電配線層間のオ
ーミックコンタクトを実現する。 【構成】 シリコン層２上に酸化膜５を介在させて形成
された多結晶シリコン層１０６ａと、シリコン層２表面
および多結晶シリコン層１０６ａ表面を覆うように形成
された層間絶縁層９と、この層間絶縁層９に形成された
コンタクトホール１６に埋込み形成されるとともに、多
結晶シリコン層１０６ａの端部表面および多結晶シリコ
ン層１０６ａの端部近傍のシリコン層２の表面と直接接
続されたシリコンプラグ層１５とを備え、多結晶シリコ
ン層１０６ａとシリコンプラグ層１５とは、同一導電型
を有する。
精度を向上させるとともに、比較的簡単な工程で、ｐｎ
接合に起因する電圧降下の生じない、導電配線層間のオ
ーミックコンタクトを実現する。 【構成】 シリコン層２上に酸化膜５を介在させて形成
された多結晶シリコン層１０６ａと、シリコン層２表面
および多結晶シリコン層１０６ａ表面を覆うように形成
された層間絶縁層９と、この層間絶縁層９に形成された
コンタクトホール１６に埋込み形成されるとともに、多
結晶シリコン層１０６ａの端部表面および多結晶シリコ
ン層１０６ａの端部近傍のシリコン層２の表面と直接接
続されたシリコンプラグ層１５とを備え、多結晶シリコ
ン層１０６ａとシリコンプラグ層１５とは、同一導電型
を有する。
Description
【０００１】
【産業上の利用分野】この発明は、多層配線構造を有す
る半導体装置およびその製造方法に関し、特に、高段差
領域における配線のコンタクト構造およびその製造方法
の改善に関するものである。
る半導体装置およびその製造方法に関し、特に、高段差
領域における配線のコンタクト構造およびその製造方法
の改善に関するものである。
【０００２】
【従来の技術】半導体装置の分野においては、集積度の
向上や素子構造の微細化が要求されている。このような
要求に対応して、半導体基板の表面上に複数の素子を三
次元的に積層する構造が提案されている。このような積
層型の半導体装置は、半導体基板の主表面の集積度が向
上する反面、配線層が段差起伏の激しい領域に配置され
ることに起因するいくつかの問題が指摘されている。
向上や素子構造の微細化が要求されている。このような
要求に対応して、半導体基板の表面上に複数の素子を三
次元的に積層する構造が提案されている。このような積
層型の半導体装置は、半導体基板の主表面の集積度が向
上する反面、配線層が段差起伏の激しい領域に配置され
ることに起因するいくつかの問題が指摘されている。
【０００３】基板上に半導体素子が積層される構造を有
する半導体装置の一例として、ＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の構造
について説明する。図３９ないし図４１は、「ポリシリ
コン薄膜トランジスタ（ＴＦＴ）を用いた４ＭＳＲＡＭ
メモリセル」塘他，電子情報通信学会技報 Ｖｏｌ．９
０．Ｎｏ．４８．ｐ７〜ｐ１３に示された、負荷として
薄膜トランジスタを用いたＣＭＯＳ（Ｃｏｍｐｌｅｍｅ
ｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）型ＳＲＡＭのメモリセルの構造を示して
いる。また、図４２は、このＳＲＡＭのメモリセルの等
価回路図である。図４２を参照して、ＣＭＯＳ型ＳＲＡ
Ｍのメモリセルは、一対のＣＭＯＳインバータを有して
いる。一方のＣＭＯＳインバータは駆動用ｎチャネルＭ
ＯＳトランジスタ２０ａと負荷用ｐチャネルＭＯＳ薄膜
トランジスタ２１ａとを有している。また、他方のＣＭ
ＯＳインバータは駆動用ｎチャネルＭＯＳトランジスタ
２０ｂと負荷用ｐチャネルＭＯＳ薄膜トランジスタ２１
ｂとを有している。一方のＣＭＯＳインバータのトラン
ジスタ２０ａ，２１ａのゲートは他方のＣＭＯＳインバ
ータの各トランジスタ２０ｂ、２１ｂの共通の記憶ノー
ド２５ｂに、また他方のＣＭＯＳインバータのトランジ
スタ２０ｂ，２１ｂのゲートは、一方のＣＭＯＳインバ
ータトランジスタ２０ａ，２１ａの共通の記憶ノード２
５ａに交差接続され、フリップフロップ回路を構成して
いる。負荷用ｐチャネルＭＯＳ薄膜トランジスタ２１
ａ，２１ｂのソースは電源２３に接続されている。ま
た、駆動用ｎチャネルＭＯＳトランジスタ２０ａ，２０
ｂの各々のソースは接地されている。フリップフロップ
回路の記憶ノード２５ａ，２５ｂには各々転送用ｎチャ
ネルＭＯＳトランジスタ２２ａ，２２ｂが接続されてい
る。転送用ｎチャネルＭＯＳトランジスタ２２ａ，２２
ｂのゲートはワード線２７に接続されている。また、転
送用ｎチャネルＭＯＳトランジスタ２２ａ，２２ｂのド
レイン領域は、各々ビット線２６ａ，２６ｂに接続され
ている。
する半導体装置の一例として、ＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の構造
について説明する。図３９ないし図４１は、「ポリシリ
コン薄膜トランジスタ（ＴＦＴ）を用いた４ＭＳＲＡＭ
メモリセル」塘他，電子情報通信学会技報 Ｖｏｌ．９
０．Ｎｏ．４８．ｐ７〜ｐ１３に示された、負荷として
薄膜トランジスタを用いたＣＭＯＳ（Ｃｏｍｐｌｅｍｅ
ｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）型ＳＲＡＭのメモリセルの構造を示して
いる。また、図４２は、このＳＲＡＭのメモリセルの等
価回路図である。図４２を参照して、ＣＭＯＳ型ＳＲＡ
Ｍのメモリセルは、一対のＣＭＯＳインバータを有して
いる。一方のＣＭＯＳインバータは駆動用ｎチャネルＭ
ＯＳトランジスタ２０ａと負荷用ｐチャネルＭＯＳ薄膜
トランジスタ２１ａとを有している。また、他方のＣＭ
ＯＳインバータは駆動用ｎチャネルＭＯＳトランジスタ
２０ｂと負荷用ｐチャネルＭＯＳ薄膜トランジスタ２１
ｂとを有している。一方のＣＭＯＳインバータのトラン
ジスタ２０ａ，２１ａのゲートは他方のＣＭＯＳインバ
ータの各トランジスタ２０ｂ、２１ｂの共通の記憶ノー
ド２５ｂに、また他方のＣＭＯＳインバータのトランジ
スタ２０ｂ，２１ｂのゲートは、一方のＣＭＯＳインバ
ータトランジスタ２０ａ，２１ａの共通の記憶ノード２
５ａに交差接続され、フリップフロップ回路を構成して
いる。負荷用ｐチャネルＭＯＳ薄膜トランジスタ２１
ａ，２１ｂのソースは電源２３に接続されている。ま
た、駆動用ｎチャネルＭＯＳトランジスタ２０ａ，２０
ｂの各々のソースは接地されている。フリップフロップ
回路の記憶ノード２５ａ，２５ｂには各々転送用ｎチャ
ネルＭＯＳトランジスタ２２ａ，２２ｂが接続されてい
る。転送用ｎチャネルＭＯＳトランジスタ２２ａ，２２
ｂのゲートはワード線２７に接続されている。また、転
送用ｎチャネルＭＯＳトランジスタ２２ａ，２２ｂのド
レイン領域は、各々ビット線２６ａ，２６ｂに接続され
ている。
【０００４】メモリセルに情報を書込む場合について説
明する。たとえば、記憶ノード２５ａを接地電位、記憶
ノード２５ｂを電源電位に設定する場合には、ビット線
２６ａを接地レベルに、ビット線２６ｂを電源レベルに
設定し、ワード線２７に所定電位を与えて転送用ｎチャ
ネルＭＯＳトランジスタ２２ａ，２２ｂをオンさせる。
明する。たとえば、記憶ノード２５ａを接地電位、記憶
ノード２５ｂを電源電位に設定する場合には、ビット線
２６ａを接地レベルに、ビット線２６ｂを電源レベルに
設定し、ワード線２７に所定電位を与えて転送用ｎチャ
ネルＭＯＳトランジスタ２２ａ，２２ｂをオンさせる。
【０００５】また、メモリセルから情報を読出す場合に
ついて説明する。ビット線２６ａ，２６ｂをセンスアン
プ回路に接続する。この状態で、ワード線２７に所定の
電位を与えて転送用ｎチャネルＭＯＳトランジスタ２２
ａ，２２ｂをオンする。この動作により、記憶ノード２
５ａ，２５ｂの電位がビット線２６ａ，２６ｂに読出さ
れる。
ついて説明する。ビット線２６ａ，２６ｂをセンスアン
プ回路に接続する。この状態で、ワード線２７に所定の
電位を与えて転送用ｎチャネルＭＯＳトランジスタ２２
ａ，２２ｂをオンする。この動作により、記憶ノード２
５ａ，２５ｂの電位がビット線２６ａ，２６ｂに読出さ
れる。
【０００６】次に、ＳＲＡＭのメモリセルの具体的な構
造について図３９ないし図４１を用いて説明する。図３
９および図４０は、メモリセルの平面構造図であり、説
明の便宜上、メモリセルを基板の下層部と上層部とに分
け、図３９にメモリセルの下層部の平面構造を示し、図
４０に上層部の平面構造を示している。また、図４１
は、図３９および図４０における切断線Ｘ−Ｘに沿った
方向からの断面構造図である。図３９ないし図４１を参
照して、ＳＲＡＭのメモリセルは、シリコン基板１表面
に近い下層領域に、駆動用ｎチャネルＭＯＳトランジス
タ２０ａ，２０ｂと転送用ｎチャネルＭＯＳトランジス
タ２２ａ，２２ｂとを配置している。また、層間絶縁層
９を介在してシリコン基板１の主表面上に形成された上
層領域には、負荷用のｐチャネルＭＯＳ薄膜トランジス
タ２１ａ，２１ｂが配置されている。
造について図３９ないし図４１を用いて説明する。図３
９および図４０は、メモリセルの平面構造図であり、説
明の便宜上、メモリセルを基板の下層部と上層部とに分
け、図３９にメモリセルの下層部の平面構造を示し、図
４０に上層部の平面構造を示している。また、図４１
は、図３９および図４０における切断線Ｘ−Ｘに沿った
方向からの断面構造図である。図３９ないし図４１を参
照して、ＳＲＡＭのメモリセルは、シリコン基板１表面
に近い下層領域に、駆動用ｎチャネルＭＯＳトランジス
タ２０ａ，２０ｂと転送用ｎチャネルＭＯＳトランジス
タ２２ａ，２２ｂとを配置している。また、層間絶縁層
９を介在してシリコン基板１の主表面上に形成された上
層領域には、負荷用のｐチャネルＭＯＳ薄膜トランジス
タ２１ａ，２１ｂが配置されている。
【０００７】主に図４１を参照して、シリコン基板１の
表面にはｐウェル領域２が形成されている。ｐウェル領
域２の主表面上の素子分離領域にはフィールド酸化膜４
およびｐ+ 分離領域３が形成されている。駆動用ｎチャ
ネルＭＯＳトランジスタ２０ａと転送用ｎチャネルＭＯ
Ｓトランジスタ２２ｂとは、各々、ｎ+ ソース／ドレイ
ン領域７，７と、ゲート酸化膜５およびゲート電極６と
を備えている。ゲート電極６は多結晶シリコン層６ａ
と、その表面上に形成された金属シリサイド膜６ｂから
なるポリサイド構造を有している。
表面にはｐウェル領域２が形成されている。ｐウェル領
域２の主表面上の素子分離領域にはフィールド酸化膜４
およびｐ+ 分離領域３が形成されている。駆動用ｎチャ
ネルＭＯＳトランジスタ２０ａと転送用ｎチャネルＭＯ
Ｓトランジスタ２２ｂとは、各々、ｎ+ ソース／ドレイ
ン領域７，７と、ゲート酸化膜５およびゲート電極６と
を備えている。ゲート電極６は多結晶シリコン層６ａ
と、その表面上に形成された金属シリサイド膜６ｂから
なるポリサイド構造を有している。
【０００８】シリコン基板１の表面上は厚い層間絶縁層
９で覆われている。層間絶縁層９の表面上には負荷用ｐ
チャネル薄膜トランジスタ２１ｂが形成されている。薄
膜トランジスタ１４（負荷用ｐチャネル薄膜トランジス
タ２１ｂと同じ）は、層間絶縁層９の表面上に形成され
たゲート電極８ｂと、ゲート電極８ｂの表面を覆うゲー
ト酸化膜１３と、ｐ+ ソース／ドレイン領域１２ａ，１
２ｃおよびチャネル領域１２ｂとを備える。ｐ+ ソース
／ドレイン領域１２ａ，１２ｃおよびチャネル領域１２
ｂは膜厚２０ｎｍ程度の薄い多結晶シリコン層中に形成
されている。また、ゲート電極８ｂはｐ型の不純物を含
んでいる。
９で覆われている。層間絶縁層９の表面上には負荷用ｐ
チャネル薄膜トランジスタ２１ｂが形成されている。薄
膜トランジスタ１４（負荷用ｐチャネル薄膜トランジス
タ２１ｂと同じ）は、層間絶縁層９の表面上に形成され
たゲート電極８ｂと、ゲート電極８ｂの表面を覆うゲー
ト酸化膜１３と、ｐ+ ソース／ドレイン領域１２ａ，１
２ｃおよびチャネル領域１２ｂとを備える。ｐ+ ソース
／ドレイン領域１２ａ，１２ｃおよびチャネル領域１２
ｂは膜厚２０ｎｍ程度の薄い多結晶シリコン層中に形成
されている。また、ゲート電極８ｂはｐ型の不純物を含
んでいる。
【０００９】次に、下層に形成される駆動用ｎチャネル
ＭＯＳトランジスタ２０ａのゲート電極と、転送用ｎチ
ャネルＭＯＳトランジスタ２２ｂのｎ+ ソース／ドレイ
ン領域と、上層に形成された負荷用ｐチャネルＭＯＳ薄
膜トランジスタ２１ｂのｐ+ソース／ドレイン領域とが
接続される記憶ノード２５ｂの配線構造について説明す
る。層間絶縁層９の中には開口部１６が形成されてい
る。この開口部１６の内部には、駆動用ｎチャネルＭＯ
Ｓトランジスタ２０ａのゲート電極６と転送用ｎチャネ
ルＭＯＳトランジスタ２２ｂの一方のｎ+ ソース／ドレ
イン領域７が露出している。多結晶シリコンから構成さ
れる配線層８ａは、開口部１６の内部に形成され、駆動
用ｎチャネルＭＯＳトランジスタ２０ａのゲート電極６
と転送用ｎチャネルＭＯＳトランジスタ２２ｂのｎ+ ソ
ース／ドレイン領域７とに同時に接続されている。この
ようなコンタクト構造をシェアードコンタクトと称す。
さらに、配線層８ａの一部は層間絶縁層９の表面上に延
在しており、これが負荷用ｐチャネルＭＯＳ薄膜トラン
ジスタ２１ａのゲート電極（図４１には示していない）
となっている。そして、負荷用ｐチャネルＭＯＳ薄膜ト
ランジスタ２１ｂのｐ + ソース／ドレイン領域１２ａを
構成する多結晶シリコン層がこの配線層８ａの表面に接
続されている。配線層８ａは多結晶シリコンから構成さ
れ、その内部に導電性を得るためのｐ型不純物を含んで
いる。開口部１６の底部において、配線層８ａとソース
／ドレイン領域７との間にはチタンシリサイド層１１が
形成されている。チタンシリサイド層１１はｐ型の配線
層８ａとｎ型のソース／ドレイン領域７とが直接接続さ
れることによりｐｎ接合が形成されることを防止する。
なお、層間絶縁層９の表面上に配置される配線層８ａが
開口部１６を通して下層のたとえばシリコン基板に形成
された不純物領域と接続されるような構造をダイレクト
コンタクトと称する。
ＭＯＳトランジスタ２０ａのゲート電極と、転送用ｎチ
ャネルＭＯＳトランジスタ２２ｂのｎ+ ソース／ドレイ
ン領域と、上層に形成された負荷用ｐチャネルＭＯＳ薄
膜トランジスタ２１ｂのｐ+ソース／ドレイン領域とが
接続される記憶ノード２５ｂの配線構造について説明す
る。層間絶縁層９の中には開口部１６が形成されてい
る。この開口部１６の内部には、駆動用ｎチャネルＭＯ
Ｓトランジスタ２０ａのゲート電極６と転送用ｎチャネ
ルＭＯＳトランジスタ２２ｂの一方のｎ+ ソース／ドレ
イン領域７が露出している。多結晶シリコンから構成さ
れる配線層８ａは、開口部１６の内部に形成され、駆動
用ｎチャネルＭＯＳトランジスタ２０ａのゲート電極６
と転送用ｎチャネルＭＯＳトランジスタ２２ｂのｎ+ ソ
ース／ドレイン領域７とに同時に接続されている。この
ようなコンタクト構造をシェアードコンタクトと称す。
さらに、配線層８ａの一部は層間絶縁層９の表面上に延
在しており、これが負荷用ｐチャネルＭＯＳ薄膜トラン
ジスタ２１ａのゲート電極（図４１には示していない）
となっている。そして、負荷用ｐチャネルＭＯＳ薄膜ト
ランジスタ２１ｂのｐ + ソース／ドレイン領域１２ａを
構成する多結晶シリコン層がこの配線層８ａの表面に接
続されている。配線層８ａは多結晶シリコンから構成さ
れ、その内部に導電性を得るためのｐ型不純物を含んで
いる。開口部１６の底部において、配線層８ａとソース
／ドレイン領域７との間にはチタンシリサイド層１１が
形成されている。チタンシリサイド層１１はｐ型の配線
層８ａとｎ型のソース／ドレイン領域７とが直接接続さ
れることによりｐｎ接合が形成されることを防止する。
なお、層間絶縁層９の表面上に配置される配線層８ａが
開口部１６を通して下層のたとえばシリコン基板に形成
された不純物領域と接続されるような構造をダイレクト
コンタクトと称する。
【００１０】ところが、上記のＳＲＡＭのメモリセルに
用いられた配線層８ａのように、高低差の大きいダイレ
クトコンタクト構造を形成する場合には配線層のパター
ニングが困難になるという問題が生じた。図４３は、図
４０に示す配線層８ａを形成するための製造工程を示す
断面図である。層間絶縁層９中に開口部１６が形成され
た後、全面に多結晶シリコン層８がたとえばＣＶＤ法に
より堆積される。次に、この多結晶シリコン層８の表面
上にレジストを塗布する。そして、フォトリソグラフィ
法を用いて、レジストを所定のパターン形状に露光現像
し、レジストマスクを形成する。その後、レジストマス
クを用いて多結晶シリコン層８をエッチングして配線層
８ａおよび薄膜トランジスタ１４（負荷用ｐチャネル薄
膜トランジスタ２１ｂ）のゲート電極８ｂを形成する。
用いられた配線層８ａのように、高低差の大きいダイレ
クトコンタクト構造を形成する場合には配線層のパター
ニングが困難になるという問題が生じた。図４３は、図
４０に示す配線層８ａを形成するための製造工程を示す
断面図である。層間絶縁層９中に開口部１６が形成され
た後、全面に多結晶シリコン層８がたとえばＣＶＤ法に
より堆積される。次に、この多結晶シリコン層８の表面
上にレジストを塗布する。そして、フォトリソグラフィ
法を用いて、レジストを所定のパターン形状に露光現像
し、レジストマスクを形成する。その後、レジストマス
クを用いて多結晶シリコン層８をエッチングして配線層
８ａおよび薄膜トランジスタ１４（負荷用ｐチャネル薄
膜トランジスタ２１ｂ）のゲート電極８ｂを形成する。
【００１１】図示されるように、多結晶シリコン層８は
段差起伏の激しい層間絶縁層９の表面上に形成されてい
る。特に、開口部１６の近傍では多結晶シリコン層の段
差が大きい。このような段差の大きな多結晶シリコン層
８の表面上に露光技術を用いて微細なレジストマスクを
形成することは非常に困難である。特に、近年の半導体
集積回路においては、段差が大きくなって露光装置の焦
点深度の範囲を越える傾向にある。したがって、レジス
トパターンの解像度が低下し、多結晶シリコン層からな
る配線層８ａのレジストパターン形状が設計通りにはな
らないという問題が生じた。配線パターンの精度の劣化
は、配線サイズの微細化を阻害し、配線の信頼性を低下
させる。
段差起伏の激しい層間絶縁層９の表面上に形成されてい
る。特に、開口部１６の近傍では多結晶シリコン層の段
差が大きい。このような段差の大きな多結晶シリコン層
８の表面上に露光技術を用いて微細なレジストマスクを
形成することは非常に困難である。特に、近年の半導体
集積回路においては、段差が大きくなって露光装置の焦
点深度の範囲を越える傾向にある。したがって、レジス
トパターンの解像度が低下し、多結晶シリコン層からな
る配線層８ａのレジストパターン形状が設計通りにはな
らないという問題が生じた。配線パターンの精度の劣化
は、配線サイズの微細化を阻害し、配線の信頼性を低下
させる。
【００１２】上述した従来の問題点を解消するものとし
て、本願発明者らは、本願の国内優先権主張の基礎とな
る先の出願の出願日より後の平成５年２月１９日付で出
願公開された特開平５−４１３７８号公報において、コ
ンタクトホール内部に平坦な表面を有するシリコンプラ
グを埋込み形成し、その上に多結晶シリコンからなる配
線層を形成したＳＲＡＭの配線構造とその製造方法を既
に提案した。以下、図４４ないし図５３に基づいて、特
開平５−４１３７８号公報に記載された主な実施例の概
要を説明する。
て、本願発明者らは、本願の国内優先権主張の基礎とな
る先の出願の出願日より後の平成５年２月１９日付で出
願公開された特開平５−４１３７８号公報において、コ
ンタクトホール内部に平坦な表面を有するシリコンプラ
グを埋込み形成し、その上に多結晶シリコンからなる配
線層を形成したＳＲＡＭの配線構造とその製造方法を既
に提案した。以下、図４４ないし図５３に基づいて、特
開平５−４１３７８号公報に記載された主な実施例の概
要を説明する。
【００１３】図４４は、特開平５−４１３７８号公報に
おいて提案されたＳＲＡＭのメモリセルの断面構造の一
例を示している。平面構造は、図３９および図４０に示
される従来のＳＲＡＭのメモリセルの平面構造とほぼ同
様である。また、図４４は、従来のＳＲＡＭを示す図４
１の断面位置と同じ位置の断面構造を示している。図４
４に示されるメモリセルの断面構造は、図４１に示され
る従来のメモリセルの断面構造とダイレクトコンタクト
の構造のみが相違する。したがって、以下では主にこの
発明によるダイレクトコンタクト構造についてのみ説明
し、その他の部分の構造については、図４１に示された
従来の技術の記載を参照する。
おいて提案されたＳＲＡＭのメモリセルの断面構造の一
例を示している。平面構造は、図３９および図４０に示
される従来のＳＲＡＭのメモリセルの平面構造とほぼ同
様である。また、図４４は、従来のＳＲＡＭを示す図４
１の断面位置と同じ位置の断面構造を示している。図４
４に示されるメモリセルの断面構造は、図４１に示され
る従来のメモリセルの断面構造とダイレクトコンタクト
の構造のみが相違する。したがって、以下では主にこの
発明によるダイレクトコンタクト構造についてのみ説明
し、その他の部分の構造については、図４１に示された
従来の技術の記載を参照する。
【００１４】ダイレクトコンタクト部１０は、ｎ型多結
晶シリコンプラグ層１５と、チタンシリサイド層１１お
よびｐ型多結晶シリコン配線層８ａとを備える。層間絶
縁層９には開口部１６が形成されている。開口部１６の
底部には、転送用ｎチャネルＭＯＳトランジスタ２２ｂ
のｎ+ ソース／ドレイン領域７と、駆動用ｎチャネルＭ
ＯＳトランジスタ２０ａのゲート電極６とが露出してい
る。開口部１６の内部にはこのｎ+ ソース／ドレイン領
域７とゲート電極６とに直接接続された多結晶シリコン
からなるプラグ層１５が埋め込まれている。多結晶シリ
コンプラグ層１５の内部には導電性を付与するためのリ
ン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が導入されて
いる。多結晶シリコンプラグ層１５の表面にはチタンシ
リサイド層（中間導電層）１１が形成されている。チタ
ンシリサイド層１１の表面上には多結晶シリコンからな
る配線層８ａが形成されている。配線層８ａの内部には
ｐ型の不純物が導入されている。
晶シリコンプラグ層１５と、チタンシリサイド層１１お
よびｐ型多結晶シリコン配線層８ａとを備える。層間絶
縁層９には開口部１６が形成されている。開口部１６の
底部には、転送用ｎチャネルＭＯＳトランジスタ２２ｂ
のｎ+ ソース／ドレイン領域７と、駆動用ｎチャネルＭ
ＯＳトランジスタ２０ａのゲート電極６とが露出してい
る。開口部１６の内部にはこのｎ+ ソース／ドレイン領
域７とゲート電極６とに直接接続された多結晶シリコン
からなるプラグ層１５が埋め込まれている。多結晶シリ
コンプラグ層１５の内部には導電性を付与するためのリ
ン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が導入されて
いる。多結晶シリコンプラグ層１５の表面にはチタンシ
リサイド層（中間導電層）１１が形成されている。チタ
ンシリサイド層１１の表面上には多結晶シリコンからな
る配線層８ａが形成されている。配線層８ａの内部には
ｐ型の不純物が導入されている。
【００１５】このように、配線層８ａとソース／ドレイ
ン領域７およびゲート電極６とのダイレクトコンタクト
構造は、開口部１６の内部に多結晶シリコンプラグ層１
５を埋設することにより配線層８ａの平坦性を向上す
る。さらに、チタンシリサイド層１１を配線層８ａと多
結晶シリコンプラグ層１５との間に介在させることによ
って、配線層８ａと多結晶シリコンプラグ層１５および
ソース／ドレイン領域７、ゲート電極６との間のオーミ
ックコンタクトを得ることができる。
ン領域７およびゲート電極６とのダイレクトコンタクト
構造は、開口部１６の内部に多結晶シリコンプラグ層１
５を埋設することにより配線層８ａの平坦性を向上す
る。さらに、チタンシリサイド層１１を配線層８ａと多
結晶シリコンプラグ層１５との間に介在させることによ
って、配線層８ａと多結晶シリコンプラグ層１５および
ソース／ドレイン領域７、ゲート電極６との間のオーミ
ックコンタクトを得ることができる。
【００１６】次に、図４４に示すＳＲＡＭのメモリセル
の製造工程について説明する。図４５ないし図５２は、
図４４に示された構造のＳＲＡＭのメモリセルの製造工
程断面図である。
の製造工程について説明する。図４５ないし図５２は、
図４４に示された構造のＳＲＡＭのメモリセルの製造工
程断面図である。
【００１７】図４５を参照して、シリコン基板１の主表
面に、たとえばイオン注入法によりｐ型不純物を注入す
る。その後、熱処理を施して注入したｐ型不純物を基板
１の主表面から約２〜３μｍの深さまで拡散させること
によりｐウェル２を形成する。さらに、ＬＯＣＯＳ（Ｌ
ＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ
）法を用いて、ｐウェル２の表面上の所定領域に素子
分離のためのフィールド酸化膜４およびｐ+ アイソレー
ション層３を形成する。次に、たとえば熱酸化法を用い
てｐウェル２の表面上に膜厚１２ｎｍ〜１５ｎｍの酸化
膜５を形成する。酸化膜５はＭＯＳトランジスタ２０
ａ，２２ｂのゲート酸化膜５を構成する。さらに、酸化
膜５の表面上に多結晶シリコン６ａと、高融点金属シリ
サイド６ｂとから構成されるポリサイド膜６を堆積す
る。そして、フォトリソグラフィ法およびエッチング法
を用いてポリサイド膜を所定の形状にパターニングす
る。これによりＭＯＳトランジスタ２０ａ，２２ｂのゲ
ート電極６，６を形成する。さらに、パターニングされ
たゲート電極６をマスクとして、イオン注入法を用いて
ｎ型不純物イオンをドーズ量４×１０1 5 ／ｃｍ2 でｐ
ウェル２の内部に注入する。さらに熱処理を施して４つ
のＭＯＳトランジスタ２０ａ，２０ｂ（図４４に示さ
ず），２２ａ（図４４に示さず），２２ｂのｎ+ ソース
・ドレイン領域７を形成する。以上の工程により、駆動
用ｎチャネルＭＯＳトランジスタ２０ａ，２０ｂ（図４
４に示さず）と転送用ｎチャネルＭＯＳトランジスタ２
２ａ（図４４に示さず），２２ｂが形成される。その
後、シリコン基板１表面上の全面にたとえば常圧ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法を用いてＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）膜を堆積する。そして、熱
処理を施してＢＰＳＧを軟化させることによってリフロ
ーさせて、ＢＰＳＧ膜の表面を平坦化する。この工程に
より、平坦化した表面を有する層間絶縁層９を形成す
る。さらに、フォトリソグラフィ法およびエッチング法
を用いて層間絶縁層９中にダイレクトコンタクトのため
の開口部１６を形成する。
面に、たとえばイオン注入法によりｐ型不純物を注入す
る。その後、熱処理を施して注入したｐ型不純物を基板
１の主表面から約２〜３μｍの深さまで拡散させること
によりｐウェル２を形成する。さらに、ＬＯＣＯＳ（Ｌ
ＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ
）法を用いて、ｐウェル２の表面上の所定領域に素子
分離のためのフィールド酸化膜４およびｐ+ アイソレー
ション層３を形成する。次に、たとえば熱酸化法を用い
てｐウェル２の表面上に膜厚１２ｎｍ〜１５ｎｍの酸化
膜５を形成する。酸化膜５はＭＯＳトランジスタ２０
ａ，２２ｂのゲート酸化膜５を構成する。さらに、酸化
膜５の表面上に多結晶シリコン６ａと、高融点金属シリ
サイド６ｂとから構成されるポリサイド膜６を堆積す
る。そして、フォトリソグラフィ法およびエッチング法
を用いてポリサイド膜を所定の形状にパターニングす
る。これによりＭＯＳトランジスタ２０ａ，２２ｂのゲ
ート電極６，６を形成する。さらに、パターニングされ
たゲート電極６をマスクとして、イオン注入法を用いて
ｎ型不純物イオンをドーズ量４×１０1 5 ／ｃｍ2 でｐ
ウェル２の内部に注入する。さらに熱処理を施して４つ
のＭＯＳトランジスタ２０ａ，２０ｂ（図４４に示さ
ず），２２ａ（図４４に示さず），２２ｂのｎ+ ソース
・ドレイン領域７を形成する。以上の工程により、駆動
用ｎチャネルＭＯＳトランジスタ２０ａ，２０ｂ（図４
４に示さず）と転送用ｎチャネルＭＯＳトランジスタ２
２ａ（図４４に示さず），２２ｂが形成される。その
後、シリコン基板１表面上の全面にたとえば常圧ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法を用いてＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）膜を堆積する。そして、熱
処理を施してＢＰＳＧを軟化させることによってリフロ
ーさせて、ＢＰＳＧ膜の表面を平坦化する。この工程に
より、平坦化した表面を有する層間絶縁層９を形成す
る。さらに、フォトリソグラフィ法およびエッチング法
を用いて層間絶縁層９中にダイレクトコンタクトのため
の開口部１６を形成する。
【００１８】次に、図４６を参照して、層間絶縁層９の
表面上にＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法
を用いて不純物がドープされていない多結晶シリコン層
１５ａを形成する。多結晶シリコン層１５ａは開口部１
６の内部を完全に充填し、かつ自身の表面が開口部１６
の上部においてほぼ平坦になる程度に厚く堆積される。
表面上にＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法
を用いて不純物がドープされていない多結晶シリコン層
１５ａを形成する。多結晶シリコン層１５ａは開口部１
６の内部を完全に充填し、かつ自身の表面が開口部１６
の上部においてほぼ平坦になる程度に厚く堆積される。
【００１９】さらに、図４７を参照して、等方性エッチ
ングによるエッチバック法を用いて多結晶シリコン層１
５ａをエッチングし、開口部１６の内部にのみ残余させ
る。
ングによるエッチバック法を用いて多結晶シリコン層１
５ａをエッチングし、開口部１６の内部にのみ残余させ
る。
【００２０】さらに、図４８を参照して、開口部１６の
上部にのみ開口部を有するレジストパターン１７を層間
絶縁層９の表面上に形成する。そして、そのレジストパ
ターン１７をマスクとして多結晶シリコンプラグ層１５
の内部に導電性を付与するためのｎ型不純物１８をイオ
ン注入する。
上部にのみ開口部を有するレジストパターン１７を層間
絶縁層９の表面上に形成する。そして、そのレジストパ
ターン１７をマスクとして多結晶シリコンプラグ層１５
の内部に導電性を付与するためのｎ型不純物１８をイオ
ン注入する。
【００２１】さらに、図４９を参照して、レジストパタ
ーン１７を除去後、層間絶縁層９および多結晶シリコン
プラグ層１５の表面の全面上にスパッタリング法を用い
てチタン層１１ａを堆積する。その後、ＲＴＡ（Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法を用い
て、多結晶シリコンプラグ層１５の表面上に位置してい
るチタン層のみをシリサイド化させる。
ーン１７を除去後、層間絶縁層９および多結晶シリコン
プラグ層１５の表面の全面上にスパッタリング法を用い
てチタン層１１ａを堆積する。その後、ＲＴＡ（Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法を用い
て、多結晶シリコンプラグ層１５の表面上に位置してい
るチタン層のみをシリサイド化させる。
【００２２】さらに、図５０を参照して、層間絶縁層９
表面上に形成された未反応のチタン層１１ａを除去す
る。これにより、多結晶シリコンプラグ層１５の表面上
にチタンシリサイド層１１が形成される。
表面上に形成された未反応のチタン層１１ａを除去す
る。これにより、多結晶シリコンプラグ層１５の表面上
にチタンシリサイド層１１が形成される。
【００２３】さらに、図５１を参照して、層間絶縁層９
およびチタンシリサイド層１１の表面上に、ＬＰＣＶＤ
法を用いて不純物が導入されていない多結晶シリコン層
８を膜厚１００ｎｍ程度堆積する。さらに、多結晶シリ
コン層８の中にｐ型不純物イオン１９をドーズ量８×１
０1 5 ／ｃｍ2 程度イオン注入し、熱処理を施してｐ型
不純物イオンを活性化する。
およびチタンシリサイド層１１の表面上に、ＬＰＣＶＤ
法を用いて不純物が導入されていない多結晶シリコン層
８を膜厚１００ｎｍ程度堆積する。さらに、多結晶シリ
コン層８の中にｐ型不純物イオン１９をドーズ量８×１
０1 5 ／ｃｍ2 程度イオン注入し、熱処理を施してｐ型
不純物イオンを活性化する。
【００２４】その後、図５２を参照して、フォトリソグ
ラフィ法およびエッチング法を用いてｐ型の多結晶シリ
コン層８をパターニングする。この工程によってｐチャ
ネルＭＯＳ薄膜トランジスタ２１ａ（図４４に示さ
ず），２１ｂのゲート電極８ｂと、配線層８ａが形成さ
れる。さらに、層間絶縁層９，ゲート電極８ｂおよび配
線層８ａの表面全面上に、たとえばＬＰＣＶＤ法を用い
てゲート酸化膜１３を膜厚２０ｎｍ程度堆積する。そし
て、開口部１６の上部に位置するゲート酸化膜１３の一
部を開口する。その後、ゲート酸化膜１３およびそのゲ
ート酸化膜１３の開口部の表面上の全面上にたとえばＬ
ＰＣＶＤ法を用いて膜厚１０ｎｍ程度の薄い多結晶シリ
コン層を形成する。そして、この多結晶シリコン層のう
ち、負荷用ｐチャネルＭＯＳトランジスタのチャネル領
域やｐ+ ソース／ドレイン領域となるばき領域上にレジ
ストパターンを形成する。その後、このレジストパター
ンをマスクとして、エッチングにより多結晶シリコン層
をパターニングする。そして、負荷用ｐチャネルＭＯＳ
薄膜トランジスタ２１ａ，２１ｂのチャネル領域となる
べき多結晶シリコン層の領域上にレジストを形成する。
そして、このレジストをマスクとして多結晶シリコン層
中にｐ型不純物イオンをドーズ量１×１０1 5 ／ｃｍ2
程度でイオン注入する。これにより、負荷用ｐチャネル
ＭＯＳ薄膜トランジスタ２１ｂのｐ+ ソース／ドレイン
領域１２ａ，１２ｃが形成される。以上の工程により図
２２に示すメモリセルが完成する。
ラフィ法およびエッチング法を用いてｐ型の多結晶シリ
コン層８をパターニングする。この工程によってｐチャ
ネルＭＯＳ薄膜トランジスタ２１ａ（図４４に示さ
ず），２１ｂのゲート電極８ｂと、配線層８ａが形成さ
れる。さらに、層間絶縁層９，ゲート電極８ｂおよび配
線層８ａの表面全面上に、たとえばＬＰＣＶＤ法を用い
てゲート酸化膜１３を膜厚２０ｎｍ程度堆積する。そし
て、開口部１６の上部に位置するゲート酸化膜１３の一
部を開口する。その後、ゲート酸化膜１３およびそのゲ
ート酸化膜１３の開口部の表面上の全面上にたとえばＬ
ＰＣＶＤ法を用いて膜厚１０ｎｍ程度の薄い多結晶シリ
コン層を形成する。そして、この多結晶シリコン層のう
ち、負荷用ｐチャネルＭＯＳトランジスタのチャネル領
域やｐ+ ソース／ドレイン領域となるばき領域上にレジ
ストパターンを形成する。その後、このレジストパター
ンをマスクとして、エッチングにより多結晶シリコン層
をパターニングする。そして、負荷用ｐチャネルＭＯＳ
薄膜トランジスタ２１ａ，２１ｂのチャネル領域となる
べき多結晶シリコン層の領域上にレジストを形成する。
そして、このレジストをマスクとして多結晶シリコン層
中にｐ型不純物イオンをドーズ量１×１０1 5 ／ｃｍ2
程度でイオン注入する。これにより、負荷用ｐチャネル
ＭＯＳ薄膜トランジスタ２１ｂのｐ+ ソース／ドレイン
領域１２ａ，１２ｃが形成される。以上の工程により図
２２に示すメモリセルが完成する。
【００２５】特開平５−４１３７８号公報においては、
他の例として、図５３に示す断面構造のＳＲＡＭのメモ
リセルも提案されている。このメモリセルにおいては、
コンタクトホール１６の内部にはｐ+ シリコンプラグ層
１１０が埋め込まれており、ｐ+ シリコンプラグ層１１
０の平坦な上部表面には同じｐ型の配線層８ａが接続さ
れている。そして、たとえば高融点金属シリサイドなど
の中間導電層１００がｎ+ ソース・ドレイン領域７とｐ
+ シリコンプラグ層１１０との間に形成されている。
他の例として、図５３に示す断面構造のＳＲＡＭのメモ
リセルも提案されている。このメモリセルにおいては、
コンタクトホール１６の内部にはｐ+ シリコンプラグ層
１１０が埋め込まれており、ｐ+ シリコンプラグ層１１
０の平坦な上部表面には同じｐ型の配線層８ａが接続さ
れている。そして、たとえば高融点金属シリサイドなど
の中間導電層１００がｎ+ ソース・ドレイン領域７とｐ
+ シリコンプラグ層１１０との間に形成されている。
【００２６】上述した、特開平５−４１３７８号公報に
おいて提案されたメモリセルの構造およびその製造方法
により、図３９ないし図４３に基づいて示された従来技
術の問題点は大幅に解消し、フォトリソグラフィ法を用
いた配線層のパターニング精度が向上するとともに、互
いに導電型の異なる層の間の良好なオーミックコンタク
トを実現することができた。
おいて提案されたメモリセルの構造およびその製造方法
により、図３９ないし図４３に基づいて示された従来技
術の問題点は大幅に解消し、フォトリソグラフィ法を用
いた配線層のパターニング精度が向上するとともに、互
いに導電型の異なる層の間の良好なオーミックコンタク
トを実現することができた。
【００２７】
【発明が解決しようとする課題】しかしながら、特開平
５−４１３７８号公報において提案されたメモリセルの
構造は、導電型の異なる配線層間のｐｎ接合部での電圧
降下の減少を目的としているため、その接合部におい
て、主として高融点金属シリサイドからなる中間導電層
を形成する必要があり、その結果として、高融点金属シ
リサイド層を形成する工程を経なければならず、工程の
簡略化が課題となっていた。
５−４１３７８号公報において提案されたメモリセルの
構造は、導電型の異なる配線層間のｐｎ接合部での電圧
降下の減少を目的としているため、その接合部におい
て、主として高融点金属シリサイドからなる中間導電層
を形成する必要があり、その結果として、高融点金属シ
リサイド層を形成する工程を経なければならず、工程の
簡略化が課題となっていた。
【００２８】この発明は、基本的には特開平５−４１３
７８号公報において提案された、コンタクトホール内部
に平坦な表面を有するシリコンプラグ層を埋込み形成し
た配線構造を適用し、その作用効果を維持しつつ、さら
に製造工程の簡略化を図った配線構造およびその製造方
法を提供することを目的とする。
７８号公報において提案された、コンタクトホール内部
に平坦な表面を有するシリコンプラグ層を埋込み形成し
た配線構造を適用し、その作用効果を維持しつつ、さら
に製造工程の簡略化を図った配線構造およびその製造方
法を提供することを目的とする。
【００２９】
【課題を解決するための手段】請求項１に記載の本願発
明の半導体装置は、半導体層上に酸化膜を介在させて形
成された多結晶シリコン層と、半導体層表面および多結
晶シリコン層表面を覆うように形成された層間絶縁層と
を含む。この層間絶縁層には、多結晶シリコン層の端部
表面と、多結晶シリコン層の端部近傍の半導体層表面と
を露出するようにコンタクトホールが形成されている。
このコンタクトホールには、多結晶シリコン層の端部表
面と多結晶シリコン層の端部近傍の半導体層表面とに直
接接するように、シリコン層が埋込み形成されている。
さらに、上記多結晶シリコン層とシリコン層とは、同一
導電型を有している。
明の半導体装置は、半導体層上に酸化膜を介在させて形
成された多結晶シリコン層と、半導体層表面および多結
晶シリコン層表面を覆うように形成された層間絶縁層と
を含む。この層間絶縁層には、多結晶シリコン層の端部
表面と、多結晶シリコン層の端部近傍の半導体層表面と
を露出するようにコンタクトホールが形成されている。
このコンタクトホールには、多結晶シリコン層の端部表
面と多結晶シリコン層の端部近傍の半導体層表面とに直
接接するように、シリコン層が埋込み形成されている。
さらに、上記多結晶シリコン層とシリコン層とは、同一
導電型を有している。
【００３０】また、請求項２に記載の本発明の半導体装
置は、半導体層の表面上に形成された層間絶縁層を有
し、その層間絶縁層には、半導体層表面のコンタクト部
を露出するようにコンタクトホールが形成されている。
このコンタクトホールの内部には、平坦な表面を有する
シリコンプラグ層が埋込み形成されている。層間絶縁層
上には、コンタクトホールにおいてシリコンプラグ層と
電気的に接続された第１多結晶シリコン層が形成され、
この第１多結晶シリコン層表面上には、酸化膜を介して
形成され、かつコンタクトホールの直上の領域近傍にお
いて酸化膜が開口することにより第１多結晶シリコン層
と電気的に接続された第２多結晶シリコン層が形成され
ている。さらに、第１多結晶シリコン層と第２多結晶シ
リコン層とはそれぞれ異なる導電型を有し、少なくとも
第１多結晶シリコン層と第２多結晶シリコン層とが接続
された領域の接続境界面に、ｐｎ接合での電圧降下を減
少させるための中間導電層を有している。
置は、半導体層の表面上に形成された層間絶縁層を有
し、その層間絶縁層には、半導体層表面のコンタクト部
を露出するようにコンタクトホールが形成されている。
このコンタクトホールの内部には、平坦な表面を有する
シリコンプラグ層が埋込み形成されている。層間絶縁層
上には、コンタクトホールにおいてシリコンプラグ層と
電気的に接続された第１多結晶シリコン層が形成され、
この第１多結晶シリコン層表面上には、酸化膜を介して
形成され、かつコンタクトホールの直上の領域近傍にお
いて酸化膜が開口することにより第１多結晶シリコン層
と電気的に接続された第２多結晶シリコン層が形成され
ている。さらに、第１多結晶シリコン層と第２多結晶シ
リコン層とはそれぞれ異なる導電型を有し、少なくとも
第１多結晶シリコン層と第２多結晶シリコン層とが接続
された領域の接続境界面に、ｐｎ接合での電圧降下を減
少させるための中間導電層を有している。
【００３１】請求項３に記載の本発明の半導体装置の製
造方法は、半導体層表面上に、酸化膜を介在させて、一
導電型の不純物をドープした多結晶シリコン層を形成す
る工程と、この多結晶シリコン層を所定形状にパターニ
ングする工程と、パターニングされた多結晶シリコン層
表面および半導体層表面を覆うように、層間絶縁層を形
成する工程と、パターニングされた多結晶シリコン層の
端部表面とその多結晶シリコン層の端部近傍の半導体層
表面とを露出するように、層間絶縁層にコンタクトホー
ルを開口する工程と、コンタクトホールの内部に、多結
晶シリコン層の端部表面とその多結晶シリコン層の端部
近傍の半導体層表面とに直接接するように、多結晶シリ
コン層と同じ導電型の不純物をドープしたシリコン層を
埋込み形成する工程とを備えている。
造方法は、半導体層表面上に、酸化膜を介在させて、一
導電型の不純物をドープした多結晶シリコン層を形成す
る工程と、この多結晶シリコン層を所定形状にパターニ
ングする工程と、パターニングされた多結晶シリコン層
表面および半導体層表面を覆うように、層間絶縁層を形
成する工程と、パターニングされた多結晶シリコン層の
端部表面とその多結晶シリコン層の端部近傍の半導体層
表面とを露出するように、層間絶縁層にコンタクトホー
ルを開口する工程と、コンタクトホールの内部に、多結
晶シリコン層の端部表面とその多結晶シリコン層の端部
近傍の半導体層表面とに直接接するように、多結晶シリ
コン層と同じ導電型の不純物をドープしたシリコン層を
埋込み形成する工程とを備えている。
【００３２】請求項４に記載の本発明の半導体装置の製
造方法は、半導体層表面上に、層間絶縁膜を形成する工
程と、層間絶縁層に、半導体層表面のコンタクト部を露
出するようにコンタクトホールを開口する工程と、コン
タクトホールの内部に、平坦な表面を有するシリコンプ
ラグ層を形成する工程と、層間絶縁膜表面およびシリコ
ンプラグ層の平坦な表面と直接接するように、第１導電
型の不純物をドープした第１多結晶シリコン層を形成す
る工程と、第１多結晶シリコン層表面上に酸化膜を形成
する工程と、酸化膜の、コンタクトホールの上方に位置
する領域部分のみを開口し、当該領域の第１多結晶シリ
コン層を露出させる工程と、酸化膜表面および露出され
た第１多結晶シリコン層表面に直接接するように、第２
導電型の不純物をドープした第２多結晶シリコン層を形
成する工程と、少なくとも第１多結晶シリコン層と第２
多結晶シリコン層とが接続された領域の接続境界面に、
ｐｎ接合での電圧降下を減少させるための中間導電層を
形成する工程と、を備えている。
造方法は、半導体層表面上に、層間絶縁膜を形成する工
程と、層間絶縁層に、半導体層表面のコンタクト部を露
出するようにコンタクトホールを開口する工程と、コン
タクトホールの内部に、平坦な表面を有するシリコンプ
ラグ層を形成する工程と、層間絶縁膜表面およびシリコ
ンプラグ層の平坦な表面と直接接するように、第１導電
型の不純物をドープした第１多結晶シリコン層を形成す
る工程と、第１多結晶シリコン層表面上に酸化膜を形成
する工程と、酸化膜の、コンタクトホールの上方に位置
する領域部分のみを開口し、当該領域の第１多結晶シリ
コン層を露出させる工程と、酸化膜表面および露出され
た第１多結晶シリコン層表面に直接接するように、第２
導電型の不純物をドープした第２多結晶シリコン層を形
成する工程と、少なくとも第１多結晶シリコン層と第２
多結晶シリコン層とが接続された領域の接続境界面に、
ｐｎ接合での電圧降下を減少させるための中間導電層を
形成する工程と、を備えている。
【００３３】
【作用】請求項１に記載の配線構造を有する半導体装置
によれば、まず、特開平５−４１３７８号公報に示され
た配線構造と同様に、シリコン層がコンタクトホールの
内部に埋込形成されるため、このシリコン層をコンタク
トホールの上部において平坦化することが可能となる。
したがって、層間絶縁膜層の表面上に配置される配線層
は、コンタクトホールの領域においても平坦なシリコン
層の表面上に形成されることになり、その結果配線層の
優れたパターニング精度が得られる。
によれば、まず、特開平５−４１３７８号公報に示され
た配線構造と同様に、シリコン層がコンタクトホールの
内部に埋込形成されるため、このシリコン層をコンタク
トホールの上部において平坦化することが可能となる。
したがって、層間絶縁膜層の表面上に配置される配線層
は、コンタクトホールの領域においても平坦なシリコン
層の表面上に形成されることになり、その結果配線層の
優れたパターニング精度が得られる。
【００３４】また、コンタクトホール内で接合される多
結晶シリコン層とシリコン層とが同一導電型を有してい
るため、その接合境界面にｐｎ接合が存在しない。した
がって、その境界接合面に高融点金属層などからなる中
間導電層を設けずに直接接合しても、電圧降下が生じる
ことがない。よって、特開平５−４１３７８号公報に示
された配線構造のように、多結晶シリコン層を高融点シ
リサイドとの２層構造にする必要がなく、高融点金属シ
リサイド層の形成工程を省くことができる。
結晶シリコン層とシリコン層とが同一導電型を有してい
るため、その接合境界面にｐｎ接合が存在しない。した
がって、その境界接合面に高融点金属層などからなる中
間導電層を設けずに直接接合しても、電圧降下が生じる
ことがない。よって、特開平５−４１３７８号公報に示
された配線構造のように、多結晶シリコン層を高融点シ
リサイドとの２層構造にする必要がなく、高融点金属シ
リサイド層の形成工程を省くことができる。
【００３５】請求項２に記載の配線構造を有する半導体
装置によれば、それぞれ異なる導電型を有する第１多結
晶シリコン層と第２多結晶シリコン層との接合境界面に
中間導電層を設けているため、ｐｎ接合による電圧降下
を減少し、良好な接合が実現される。
装置によれば、それぞれ異なる導電型を有する第１多結
晶シリコン層と第２多結晶シリコン層との接合境界面に
中間導電層を設けているため、ｐｎ接合による電圧降下
を減少し、良好な接合が実現される。
【００３６】請求項３に記載の製造方法により、請求項
１に記載された配線構造の半導体装置が、高融点金属シ
リサイド層などの形成を行なうことなく、効率よく形成
される。
１に記載された配線構造の半導体装置が、高融点金属シ
リサイド層などの形成を行なうことなく、効率よく形成
される。
【００３７】また、請求項４に記載の製造方法により、
請求項２に記載された配線構造の形式が実現する。
請求項２に記載された配線構造の形式が実現する。
【００３８】
【実施例】以下、この発明の実施例について、図面に基
づいて詳細に説明する。
づいて詳細に説明する。
【００３９】図１は、この発明の第１の実施例における
ＳＲＡＭのメモリセルの断面構造を示している。本実施
例のメモリセルの平面構造は、図３９および図４０に示
される従来のＳＲＡＭのメモリセルの平面構造とほぼ同
様である。また、図１は、従来のＳＲＡＭを示す図４１
の断面位置と同じ位置の断面構造を示している。図１に
示されるメモリセルの断面構造は、図４１に示される従
来のメモリセルの断面構造とダイレクトコンタクトの構
造のみが相違する。したがって、以下では主にこの発明
によるダイレクトコンタクト構造についてのみ説明し、
その他の部分の構造については、従来の技術の記載を参
照する。
ＳＲＡＭのメモリセルの断面構造を示している。本実施
例のメモリセルの平面構造は、図３９および図４０に示
される従来のＳＲＡＭのメモリセルの平面構造とほぼ同
様である。また、図１は、従来のＳＲＡＭを示す図４１
の断面位置と同じ位置の断面構造を示している。図１に
示されるメモリセルの断面構造は、図４１に示される従
来のメモリセルの断面構造とダイレクトコンタクトの構
造のみが相違する。したがって、以下では主にこの発明
によるダイレクトコンタクト構造についてのみ説明し、
その他の部分の構造については、従来の技術の記載を参
照する。
【００４０】ダイレクトコンタクト部１０は、ｎ型多結
晶シリコンからなるシリコンプラグ層１５と、チタンシ
リサイド層１１およびｐ型多結晶シリコンからなる配線
層８ａとを備える。層間絶縁層９には開口部１６が形成
されている。開口部１６の底部には、転送用ｎチャネル
ＭＯＳトランジスタ２２ｂのｎ+ ソース／ドレイン領域
７と、駆動用ｎチャネルＭＯＳトランジスタ２０ａのゲ
ート電極１０６ａとが露出している。ゲート電極１０６
ａは、転送用ｎチャネルＭＯＳトランジスタ２２ｂのゲ
ート電極１０６ｂと同時に形成された、ｎ型不純物が導
入された多結晶シリコン層からなっている。開口部１６
の内部には、ｎ+ ソース／ドレイン領域７とゲート電極
１０６ａとに直接接続された多結晶シリコンからなるシ
リコンプラグ層１５が埋込まれている。ゲート電極１０
６ａおよびシリコンプラグ層１５の内部には、導電性を
付与するためのリン（Ｐ）や砒素（Ａｓ）などのｎ型不
純物が導入されている。シリコンプラグ層１５の表面に
はチタンシリサイド層１１が形成されている。チタンシ
リサイド層１１の表面上には、多結晶シリコンからなる
配線層８ａが形成されている。配線層８ａの内部にはｐ
型の不純物が導入されている。
晶シリコンからなるシリコンプラグ層１５と、チタンシ
リサイド層１１およびｐ型多結晶シリコンからなる配線
層８ａとを備える。層間絶縁層９には開口部１６が形成
されている。開口部１６の底部には、転送用ｎチャネル
ＭＯＳトランジスタ２２ｂのｎ+ ソース／ドレイン領域
７と、駆動用ｎチャネルＭＯＳトランジスタ２０ａのゲ
ート電極１０６ａとが露出している。ゲート電極１０６
ａは、転送用ｎチャネルＭＯＳトランジスタ２２ｂのゲ
ート電極１０６ｂと同時に形成された、ｎ型不純物が導
入された多結晶シリコン層からなっている。開口部１６
の内部には、ｎ+ ソース／ドレイン領域７とゲート電極
１０６ａとに直接接続された多結晶シリコンからなるシ
リコンプラグ層１５が埋込まれている。ゲート電極１０
６ａおよびシリコンプラグ層１５の内部には、導電性を
付与するためのリン（Ｐ）や砒素（Ａｓ）などのｎ型不
純物が導入されている。シリコンプラグ層１５の表面に
はチタンシリサイド層１１が形成されている。チタンシ
リサイド層１１の表面上には、多結晶シリコンからなる
配線層８ａが形成されている。配線層８ａの内部にはｐ
型の不純物が導入されている。
【００４１】このように、配線層８ａとソース／ドレイ
ン領域７およびゲート電極１０６ａとのダイレクトコン
タクト構造は、開口部１６の内部にシリコンプラグ層１
５を埋込み形成することによって配線層８ａの平坦性を
向上する。さらに、チタンシリサイド層１１を配線層８
ａとシリコンプラグ層１５との間に介在させることによ
って、配線層８ａとシリコンプラグ層１５およびソース
／ドレイン領域７、ゲート電極１０６ａとの間のオーミ
ックコンタクトを得ることができる。すなわち、チタン
シリサイド層１１がｐ型の配線層８ａとｎ型の多結晶シ
リコンプラグ層１５との直接接続によってｐｎ接合が形
成されることを防止する。チタンシリサイド層１１の膜
厚は、１３〜２００ｎｍの範囲が好ましい。チタンシリ
サイド層の膜厚が１３ｎｍ以下の場合には、膜の一部に
ピンホールが生じるなど、プロセス上問題が生じる。
ン領域７およびゲート電極１０６ａとのダイレクトコン
タクト構造は、開口部１６の内部にシリコンプラグ層１
５を埋込み形成することによって配線層８ａの平坦性を
向上する。さらに、チタンシリサイド層１１を配線層８
ａとシリコンプラグ層１５との間に介在させることによ
って、配線層８ａとシリコンプラグ層１５およびソース
／ドレイン領域７、ゲート電極１０６ａとの間のオーミ
ックコンタクトを得ることができる。すなわち、チタン
シリサイド層１１がｐ型の配線層８ａとｎ型の多結晶シ
リコンプラグ層１５との直接接続によってｐｎ接合が形
成されることを防止する。チタンシリサイド層１１の膜
厚は、１３〜２００ｎｍの範囲が好ましい。チタンシリ
サイド層の膜厚が１３ｎｍ以下の場合には、膜の一部に
ピンホールが生じるなど、プロセス上問題が生じる。
【００４２】コンタクトホール１６内部におけるゲート
電極１０６ａとシリコンプラグ層１５との接合部につい
ては、ゲート電極１０６ａとシリコンプラグ層１５がい
ずれもｎ型の導電性を有するため、ｐｎ接合に起因する
電圧降下が生じない。したがって、その接合境界面にお
いて、高融点金属シリサイドなどからなる中間導電層を
形成する必要がなく、多結晶シリコン層同士を直接接合
させることができる。
電極１０６ａとシリコンプラグ層１５との接合部につい
ては、ゲート電極１０６ａとシリコンプラグ層１５がい
ずれもｎ型の導電性を有するため、ｐｎ接合に起因する
電圧降下が生じない。したがって、その接合境界面にお
いて、高融点金属シリサイドなどからなる中間導電層を
形成する必要がなく、多結晶シリコン層同士を直接接合
させることができる。
【００４３】次に、図１に示されたＳＲＡＭのメモリセ
ルの製造工程について説明する。図２ないし図９は、図
１に示した構造を有するＳＲＡＭのメモリセルの製造工
程を順次示す断面図である。
ルの製造工程について説明する。図２ないし図９は、図
１に示した構造を有するＳＲＡＭのメモリセルの製造工
程を順次示す断面図である。
【００４４】図２（ａ）を参照して、シリコン基板１の
主表面に、たとえばイオン注入法によりｐ型不純物を注
入する。その後、熱処理を施して注入したｐ型不純物を
基板１の主表面から約２〜３μｍの深さまで拡散させる
ことによりｐウェル２を形成する。さらに、ＬＯＣＯＳ
法を用いて、ｐウェル２の表面上の所定領域に素子分離
のためのフィールド酸化膜４およびｐ+ アイソレーショ
ン層３を形成する。次に、たとえば熱酸化法を用いてｐ
ウェル２の表面上に膜厚１２ｎｍ〜１５ｎｍの酸化膜５
を形成する。酸化膜５はＭＯＳトランジスタ２０ａ，２
２ｂのゲート酸化膜５を形成する。さらに、酸化膜５の
表面上にリンや砒素などのｎ型不純物を導入した多結晶
シリコン膜１０６を堆積し、図２（ａ）に示す断面構造
となる。
主表面に、たとえばイオン注入法によりｐ型不純物を注
入する。その後、熱処理を施して注入したｐ型不純物を
基板１の主表面から約２〜３μｍの深さまで拡散させる
ことによりｐウェル２を形成する。さらに、ＬＯＣＯＳ
法を用いて、ｐウェル２の表面上の所定領域に素子分離
のためのフィールド酸化膜４およびｐ+ アイソレーショ
ン層３を形成する。次に、たとえば熱酸化法を用いてｐ
ウェル２の表面上に膜厚１２ｎｍ〜１５ｎｍの酸化膜５
を形成する。酸化膜５はＭＯＳトランジスタ２０ａ，２
２ｂのゲート酸化膜５を形成する。さらに、酸化膜５の
表面上にリンや砒素などのｎ型不純物を導入した多結晶
シリコン膜１０６を堆積し、図２（ａ）に示す断面構造
となる。
【００４５】その後、図２（ｂ）を参照して、フォトリ
ソグラフィ法およびエッチング法を用いて多結晶シリコ
ン膜１０６を所定の形状にパターニングする。これによ
りＭＯＳトランジスタ２０ａ，２２ｂのゲート電極１０
６ａ，１０６ｂを形成する。さらに、パターニングされ
たゲート電極１０６ａ，１０６ｂをマスクとして、イオ
ン注入法を用いてｎ型不純物イオンをドーズ量４×１０
15／ｃｍ2 でｐウェル２の内部に注入する。さらに熱処
理を施して４つのＭＯＳトランジスタ２０ａ，２０ｂ
（図１には示さず），２２ａ（図１には示さず），２２
ｂのｎ+ ソース／ドレイン領域７を形成する。以上の工
程により、駆動用ｎチャネルＭＯＳトランジスタ２０
ａ，２０ｂと転送用ｎチャネルＭＯＳトランジスタ２２
ａ，２２ｂが形成される。その後、シリコン基板１表面
上の全面にたとえば常圧ＣＶＤ法を用いてＢＰＳＧ膜を
堆積する。そして、熱処理を施してＢＰＳＧを軟化させ
ることによってリフローさせて、ＢＰＳＧ膜の表面を平
坦化する。この工程により、平坦化した表面を有する層
間絶縁層９が形成され、図２（ｂ）に示す断面構造とな
る。さらに、フォトリソグラフィ法およびエッチング法
を用いて層間絶縁層９中にダイレクトコンタクトのため
の開口部１６を形成することにより、図２（ｃ）に示す
断面構造となる。開口部１６を形成するためのエッチン
グ法としては、たとえば反応性イオンエッチング法が用
いられる。
ソグラフィ法およびエッチング法を用いて多結晶シリコ
ン膜１０６を所定の形状にパターニングする。これによ
りＭＯＳトランジスタ２０ａ，２２ｂのゲート電極１０
６ａ，１０６ｂを形成する。さらに、パターニングされ
たゲート電極１０６ａ，１０６ｂをマスクとして、イオ
ン注入法を用いてｎ型不純物イオンをドーズ量４×１０
15／ｃｍ2 でｐウェル２の内部に注入する。さらに熱処
理を施して４つのＭＯＳトランジスタ２０ａ，２０ｂ
（図１には示さず），２２ａ（図１には示さず），２２
ｂのｎ+ ソース／ドレイン領域７を形成する。以上の工
程により、駆動用ｎチャネルＭＯＳトランジスタ２０
ａ，２０ｂと転送用ｎチャネルＭＯＳトランジスタ２２
ａ，２２ｂが形成される。その後、シリコン基板１表面
上の全面にたとえば常圧ＣＶＤ法を用いてＢＰＳＧ膜を
堆積する。そして、熱処理を施してＢＰＳＧを軟化させ
ることによってリフローさせて、ＢＰＳＧ膜の表面を平
坦化する。この工程により、平坦化した表面を有する層
間絶縁層９が形成され、図２（ｂ）に示す断面構造とな
る。さらに、フォトリソグラフィ法およびエッチング法
を用いて層間絶縁層９中にダイレクトコンタクトのため
の開口部１６を形成することにより、図２（ｃ）に示す
断面構造となる。開口部１６を形成するためのエッチン
グ法としては、たとえば反応性イオンエッチング法が用
いられる。
【００４６】次に、図３を参照して、層間絶縁層９の表
面上にＬＰＣＶＤ法を用いて不純物がドープされていな
い多結晶シリコン層１５ａを形成する。多結晶シリコン
層１５ａは開口部１６の内部を完全に充填し、かつそれ
自身の表面が開口部１６の上部においてほぼ平坦になる
程度に厚く堆積される。多結晶シリコン層１５ａの膜厚
の基準としては、開口部１６の最大径の半分以上の膜厚
が要求される。
面上にＬＰＣＶＤ法を用いて不純物がドープされていな
い多結晶シリコン層１５ａを形成する。多結晶シリコン
層１５ａは開口部１６の内部を完全に充填し、かつそれ
自身の表面が開口部１６の上部においてほぼ平坦になる
程度に厚く堆積される。多結晶シリコン層１５ａの膜厚
の基準としては、開口部１６の最大径の半分以上の膜厚
が要求される。
【００４７】さらに、図４を参照して、エッチバック法
を用いて多結晶シリコン層１５ａをエッチングし、開口
部１６の内部にのみ残余させる。エッチングは等方性エ
ッチングを用いて行なわれる。等方性エッチングを用い
ると、層間絶縁層９の表面上の多結晶シリコン１５ａは
等方性に除去される。その結果、開口部１６の内部にの
み多結晶シリコン１５ａが残余し、多結晶シリコンプラ
グ層１５が形成される。
を用いて多結晶シリコン層１５ａをエッチングし、開口
部１６の内部にのみ残余させる。エッチングは等方性エ
ッチングを用いて行なわれる。等方性エッチングを用い
ると、層間絶縁層９の表面上の多結晶シリコン１５ａは
等方性に除去される。その結果、開口部１６の内部にの
み多結晶シリコン１５ａが残余し、多結晶シリコンプラ
グ層１５が形成される。
【００４８】さらに、図５を参照して、開口部１６の上
部にのみ開口部を有するレジストパターン１７を層間絶
縁層１９の表面上に形成する。その後、そのレジストパ
ターン１７をマスクとしてシリコンプラグ層１５の内部
に導電性を付与するためのｎ型不純物１８をイオン注入
する。この実施例においては、たとえばリンや砒素など
のｎ型の不純物が、ドーズ量１．５×１０16／ｃｍ2 ，
注入エネルギー１５０ｋｅＶでイオン注入される。その
後、レジストパターン１７を除去して熱処理を施すこと
により、不純物を活性化する。
部にのみ開口部を有するレジストパターン１７を層間絶
縁層１９の表面上に形成する。その後、そのレジストパ
ターン１７をマスクとしてシリコンプラグ層１５の内部
に導電性を付与するためのｎ型不純物１８をイオン注入
する。この実施例においては、たとえばリンや砒素など
のｎ型の不純物が、ドーズ量１．５×１０16／ｃｍ2 ，
注入エネルギー１５０ｋｅＶでイオン注入される。その
後、レジストパターン１７を除去して熱処理を施すこと
により、不純物を活性化する。
【００４９】さらに、図６を参照して、層間絶縁層９お
よび多結晶シリコンプラグ層１５ａ表面全面上にスパッ
タリング法を用いてチタン層１１ａを堆積する。その
後、ＲＴＡ法を用いて、シリコンプラグ層１５の表面上
に位置しているチタン層のみをシリサイド化させる。
よび多結晶シリコンプラグ層１５ａ表面全面上にスパッ
タリング法を用いてチタン層１１ａを堆積する。その
後、ＲＴＡ法を用いて、シリコンプラグ層１５の表面上
に位置しているチタン層のみをシリサイド化させる。
【００５０】さらに、図７を参照して、層間絶縁層９表
面上に形成された未反応のチタン層１１ａを除去する。
これにより、シリコンプラグ層１５の表面上にチタンシ
リサイド層１１が形成される。さらに、図８を参照し
て、層間絶縁層９およびチタンシリサイド層１１の表面
上に、ＬＰＣＶＤ法を用いて、不純物が導入されていな
い多結晶シリコン層８を膜厚１００ｎｍ程度堆積する。
さらに、多結晶シリコン層８の中にｐ型不純物イオン１
９を、ドーズ量８×１０15／ｃｍ2 程度イオン注入し、
熱処理を施してｐ型不純物イオンを活性化する。
面上に形成された未反応のチタン層１１ａを除去する。
これにより、シリコンプラグ層１５の表面上にチタンシ
リサイド層１１が形成される。さらに、図８を参照し
て、層間絶縁層９およびチタンシリサイド層１１の表面
上に、ＬＰＣＶＤ法を用いて、不純物が導入されていな
い多結晶シリコン層８を膜厚１００ｎｍ程度堆積する。
さらに、多結晶シリコン層８の中にｐ型不純物イオン１
９を、ドーズ量８×１０15／ｃｍ2 程度イオン注入し、
熱処理を施してｐ型不純物イオンを活性化する。
【００５１】その後、図９を参照して、フォトリソグラ
フィ法およびエッチング法を用いてｐ型の多結晶シリコ
ン層８をパターニングする。この工程によってｐチャネ
ルＭＯＳトランジスタ２１ａ（図１には図示せず），２
１ｂのゲート電極８ｂと、配線層８ａが形成される。さ
らに、層間絶縁層９、ゲート電極８および配線層８ａ表
面全面上に、たとえばＬＰＣＶＤ法を用いてゲート酸化
膜１３を膜厚２０ｎｍ程度堆積する。その後、開口部１
６の上部に位置するゲート酸化膜１３の一部を開口す
る。その後、ゲート酸化膜１３およびそのゲート酸化膜
１３の開口部の表面全面上にたとえばＬＰＣＶＤ法を用
いて膜厚１０ｎｍ程度の薄い多結晶シリコン層を形成す
る。その後、この多結晶シリコン層のうち。負荷用ｐチ
ャネルＭＯＳトランジスタのチャネル領域やｐ+ ソース
／ドレイン領域となるべき領域上にレジストパターンを
形成する。その後、このレジストパターンをマスクとし
て、エッチングにより多結晶シリコン層をパターニング
する。次に、負荷用ｐチャネルＭＯＳ薄膜トランジスタ
２１ａ，２１ｂのチャネル領域となるべき多結晶シリコ
ン層の領域上にレジストを形成する。その後、このレジ
ストをマスクとして多結晶シリコン層中にｐ型不純物イ
オンを、ドーズ量１×１０15／ｃｍ2 程度でイオン注入
する。これにより、負荷用ｐチャネルＭＯＳ薄膜トラン
ジスタ２１ｂのｐ+ ソース／ドレイン領域１２ａ，１２
ｃが形成される。
フィ法およびエッチング法を用いてｐ型の多結晶シリコ
ン層８をパターニングする。この工程によってｐチャネ
ルＭＯＳトランジスタ２１ａ（図１には図示せず），２
１ｂのゲート電極８ｂと、配線層８ａが形成される。さ
らに、層間絶縁層９、ゲート電極８および配線層８ａ表
面全面上に、たとえばＬＰＣＶＤ法を用いてゲート酸化
膜１３を膜厚２０ｎｍ程度堆積する。その後、開口部１
６の上部に位置するゲート酸化膜１３の一部を開口す
る。その後、ゲート酸化膜１３およびそのゲート酸化膜
１３の開口部の表面全面上にたとえばＬＰＣＶＤ法を用
いて膜厚１０ｎｍ程度の薄い多結晶シリコン層を形成す
る。その後、この多結晶シリコン層のうち。負荷用ｐチ
ャネルＭＯＳトランジスタのチャネル領域やｐ+ ソース
／ドレイン領域となるべき領域上にレジストパターンを
形成する。その後、このレジストパターンをマスクとし
て、エッチングにより多結晶シリコン層をパターニング
する。次に、負荷用ｐチャネルＭＯＳ薄膜トランジスタ
２１ａ，２１ｂのチャネル領域となるべき多結晶シリコ
ン層の領域上にレジストを形成する。その後、このレジ
ストをマスクとして多結晶シリコン層中にｐ型不純物イ
オンを、ドーズ量１×１０15／ｃｍ2 程度でイオン注入
する。これにより、負荷用ｐチャネルＭＯＳ薄膜トラン
ジスタ２１ｂのｐ+ ソース／ドレイン領域１２ａ，１２
ｃが形成される。
【００５２】以上の工程により、図１に示すＳＲＡＭの
メモリセルの構造が完成する。次に、本発明の第２の実
施例におけるＳＲＡＭのメモリセルの構造を、図１０に
基づいて説明する。
メモリセルの構造が完成する。次に、本発明の第２の実
施例におけるＳＲＡＭのメモリセルの構造を、図１０に
基づいて説明する。
【００５３】本実施例のメモリセルの構造は、図１０を
参照して、ゲート電極２０６ａ，２０６ｂ、シリコンプ
ラグ層１１０および配線層８ａが、いずれもｐ型の導電
型を有している。すなわち、それらの層のいずれも、硼
素などのｐ型不純物を導入した多結晶シリコン層からな
っている。
参照して、ゲート電極２０６ａ，２０６ｂ、シリコンプ
ラグ層１１０および配線層８ａが、いずれもｐ型の導電
型を有している。すなわち、それらの層のいずれも、硼
素などのｐ型不純物を導入した多結晶シリコン層からな
っている。
【００５４】この構造を知ることにより本実施例によれ
ば、ゲート電極２０６ａとシリコンプラグ層１１０とが
ｐｎ接合を構成しないのみでなく、配線層８ａのシリコ
ンプラグ層１１０と同じｐ型の導電型を有するため、上
記第１の実施例における中間導電層としてのチタンシリ
サイド層１１を形成する必要がない。すなわち、シリコ
ンプラグ層１１０と配線層８ａとが直接接合されてオー
ミックコンタクトを構成することが可能となる。したが
って、平坦化されたシリコンプラグ層表面上に高融点金
属シリサイド層などからなる中間導電層を形成する必要
がないため、高融点金属の形成およびそのシリサイド化
のための熱処理の工程が省略される。
ば、ゲート電極２０６ａとシリコンプラグ層１１０とが
ｐｎ接合を構成しないのみでなく、配線層８ａのシリコ
ンプラグ層１１０と同じｐ型の導電型を有するため、上
記第１の実施例における中間導電層としてのチタンシリ
サイド層１１を形成する必要がない。すなわち、シリコ
ンプラグ層１１０と配線層８ａとが直接接合されてオー
ミックコンタクトを構成することが可能となる。したが
って、平坦化されたシリコンプラグ層表面上に高融点金
属シリサイド層などからなる中間導電層を形成する必要
がないため、高融点金属の形成およびそのシリサイド化
のための熱処理の工程が省略される。
【００５５】次に、図１０に示すメモリセルの製造工程
について説明する。図１１ないし図１６は、上記第２の
実施例の構造を有するメモリセルの特徴的な製造工程を
順に示す断面構造図である。まず、図１１に示す工程
は、第１の実施例の図２（ｃ）に相当する工程を示して
いる。本実施例の製造工程においては、第１の実施例の
図２（ｂ）（ｃ）に示した工程においてｎ型の多結晶シ
リコン膜１０６を形成し、これをパターニングしてｎ型
のゲート電極１０６ａ，１０６ｂを形成した代わりに、
硼素などをドープしたｐ型の多結晶シリコン膜を形成
し、これをパターニングしてｐ型のゲート電極２０６
ａ，２０６ｂを形成する。
について説明する。図１１ないし図１６は、上記第２の
実施例の構造を有するメモリセルの特徴的な製造工程を
順に示す断面構造図である。まず、図１１に示す工程
は、第１の実施例の図２（ｃ）に相当する工程を示して
いる。本実施例の製造工程においては、第１の実施例の
図２（ｂ）（ｃ）に示した工程においてｎ型の多結晶シ
リコン膜１０６を形成し、これをパターニングしてｎ型
のゲート電極１０６ａ，１０６ｂを形成した代わりに、
硼素などをドープしたｐ型の多結晶シリコン膜を形成
し、これをパターニングしてｐ型のゲート電極２０６
ａ，２０６ｂを形成する。
【００５６】図１１に示す工程に引続いて、図１２を参
照して、スパッタリング法を用いて、層間絶縁層９や開
口部１６の側壁部分、および、開口部１６の底部に露出
したソース／ドレイン領域７の表面上全面にチタン層１
００ａを約５０ｎｍの膜厚に堆積する。その後、ＲＴＡ
法を用いて、ｎ+ ソース／ドレイン領域７の表面と接触
しているチタン層のみをシリサイド化させて、チタンシ
リサイド層１００を形成する。
照して、スパッタリング法を用いて、層間絶縁層９や開
口部１６の側壁部分、および、開口部１６の底部に露出
したソース／ドレイン領域７の表面上全面にチタン層１
００ａを約５０ｎｍの膜厚に堆積する。その後、ＲＴＡ
法を用いて、ｎ+ ソース／ドレイン領域７の表面と接触
しているチタン層のみをシリサイド化させて、チタンシ
リサイド層１００を形成する。
【００５７】さらに、図１３を参照して、層間絶縁層９
の表面上や開口部１６の側壁上に形成されている未反応
のチタン層１００ａを、硫酸と過酸化水素水との混合液
で除去する。これにより、ｎ+ ソース／ドレイン領域７
の表面上にのみチタンシリサイド層１００が形成され
る。形成されたチタンシリサイド層１００の膜厚は約７
０ｎｍである。
の表面上や開口部１６の側壁上に形成されている未反応
のチタン層１００ａを、硫酸と過酸化水素水との混合液
で除去する。これにより、ｎ+ ソース／ドレイン領域７
の表面上にのみチタンシリサイド層１００が形成され
る。形成されたチタンシリサイド層１００の膜厚は約７
０ｎｍである。
【００５８】さらに、たとえばＬＰＣＶＤ法によって、
図１４に示すように、層間絶縁層９の表面上および開口
部１６の内部にノンドープの多結晶シリコン層１１０ａ
を形成する。ノンドープの多結晶シリコン層１１０ａは
開口部１６の内部を完全に充填し、かつ自身の表面が開
口部１６の上部においてほぼ平坦になる程度に厚く形成
される。たとえば、開口部１６の直径が６００ｎｍ程度
であるならば、その直径の半分以上である３００ｎｍ以
上の膜厚で形成される。そうすることによって、開口部
１６の内部はこの多結晶シリコン層１１０ａによって完
全に充填される。しかしながら、この程度では多結晶シ
リコン層の表面が開口部１６の上部において完全に平坦
には形成されない。したがって、好ましくは、開口部１
６の直径が６００ｎｍ程度であれば、６００ｎｍ程度の
膜厚で多結晶シリコン層１１０ａを形成する。この場合
には、開口部１６の上部において多結晶シリコン層１１
０ａの表面が平坦に形成される。
図１４に示すように、層間絶縁層９の表面上および開口
部１６の内部にノンドープの多結晶シリコン層１１０ａ
を形成する。ノンドープの多結晶シリコン層１１０ａは
開口部１６の内部を完全に充填し、かつ自身の表面が開
口部１６の上部においてほぼ平坦になる程度に厚く形成
される。たとえば、開口部１６の直径が６００ｎｍ程度
であるならば、その直径の半分以上である３００ｎｍ以
上の膜厚で形成される。そうすることによって、開口部
１６の内部はこの多結晶シリコン層１１０ａによって完
全に充填される。しかしながら、この程度では多結晶シ
リコン層の表面が開口部１６の上部において完全に平坦
には形成されない。したがって、好ましくは、開口部１
６の直径が６００ｎｍ程度であれば、６００ｎｍ程度の
膜厚で多結晶シリコン層１１０ａを形成する。この場合
には、開口部１６の上部において多結晶シリコン層１１
０ａの表面が平坦に形成される。
【００５９】さらに、図１５を参照して、エッチバック
法を用いてノンドープの多結晶シリコン層１１０ａをエ
ッチングし、開口部１６の内部にのみ多結晶シリコン層
１１０ａを残存させる。この工程により、ノンドープの
シリコンプラグ層１１０ｂが形成される。
法を用いてノンドープの多結晶シリコン層１１０ａをエ
ッチングし、開口部１６の内部にのみ多結晶シリコン層
１１０ａを残存させる。この工程により、ノンドープの
シリコンプラグ層１１０ｂが形成される。
【００６０】さらに、図１６を参照して、開口部１６の
上部にのみ開口部を有するレジストパターン１７を層間
絶縁層９の表面上に形成する。そして、このレジストパ
ターン１７をマスクとして、シリコンプラグ層１１０ｂ
の内部にたとえば硼素（Ｂ+）などのｐ型不純物イオン
１９を、たとえばドーズ量１．５×１０16／ｃｍ2 、注
入エネルギ１５０ＫｅＶでイオン注入する。その後、レ
ジストパターンを除去し、たとえばＲＴＡ法によってｐ
型不純物、ノンドープのシリコンプラグ層１１０ｂ内部
に注入された１９を活性化させて、ｐ型シリコンプラグ
層１１０を形成する。ＲＴＡ法は、たとえばハロゲンラ
ンプを熱源とするランプアニール装置の内部において、
窒素（Ｎ2 ）雰囲気中で温度１１００°Ｃ、３０秒間の
熱処理が施される。この後、第１の実施例の図８と図９
を用いて説明した工程と同様の工程が引続いて行なわれ
る。
上部にのみ開口部を有するレジストパターン１７を層間
絶縁層９の表面上に形成する。そして、このレジストパ
ターン１７をマスクとして、シリコンプラグ層１１０ｂ
の内部にたとえば硼素（Ｂ+）などのｐ型不純物イオン
１９を、たとえばドーズ量１．５×１０16／ｃｍ2 、注
入エネルギ１５０ＫｅＶでイオン注入する。その後、レ
ジストパターンを除去し、たとえばＲＴＡ法によってｐ
型不純物、ノンドープのシリコンプラグ層１１０ｂ内部
に注入された１９を活性化させて、ｐ型シリコンプラグ
層１１０を形成する。ＲＴＡ法は、たとえばハロゲンラ
ンプを熱源とするランプアニール装置の内部において、
窒素（Ｎ2 ）雰囲気中で温度１１００°Ｃ、３０秒間の
熱処理が施される。この後、第１の実施例の図８と図９
を用いて説明した工程と同様の工程が引続いて行なわれ
る。
【００６１】次に、本発明の第３の実施例におけるＳＲ
ＡＭのメモリセルの構造について、図１７に基づいて説
明する。
ＡＭのメモリセルの構造について、図１７に基づいて説
明する。
【００６２】本実施例のメモリセルの構造は、駆動用Ｍ
ＯＳトランジスタ２０ａおよび転送用ＭＯＳトランジス
タ２２ｂのゲート電極６として、多結晶シリコン層６ａ
および高融点金属シリサイド層６ｂからなるいわゆるポ
リサイド構造を有し、シリコンプラグ層１５としてｎ型
の導電性を有する多結晶シリコンからなる点で、図４４
を用いて説明した特開平５−４１３７８号公報において
提案された構造と一致している。本実施例が図４４に示
された構造と異なる点は、配線層８ａとしてｎ型の多結
晶シリコン層を用いているために、シリコンプラグ層１
５と配線層８ａの導電型が同一となり、その接合界面に
高融点金属シリサイド層１１を有していないこと、およ
び、負荷用ｐチャネルＭＯＳ薄膜トランジスタ２１ｂの
ｐ+ ソース／ドレイン領域１２ａと配線層８ａとの接合
部において、その接合境界面に、たとえばチタンシリサ
イドなどからなる高融点金属シリサイド層１１３を設け
ていることである。
ＯＳトランジスタ２０ａおよび転送用ＭＯＳトランジス
タ２２ｂのゲート電極６として、多結晶シリコン層６ａ
および高融点金属シリサイド層６ｂからなるいわゆるポ
リサイド構造を有し、シリコンプラグ層１５としてｎ型
の導電性を有する多結晶シリコンからなる点で、図４４
を用いて説明した特開平５−４１３７８号公報において
提案された構造と一致している。本実施例が図４４に示
された構造と異なる点は、配線層８ａとしてｎ型の多結
晶シリコン層を用いているために、シリコンプラグ層１
５と配線層８ａの導電型が同一となり、その接合界面に
高融点金属シリサイド層１１を有していないこと、およ
び、負荷用ｐチャネルＭＯＳ薄膜トランジスタ２１ｂの
ｐ+ ソース／ドレイン領域１２ａと配線層８ａとの接合
部において、その接合境界面に、たとえばチタンシリサ
イドなどからなる高融点金属シリサイド層１１３を設け
ていることである。
【００６３】本実施例の構造によれば、シリコンプラグ
層１５と配線層８ａとの間に中間導電層としての高融点
金属シリサイド層を設ける必要がなく、また、負荷用ｐ
チャネルＭＯＳ薄膜トランジスタ２１ｂのｐ+ ソース／
ドレイン領域１２ａと配線層８ａとの接合部において部
分的に高融点金属シリサイド層１１３を形成するのみ
で、配線層８ａとｐ+ ソース／ドレイン領域１２ａとの
間のｐｎ接合に起因する電圧降下の発生を減少させるた
めの中間導電層として機能させることができる。
層１５と配線層８ａとの間に中間導電層としての高融点
金属シリサイド層を設ける必要がなく、また、負荷用ｐ
チャネルＭＯＳ薄膜トランジスタ２１ｂのｐ+ ソース／
ドレイン領域１２ａと配線層８ａとの接合部において部
分的に高融点金属シリサイド層１１３を形成するのみ
で、配線層８ａとｐ+ ソース／ドレイン領域１２ａとの
間のｐｎ接合に起因する電圧降下の発生を減少させるた
めの中間導電層として機能させることができる。
【００６４】以下、図１７に示した本実施例のＳＲＡＭ
のメモリセルの製造方法について、図１８ないし図２１
に基づいて説明する。
のメモリセルの製造方法について、図１８ないし図２１
に基づいて説明する。
【００６５】本実施例の構造の製造方法において、図１
８が示す構造が形成されるまでの工程は、上記第１の実
施例の製造方法における図２（ａ）ないし（ｃ）、図３
ないし図５に基づいて説明した工程とほぼ同様である。
図１８には、図５に示した工程の後にレジストパターン
１７を除去し、ｎ型不純物を活性化した後の構造が示さ
れている。
８が示す構造が形成されるまでの工程は、上記第１の実
施例の製造方法における図２（ａ）ないし（ｃ）、図３
ないし図５に基づいて説明した工程とほぼ同様である。
図１８には、図５に示した工程の後にレジストパターン
１７を除去し、ｎ型不純物を活性化した後の構造が示さ
れている。
【００６６】ただし、図１８に示した本実施例の構造が
形成されるまでの工程は、上記第１の実施例とは次の点
で異なっている。すなわち、上記第１の実施例において
図２（ａ）で示したｎ型不純物を導入した多結晶シリコ
ン膜１０６を形成する代わりに、多結晶シリコン膜６ａ
と高融点金属シリサイド膜６ｂとから構成されるポリサ
イド膜（ゲート電極６）が形成される点である。このゲ
ート電極６は、次のように形成される。まず酸化膜５を
形成した後に、たとえばＬＰＣＶＤ法で多結晶シリコン
膜６ａを、１００〜２００ｎｍ程度の厚さになるよう
に、酸化膜５表面上の全面に堆積する。多結晶シリコン
膜６ａの導電型は、本実施例の場合代表的なｎ型の場合
を示しており、導電性の付与方法としては、ＬＰＣＶＤ
法で堆積するときにリンを含んだホスフィン（ＰＨ3 ）
ガスを原料ガスであるシラン（ＳｉＨ4 ）とともにＬＯ
ＣＶＤ炉に流入させることによって行なう。
形成されるまでの工程は、上記第１の実施例とは次の点
で異なっている。すなわち、上記第１の実施例において
図２（ａ）で示したｎ型不純物を導入した多結晶シリコ
ン膜１０６を形成する代わりに、多結晶シリコン膜６ａ
と高融点金属シリサイド膜６ｂとから構成されるポリサ
イド膜（ゲート電極６）が形成される点である。このゲ
ート電極６は、次のように形成される。まず酸化膜５を
形成した後に、たとえばＬＰＣＶＤ法で多結晶シリコン
膜６ａを、１００〜２００ｎｍ程度の厚さになるよう
に、酸化膜５表面上の全面に堆積する。多結晶シリコン
膜６ａの導電型は、本実施例の場合代表的なｎ型の場合
を示しており、導電性の付与方法としては、ＬＰＣＶＤ
法で堆積するときにリンを含んだホスフィン（ＰＨ3 ）
ガスを原料ガスであるシラン（ＳｉＨ4 ）とともにＬＯ
ＣＶＤ炉に流入させることによって行なう。
【００６７】次に、たとえばスパッタリング法やＣＶＤ
法によって、高融点金属シリサイド膜６ｂを堆積する。
たとえば駆動用ＭＯＳトランジスタ２０ａや転送用ＭＯ
Ｓトランジスタ２２ｂなどのように、基板上に形成され
るＭＯＳトランジスタに使用されるゲート電極として、
ポリサイド構造を有する高融点金属シリサイド膜を利用
する場合には、熱処理に対する耐性、薬液（主としてフ
ッ酸）に対する耐性がチタンシリサイドよりも強いタン
グステンシリサイドを用いることが好ましい。その理由
は、通常ゲート電極が下層すなわち半導体基板表面の近
くに存在するため、上層に位置する部分よりも、熱処理
および薬液による処理を受ける機会が多いためである。
また、タングステンシリサイドは、チタンシリサイドの
形成方法としてはあまり一般的ではないスパッタリング
法やＣＶＤ法を用いて堆積することが可能である。この
タングステンシリサイドからなる高融点金属シリサイド
膜６ｂの膜厚としては、１００〜２００ｎｍ程度が好ま
しい。
法によって、高融点金属シリサイド膜６ｂを堆積する。
たとえば駆動用ＭＯＳトランジスタ２０ａや転送用ＭＯ
Ｓトランジスタ２２ｂなどのように、基板上に形成され
るＭＯＳトランジスタに使用されるゲート電極として、
ポリサイド構造を有する高融点金属シリサイド膜を利用
する場合には、熱処理に対する耐性、薬液（主としてフ
ッ酸）に対する耐性がチタンシリサイドよりも強いタン
グステンシリサイドを用いることが好ましい。その理由
は、通常ゲート電極が下層すなわち半導体基板表面の近
くに存在するため、上層に位置する部分よりも、熱処理
および薬液による処理を受ける機会が多いためである。
また、タングステンシリサイドは、チタンシリサイドの
形成方法としてはあまり一般的ではないスパッタリング
法やＣＶＤ法を用いて堆積することが可能である。この
タングステンシリサイドからなる高融点金属シリサイド
膜６ｂの膜厚としては、１００〜２００ｎｍ程度が好ま
しい。
【００６８】次に、図１８に示した構造の上表面全面
に、たとえばＬＰＣＶＤ法によって、膜厚が１００ｎｍ
程度になるように多結晶シリコン膜を堆積する。その
後、注入エネルギ４０〜６０ＫｅＶ，ドーズ量４×１０
15〜６×１０15／ｃｍ2 のイオン注入法によって多結晶
シリコン膜に砒素を注入し、それに熱処理を施すことに
よって活性化する。その後、フォトリソグラフィー法と
エッチング法によって、多結晶シリコン膜を所望形状に
パターニングして、配線層８ａとゲート電極８ｂを形成
し、図１９に示す断面構造が完成する。
に、たとえばＬＰＣＶＤ法によって、膜厚が１００ｎｍ
程度になるように多結晶シリコン膜を堆積する。その
後、注入エネルギ４０〜６０ＫｅＶ，ドーズ量４×１０
15〜６×１０15／ｃｍ2 のイオン注入法によって多結晶
シリコン膜に砒素を注入し、それに熱処理を施すことに
よって活性化する。その後、フォトリソグラフィー法と
エッチング法によって、多結晶シリコン膜を所望形状に
パターニングして、配線層８ａとゲート電極８ｂを形成
し、図１９に示す断面構造が完成する。
【００６９】次に、図１９に示した構造の表面上全面
に、たとえばＬＰＣＶＤ法を用いて、ゲート酸化膜１３
を、膜厚が２０〜３０ｎｍ程度になるように堆積する。
その後、開口部１６の上部に位置するゲート酸化膜１３
の一部を開口する。この開口の方法としては、まずフォ
トリソグラフィー法によって開口する部分に穴が開いた
レジストパターンを形成し、その後フッ酸溶液によって
レジストパターンに形成された穴の領域に露出したゲー
ト酸化膜１３をウェットエッチングにより除去し、その
後さらにレジストパターンを除去する。その結果、図２
０に示す断面構造が完成する。
に、たとえばＬＰＣＶＤ法を用いて、ゲート酸化膜１３
を、膜厚が２０〜３０ｎｍ程度になるように堆積する。
その後、開口部１６の上部に位置するゲート酸化膜１３
の一部を開口する。この開口の方法としては、まずフォ
トリソグラフィー法によって開口する部分に穴が開いた
レジストパターンを形成し、その後フッ酸溶液によって
レジストパターンに形成された穴の領域に露出したゲー
ト酸化膜１３をウェットエッチングにより除去し、その
後さらにレジストパターンを除去する。その結果、図２
０に示す断面構造が完成する。
【００７０】次に、図２０に示す断面構造の表面上全面
に、スパッタリング法を用いてチタン層を堆積する。そ
の後、ＲＴＡ法を用いて、堆積されたチタン層のうち、
配線層８ａとゲート酸化膜１３の開口部を通して接触し
ている部分のみをシリサイド化し、チタンシリサイドか
らなる高融点金属シリサイド層１１３を形成し、図２１
に示す断面構造が完成する。
に、スパッタリング法を用いてチタン層を堆積する。そ
の後、ＲＴＡ法を用いて、堆積されたチタン層のうち、
配線層８ａとゲート酸化膜１３の開口部を通して接触し
ている部分のみをシリサイド化し、チタンシリサイドか
らなる高融点金属シリサイド層１１３を形成し、図２１
に示す断面構造が完成する。
【００７１】次に、図２１に示す構造の表面上全面に、
たとえばＬＰＣＶＤ法を用いて、膜厚１０〜４０ｎｍ程
度の薄い多結晶シリコン層１２を、不純物をドープする
ことなく堆積する。その後、負荷用ｐチャネルＭＯＳ薄
膜トランジスタ１４のチャネル領域やｐ+ ソース／ドレ
イン領域となるべき場所にレジストパターンを形成し、
そのレジストパターンをマスクとして、エッチング法に
よって、レジストパターンに覆われていない部分の多結
晶シリコン層１２をエッチングし、その後レジストパタ
ーンを除去する。その結果、負荷用ｐチャネルＭＯＳ薄
膜トランジスタのチャネル領域やｐ+ ソース／ドレイン
領域となるべき薄い多結晶シリコン層１２が残存する。
その後、今度は負荷用ｐチャネルＭＯＳ薄膜トランジス
タのチャネル領域上だけにレジストパターンを形成し、
そのレジストパターンをマスクとして、たとえばイオン
注入法でＢＦ2 + を、注入エネルギ１０〜２０ＫｅＶ，
ドーズ量５×１０14〜５×１０15／ｃｍ2 で注入する。
その後、イオン注入用のマスクとして用いたレジストパ
ターンを除去し、負荷用ｐチャネルＭＯＳ薄膜トランジ
スタの１４のｐ+ ソース／ドレイン領域１２ａ，１２ｃ
とチャネル領域１２ｂが形成され、図１７に示した本実
施例のＳＲＡＭの断面構造が完成する。
たとえばＬＰＣＶＤ法を用いて、膜厚１０〜４０ｎｍ程
度の薄い多結晶シリコン層１２を、不純物をドープする
ことなく堆積する。その後、負荷用ｐチャネルＭＯＳ薄
膜トランジスタ１４のチャネル領域やｐ+ ソース／ドレ
イン領域となるべき場所にレジストパターンを形成し、
そのレジストパターンをマスクとして、エッチング法に
よって、レジストパターンに覆われていない部分の多結
晶シリコン層１２をエッチングし、その後レジストパタ
ーンを除去する。その結果、負荷用ｐチャネルＭＯＳ薄
膜トランジスタのチャネル領域やｐ+ ソース／ドレイン
領域となるべき薄い多結晶シリコン層１２が残存する。
その後、今度は負荷用ｐチャネルＭＯＳ薄膜トランジス
タのチャネル領域上だけにレジストパターンを形成し、
そのレジストパターンをマスクとして、たとえばイオン
注入法でＢＦ2 + を、注入エネルギ１０〜２０ＫｅＶ，
ドーズ量５×１０14〜５×１０15／ｃｍ2 で注入する。
その後、イオン注入用のマスクとして用いたレジストパ
ターンを除去し、負荷用ｐチャネルＭＯＳ薄膜トランジ
スタの１４のｐ+ ソース／ドレイン領域１２ａ，１２ｃ
とチャネル領域１２ｂが形成され、図１７に示した本実
施例のＳＲＡＭの断面構造が完成する。
【００７２】次に、本発明の第４の実施例におけるＳＲ
ＡＭのメモリセルの構造について、図２２に基づいて説
明する。
ＡＭのメモリセルの構造について、図２２に基づいて説
明する。
【００７３】本実施例の構造は、ゲート電極６およびシ
リコンプラグ層１５の構造については上記第３の実施例
と同様であり、シリコンプラグ層１５の平坦な表面にお
いて高融点金属シリサイド層１１が形成されていない点
においても、上記第３の実施例と一致する。本実施例の
構造が上記第３の実施例と異なるのは、負荷用ＭＯＳト
ランジスタ２１ａ（図２２には示さず），２１ｂのゲー
ト電極として、高融点金属シリサイド層１０８ａ，１０
８ｂおよびｎ型多結晶シリコン層２０８ａ，２０８ｂの
２層からなるポリサイド構造を有している点である。こ
のポリサイド構造を有することにより、高融点金属シリ
サイド層１０８ａが中間導電層として機能し、負荷用ｐ
チャネルＭＯＳ薄膜トランジスタ２１ｂのｐ+ ソース／
ドレイン領域１２ａと配線層８ａとの接合部におけるｐ
+ ソース／ドレイン領域１２ａと配線層８ａとのオーミ
ックコンタクトが実現される。
リコンプラグ層１５の構造については上記第３の実施例
と同様であり、シリコンプラグ層１５の平坦な表面にお
いて高融点金属シリサイド層１１が形成されていない点
においても、上記第３の実施例と一致する。本実施例の
構造が上記第３の実施例と異なるのは、負荷用ＭＯＳト
ランジスタ２１ａ（図２２には示さず），２１ｂのゲー
ト電極として、高融点金属シリサイド層１０８ａ，１０
８ｂおよびｎ型多結晶シリコン層２０８ａ，２０８ｂの
２層からなるポリサイド構造を有している点である。こ
のポリサイド構造を有することにより、高融点金属シリ
サイド層１０８ａが中間導電層として機能し、負荷用ｐ
チャネルＭＯＳ薄膜トランジスタ２１ｂのｐ+ ソース／
ドレイン領域１２ａと配線層８ａとの接合部におけるｐ
+ ソース／ドレイン領域１２ａと配線層８ａとのオーミ
ックコンタクトが実現される。
【００７４】次に、図２２に示した本実施例のＳＲＡＭ
のメモリセルの製造方法について図２３および図２４に
基づいて説明する。本実施例のＳＲＡＭのメモリセルの
製造方法において、層間絶縁層９の開口部１６にシリコ
ンプラグ１５を形成するまでの工程、すなわち上記第１
の実施例の製造工程における図１８に示した構造を形成
するまでの工程は、上記第１の実施例の場合と同様であ
る。
のメモリセルの製造方法について図２３および図２４に
基づいて説明する。本実施例のＳＲＡＭのメモリセルの
製造方法において、層間絶縁層９の開口部１６にシリコ
ンプラグ１５を形成するまでの工程、すなわち上記第１
の実施例の製造工程における図１８に示した構造を形成
するまでの工程は、上記第１の実施例の場合と同様であ
る。
【００７５】本実施例の製造工程においては、図１８に
示した構造が形成された後、たとえばＬＰＣＶＤ法によ
って、リンをドープした多結晶シリコン膜からなるｎ型
多結晶シリコン層２０８を、膜厚５０〜１００ｎｍ程度
になるように堆積し、その後、スパッタリング法または
ＣＶＤ法によって、タングステンシリサイド層１０８
を、膜厚が５０〜１００ｎｍ程度になるように堆積し、
２層構造のポリサイド膜を形成する。その後、フォトリ
ソグラフィー法とエッチング法を用いてポリサイド膜を
所定形状にパターニングし、ｎ型多結晶シリコン層２０
８ａと高融点金属シリサイド１０８ａとから構成された
ポリサイド膜の配線層８ａと、同じくｎ型多結晶シリコ
ン層２０８ｂと高融点金属シリサイド層１０８ｂとから
構成されるポリサイド膜のゲート電極８ｂが形成され、
図２３に示す断面構造となる。
示した構造が形成された後、たとえばＬＰＣＶＤ法によ
って、リンをドープした多結晶シリコン膜からなるｎ型
多結晶シリコン層２０８を、膜厚５０〜１００ｎｍ程度
になるように堆積し、その後、スパッタリング法または
ＣＶＤ法によって、タングステンシリサイド層１０８
を、膜厚が５０〜１００ｎｍ程度になるように堆積し、
２層構造のポリサイド膜を形成する。その後、フォトリ
ソグラフィー法とエッチング法を用いてポリサイド膜を
所定形状にパターニングし、ｎ型多結晶シリコン層２０
８ａと高融点金属シリサイド１０８ａとから構成された
ポリサイド膜の配線層８ａと、同じくｎ型多結晶シリコ
ン層２０８ｂと高融点金属シリサイド層１０８ｂとから
構成されるポリサイド膜のゲート電極８ｂが形成され、
図２３に示す断面構造となる。
【００７６】次に、配線層８ａ、ゲート電極８ｂおよび
層間絶縁層９の表面上全面に、たとえばＬＰＣＶＤ法を
用いて、膜厚２０〜３０ｎｍ程度のゲート酸化膜１３を
形成し、その後、そのゲート酸化膜１３の一部であっ
て、開口部１６の上方に位置する部分を開口し、図２４
に示す断面構造となる。
層間絶縁層９の表面上全面に、たとえばＬＰＣＶＤ法を
用いて、膜厚２０〜３０ｎｍ程度のゲート酸化膜１３を
形成し、その後、そのゲート酸化膜１３の一部であっ
て、開口部１６の上方に位置する部分を開口し、図２４
に示す断面構造となる。
【００７７】次に、ゲート酸化膜１３の表面およびゲー
ト酸化膜１３に形成された開口部の内表面全面に、たと
えばＬＰＣＶＤ法を用いて、膜厚１０〜４０ｎｍ程度
の、不純物をドープしない薄い多結晶シリコン層１２を
堆積する。その後、図１７を用いて説明した上記第１の
実施例の製造工程と同様の工程を経て、図２２に示す断
面構造が完成する。
ト酸化膜１３に形成された開口部の内表面全面に、たと
えばＬＰＣＶＤ法を用いて、膜厚１０〜４０ｎｍ程度
の、不純物をドープしない薄い多結晶シリコン層１２を
堆積する。その後、図１７を用いて説明した上記第１の
実施例の製造工程と同様の工程を経て、図２２に示す断
面構造が完成する。
【００７８】次に、本発明の第５の実施例におけるＳＲ
ＡＭのメモリセルの構造について、図２５に基づいて説
明する。
ＡＭのメモリセルの構造について、図２５に基づいて説
明する。
【００７９】本実施例が上記第３および第４の実施例と
異なるのは、負荷用ｐチャネルＭＯＳ薄膜トランジスタ
２１ｂのｐ+ ソース／ドレイン領域１２ａと配線層８ａ
との接合部において、配線層８ａ表面近傍に高濃度ｎ
+ + 層３００が形成されている点である。この高濃度ｎ
+ + 層３００の作用について以下に説明する。通常の濃
度のｎ型不純物層とｐ型不純物層とが接合すると、その
接合部にｐｎ接合が生じる。ｐｎ接合に電流が流された
場合、順方向バイアスの場合には約０．８Ｖの電圧降下
が、また逆方向バイアスの場合は約１０Ｖの電圧降下が
生じる。したがって、配線層８ａとｐ+ ソース／ドレイ
ン領域１２ａとがそれらの接合部において直接接続され
たような場合には、上記のような電圧降下が生じ、負荷
用ｐチャネルＭＯＳトランジスタ１４への電流供給能力
が低下し、負荷用ｐチャネルＭＯＳトランジスタが本来
の性能を発揮することができなくなる。それに対し、本
実施例における高濃度ｎ+ + 層３００のように非常に高
い濃度のｎ型不純物層と、同様に高い濃度のｐ型不純物
層のｐ+ ソース／ドレイン領域１２ａとが接合される
と、両者の接合部にｐ+ + ｎ+ + 接合が形成される。両
者の濃度が１０20／ｃｍ 3 以上の高濃度であれば、その
ｐｎ接合に電圧が印加されると、トンネル電流という量
子力学的な機構による電流が流れる。このトンネル電流
は大きな電圧降下を生じさせない。したがって、負荷用
ＭＯＳトランジスタ１４（２１ｂ）への電流供給能力を
向上させ、負荷用ＭＯＳトランジスタ１４（２１ｂ）に
本来の性能を発揮させることができる。。
異なるのは、負荷用ｐチャネルＭＯＳ薄膜トランジスタ
２１ｂのｐ+ ソース／ドレイン領域１２ａと配線層８ａ
との接合部において、配線層８ａ表面近傍に高濃度ｎ
+ + 層３００が形成されている点である。この高濃度ｎ
+ + 層３００の作用について以下に説明する。通常の濃
度のｎ型不純物層とｐ型不純物層とが接合すると、その
接合部にｐｎ接合が生じる。ｐｎ接合に電流が流された
場合、順方向バイアスの場合には約０．８Ｖの電圧降下
が、また逆方向バイアスの場合は約１０Ｖの電圧降下が
生じる。したがって、配線層８ａとｐ+ ソース／ドレイ
ン領域１２ａとがそれらの接合部において直接接続され
たような場合には、上記のような電圧降下が生じ、負荷
用ｐチャネルＭＯＳトランジスタ１４への電流供給能力
が低下し、負荷用ｐチャネルＭＯＳトランジスタが本来
の性能を発揮することができなくなる。それに対し、本
実施例における高濃度ｎ+ + 層３００のように非常に高
い濃度のｎ型不純物層と、同様に高い濃度のｐ型不純物
層のｐ+ ソース／ドレイン領域１２ａとが接合される
と、両者の接合部にｐ+ + ｎ+ + 接合が形成される。両
者の濃度が１０20／ｃｍ 3 以上の高濃度であれば、その
ｐｎ接合に電圧が印加されると、トンネル電流という量
子力学的な機構による電流が流れる。このトンネル電流
は大きな電圧降下を生じさせない。したがって、負荷用
ＭＯＳトランジスタ１４（２１ｂ）への電流供給能力を
向上させ、負荷用ＭＯＳトランジスタ１４（２１ｂ）に
本来の性能を発揮させることができる。。
【００８０】次に、図２５に示した断面構造を有する本
実施例のＳＲＡＭの製造方法について説明する。本実施
例のＳＲＡＭの製造方法は、図２０に示した断面構造を
形成するまでの工程は、上記第３の実施例における製造
工程とほぼ同様である。上記第３の実施例の製造工程と
異なるのは、ゲート酸化膜１３を開口するためのレジス
トパターン１７ａ（図２６参照）を除去することなく、
そのレジストパターン１７ａをイオン注入用のマスクと
して用いる点である。そのイオン注入は、たとえばイオ
ン注入法により、拡散係数がリン小さい砒素１８ａを、
注入エネルギ２０ＫｅＶ程度、ドーズ量２×１０15〜５
×１０15／ｃｍ2 程度で、ゲート酸化膜１３が開口して
配線層８ａが露出している場所に注入し、高濃度ｎ+ +
層３００を形成する。注入エネルギを比較的低く設定す
る理由は、露出している配線層８ａの表面付近に注入す
るためである。すなわち、後の工程において負荷用ｐチ
ャネルＭＯＳ薄膜トランジスタ１４のｐ+ ソース／ドレ
イン領域１２ａが接続され、その接合部でｐ+ + ｎ+ +
接続を形成してトンネル電流が流れるようにするためで
ある。この注入エネルギが比較的大きいと、砒素は配線
層８ａの下方まで注入されて、ｐ+ ソース／ドレイン領
域１２ａと露出した配線層８ａとの接合部で、ｐ+ + ｎ
+ + 接合が形成されなくなるためである。また、ドーズ
量としては、露出した配線層８ａの表面付近という薄い
領域内での濃度が１０20／ｃｍ3 以上の高濃度になるよ
うにするための量が設定されている。また、拡散係数の
小さい砒素を注入する理由は、後工程における熱処理
（たとえば負荷用ｐチャネルＭＯＳ薄膜トランジスタ１
４のチャネル領域１２ｂやｐ+ ソース／ドレイン領域１
２ａ，１２ｂとなる薄い多結晶シリコン層１２をＬＰＣ
Ｖ法で堆積するときの熱や、その後の熱処理）によって
不純物が大きく移動して、露出した配線層８ａの表面付
近の不純物濃度が、実質的に１０20／ｃｍ3 以下になる
ことがないようにするためである。
実施例のＳＲＡＭの製造方法について説明する。本実施
例のＳＲＡＭの製造方法は、図２０に示した断面構造を
形成するまでの工程は、上記第３の実施例における製造
工程とほぼ同様である。上記第３の実施例の製造工程と
異なるのは、ゲート酸化膜１３を開口するためのレジス
トパターン１７ａ（図２６参照）を除去することなく、
そのレジストパターン１７ａをイオン注入用のマスクと
して用いる点である。そのイオン注入は、たとえばイオ
ン注入法により、拡散係数がリン小さい砒素１８ａを、
注入エネルギ２０ＫｅＶ程度、ドーズ量２×１０15〜５
×１０15／ｃｍ2 程度で、ゲート酸化膜１３が開口して
配線層８ａが露出している場所に注入し、高濃度ｎ+ +
層３００を形成する。注入エネルギを比較的低く設定す
る理由は、露出している配線層８ａの表面付近に注入す
るためである。すなわち、後の工程において負荷用ｐチ
ャネルＭＯＳ薄膜トランジスタ１４のｐ+ ソース／ドレ
イン領域１２ａが接続され、その接合部でｐ+ + ｎ+ +
接続を形成してトンネル電流が流れるようにするためで
ある。この注入エネルギが比較的大きいと、砒素は配線
層８ａの下方まで注入されて、ｐ+ ソース／ドレイン領
域１２ａと露出した配線層８ａとの接合部で、ｐ+ + ｎ
+ + 接合が形成されなくなるためである。また、ドーズ
量としては、露出した配線層８ａの表面付近という薄い
領域内での濃度が１０20／ｃｍ3 以上の高濃度になるよ
うにするための量が設定されている。また、拡散係数の
小さい砒素を注入する理由は、後工程における熱処理
（たとえば負荷用ｐチャネルＭＯＳ薄膜トランジスタ１
４のチャネル領域１２ｂやｐ+ ソース／ドレイン領域１
２ａ，１２ｂとなる薄い多結晶シリコン層１２をＬＰＣ
Ｖ法で堆積するときの熱や、その後の熱処理）によって
不純物が大きく移動して、露出した配線層８ａの表面付
近の不純物濃度が、実質的に１０20／ｃｍ3 以下になる
ことがないようにするためである。
【００８１】次に、ゲート酸化膜１３の表面、およびゲ
ート酸化膜１３の開口部の内表面上全面にたとえばＬＰ
ＣＶＤ法によって薄い多結晶シリコン層１２が堆積さ
れ、その後、図１７を用いて説明した第３の実施例と同
様の工程を経て、図２５に示す断面構造が発生する。
ート酸化膜１３の開口部の内表面上全面にたとえばＬＰ
ＣＶＤ法によって薄い多結晶シリコン層１２が堆積さ
れ、その後、図１７を用いて説明した第３の実施例と同
様の工程を経て、図２５に示す断面構造が発生する。
【００８２】次に、本発明の第６の実施例におけるＳＲ
ＡＭのメモリセルの構造について、図２７に基づいて説
明する。本実施例の構造は、ゲート電極６がポリサイド
構造を有し、配線層８ａがｎ型の導電性を有しているた
めにｐ+ ソース／ドレイン領域１２ａとの接合部におい
て高融点金属シリサイド層１１３が形成されている点
で、上記第３の実施例と同様である。本実施例が上記第
３の実施例と異なるのは、シリコンプラグ層１１０が硼
素などを導入したｐ型の導電性を有しているために、配
線層８ａとシリコンプラグ層１１０との接合境界面およ
びｎ+ ソース／ドレイン領域７とシリコンプラグ層１１
０との接合境界面におけるｐｎ接合に起因する電圧降下
を減少させるために、高融点金属シリサイド層１１およ
び１００が形成されている点である。本実施例の構造に
おいても、ゲート電極６とシリコンプラグ層１１０との
間の接合、配線層８ａとシリコンプラグ層１１０との間
の接合、ｎ+ ソース／ドレイン領域７とシリコンプラグ
層１１０との接合およびｐ+ソース／ドレイン領域１２
ａと配線層８ａとの接合のいずれにおいても、中間導電
層が形成され、ｐｎ接合に起因する電圧降下を減少し、
良好なオーミックコンタクトが実現される。
ＡＭのメモリセルの構造について、図２７に基づいて説
明する。本実施例の構造は、ゲート電極６がポリサイド
構造を有し、配線層８ａがｎ型の導電性を有しているた
めにｐ+ ソース／ドレイン領域１２ａとの接合部におい
て高融点金属シリサイド層１１３が形成されている点
で、上記第３の実施例と同様である。本実施例が上記第
３の実施例と異なるのは、シリコンプラグ層１１０が硼
素などを導入したｐ型の導電性を有しているために、配
線層８ａとシリコンプラグ層１１０との接合境界面およ
びｎ+ ソース／ドレイン領域７とシリコンプラグ層１１
０との接合境界面におけるｐｎ接合に起因する電圧降下
を減少させるために、高融点金属シリサイド層１１およ
び１００が形成されている点である。本実施例の構造に
おいても、ゲート電極６とシリコンプラグ層１１０との
間の接合、配線層８ａとシリコンプラグ層１１０との間
の接合、ｎ+ ソース／ドレイン領域７とシリコンプラグ
層１１０との接合およびｐ+ソース／ドレイン領域１２
ａと配線層８ａとの接合のいずれにおいても、中間導電
層が形成され、ｐｎ接合に起因する電圧降下を減少し、
良好なオーミックコンタクトが実現される。
【００８３】次に、図２７に示す断面構造を有する本実
施例のＳＲＡＭの製造方法について、図２８ないし図３
２に基づいて説明する。本実施例の製造方法において、
図２８に示した断面構造を形成するまでの製造工程は、
ゲート電極６が上記第３の実施例と同様にポリサイド構
造を有していることを除いて、上記第２の実施例の図１
６に示した断面構造を形成するまでの工程と同様の製造
工程によって形成される。
施例のＳＲＡＭの製造方法について、図２８ないし図３
２に基づいて説明する。本実施例の製造方法において、
図２８に示した断面構造を形成するまでの製造工程は、
ゲート電極６が上記第３の実施例と同様にポリサイド構
造を有していることを除いて、上記第２の実施例の図１
６に示した断面構造を形成するまでの工程と同様の製造
工程によって形成される。
【００８４】その後、層間絶縁層９およびｐ型シリコン
プラグ層１１０の表面上全面にチタン層をスパッタリン
グ法で堆積する。その後、ＲＴＡ法を用いて、ｐ型シリ
コンプラグ層１１０と直接接触しているチタン層のみを
シリサイド化して、チタンシリサイドからなる高融点金
属シリサイド層１１を形成する。その後層間絶縁層９上
の未反応のチタン層を除去することにより、図２９に示
す断面構造が完成する。
プラグ層１１０の表面上全面にチタン層をスパッタリン
グ法で堆積する。その後、ＲＴＡ法を用いて、ｐ型シリ
コンプラグ層１１０と直接接触しているチタン層のみを
シリサイド化して、チタンシリサイドからなる高融点金
属シリサイド層１１を形成する。その後層間絶縁層９上
の未反応のチタン層を除去することにより、図２９に示
す断面構造が完成する。
【００８５】その後、層間絶縁層９および高融点金属シ
リサイド層１１の表面上全面に、たとえばＬＰＣＶＤ法
によって膜厚１００ｎｍ程度の多結晶シリコン膜を堆積
し、その後さらに、図１９の断面構造を形成する上記第
３の実施例の製造工程と同様の工程を経ることにより、
配線層８ａおよびゲート電極８ｂを形成し、図３０に示
す断面構造となる。
リサイド層１１の表面上全面に、たとえばＬＰＣＶＤ法
によって膜厚１００ｎｍ程度の多結晶シリコン膜を堆積
し、その後さらに、図１９の断面構造を形成する上記第
３の実施例の製造工程と同様の工程を経ることにより、
配線層８ａおよびゲート電極８ｂを形成し、図３０に示
す断面構造となる。
【００８６】その後、図２０に基づいて説明した上記第
３の実施例の製造工程と同様の工程を経て、図３１に示
す断面構造が形成され、さらに図２１を用いて説明した
上記第３の実施例の製造工程と同様の工程を経て、図３
２に示す断面構造が形成される。その後さらに、図１７
を用いて説明した上記第３の実施例における製造工程と
同様の工程を経て、図２７に示す断面構造が完成する。
３の実施例の製造工程と同様の工程を経て、図３１に示
す断面構造が形成され、さらに図２１を用いて説明した
上記第３の実施例の製造工程と同様の工程を経て、図３
２に示す断面構造が形成される。その後さらに、図１７
を用いて説明した上記第３の実施例における製造工程と
同様の工程を経て、図２７に示す断面構造が完成する。
【００８７】次に、本発明の第７の実施例のＳＲＡＭの
メモリセルの構造について、図３３に基づいて説明す
る。
メモリセルの構造について、図３３に基づいて説明す
る。
【００８８】本実施例が上記第６の実施例の構造と異な
るのは、第６の実施例を示す図２７の高融点金シリサイ
ド層１１３の替わりに、配線層８ａや負荷用ｐチャネル
ＭＯＳトランジスタ２１ｂのゲート電極８ｂが、図２２
を用いて説明した第４の実施例と同様にポリサイド構造
を有することによって、ｐ+ ソース／ドレイン領域１２
ａと配線層８ａとの接合部におけるオーミックコンタク
トを実現している点である。その他については、上述し
た第６の実施例と同様である。
るのは、第６の実施例を示す図２７の高融点金シリサイ
ド層１１３の替わりに、配線層８ａや負荷用ｐチャネル
ＭＯＳトランジスタ２１ｂのゲート電極８ｂが、図２２
を用いて説明した第４の実施例と同様にポリサイド構造
を有することによって、ｐ+ ソース／ドレイン領域１２
ａと配線層８ａとの接合部におけるオーミックコンタク
トを実現している点である。その他については、上述し
た第６の実施例と同様である。
【００８９】次に、図３３に示した本実施例のＳＲＡＭ
の製造方法について、図３４および図３５に基づいて説
明する。
の製造方法について、図３４および図３５に基づいて説
明する。
【００９０】本実施例のＳＲＡＭの製造方法において
は、シリコンプラグ層１１０表面上に高融点金属シリサ
イド層１１を形成する工程までは、図２９を用いて説明
した上記第６の実施例における製造工程と同様である。
本実施例においては、図２９に示した構造が形成された
後、層間絶縁層９および高融点金属シリサイド層１１の
表面上全面に、たとえばＬＰＣＶＤ法によってリンをド
ープした多結晶シリコン膜であるｎ型多結晶シリコン層
２０８を、膜厚が５００〜１００ｎｍ程度になるように
堆積した後、図２３を用いて説明した上記第４の実施例
の製造工程と同様の工程を経て、図３４に示す断面構造
が形成される。
は、シリコンプラグ層１１０表面上に高融点金属シリサ
イド層１１を形成する工程までは、図２９を用いて説明
した上記第６の実施例における製造工程と同様である。
本実施例においては、図２９に示した構造が形成された
後、層間絶縁層９および高融点金属シリサイド層１１の
表面上全面に、たとえばＬＰＣＶＤ法によってリンをド
ープした多結晶シリコン膜であるｎ型多結晶シリコン層
２０８を、膜厚が５００〜１００ｎｍ程度になるように
堆積した後、図２３を用いて説明した上記第４の実施例
の製造工程と同様の工程を経て、図３４に示す断面構造
が形成される。
【００９１】次に、図２０を用いて説明した上記第３の
実施例の製造工程と同様の工程を経て、図３５に示す断
面構造が形成される。その後さらに、図２２を用いて説
明した上記第３の実施例の製造工程と同様の工程を経
て、図３３に示す断面構造が完成する。
実施例の製造工程と同様の工程を経て、図３５に示す断
面構造が形成される。その後さらに、図２２を用いて説
明した上記第３の実施例の製造工程と同様の工程を経
て、図３３に示す断面構造が完成する。
【００９２】次に、本発明の第８の実施例におけるＳＲ
ＡＭのメモリセルの構造について、図３６に基づいて説
明する。
ＡＭのメモリセルの構造について、図３６に基づいて説
明する。
【００９３】本実施例の構造においては、ゲート電極が
ポリサイド構造を有しており、シリコンプラグ層１１０
はｐ型の導電性を有している。また、配線層８ａ，８ｂ
はｎ型の導電性を有している。したがって、配線層８ａ
とシリコンプラグ層１１０との接合部および配線層８ａ
とｐ+ ソース／ドレイン領域１２ａとの接合部におい
て、それぞれｐｎ接合が生じるが、そのｐｎ接合に起因
する電圧降下を減少させるため、中間導電層として、接
合部１０近傍において配線層８ａの厚さ方向全域にわた
って、不純物濃度１０20／ｃｍ3 以上の高濃度ｎ+ + 層
４００を設けている点である。この高濃度ｎ+ + 層４０
０により、ｐｎ接合が生じる配線層８ａとシリコンプラ
グ層１１０との間および配線層８ａとｐ+ ソース／ドレ
イン領域１２ａとの間の接合境界部において中間導電層
として機能する。高濃度ｎ+ + 層４００の中間導電層と
しての具体的な作用については、図２５を用いて説明し
た上記第５の実施例における高濃度ｎ+ + 層３００の作
用と同様である。
ポリサイド構造を有しており、シリコンプラグ層１１０
はｐ型の導電性を有している。また、配線層８ａ，８ｂ
はｎ型の導電性を有している。したがって、配線層８ａ
とシリコンプラグ層１１０との接合部および配線層８ａ
とｐ+ ソース／ドレイン領域１２ａとの接合部におい
て、それぞれｐｎ接合が生じるが、そのｐｎ接合に起因
する電圧降下を減少させるため、中間導電層として、接
合部１０近傍において配線層８ａの厚さ方向全域にわた
って、不純物濃度１０20／ｃｍ3 以上の高濃度ｎ+ + 層
４００を設けている点である。この高濃度ｎ+ + 層４０
０により、ｐｎ接合が生じる配線層８ａとシリコンプラ
グ層１１０との間および配線層８ａとｐ+ ソース／ドレ
イン領域１２ａとの間の接合境界部において中間導電層
として機能する。高濃度ｎ+ + 層４００の中間導電層と
しての具体的な作用については、図２５を用いて説明し
た上記第５の実施例における高濃度ｎ+ + 層３００の作
用と同様である。
【００９４】次に、図３６に示した本実施例のＳＲＡＭ
の製造方法について、図３７および図３８を参照して説
明する。本実施例の製造方法においては、シリコンプラ
グ層１１０を形成するまでの工程は、図２８を用いて説
明した上記第６の実施例の製造工程と同様である。
の製造方法について、図３７および図３８を参照して説
明する。本実施例の製造方法においては、シリコンプラ
グ層１１０を形成するまでの工程は、図２８を用いて説
明した上記第６の実施例の製造工程と同様である。
【００９５】その後、層間絶縁層９およびｐ型シリコン
プラグ層１１０の表面上全面に多結晶シリコン膜を形成
し、図１９を用いて説明した上記第３の実施例の製造工
程と同様の工程を経て、配線層８ａおよびゲート電極８
ｂが形成され、図３７に示す断面構造が形成される。
プラグ層１１０の表面上全面に多結晶シリコン膜を形成
し、図１９を用いて説明した上記第３の実施例の製造工
程と同様の工程を経て、配線層８ａおよびゲート電極８
ｂが形成され、図３７に示す断面構造が形成される。
【００９６】図３８に示すように、図２６において説明
した上記第５の実施例の工程とほぼ同様にして、高濃度
ｎ+ + 層４００が形成される。ただし、本実施例におい
ては、図２６において示した上記第５の実施例の場合と
は次の点で異なった処理を施している。すなわち、上記
第３の実施例においては砒素１８ａを比較的低い注入エ
ネルギと高い注入量で、１回のイオン注入のみを行なっ
ていたのに対し、本実施例においては、さらに砒素１８
ｂを、注入エネルギ１３０〜１５０ＫｅＶ，ドーズ量２
×１０15〜５×１０15／ｃｍ2 程度で注入している。こ
のように、本実施例においては２回目のイオン注入を、
１回目よりも高い注入エネルギで注入するのは、配線層
８ａの中でも配線層８ａとｐ型シリコンプラグ層１１０
との接合境界面に近い場所に砒素を注入し、その部分で
高濃度ｎ+ + 層を作り、接合境界面においてｐ+ + ｎ
+ + 接合を作って、トンネル電流が流れるようにするた
めである。また、２回目の砒素１８ｂを注入するときの
注入エネルギは、配線層８ａの膜厚１００ｎｍに適する
ように設定した値である。このような２回のイオン注入
により、本実施例における高濃度ｎ+ + 層４００は、図
２６を用いて説明した上記第５の実施例における高濃度
ｎ+ + 層３００と、２回目の砒素１８ｂの注入によって
形成された、配線層８ａ中のｐ型シリコンプラグ層１１
０との接合境界面近くに形成された高濃度ｎ+ + 層とが
重ね合わせられたものと考えることができる。
した上記第５の実施例の工程とほぼ同様にして、高濃度
ｎ+ + 層４００が形成される。ただし、本実施例におい
ては、図２６において示した上記第５の実施例の場合と
は次の点で異なった処理を施している。すなわち、上記
第３の実施例においては砒素１８ａを比較的低い注入エ
ネルギと高い注入量で、１回のイオン注入のみを行なっ
ていたのに対し、本実施例においては、さらに砒素１８
ｂを、注入エネルギ１３０〜１５０ＫｅＶ，ドーズ量２
×１０15〜５×１０15／ｃｍ2 程度で注入している。こ
のように、本実施例においては２回目のイオン注入を、
１回目よりも高い注入エネルギで注入するのは、配線層
８ａの中でも配線層８ａとｐ型シリコンプラグ層１１０
との接合境界面に近い場所に砒素を注入し、その部分で
高濃度ｎ+ + 層を作り、接合境界面においてｐ+ + ｎ
+ + 接合を作って、トンネル電流が流れるようにするた
めである。また、２回目の砒素１８ｂを注入するときの
注入エネルギは、配線層８ａの膜厚１００ｎｍに適する
ように設定した値である。このような２回のイオン注入
により、本実施例における高濃度ｎ+ + 層４００は、図
２６を用いて説明した上記第５の実施例における高濃度
ｎ+ + 層３００と、２回目の砒素１８ｂの注入によって
形成された、配線層８ａ中のｐ型シリコンプラグ層１１
０との接合境界面近くに形成された高濃度ｎ+ + 層とが
重ね合わせられたものと考えることができる。
【００９７】次に、図２５を用いて説明した上記第５の
実施例と同様の工程を経て、図３６に示された断面構造
が完成する。
実施例と同様の工程を経て、図３６に示された断面構造
が完成する。
【００９８】
【発明の効果】以上説明したように、請求項１に記載の
配線構造を有する本発明の半導体装置によれば、多層積
層配線のコンタクト部分の優れたパターニング精度が得
られるとともに、コンタクトホール内で接合される多結
晶シリコン層とシリコン層とが同一導電型を有している
ため、その境界接合面に高融点金属シリサイドなどから
なる中間導電層を設けずに直接接合しても、ｐｎ接合に
起因する電圧降下が生じることがない。よって、多結晶
シリコン層を高融点金属シリサイド層などとの２層構造
にする必要がなく、高融点金属シリサイド層の形成工程
を省くことができ、生産性の向上を図ることができる。
配線構造を有する本発明の半導体装置によれば、多層積
層配線のコンタクト部分の優れたパターニング精度が得
られるとともに、コンタクトホール内で接合される多結
晶シリコン層とシリコン層とが同一導電型を有している
ため、その境界接合面に高融点金属シリサイドなどから
なる中間導電層を設けずに直接接合しても、ｐｎ接合に
起因する電圧降下が生じることがない。よって、多結晶
シリコン層を高融点金属シリサイド層などとの２層構造
にする必要がなく、高融点金属シリサイド層の形成工程
を省くことができ、生産性の向上を図ることができる。
【００９９】また、請求項２に記載の配線構造を有する
本発明の半導体装置によれば、それぞれ異なる導電型を
有する第１多結晶シリコン層と第２多結晶シリコン層と
の接合境界面に中間導電層を設けているため、ｐｎ接合
による電圧降下が減少し、良好な接合電圧降下が実現さ
れる。したがって、ｐｎ接合による電圧降下を問題とす
ることなく、互いに導電型の異なる多結晶シリコンの配
線層間の接続構造を用いることができる。
本発明の半導体装置によれば、それぞれ異なる導電型を
有する第１多結晶シリコン層と第２多結晶シリコン層と
の接合境界面に中間導電層を設けているため、ｐｎ接合
による電圧降下が減少し、良好な接合電圧降下が実現さ
れる。したがって、ｐｎ接合による電圧降下を問題とす
ることなく、互いに導電型の異なる多結晶シリコンの配
線層間の接続構造を用いることができる。
【図１】本発明の第１の実施例におけるＳＲＡＭのメモ
リセルの構造を示す断面図である。
リセルの構造を示す断面図である。
【図２】（ａ）ないし（ｃ）は、図１に示した構造のメ
モリセルの製造方法の第１ないし第３工程を順次示す断
面図である。
モリセルの製造方法の第１ないし第３工程を順次示す断
面図である。
【図３】図１に示したメモリセルの製造方法の第４工程
を示す断面図である。
を示す断面図である。
【図４】図１に示したメモリセルの製造方法の第５工程
を示す断面図である。
を示す断面図である。
【図５】図１に示したメモリセルの製造方法の第６工程
を示す断面図である。
を示す断面図である。
【図６】図１に示したメモリセルの製造方法の第７工程
を示す断面図である。
を示す断面図である。
【図７】図１に示したメモリセルの製造方法の第８工程
を示す断面図である。
を示す断面図である。
【図８】図１に示したメモリセルの製造方法の第９工程
を示す断面図である。
を示す断面図である。
【図９】図１に示したメモリセルの製造方法の第１０工
程を示す断面図である。
程を示す断面図である。
【図１０】本発明の第２の実施例におけるＳＲＡＭのメ
モリセルの構造を示す断面図である。
モリセルの構造を示す断面図である。
【図１１】図１０に示された構造のメモリセルの製造方
法の第１工程を示す断面図である。
法の第１工程を示す断面図である。
【図１２】図１０に示された構造のメモリセルの製造方
法の第２工程を示す断面図である。
法の第２工程を示す断面図である。
【図１３】図１０に示された構造のメモリセルの製造方
法の第３工程を示す断面図である。
法の第３工程を示す断面図である。
【図１４】図１０に示された構造のメモリセルの製造方
法の第４工程を示す断面図である。
法の第４工程を示す断面図である。
【図１５】図１０に示された構造のメモリセルの製造方
法の第５工程を示す断面図である。
法の第５工程を示す断面図である。
【図１６】図１０に示された構造のメモリセルの製造方
法の第６工程を示す断面図である。
法の第６工程を示す断面図である。
【図１７】本発明の第３の実施例におけるＳＲＡＭのメ
モリセルの構造を示す断面図である。
モリセルの構造を示す断面図である。
【図１８】図１７に示された構造のメモリセルの製造方
法の第１工程を示す断面図である。
法の第１工程を示す断面図である。
【図１９】図１７に示された構造のメモリセルの製造方
法の第２工程を示す断面図である。
法の第２工程を示す断面図である。
【図２０】図１７に示された構造のメモリセルの製造方
法の第３工程を示す断面図である。
法の第３工程を示す断面図である。
【図２１】図１７に示された構造のメモリセルの製造方
法の第４工程を示す断面図である。
法の第４工程を示す断面図である。
【図２２】本発明の第４の実施例におけるＳＲＡＭのメ
モリセルの構造を示す断面図である。
モリセルの構造を示す断面図である。
【図２３】図２２に示された構造のメモリセルの製造方
法の第１工程を示す断面図である。
法の第１工程を示す断面図である。
【図２４】図２２に示された構造のメモリセルの製造方
法の第２工程を示す断面図である。
法の第２工程を示す断面図である。
【図２５】本発明の第５の実施例におけるＳＲＡＭのメ
モリセルの構造を示す断面図である。
モリセルの構造を示す断面図である。
【図２６】図２５に示された構造のメモリセルの製造方
法における１つの工程を示す断面図である。
法における１つの工程を示す断面図である。
【図２７】本発明の第６の実施例におけるＳＲＡＭのメ
モリセルの構造を示す断面図である。
モリセルの構造を示す断面図である。
【図２８】図２７に示された構造のメモリセルの製造方
法の第１工程を示す断面図である。
法の第１工程を示す断面図である。
【図２９】図２７に示された構造のメモリセルの製造方
法の第２工程を示す断面図である。
法の第２工程を示す断面図である。
【図３０】図２７に示された構造のメモリセルの製造方
法の第３工程を示す断面図である。
法の第３工程を示す断面図である。
【図３１】図２７に示された構造のメモリセルの製造方
法の第４工程を示す断面図である。
法の第４工程を示す断面図である。
【図３２】図２７に示された構造のメモリセルの製造方
法の第５工程を示す断面図である。
法の第５工程を示す断面図である。
【図３３】本発明の第７の実施例におけるＳＲＡＭのメ
モリセルの構造を示す断面図である。
モリセルの構造を示す断面図である。
【図３４】図３３に示された構造のメモリセルの製造方
法の第１工程を示す断面図である。
法の第１工程を示す断面図である。
【図３５】図３３に示された構造のメモリセルの製造方
法の第２工程を示す断面図である。
法の第２工程を示す断面図である。
【図３６】本発明の第８の実施例におけるＳＲＡＭのメ
モリセルの構造を示す断面図である。
モリセルの構造を示す断面図である。
【図３７】図３６に示された構造のメモリセルの製造方
法の第１工程を示す断面図である。
法の第１工程を示す断面図である。
【図３８】図３６に示された構造のメモリセルの製造方
法の第２工程を示す断面図である。
法の第２工程を示す断面図である。
【図３９】従来のＳＲＡＭのメモリセルの下層部分の平
面構造を示す図である。
面構造を示す図である。
【図４０】従来のＳＲＡＭのメモリセルの上層部分の平
面構造を示す図である。
面構造を示す図である。
【図４１】図３９および図４０中のＸ−Ｘ線断面を示す
図である。
図である。
【図４２】ＳＲＡＭのメモリセルの等価回路図である。
【図４３】図４１に示すメモリセルの１つの製造工程を
示す断面図である。
示す断面図である。
【図４４】特開平５−４１３７８号公報において提案さ
れたＳＲＡＭのメモリセルの構造の一例を示す断面図で
ある。
れたＳＲＡＭのメモリセルの構造の一例を示す断面図で
ある。
【図４５】図４４に示された構造のメモリセルの製造方
法の第１工程を示す断面図である。
法の第１工程を示す断面図である。
【図４６】図４４に示された構造のメモリセルの製造方
法の第２工程を示す断面図である。
法の第２工程を示す断面図である。
【図４７】図４４に示された構造のメモリセルの製造方
法の第３工程を示す断面図である。
法の第３工程を示す断面図である。
【図４８】図４４に示された構造のメモリセルの製造方
法の第４工程を示す断面図である。
法の第４工程を示す断面図である。
【図４９】図４４に示された構造のメモリセルの製造方
法の第５工程を示す断面図である。
法の第５工程を示す断面図である。
【図５０】図４４に示された構造のメモリセルの製造方
法の第６工程を示す断面図である。
法の第６工程を示す断面図である。
【図５１】図４４に示された構造のメモリセルの製造方
法の第７工程を示す断面図である。
法の第７工程を示す断面図である。
【図５２】図２２に示された構造のメモリセルの製造方
法の第８工程を示す断面図である。
法の第８工程を示す断面図である。
【図５３】特開平５−４１３７８号公報において提案さ
れたＳＲＡＭのメモリセルの、他の構造例を示す断面図
である。
れたＳＲＡＭのメモリセルの、他の構造例を示す断面図
である。
１ シリコン基板 ７ ｎ+ ソース／ドレイン領域 ８ａ 配線層 ９ 層間絶縁層 １０ ダイレクトコンタクト １１ チタンシリサイド層（高融点金属シリサイド層） １５，１１０ シリコンプラグ層 １６ 開口部（コンタクトホール） ２０ａ，２０ｂ 駆動用ｎチャネルＭＯＳトランジスタ ２１ａ，２１ｂ 負荷用ｐチャネルＭＯＳ薄膜トランジ
スタ ２２ａ，２２ｂ 転送用ｎチャネルＭＯＳトランジスタ １０６ａ ゲート電極 ２０６ａ ｐ型多結晶シリコン層 １０８ａ，１１３ 高融点金属シリサイド層 ２０８ａ ｎ型多結晶シリコン層 ３００，４００ 高濃度ｎ+ + 層
スタ ２２ａ，２２ｂ 転送用ｎチャネルＭＯＳトランジスタ １０６ａ ゲート電極 ２０６ａ ｐ型多結晶シリコン層 １０８ａ，１１３ 高融点金属シリサイド層 ２０８ａ ｎ型多結晶シリコン層 ３００，４００ 高濃度ｎ+ + 層
【手続補正書】
【提出日】平成６年４月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】ところが、上記のＳＲＡＭのメモリセルに
用いられた配線層８ａのように、高低差の大きいダイレ
クトコンタクト構造を形成する場合には配線層のパター
ニングが困難になるという問題が生じた。図４３は、図
４０に示す配線層８ａを形成するための製造工程を示す
断面図である。層間絶縁層９中に開口部１６が形成され
た後、全面に多結晶シリコン層８がたとえばＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
法により堆積される。次に、この多結晶シリコン層８の
表面上にレジストを塗布する。そして、フォトリソグラ
フィ法を用いて、レジストを所定のパターン形状に露光
現像し、レジストマスクを形成する。その後、レジスト
マスクを用いて多結晶シリコン層８をエッチングして配
線層８ａおよび薄膜トランジスタ１４（負荷用ｐチャネ
ル薄膜トランジスタ２１ｂ）のゲート電極８ｂを形成す
る。
用いられた配線層８ａのように、高低差の大きいダイレ
クトコンタクト構造を形成する場合には配線層のパター
ニングが困難になるという問題が生じた。図４３は、図
４０に示す配線層８ａを形成するための製造工程を示す
断面図である。層間絶縁層９中に開口部１６が形成され
た後、全面に多結晶シリコン層８がたとえばＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
法により堆積される。次に、この多結晶シリコン層８の
表面上にレジストを塗布する。そして、フォトリソグラ
フィ法を用いて、レジストを所定のパターン形状に露光
現像し、レジストマスクを形成する。その後、レジスト
マスクを用いて多結晶シリコン層８をエッチングして配
線層８ａおよび薄膜トランジスタ１４（負荷用ｐチャネ
ル薄膜トランジスタ２１ｂ）のゲート電極８ｂを形成す
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】図４５を参照して、シリコン基板１の主表
面に、たとえばイオン注入法によりｐ型不純物を注入す
る。その後、熱処理を施して注入したｐ型不純物を基板
１の主表面から約２〜３μｍの深さまで拡散させること
によりｐウェル２を形成する。さらに、ＬＯＣＯＳ（Ｌ
ＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ
）法を用いて、ｐウェル２の表面上の所定領域に素子
分離のためのフィールド酸化膜４およびｐ+ アイソレー
ション層３を形成する。次に、たとえば熱酸化法を用い
てｐウェル２の表面上に膜厚１２ｎｍ〜１５ｎｍの酸化
膜５を形成する。酸化膜５はＭＯＳトランジスタ２０
ａ，２２ｂのゲート酸化膜５を構成する。さらに、酸化
膜５の表面上に多結晶シリコン６ａと、高融点金属シリ
サイド６ｂとから構成されるポリサイド膜６を堆積す
る。そして、フォトリソグラフィ法およびエッチング法
を用いてポリサイド膜を所定の形状にパターニングす
る。これによりＭＯＳトランジスタ２０ａ，２２ｂのゲ
ート電極６，６を形成する。さらに、パターニングされ
たゲート電極６をマスクとして、イオン注入法を用いて
ｎ型不純物イオンをドーズ量４×１０1 5 ／ｃｍ2 でｐ
ウェル２の内部に注入する。さらに熱処理を施して４つ
のＭＯＳトランジスタ２０ａ，２０ｂ（図４４に示さ
ず），２２ａ（図４４に示さず），２２ｂのｎ+ ソース
・ドレイン領域７を形成する。以上の工程により、駆動
用ｎチャネルＭＯＳトランジスタ２０ａ，２０ｂ（図４
４に示さず）と転送用ｎチャネルＭＯＳトランジスタ２
２ａ（図４４に示さず），２２ｂが形成される。その
後、シリコン基板１表面上の全面にたとえば常圧ＣＶＤ
法を用いてＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉ
ｃａｔｅＧｌａｓｓ）膜を堆積する。そして、熱処理を
施してＢＰＳＧを軟化させることによってリフローさせ
て、ＢＰＳＧ膜の表面を平坦化する。この工程により、
平坦化した表面を有する層間絶縁層９を形成する。さら
に、フォトリソグラフィ法およびエッチング法を用いて
層間絶縁層９中にダイレクトコンタクトのための開口部
１６を形成する。
面に、たとえばイオン注入法によりｐ型不純物を注入す
る。その後、熱処理を施して注入したｐ型不純物を基板
１の主表面から約２〜３μｍの深さまで拡散させること
によりｐウェル２を形成する。さらに、ＬＯＣＯＳ（Ｌ
ＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ
）法を用いて、ｐウェル２の表面上の所定領域に素子
分離のためのフィールド酸化膜４およびｐ+ アイソレー
ション層３を形成する。次に、たとえば熱酸化法を用い
てｐウェル２の表面上に膜厚１２ｎｍ〜１５ｎｍの酸化
膜５を形成する。酸化膜５はＭＯＳトランジスタ２０
ａ，２２ｂのゲート酸化膜５を構成する。さらに、酸化
膜５の表面上に多結晶シリコン６ａと、高融点金属シリ
サイド６ｂとから構成されるポリサイド膜６を堆積す
る。そして、フォトリソグラフィ法およびエッチング法
を用いてポリサイド膜を所定の形状にパターニングす
る。これによりＭＯＳトランジスタ２０ａ，２２ｂのゲ
ート電極６，６を形成する。さらに、パターニングされ
たゲート電極６をマスクとして、イオン注入法を用いて
ｎ型不純物イオンをドーズ量４×１０1 5 ／ｃｍ2 でｐ
ウェル２の内部に注入する。さらに熱処理を施して４つ
のＭＯＳトランジスタ２０ａ，２０ｂ（図４４に示さ
ず），２２ａ（図４４に示さず），２２ｂのｎ+ ソース
・ドレイン領域７を形成する。以上の工程により、駆動
用ｎチャネルＭＯＳトランジスタ２０ａ，２０ｂ（図４
４に示さず）と転送用ｎチャネルＭＯＳトランジスタ２
２ａ（図４４に示さず），２２ｂが形成される。その
後、シリコン基板１表面上の全面にたとえば常圧ＣＶＤ
法を用いてＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉ
ｃａｔｅＧｌａｓｓ）膜を堆積する。そして、熱処理を
施してＢＰＳＧを軟化させることによってリフローさせ
て、ＢＰＳＧ膜の表面を平坦化する。この工程により、
平坦化した表面を有する層間絶縁層９を形成する。さら
に、フォトリソグラフィ法およびエッチング法を用いて
層間絶縁層９中にダイレクトコンタクトのための開口部
１６を形成する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】その後、図５２を参照して、フォトリソグ
ラフィ法およびエッチング法を用いてｐ型の多結晶シリ
コン層８をパターニングする。この工程によってｐチャ
ネルＭＯＳ薄膜トランジスタ２１ａ（図４４に示さ
ず），２１ｂのゲート電極８ｂと、配線層８ａが形成さ
れる。さらに、層間絶縁層９，ゲート電極８ｂおよび配
線層８ａの表面全面上に、たとえばＬＰＣＶＤ法を用い
てゲート酸化膜１３を膜厚２０ｎｍ程度堆積する。そし
て、開口部１６の上部に位置するゲート酸化膜１３の一
部を開口する。その後、ゲート酸化膜１３およびそのゲ
ート酸化膜１３の開口部の表面上の全面上にたとえばＬ
ＰＣＶＤ法を用いて膜厚１０ｎｍ程度の薄い多結晶シリ
コン層を形成する。そして、この多結晶シリコン層のう
ち、負荷用ｐチャネルＭＯＳトランジスタのチャネル領
域やｐ+ ソース／ドレイン領域となるべき領域上にレジ
ストパターンを形成する。その後、このレジストパター
ンをマスクとして、エッチングにより多結晶シリコン層
をパターニングする。そして、負荷用ｐチャネルＭＯＳ
薄膜トランジスタ２１ａ，２１ｂのチャネル領域となる
べき多結晶シリコン層の領域上にレジストを形成する。
そして、このレジストをマスクとして多結晶シリコン層
中にｐ型不純物イオンをドーズ量１×１０1 5 ／ｃｍ2
程度でイオン注入する。これにより、負荷用ｐチャネル
ＭＯＳ薄膜トランジスタ２１ｂのｐ+ ソース／ドレイン
領域１２ａ，１２ｃが形成される。以上の工程により図
４４に示すメモリセルが完成する。
ラフィ法およびエッチング法を用いてｐ型の多結晶シリ
コン層８をパターニングする。この工程によってｐチャ
ネルＭＯＳ薄膜トランジスタ２１ａ（図４４に示さ
ず），２１ｂのゲート電極８ｂと、配線層８ａが形成さ
れる。さらに、層間絶縁層９，ゲート電極８ｂおよび配
線層８ａの表面全面上に、たとえばＬＰＣＶＤ法を用い
てゲート酸化膜１３を膜厚２０ｎｍ程度堆積する。そし
て、開口部１６の上部に位置するゲート酸化膜１３の一
部を開口する。その後、ゲート酸化膜１３およびそのゲ
ート酸化膜１３の開口部の表面上の全面上にたとえばＬ
ＰＣＶＤ法を用いて膜厚１０ｎｍ程度の薄い多結晶シリ
コン層を形成する。そして、この多結晶シリコン層のう
ち、負荷用ｐチャネルＭＯＳトランジスタのチャネル領
域やｐ+ ソース／ドレイン領域となるべき領域上にレジ
ストパターンを形成する。その後、このレジストパター
ンをマスクとして、エッチングにより多結晶シリコン層
をパターニングする。そして、負荷用ｐチャネルＭＯＳ
薄膜トランジスタ２１ａ，２１ｂのチャネル領域となる
べき多結晶シリコン層の領域上にレジストを形成する。
そして、このレジストをマスクとして多結晶シリコン層
中にｐ型不純物イオンをドーズ量１×１０1 5 ／ｃｍ2
程度でイオン注入する。これにより、負荷用ｐチャネル
ＭＯＳ薄膜トランジスタ２１ｂのｐ+ ソース／ドレイン
領域１２ａ，１２ｃが形成される。以上の工程により図
４４に示すメモリセルが完成する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】請求項４に記載の本発明の半導体装置の製
造方法は、半導体層表面上に、層間絶縁層を形成する工
程と、層間絶縁層に、半導体層表面のコンタクト部を露
出するようにコンタクトホールを開口する工程と、コン
タクトホールの内部に、平坦な表面を有するシリコンプ
ラグ層を形成する工程と、層間絶縁層表面およびシリコ
ンプラグ層の平坦な表面と直接接するように、第１導電
型の不純物をドープした第１多結晶シリコン層を形成す
る工程と、第１多結晶シリコン層表面上に酸化膜を形成
する工程と、酸化膜の、コンタクトホールの上方に位置
する領域部分のみを開口し、当該領域の第１多結晶シリ
コン層を露出させる工程と、酸化膜表面および露出され
た第１多結晶シリコン層表面に直接接するように、第２
導電型の不純物をドープした第２多結晶シリコン層を形
成する工程と、少なくとも第１多結晶シリコン層と第２
多結晶シリコン層とが接続された領域の接続境界面に、
ｐｎ接合での電圧降下を減少させるための中間導電層を
形成する工程と、を備えている。
造方法は、半導体層表面上に、層間絶縁層を形成する工
程と、層間絶縁層に、半導体層表面のコンタクト部を露
出するようにコンタクトホールを開口する工程と、コン
タクトホールの内部に、平坦な表面を有するシリコンプ
ラグ層を形成する工程と、層間絶縁層表面およびシリコ
ンプラグ層の平坦な表面と直接接するように、第１導電
型の不純物をドープした第１多結晶シリコン層を形成す
る工程と、第１多結晶シリコン層表面上に酸化膜を形成
する工程と、酸化膜の、コンタクトホールの上方に位置
する領域部分のみを開口し、当該領域の第１多結晶シリ
コン層を露出させる工程と、酸化膜表面および露出され
た第１多結晶シリコン層表面に直接接するように、第２
導電型の不純物をドープした第２多結晶シリコン層を形
成する工程と、少なくとも第１多結晶シリコン層と第２
多結晶シリコン層とが接続された領域の接続境界面に、
ｐｎ接合での電圧降下を減少させるための中間導電層を
形成する工程と、を備えている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】
【作用】請求項１に記載の配線構造を有する半導体装置
によれば、まず、特開平５−４１３７８号公報に示され
た配線構造と同様に、シリコン層がコンタクトホールの
内部に埋込形成されるため、このシリコン層をコンタク
トホールの上部において平坦化することが可能となる。
したがって、層間絶縁層の表面上に配置される配線層
は、コンタクトホールの領域においても平坦なシリコン
層の表面上に形成されることになり、その結果配線層の
優れたパターニング精度が得られる。
によれば、まず、特開平５−４１３７８号公報に示され
た配線構造と同様に、シリコン層がコンタクトホールの
内部に埋込形成されるため、このシリコン層をコンタク
トホールの上部において平坦化することが可能となる。
したがって、層間絶縁層の表面上に配置される配線層
は、コンタクトホールの領域においても平坦なシリコン
層の表面上に形成されることになり、その結果配線層の
優れたパターニング精度が得られる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】さらに、図５を参照して、開口部１６の上
部にのみ開口部を有するレジストパターン１７を層間絶
縁層９の表面上に形成する。その後、そのレジストパタ
ーン１７をマスクとしてシリコンプラグ層１５の内部に
導電性を付与するためのｎ型不純物１８をイオン注入す
る。この実施例においては、たとえばリンや砒素などの
ｎ型の不純物が、ドーズ量１．５×１０16／ｃｍ2 ，注
入エネルギー１５０ｋｅＶでイオン注入される。その
後、レジストパターン１７を除去して熱処理を施すこと
により、不純物を活性化する。
部にのみ開口部を有するレジストパターン１７を層間絶
縁層９の表面上に形成する。その後、そのレジストパタ
ーン１７をマスクとしてシリコンプラグ層１５の内部に
導電性を付与するためのｎ型不純物１８をイオン注入す
る。この実施例においては、たとえばリンや砒素などの
ｎ型の不純物が、ドーズ量１．５×１０16／ｃｍ2 ，注
入エネルギー１５０ｋｅＶでイオン注入される。その
後、レジストパターン１７を除去して熱処理を施すこと
により、不純物を活性化する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正内容】
【００４９】さらに、図６を参照して、層間絶縁層９お
よび多結晶シリコンプラグ層１５表面全面上にスパッタ
リング法を用いてチタン層１１ａを堆積する。その後、
ＲＴＡ法を用いて、シリコンプラグ層１５の表面上に位
置しているチタン層のみをシリサイド化させる。
よび多結晶シリコンプラグ層１５表面全面上にスパッタ
リング法を用いてチタン層１１ａを堆積する。その後、
ＲＴＡ法を用いて、シリコンプラグ層１５の表面上に位
置しているチタン層のみをシリサイド化させる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】その後、図９を参照して、フォトリソグラ
フィ法およびエッチング法を用いてｐ型の多結晶シリコ
ン層８をパターニングする。この工程によってｐチャネ
ルＭＯＳトランジスタ２１ａ（図１には図示せず），２
１ｂのゲート電極８ｂと、配線層８ａが形成される。さ
らに、層間絶縁層９、ゲート電極８ｂおよび配線層８ａ
表面全面上に、たとえばＬＰＣＶＤ法を用いてゲート酸
化膜１３を膜厚２０ｎｍ程度堆積する。その後、開口部
１６の上部に位置するゲート酸化膜１３の一部を開口す
る。その後、ゲート酸化膜１３およびそのゲート酸化膜
１３の開口部の表面全面上にたとえばＬＰＣＶＤ法を用
いて膜厚１０ｎｍ程度の薄い多結晶シリコン層を形成す
る。その後、この多結晶シリコン層のうち、負荷用ｐチ
ャネルＭＯＳトランジスタのチャネル領域やｐ+ ソース
／ドレイン領域となるべき領域上にレジストパターンを
形成する。その後、このレジストパターンをマスクとし
て、エッチングにより多結晶シリコン層をパターニング
する。次に、負荷用ｐチャネルＭＯＳ薄膜トランジスタ
２１ａ，２１ｂのチャネル領域となるべき多結晶シリコ
ン層の領域上にレジストを形成する。その後、このレジ
ストをマスクとして多結晶シリコン層中にｐ型不純物イ
オンを、ドーズ量１×１０15／ｃｍ2 程度でイオン注入
する。これにより、負荷用ｐチャネルＭＯＳ薄膜トラン
ジスタ２１ｂのｐ+ ソース／ドレイン領域１２ａ，１２
ｃが形成される。
フィ法およびエッチング法を用いてｐ型の多結晶シリコ
ン層８をパターニングする。この工程によってｐチャネ
ルＭＯＳトランジスタ２１ａ（図１には図示せず），２
１ｂのゲート電極８ｂと、配線層８ａが形成される。さ
らに、層間絶縁層９、ゲート電極８ｂおよび配線層８ａ
表面全面上に、たとえばＬＰＣＶＤ法を用いてゲート酸
化膜１３を膜厚２０ｎｍ程度堆積する。その後、開口部
１６の上部に位置するゲート酸化膜１３の一部を開口す
る。その後、ゲート酸化膜１３およびそのゲート酸化膜
１３の開口部の表面全面上にたとえばＬＰＣＶＤ法を用
いて膜厚１０ｎｍ程度の薄い多結晶シリコン層を形成す
る。その後、この多結晶シリコン層のうち、負荷用ｐチ
ャネルＭＯＳトランジスタのチャネル領域やｐ+ ソース
／ドレイン領域となるべき領域上にレジストパターンを
形成する。その後、このレジストパターンをマスクとし
て、エッチングにより多結晶シリコン層をパターニング
する。次に、負荷用ｐチャネルＭＯＳ薄膜トランジスタ
２１ａ，２１ｂのチャネル領域となるべき多結晶シリコ
ン層の領域上にレジストを形成する。その後、このレジ
ストをマスクとして多結晶シリコン層中にｐ型不純物イ
オンを、ドーズ量１×１０15／ｃｍ2 程度でイオン注入
する。これにより、負荷用ｐチャネルＭＯＳ薄膜トラン
ジスタ２１ｂのｐ+ ソース／ドレイン領域１２ａ，１２
ｃが形成される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正内容】
【００６０】さらに、図１６を参照して、開口部１６の
上部にのみ開口部を有するレジストパターン１７を層間
絶縁層９の表面上に形成する。そして、このレジストパ
ターン１７をマスクとして、シリコンプラグ層１１０ｂ
の内部にたとえば硼素（Ｂ+）などのｐ型不純物イオン
１９を、たとえばドーズ量１．５×１０16／ｃｍ2 、注
入エネルギ１５０ＫｅＶでイオン注入する。その後、レ
ジストパターンを除去し、たとえばＲＴＡ法によって、
ノンドープのシリコンプラグ層１１０ｂ内部に注入され
たｐ型不純物１９を活性化させて、ｐ型シリコンプラグ
層１１０を形成する。ＲＴＡ法は、たとえばハロゲンラ
ンプを熱源とするランプアニール装置の内部において、
窒素（Ｎ2 ）雰囲気中で温度１１００°Ｃ、３０秒間の
熱処理が施される。この後、第１の実施例の図８と図９
を用いて説明した工程と同様の工程が引続いて行なわれ
る。
上部にのみ開口部を有するレジストパターン１７を層間
絶縁層９の表面上に形成する。そして、このレジストパ
ターン１７をマスクとして、シリコンプラグ層１１０ｂ
の内部にたとえば硼素（Ｂ+）などのｐ型不純物イオン
１９を、たとえばドーズ量１．５×１０16／ｃｍ2 、注
入エネルギ１５０ＫｅＶでイオン注入する。その後、レ
ジストパターンを除去し、たとえばＲＴＡ法によって、
ノンドープのシリコンプラグ層１１０ｂ内部に注入され
たｐ型不純物１９を活性化させて、ｐ型シリコンプラグ
層１１０を形成する。ＲＴＡ法は、たとえばハロゲンラ
ンプを熱源とするランプアニール装置の内部において、
窒素（Ｎ2 ）雰囲気中で温度１１００°Ｃ、３０秒間の
熱処理が施される。この後、第１の実施例の図８と図９
を用いて説明した工程と同様の工程が引続いて行なわれ
る。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正内容】
【００６６】ただし、図１８に示した本実施例の構造が
形成されるまでの工程は、上記第１の実施例とは次の点
で異なっている。すなわち、上記第１の実施例において
図２（ａ）で示したｎ型不純物を導入した多結晶シリコ
ン膜１０６を形成する代わりに、多結晶シリコン膜６ａ
と高融点金属シリサイド膜６ｂとから構成されるポリサ
イド膜（ゲート電極６）が形成される点である。このゲ
ート電極６は、次のように形成される。まず酸化膜５を
形成した後に、たとえばＬＰＣＶＤ法で多結晶シリコン
膜６ａを、１００〜２００ｎｍ程度の厚さになるよう
に、酸化膜５表面上の全面に堆積する。多結晶シリコン
膜６ａの導電型は、本実施例の場合代表的なｎ型の場合
を示しており、導電性の付与方法としては、ＬＰＣＶＤ
法で堆積するときにリンを含んだホスフィン（ＰＨ3 ）
ガスを原料ガスであるシラン（ＳｉＨ4 ）とともにＬＰ
ＣＶＤ炉に流入させることによって行なう。
形成されるまでの工程は、上記第１の実施例とは次の点
で異なっている。すなわち、上記第１の実施例において
図２（ａ）で示したｎ型不純物を導入した多結晶シリコ
ン膜１０６を形成する代わりに、多結晶シリコン膜６ａ
と高融点金属シリサイド膜６ｂとから構成されるポリサ
イド膜（ゲート電極６）が形成される点である。このゲ
ート電極６は、次のように形成される。まず酸化膜５を
形成した後に、たとえばＬＰＣＶＤ法で多結晶シリコン
膜６ａを、１００〜２００ｎｍ程度の厚さになるよう
に、酸化膜５表面上の全面に堆積する。多結晶シリコン
膜６ａの導電型は、本実施例の場合代表的なｎ型の場合
を示しており、導電性の付与方法としては、ＬＰＣＶＤ
法で堆積するときにリンを含んだホスフィン（ＰＨ3 ）
ガスを原料ガスであるシラン（ＳｉＨ4 ）とともにＬＰ
ＣＶＤ炉に流入させることによって行なう。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正内容】
【００６８】次に、図１８に示した構造の表面上全面
に、たとえばＬＰＣＶＤ法によって、膜厚が１００ｎｍ
程度になるように多結晶シリコン膜を堆積する。その
後、注入エネルギ４０〜６０ＫｅＶ，ドーズ量４×１０
15〜６×１０15／ｃｍ2 のイオン注入法によって多結晶
シリコン膜に砒素を注入し、それに熱処理を施すことに
よって活性化する。その後、フォトリソグラフィー法と
エッチング法によって、多結晶シリコン膜を所望形状に
パターニングして、配線層８ａとゲート電極８ｂを形成
し、図１９に示す断面構造が完成する。
に、たとえばＬＰＣＶＤ法によって、膜厚が１００ｎｍ
程度になるように多結晶シリコン膜を堆積する。その
後、注入エネルギ４０〜６０ＫｅＶ，ドーズ量４×１０
15〜６×１０15／ｃｍ2 のイオン注入法によって多結晶
シリコン膜に砒素を注入し、それに熱処理を施すことに
よって活性化する。その後、フォトリソグラフィー法と
エッチング法によって、多結晶シリコン膜を所望形状に
パターニングして、配線層８ａとゲート電極８ｂを形成
し、図１９に示す断面構造が完成する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正内容】
【００７４】次に、図２２に示した本実施例のＳＲＡＭ
のメモリセルの製造方法について図２３および図２４に
基づいて説明する。本実施例のＳＲＡＭのメモリセルの
製造方法において、層間絶縁層９の開口部１６にシリコ
ンプラグ１５を形成するまでの工程、すなわち上記第３
の実施例の製造工程における図１８に示した構造を形成
するまでの工程は、上記第３の実施例の場合と同様であ
る。
のメモリセルの製造方法について図２３および図２４に
基づいて説明する。本実施例のＳＲＡＭのメモリセルの
製造方法において、層間絶縁層９の開口部１６にシリコ
ンプラグ１５を形成するまでの工程、すなわち上記第３
の実施例の製造工程における図１８に示した構造を形成
するまでの工程は、上記第３の実施例の場合と同様であ
る。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正内容】
【００７７】次に、ゲート酸化膜１３の表面およびゲー
ト酸化膜１３に形成された開口部の内表面全面に、たと
えばＬＰＣＶＤ法を用いて、膜厚１０〜４０ｎｍ程度
の、不純物をドープしない薄い多結晶シリコン層１２を
堆積する。その後、図１７を用いて説明した上記第３の
実施例の製造工程と同様の工程を経て、図２２に示す断
面構造が完成する。
ト酸化膜１３に形成された開口部の内表面全面に、たと
えばＬＰＣＶＤ法を用いて、膜厚１０〜４０ｎｍ程度
の、不純物をドープしない薄い多結晶シリコン層１２を
堆積する。その後、図１７を用いて説明した上記第３の
実施例の製造工程と同様の工程を経て、図２２に示す断
面構造が完成する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正内容】
【００７９】本実施例が上記第３および第４の実施例と
異なるのは、負荷用ｐチャネルＭＯＳ薄膜トランジスタ
２１ｂのｐ+ ソース／ドレイン領域１２ａと配線層８ａ
との接合部において、配線層８ａ表面近傍に高濃度ｎ
+ + 層３００が形成されている点である。この高濃度ｎ
+ + 層３００の作用について以下に説明する。通常の濃
度のｎ型不純物層とｐ型不純物層とが接合すると、その
接合部にｐｎ接合が生じる。ｐｎ接合に電流が流された
場合、順方向バイアスの場合には約０．８Ｖの電圧降下
が、また逆方向バイアスの場合は約１０Ｖの電圧降下が
生じる。したがって、配線層８ａとｐ+ ソース／ドレイ
ン領域１２ａとがそれらの接合部において直接接続され
たような場合には、上記のような電圧降下が生じ、負荷
用ｐチャネルＭＯＳトランジスタ１４への電流供給能力
が低下し、負荷用ｐチャネルＭＯＳトランジスタが本来
の性能を発揮することができなくなる。それに対し、本
実施例における高濃度ｎ+ + 層３００のように非常に高
い濃度のｎ型不純物層と、同様に高い濃度のｐ型不純物
層のｐ+ ソース／ドレイン領域１２ａとが接合される
と、両者の接合部にｐ+ + ｎ+ + 接合が形成される。両
者の濃度が１０20／ｃｍ 3 以上の高濃度であれば、その
ｐｎ接合に電圧が印加されると、トンネル電流という量
子力学的な機構による電流が流れる。このトンネル電流
は大きな電圧降下を生じさせない。したがって、負荷用
ＭＯＳトランジスタ１４（２１ｂ）への電流供給能力を
向上させ、負荷用ＭＯＳトランジスタ１４（２１ｂ）に
本来の性能を発揮させることができる。
異なるのは、負荷用ｐチャネルＭＯＳ薄膜トランジスタ
２１ｂのｐ+ ソース／ドレイン領域１２ａと配線層８ａ
との接合部において、配線層８ａ表面近傍に高濃度ｎ
+ + 層３００が形成されている点である。この高濃度ｎ
+ + 層３００の作用について以下に説明する。通常の濃
度のｎ型不純物層とｐ型不純物層とが接合すると、その
接合部にｐｎ接合が生じる。ｐｎ接合に電流が流された
場合、順方向バイアスの場合には約０．８Ｖの電圧降下
が、また逆方向バイアスの場合は約１０Ｖの電圧降下が
生じる。したがって、配線層８ａとｐ+ ソース／ドレイ
ン領域１２ａとがそれらの接合部において直接接続され
たような場合には、上記のような電圧降下が生じ、負荷
用ｐチャネルＭＯＳトランジスタ１４への電流供給能力
が低下し、負荷用ｐチャネルＭＯＳトランジスタが本来
の性能を発揮することができなくなる。それに対し、本
実施例における高濃度ｎ+ + 層３００のように非常に高
い濃度のｎ型不純物層と、同様に高い濃度のｐ型不純物
層のｐ+ ソース／ドレイン領域１２ａとが接合される
と、両者の接合部にｐ+ + ｎ+ + 接合が形成される。両
者の濃度が１０20／ｃｍ 3 以上の高濃度であれば、その
ｐｎ接合に電圧が印加されると、トンネル電流という量
子力学的な機構による電流が流れる。このトンネル電流
は大きな電圧降下を生じさせない。したがって、負荷用
ＭＯＳトランジスタ１４（２１ｂ）への電流供給能力を
向上させ、負荷用ＭＯＳトランジスタ１４（２１ｂ）に
本来の性能を発揮させることができる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正内容】
【００８０】次に、図２５に示した断面構造を有する本
実施例のＳＲＡＭの製造方法について説明する。本実施
例のＳＲＡＭの製造方法は、図２０に示した断面構造を
形成するまでの工程は、上記第３の実施例における製造
工程とほぼ同様である。上記第３の実施例の製造工程と
異なるのは、ゲート酸化膜１３を開口するためのレジス
トパターン１７ａ（図２６参照）を除去することなく、
そのレジストパターン１７ａをイオン注入用のマスクと
して用いる点である。そのイオン注入は、たとえばイオ
ン注入法により、拡散係数がリンより小さい砒素１８ａ
を、注入エネルギ２０ＫｅＶ程度、ドーズ量２×１０15
〜５×１０15／ｃｍ2 程度で、ゲート酸化膜１３が開口
して配線層８ａが露出している場所に注入し、高濃度ｎ
+ + 層３００を形成する。注入エネルギを比較的低く設
定する理由は、露出している配線層８ａの表面付近に注
入するためである。すなわち、後の工程において負荷用
ｐチャネルＭＯＳ薄膜トランジスタ１４のｐ+ ソース／
ドレイン領域１２ａが接続され、その接合部でｐ+ + ｎ
+ + 接続を形成してトンネル電流が流れるようにするた
めである。この注入エネルギが比較的大きいと、砒素は
配線層８ａの下方まで注入されて、ｐ+ ソース／ドレイ
ン領域１２ａと露出した配線層８ａとの接合部で、ｐ
+ + ｎ+ + 接合が形成されなくなるためである。また、
ドーズ量としては、露出した配線層８ａの表面付近とい
う薄い領域内での濃度が１０20／ｃｍ3以上の高濃度に
なるようにするための量が設定されている。また、拡散
係数の小さい砒素を注入する理由は、後工程における熱
処理（たとえば負荷用ｐチャネルＭＯＳ薄膜トランジス
タ１４のチャネル領域１２ｂやｐ+ ソース／ドレイン領
域１２ａ，１２ｃとなる薄い多結晶シリコン層１２をＬ
ＰＣＶＤ法で堆積するときの熱や、その後の熱処理）に
よって不純物が大きく移動して、露出した配線層８ａの
表面付近の不純物濃度が、実質的に１０20／ｃｍ3 以下
になることがないようにするためである。
実施例のＳＲＡＭの製造方法について説明する。本実施
例のＳＲＡＭの製造方法は、図２０に示した断面構造を
形成するまでの工程は、上記第３の実施例における製造
工程とほぼ同様である。上記第３の実施例の製造工程と
異なるのは、ゲート酸化膜１３を開口するためのレジス
トパターン１７ａ（図２６参照）を除去することなく、
そのレジストパターン１７ａをイオン注入用のマスクと
して用いる点である。そのイオン注入は、たとえばイオ
ン注入法により、拡散係数がリンより小さい砒素１８ａ
を、注入エネルギ２０ＫｅＶ程度、ドーズ量２×１０15
〜５×１０15／ｃｍ2 程度で、ゲート酸化膜１３が開口
して配線層８ａが露出している場所に注入し、高濃度ｎ
+ + 層３００を形成する。注入エネルギを比較的低く設
定する理由は、露出している配線層８ａの表面付近に注
入するためである。すなわち、後の工程において負荷用
ｐチャネルＭＯＳ薄膜トランジスタ１４のｐ+ ソース／
ドレイン領域１２ａが接続され、その接合部でｐ+ + ｎ
+ + 接続を形成してトンネル電流が流れるようにするた
めである。この注入エネルギが比較的大きいと、砒素は
配線層８ａの下方まで注入されて、ｐ+ ソース／ドレイ
ン領域１２ａと露出した配線層８ａとの接合部で、ｐ
+ + ｎ+ + 接合が形成されなくなるためである。また、
ドーズ量としては、露出した配線層８ａの表面付近とい
う薄い領域内での濃度が１０20／ｃｍ3以上の高濃度に
なるようにするための量が設定されている。また、拡散
係数の小さい砒素を注入する理由は、後工程における熱
処理（たとえば負荷用ｐチャネルＭＯＳ薄膜トランジス
タ１４のチャネル領域１２ｂやｐ+ ソース／ドレイン領
域１２ａ，１２ｃとなる薄い多結晶シリコン層１２をＬ
ＰＣＶＤ法で堆積するときの熱や、その後の熱処理）に
よって不純物が大きく移動して、露出した配線層８ａの
表面付近の不純物濃度が、実質的に１０20／ｃｍ3 以下
になることがないようにするためである。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正内容】
【００８１】次に、イオン注入用のマスクとしても用い
たゲート酸化膜１３を開口するためのレジストパターン
１７ａを除去し、ゲート酸化膜１３の表面、およびゲー
ト酸化膜１３の開口部の内表面上全面にたとえばＬＰＣ
ＶＤ法によって薄い多結晶シリコン層１２が堆積され、
その後、図１７を用いて説明した第３の実施例と同様の
工程を経て、図２５に示す断面構造が発生する。
たゲート酸化膜１３を開口するためのレジストパターン
１７ａを除去し、ゲート酸化膜１３の表面、およびゲー
ト酸化膜１３の開口部の内表面上全面にたとえばＬＰＣ
ＶＤ法によって薄い多結晶シリコン層１２が堆積され、
その後、図１７を用いて説明した第３の実施例と同様の
工程を経て、図２５に示す断面構造が発生する。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正内容】
【００８４】その後、上記第２の実施例の図１６に示し
たレジストパターン１７を除去し、熱処理を施して注入
されたｐ型不純物１９を活性化して、図２８に示す断面
構造が完成する。そして、層間絶縁層９およびｐ型シリ
コンプラグ層１１０の表面上全面にチタン層をスパッタ
リング法で堆積する。その後、ＲＴＡ法を用いて、ｐ型
シリコンプラグ層１１０と直接接触しているチタン層の
みをシリサイド化して、チタンシリサイドからなる高融
点金属シリサイド層１１を形成する。その後層間絶縁層
９上の未反応のチタン層を除去することにより、図２９
に示す断面構造が完成する。
たレジストパターン１７を除去し、熱処理を施して注入
されたｐ型不純物１９を活性化して、図２８に示す断面
構造が完成する。そして、層間絶縁層９およびｐ型シリ
コンプラグ層１１０の表面上全面にチタン層をスパッタ
リング法で堆積する。その後、ＲＴＡ法を用いて、ｐ型
シリコンプラグ層１１０と直接接触しているチタン層の
みをシリサイド化して、チタンシリサイドからなる高融
点金属シリサイド層１１を形成する。その後層間絶縁層
９上の未反応のチタン層を除去することにより、図２９
に示す断面構造が完成する。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】変更
【補正内容】
【００９０】本実施例のＳＲＡＭの製造方法において
は、シリコンプラグ層１１０表面上に高融点金属シリサ
イド層１１を形成する工程までは、図２９を用いて説明
した上記第６の実施例における製造工程と同様である。
本実施例においては、図２９に示した構造が形成された
後、図２３を用いて説明した上記第４の実施例の製造工
程と同様の工程を経て、図３４に示す断面構造が形成さ
れる。
は、シリコンプラグ層１１０表面上に高融点金属シリサ
イド層１１を形成する工程までは、図２９を用いて説明
した上記第６の実施例における製造工程と同様である。
本実施例においては、図２９に示した構造が形成された
後、図２３を用いて説明した上記第４の実施例の製造工
程と同様の工程を経て、図３４に示す断面構造が形成さ
れる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００９１
【補正方法】変更
【補正内容】
【００９１】次に、図２０を用いて説明した上記第３の
実施例の製造工程と同様の工程を経て、図３５に示す断
面構造が形成される。その後さらに、図２２を用いて説
明した上記第４の実施例の製造工程と同様の工程を経
て、図３３に示す断面構造が完成する。
実施例の製造工程と同様の工程を経て、図３５に示す断
面構造が形成される。その後さらに、図２２を用いて説
明した上記第４の実施例の製造工程と同様の工程を経
て、図３３に示す断面構造が完成する。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正内容】
【００９３】本実施例の構造においては、ゲート電極が
ポリサイド構造を有しており、シリコンプラグ層１１０
はｐ型の導電性を有している。また、配線層８ａ、ゲー
ト電極８ｂはｎ型の導電性を有している。したがって、
配線層８ａとシリコンプラグ層１１０との接合部および
配線層８ａとｐ+ ソース／ドレイン領域１２ａとの接合
部において、それぞれｐｎ接合が生じるが、そのｐｎ接
合に起因する電圧降下を減少させるため、中間導電層と
して、それらの接合部近傍において配線層８ａの厚さ方
向全域にわたって、不純物濃度１０20／ｃｍ3 以上の高
濃度ｎ+ + 層４００を設けている点である。この高濃度
ｎ+ + 層４００により、ｐｎ接合が生じる配線層８ａと
シリコンプラグ層１１０との間および配線層８ａとｐ+
ソース／ドレイン領域１２ａとの間の接合境界部におい
て中間導電層として機能する。高濃度ｎ+ + 層４００の
中間導電層としての具体的な作用については、図２５を
用いて説明した上記第５の実施例における高濃度ｎ+ +
層３００の作用と同様である。
ポリサイド構造を有しており、シリコンプラグ層１１０
はｐ型の導電性を有している。また、配線層８ａ、ゲー
ト電極８ｂはｎ型の導電性を有している。したがって、
配線層８ａとシリコンプラグ層１１０との接合部および
配線層８ａとｐ+ ソース／ドレイン領域１２ａとの接合
部において、それぞれｐｎ接合が生じるが、そのｐｎ接
合に起因する電圧降下を減少させるため、中間導電層と
して、それらの接合部近傍において配線層８ａの厚さ方
向全域にわたって、不純物濃度１０20／ｃｍ3 以上の高
濃度ｎ+ + 層４００を設けている点である。この高濃度
ｎ+ + 層４００により、ｐｎ接合が生じる配線層８ａと
シリコンプラグ層１１０との間および配線層８ａとｐ+
ソース／ドレイン領域１２ａとの間の接合境界部におい
て中間導電層として機能する。高濃度ｎ+ + 層４００の
中間導電層としての具体的な作用については、図２５を
用いて説明した上記第５の実施例における高濃度ｎ+ +
層３００の作用と同様である。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００９６
【補正方法】変更
【補正内容】
【００９６】図３８に示すように、図２６において説明
した上記第５の実施例の工程とほぼ同様にして、高濃度
ｎ+ + 層４００が形成される。ただし、本実施例におい
ては、図２６において示した上記第５の実施例の場合と
は次の点で異なった処理を施している。すなわち、上記
第５の実施例においては砒素１８ａを比較的低い注入エ
ネルギと多い注入量で、１回のイオン注入のみを行なっ
ていたのに対し、本実施例においては、さらに砒素１８
ｂを、注入エネルギ１３０〜１５０ＫｅＶ，ドーズ量２
×１０15〜５×１０15／ｃｍ2 程度で注入している。こ
のように、本実施例においては２回目のイオン注入を、
１回目よりも高い注入エネルギで注入するのは、配線層
８ａの中でも配線層８ａとｐ型シリコンプラグ層１１０
との接合境界面に近い場所に砒素を注入し、その部分で
高濃度ｎ+ + 層を作り、接合境界面においてｐ+ + ｎ
+ + 接合を作って、トンネル電流が流れるようにするた
めである。また、２回目の砒素１８ｂを注入するときの
注入エネルギは、配線層８ａの膜厚１００ｎｍに適する
ように設定した値である。このような２回のイオン注入
により、本実施例における高濃度ｎ+ + 層４００は、図
２６を用いて説明した上記第５の実施例における高濃度
ｎ+ + 層３００と、２回目の砒素１８ｂの注入によって
形成された、配線層８ａ中のｐ型シリコンプラグ層１１
０との接合境界面近くに形成された高濃度ｎ+ + 層とが
重ね合わせられたものと考えることができる。
した上記第５の実施例の工程とほぼ同様にして、高濃度
ｎ+ + 層４００が形成される。ただし、本実施例におい
ては、図２６において示した上記第５の実施例の場合と
は次の点で異なった処理を施している。すなわち、上記
第５の実施例においては砒素１８ａを比較的低い注入エ
ネルギと多い注入量で、１回のイオン注入のみを行なっ
ていたのに対し、本実施例においては、さらに砒素１８
ｂを、注入エネルギ１３０〜１５０ＫｅＶ，ドーズ量２
×１０15〜５×１０15／ｃｍ2 程度で注入している。こ
のように、本実施例においては２回目のイオン注入を、
１回目よりも高い注入エネルギで注入するのは、配線層
８ａの中でも配線層８ａとｐ型シリコンプラグ層１１０
との接合境界面に近い場所に砒素を注入し、その部分で
高濃度ｎ+ + 層を作り、接合境界面においてｐ+ + ｎ
+ + 接合を作って、トンネル電流が流れるようにするた
めである。また、２回目の砒素１８ｂを注入するときの
注入エネルギは、配線層８ａの膜厚１００ｎｍに適する
ように設定した値である。このような２回のイオン注入
により、本実施例における高濃度ｎ+ + 層４００は、図
２６を用いて説明した上記第５の実施例における高濃度
ｎ+ + 層３００と、２回目の砒素１８ｂの注入によって
形成された、配線層８ａ中のｐ型シリコンプラグ層１１
０との接合境界面近くに形成された高濃度ｎ+ + 層とが
重ね合わせられたものと考えることができる。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正内容】
【００９９】また、請求項２に記載の配線構造を有する
本発明の半導体装置によれば、それぞれ異なる導電型を
有する第１多結晶シリコン層と第２多結晶シリコン層と
の接合境界面に中間導電層を設けているため、ｐｎ接合
による電圧降下が減少し、良好な接合が実現される。し
たがって、ｐｎ接合による電圧降下を問題とすることな
く、互いに導電型の異なる多結晶シリコンの配線層間の
接続構造を用いることができる。
本発明の半導体装置によれば、それぞれ異なる導電型を
有する第１多結晶シリコン層と第２多結晶シリコン層と
の接合境界面に中間導電層を設けているため、ｐｎ接合
による電圧降下が減少し、良好な接合が実現される。し
たがって、ｐｎ接合による電圧降下を問題とすることな
く、互いに導電型の異なる多結晶シリコンの配線層間の
接続構造を用いることができる。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】図５２
【補正方法】変更
【補正内容】
【図５２】図４４に示された構造のメモリセルの製造方
法の第８工程を示す断面図である。
法の第８工程を示す断面図である。
【手続補正２５】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正２６】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正２７】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正２８】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正２９】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正３０】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正３１】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正内容】
【図１５】
【手続補正３２】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正内容】
【図１６】
Claims (4)
- 【請求項１】 半導体層と、 前記半導体層上に、酸化膜を介在させて形成されるとと
もに端部を有する多結晶シリコン層と、 前記半導体層表面および前記多結晶シリコン層表面を覆
うように形成された層間絶縁層と、 前記多結晶シリコン層の前記端部近傍の前記半導体層の
表面と、前記多結晶シリコン層の前記端部の表面とを露
出するように形成されたコンタクトホールと、 前記多結晶シリコン層の前記端部の表面と前記半導体層
の前記表面とに直接接するように、前記コンタクトホー
ルに埋込まれたシリコン層とを備え、 前記多結晶シリコン層と前記シリコン層とは同一導電型
を有する、半導体装置。 - 【請求項２】 半導体層と、 前記半導体層表面上に形成された層間絶縁層と、 前記層間絶縁層に、前記半導体層表面のコンタクト部を
露出するように形成されたコンタクトホールと、 前記コンタクトホールの内部に埋込まれた、平坦な表面
を有するシリコンプラグ層と、 前記層間絶縁層上に形成されるとともに、前記コンタク
トホールにおいて前記シリコンプラグ層と電気的に接続
された第１多結晶シリコン層と、 前記第１多結晶シリコン層表面上に酸化膜を介して形成
され、かつ前記コンタクトホールの直上の領域近傍にお
いて前記酸化膜が開口することにより、前記第１多結晶
シリコン層と電気的に接続された第２多結晶シリコン層
とを備え、 前記第１多結晶シリコン層と前記第２多結晶シリコン層
とは、それぞれ異なる導電型を有し、 少なくとも前記第１多結晶シリコン層と前記第２多結晶
シリコン層とが接続された領域の接続境界面に、ｐｎ接
合での電圧降下を減少させるための中間導電層を有す
る、 半導体装置。 - 【請求項３】 半導体層表面上に、酸化膜を介在させ
て、一導電型の不純物をドープした、端部を有する多結
晶シリコン層を形成する工程と、 前記多結晶シリコン層を所定形状にパターニングする工
程と、 パターニングされた前記多結晶シリコン層表面および前
記半導体層表面を覆うように、層間絶縁層を形成する工
程と、 パターニングされた前記多結晶シリコン層の前記端部の
表面および前記半導体層表面の一部を露出するように、
前記層間絶縁層にコンタクトホールを開口する工程と、 前記コンタクトホールの内部に、前記多結晶シリコン層
の前記端部の表面と直接接するように、前記多結晶シリ
コン層と同じ導電型の不純物をドープしたシリコン層を
埋込み形成する工程とを備えた、半導体装置の製造方
法。 - 【請求項４】 半導体層表面上に、層間絶縁膜を形成す
る工程と、 前記層間絶縁層に、前記半導体層表面のコンタクト部を
露出するようにコンタクトホールを開口する工程と、 前記コンタクトホールの内部に、平坦な表面を有するシ
リコンプラグ層を形成する工程と、 前記層間絶縁膜表面および前記シリコンプラグ層の前記
平坦な表面と直接接するように、第１導電型の不純物を
ドープした第１多結晶シリコン層を形成する工程と、 前記第１多結晶シリコン層表面上に酸化膜を形成する工
程と、 前記酸化膜の、前記コンタクトホールの上方に位置する
領域部分のみを開口し、当該領域の第１多結晶シリコン
層を露出させる工程と、 前記酸化膜表面および露出された前記第１多結晶シリコ
ン層表面に直接接するように、第２導電型の不純物をド
ープした第２多結晶シリコン層を形成する工程と、 少なくとも前記第１多結晶シリコン層と前記第２多結晶
シリコン層とが接続された領域の接続境界面に、ｐｎ接
合での電圧降下を減少させるための中間導電層を形成す
る工程と、 を備えた半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5325041A JPH06275724A (ja) | 1993-01-22 | 1993-12-22 | 半導体装置およびその製造方法 |
| KR1019940001153A KR940018990A (ko) | 1993-01-22 | 1994-01-22 | 반도체 장치및 그 제조방법(A Semiconductor Device and a Method of Manufacturing Thereof) |
| US08/185,439 US5497022A (en) | 1993-01-22 | 1994-01-24 | Semiconductor device and a method of manufacturing thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-9372 | 1993-01-22 | ||
| JP937293 | 1993-01-22 | ||
| JP5325041A JPH06275724A (ja) | 1993-01-22 | 1993-12-22 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275724A true JPH06275724A (ja) | 1994-09-30 |
Family
ID=26344068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5325041A Withdrawn JPH06275724A (ja) | 1993-01-22 | 1993-12-22 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5497022A (ja) |
| JP (1) | JPH06275724A (ja) |
| KR (1) | KR940018990A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996033514A1 (fr) * | 1995-04-17 | 1996-10-24 | Seiko Epson Corporation | Dispositif semi-conducteur et procede de fabrication de ce dispositif |
| JP2006313773A (ja) * | 2005-05-06 | 2006-11-16 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| JP2010517264A (ja) * | 2007-01-18 | 2010-05-20 | 株式会社テラセミコン | 半導体素子の製造方法 |
| DE112015005617B4 (de) | 2014-12-15 | 2019-07-11 | Ngk Spark Plug Co., Ltd. | Elektrisch leitfähiger Oxidsinterkörper, Element zur elektrischen Leitung, Gassensor, piezoelektrisches Element und Verfahren zur Herstellung des piezoelektrischen Elements |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2647045B2 (ja) * | 1995-02-28 | 1997-08-27 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| US5840624A (en) * | 1996-03-15 | 1998-11-24 | Taiwan Semiconductor Manufacturing Company, Ltd | Reduction of via over etching for borderless contacts |
| US5869391A (en) | 1996-08-20 | 1999-02-09 | Micron Technology, Inc. | Semiconductor method of making electrical connection between an electrically conductive line and a node location, and integrated circuitry |
| JP3047850B2 (ja) * | 1997-03-31 | 2000-06-05 | 日本電気株式会社 | 半導体装置 |
| US6876040B1 (en) * | 2003-12-12 | 2005-04-05 | International Business Machines Corporation | Dense SRAM cells with selective SOI |
| US7262987B2 (en) * | 2005-02-01 | 2007-08-28 | International Business Machines Corporation | SRAM cell using tunnel current loading devices |
| US20160276156A1 (en) * | 2015-03-16 | 2016-09-22 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and manufacturing process thereof |
| US9853151B2 (en) * | 2015-09-17 | 2017-12-26 | International Business Machines Corporation | Fully silicided linerless middle-of-line (MOL) contact |
| JP6539568B2 (ja) * | 2015-11-04 | 2019-07-03 | 株式会社Ｓｃｒｅｅｎホールディングス | 熱処理方法および熱処理装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02148852A (ja) * | 1988-11-30 | 1990-06-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US5151387A (en) * | 1990-04-30 | 1992-09-29 | Sgs-Thomson Microelectronics, Inc. | Polycrystalline silicon contact structure |
| US5204279A (en) * | 1991-06-03 | 1993-04-20 | Sgs-Thomson Microelectronics, Inc. | Method of making SRAM cell and structure with polycrystalline p-channel load devices |
-
1993
- 1993-12-22 JP JP5325041A patent/JPH06275724A/ja not_active Withdrawn
-
1994
- 1994-01-22 KR KR1019940001153A patent/KR940018990A/ko not_active IP Right Cessation
- 1994-01-24 US US08/185,439 patent/US5497022A/en not_active Expired - Fee Related
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|---|---|---|---|---|
| WO1996033514A1 (fr) * | 1995-04-17 | 1996-10-24 | Seiko Epson Corporation | Dispositif semi-conducteur et procede de fabrication de ce dispositif |
| US5844256A (en) * | 1995-04-17 | 1998-12-01 | Seiko Epson Corporation | Semiconductor device comprising polysilicon interconnection layers separated by insulation films |
| KR100274408B1 (ko) * | 1995-04-17 | 2000-12-15 | 야스카와 히데아키 | 반도체 장치 및 그 제조방법 |
| JP2006313773A (ja) * | 2005-05-06 | 2006-11-16 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| JP2010517264A (ja) * | 2007-01-18 | 2010-05-20 | 株式会社テラセミコン | 半導体素子の製造方法 |
| DE112015005617B4 (de) | 2014-12-15 | 2019-07-11 | Ngk Spark Plug Co., Ltd. | Elektrisch leitfähiger Oxidsinterkörper, Element zur elektrischen Leitung, Gassensor, piezoelektrisches Element und Verfahren zur Herstellung des piezoelektrischen Elements |
| US10629322B2 (en) | 2014-12-15 | 2020-04-21 | Ngk Spark Plug Co., Ltd. | Electrically conductive oxide sintered compact, member for electrical conduction, gas sensor, piezoelectric element, and method for producing piezoelectric element |
Also Published As
| Publication number | Publication date |
|---|---|
| US5497022A (en) | 1996-03-05 |
| KR940018990A (ko) | 1994-08-19 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |