JPS5912021B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5912021B2 JPS5912021B2 JP10898875A JP10898875A JPS5912021B2 JP S5912021 B2 JPS5912021 B2 JP S5912021B2 JP 10898875 A JP10898875 A JP 10898875A JP 10898875 A JP10898875 A JP 10898875A JP S5912021 B2 JPS5912021 B2 JP S5912021B2
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- Japan
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- film
- region
- emitter
- sio
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Description
【発明の詳細な説明】
５ 本発明は高暫波用トランジスタ、くわしくは、高速
計算機用工Ｃ等を構成するトランジスタの小形化、高性
能化に関するものである。
計算機用工Ｃ等を構成するトランジスタの小形化、高性
能化に関するものである。
従来、半導体素子の特性、主としてスイッチング速度を
改善するため素子寸法の小型化がすすめ１０られている
。
改善するため素子寸法の小型化がすすめ１０られている
。
この中で、ベース領域、エミッタ領域の低減効果が最も
スきぐベース領域を小さくするためにはアイソ・プレー
ナ１、■型構造が提案されている。一方、エミッタ領域
を小さぐする限界はフォトエッチ技術に依存しており、
現在工業１５的に用い得る最小寸法は約４μである。本
発明の目的はこの限界をエッチング法の開発によつて、
さらに縮めることにあり、他の目的は従来構造ではエミ
ッタ面積の小型化にともなつてエミッタ側面の影響を受
けてトランジスタの電流増幅率の低２０下する現象を防
止することにある。すなわち、エミッタの周辺をＳｉＯ
２膜にて被覆し実効的にエミッタ周辺部の面積を低減さ
せ、エミッタ面積の低減にともなう電流増幅率の低下を
防止することにある。２５以下実施例にもとずき詳細に
説明する。
スきぐベース領域を小さくするためにはアイソ・プレー
ナ１、■型構造が提案されている。一方、エミッタ領域
を小さぐする限界はフォトエッチ技術に依存しており、
現在工業１５的に用い得る最小寸法は約４μである。本
発明の目的はこの限界をエッチング法の開発によつて、
さらに縮めることにあり、他の目的は従来構造ではエミ
ッタ面積の小型化にともなつてエミッタ側面の影響を受
けてトランジスタの電流増幅率の低２０下する現象を防
止することにある。すなわち、エミッタの周辺をＳｉＯ
２膜にて被覆し実効的にエミッタ周辺部の面積を低減さ
せ、エミッタ面積の低減にともなう電流増幅率の低下を
防止することにある。２５以下実施例にもとずき詳細に
説明する。
実施例第１図〜第９図に、本発明になるトランジスタの
主要製造工程での断面構造を示じたので、この図にした
がつて製造方法を説明するＪ’−゛−”− 一３０まず
Ｎ型０、３Ω−ｃｍのＳｉウェハー１を熱酸化してＳｉ
Ｏ２膜２を約６ｏｏｏＡ形成し、′ベース形成領域３上
のＳｉＯ２膜を除去する（図１）。
主要製造工程での断面構造を示じたので、この図にした
がつて製造方法を説明するＪ’−゛−”− 一３０まず
Ｎ型０、３Ω−ｃｍのＳｉウェハー１を熱酸化してＳｉ
Ｏ２膜２を約６ｏｏｏＡ形成し、′ベース形成領域３上
のＳｉＯ２膜を除去する（図１）。
次に同じ＜熱酸化により領域３上にＳｉＯ２膜４を約５
００λ、化学堆積法によつてＳｉ３Ｎ４膜５３５Ｓｉ０
２膜６をそれぞれ１０００λ、５０００Ｘ形成し、フォ
ト・エッチ法により、レジスト７を形成して、通常のプ
ラズマ・エッチと化学エッチを適宜用いて第２図の構造
を得る。次に、このウエハをＳｉＯ２エツチ液に浸し、
レジスト７をマスクにしてＳｉＯ２膜６を約５０００Ａ
サイドエツチさせて第３図の構造を得る。このときＳｉ
Ｏ２膜６はＳｉＯ２膜４にくらべてエツチ速度が数倍以
上天きいことが必要で、このためにはＳｉＯ２膜６を３
５０〜４００゜Ｃにて形成することが望ましい。レジス
ト７を除去し、ベース不純物のほう素を９００′Ｃ４Ｏ
分間させ約０．２μの拡散領域９を得る。（第４図）、
次にＳｉＯ２膜６をマスクにしてＳｉ３Ｎ４膜５、Ｓｉ
Ｏ２膜４を除去して、ほう素拡散領域９との間に間げき
１０を形成する。（第５図）、このウエハ一をＫＯＨ４
Ｏ％水溶・液に浸すと領域１０のみがエツチされて第６
図のような溝１１が形成される。さらに、このウエ・・
−を熱酸化すると、Ｓｉ３Ｎ４膜のない領域にはＳｉＯ
２膜１２が形成されるので、このＳｉＯ２膜をマスクに
してＳｉ３Ｎ４膜５、ＳｉＯ２膜４を除去できて、この
領域に第２のペース不純物拡散、エミツタ不純物拡散を
ほどこして活性ベース領域１３、エミツタ領域１４を形
成する。（第８図）、ベース領域には通常のフオトエツ
チ法により、また、エミツタ領域にはウオツシユド・エ
ミツタ法により電極をとνつけて、第９図に示した、エ
ミツタ周辺部をＳｉＯ２膜で覆つた構造のトランジスタ
を得る。以上はトランジスタ単体の形成法について説明
したが、アイソ・プレーナ構造の工Ｃへの適用について
次に説明する。第１０図はアィソ・プレーナ型工Ｃ内ト
ランジスタの製作途中の平面図を、第１１図はこの断面
図を示している。
００λ、化学堆積法によつてＳｉ３Ｎ４膜５３５Ｓｉ０
２膜６をそれぞれ１０００λ、５０００Ｘ形成し、フォ
ト・エッチ法により、レジスト７を形成して、通常のプ
ラズマ・エッチと化学エッチを適宜用いて第２図の構造
を得る。次に、このウエハをＳｉＯ２エツチ液に浸し、
レジスト７をマスクにしてＳｉＯ２膜６を約５０００Ａ
サイドエツチさせて第３図の構造を得る。このときＳｉ
Ｏ２膜６はＳｉＯ２膜４にくらべてエツチ速度が数倍以
上天きいことが必要で、このためにはＳｉＯ２膜６を３
５０〜４００゜Ｃにて形成することが望ましい。レジス
ト７を除去し、ベース不純物のほう素を９００′Ｃ４Ｏ
分間させ約０．２μの拡散領域９を得る。（第４図）、
次にＳｉＯ２膜６をマスクにしてＳｉ３Ｎ４膜５、Ｓｉ
Ｏ２膜４を除去して、ほう素拡散領域９との間に間げき
１０を形成する。（第５図）、このウエハ一をＫＯＨ４
Ｏ％水溶・液に浸すと領域１０のみがエツチされて第６
図のような溝１１が形成される。さらに、このウエ・・
−を熱酸化すると、Ｓｉ３Ｎ４膜のない領域にはＳｉＯ
２膜１２が形成されるので、このＳｉＯ２膜をマスクに
してＳｉ３Ｎ４膜５、ＳｉＯ２膜４を除去できて、この
領域に第２のペース不純物拡散、エミツタ不純物拡散を
ほどこして活性ベース領域１３、エミツタ領域１４を形
成する。（第８図）、ベース領域には通常のフオトエツ
チ法により、また、エミツタ領域にはウオツシユド・エ
ミツタ法により電極をとνつけて、第９図に示した、エ
ミツタ周辺部をＳｉＯ２膜で覆つた構造のトランジスタ
を得る。以上はトランジスタ単体の形成法について説明
したが、アイソ・プレーナ構造の工Ｃへの適用について
次に説明する。第１０図はアィソ・プレーナ型工Ｃ内ト
ランジスタの製作途中の平面図を、第１１図はこの断面
図を示している。
アイソ・プレーナ構造では基板Ｓｉ２ｌの一部にＮｆ不
純物領域２２を有し、その上にエビタキシヤル層２４を
成長させ、その一部に厚いＳｉＯ２膜２３を形成した構
造となつている。ここでＳｉＯ２膜２３を選択的に形成
するためＳｉＯ２膜２５Ｓｉ，Ｎ４膜２６の複合膜が用
いられているので、第２図以後に示したＳｉＯ２膜４、
Ｓｉ，Ｎ４膜５として用いることが出来、またサイド・
エツチを用いてＳｉＯ２膜２７を形成できることも明ら
かである。次にＳｉＯ２膜２Ｔのエミツタ領域を第１２
図点線で囲んだようなフオト・マスクを用いてフオト・
エツチをおこなうと、ＳｉＯ２膜２７はエミッタ形成領
域にのみ残され、これをマスクにしてＳｉ３Ｎ４膜２６
とＳｉＯ２膜２５をエツチし、第４図のようにペース不
純物を導入する。
純物領域２２を有し、その上にエビタキシヤル層２４を
成長させ、その一部に厚いＳｉＯ２膜２３を形成した構
造となつている。ここでＳｉＯ２膜２３を選択的に形成
するためＳｉＯ２膜２５Ｓｉ，Ｎ４膜２６の複合膜が用
いられているので、第２図以後に示したＳｉＯ２膜４、
Ｓｉ，Ｎ４膜５として用いることが出来、またサイド・
エツチを用いてＳｉＯ２膜２７を形成できることも明ら
かである。次にＳｉＯ２膜２Ｔのエミツタ領域を第１２
図点線で囲んだようなフオト・マスクを用いてフオト・
エツチをおこなうと、ＳｉＯ２膜２７はエミッタ形成領
域にのみ残され、これをマスクにしてＳｉ３Ｎ４膜２６
とＳｉＯ２膜２５をエツチし、第４図のようにペース不
純物を導入する。
その後約工０００λのＳｉＯ，膜を熱酸化法によつて形
成し、このＳｉ基板を１８０゜Ｃに加熱したシん酸に４
０分間浸し、Ｓｉ３Ｎ４膜２６を約０．４μサイド・エ
ツチさせる。次にＳｉＯ２膜２５を除去し、Ｓｉ，Ｎ，
膜２６のサイド・エツチした部分にＳｉを露出させ第５
図の構造が得られる。以後はすでに述べた第６図以後の
方法と同じであるので省略するが、本発明はアイソ・プ
レーナ型素子にも適用できることは明らかである。以上
のようにして製造したトランジスタのエミツタ領域最小
寸法はサイド・エッチ法を用いたため２μとなク、また
エミツタ領域が２μＸ２μまで低減されたときにもエミ
ツタ接地電流増幅率は１０μ×１０μのものにくらべ３
０％以内の低下にとどまＤ、従来の５０〜８０％の低下
に〈らぺ宍幅に改善された。
成し、このＳｉ基板を１８０゜Ｃに加熱したシん酸に４
０分間浸し、Ｓｉ３Ｎ４膜２６を約０．４μサイド・エ
ツチさせる。次にＳｉＯ２膜２５を除去し、Ｓｉ，Ｎ，
膜２６のサイド・エツチした部分にＳｉを露出させ第５
図の構造が得られる。以後はすでに述べた第６図以後の
方法と同じであるので省略するが、本発明はアイソ・プ
レーナ型素子にも適用できることは明らかである。以上
のようにして製造したトランジスタのエミツタ領域最小
寸法はサイド・エッチ法を用いたため２μとなク、また
エミツタ領域が２μＸ２μまで低減されたときにもエミ
ツタ接地電流増幅率は１０μ×１０μのものにくらべ３
０％以内の低下にとどまＤ、従来の５０〜８０％の低下
に〈らぺ宍幅に改善された。
これにともなつてＬＳＩ内のトランジスタの不良発生率
はエミツタ面積の低減率にほぼ比例して小さくなｖ、従
来の不良発生率０．１％から０．０３％になつた。この
結果ＬＳＩの良品率は約２倍に向上出来た。またトラン
ジスタのベース抵抗も約５０％小さぐなクＩＣのスイツ
チング速度にして約３０％の向上が達成された。上述の
ように本発明により製造した半導体素子は特性の向上に
加え、ＩＣ，ＬＳ工の歩留ク同上も達成され、その工業
的効果はきわめて入きい。
はエミツタ面積の低減率にほぼ比例して小さくなｖ、従
来の不良発生率０．１％から０．０３％になつた。この
結果ＬＳＩの良品率は約２倍に向上出来た。またトラン
ジスタのベース抵抗も約５０％小さぐなクＩＣのスイツ
チング速度にして約３０％の向上が達成された。上述の
ように本発明により製造した半導体素子は特性の向上に
加え、ＩＣ，ＬＳ工の歩留ク同上も達成され、その工業
的効果はきわめて入きい。
第１図〜第９図は本発明になるトランジスタの製造方法
を説明するためのトランジスタ断面図、第１０図はアィ
ソ・プレーナ型工Ｃ内のトランジスタに適用した場合の
トランジスタの平面図、第１１図は第１０図の断面図、
第１２図（２第１０図に示した領域にエミツタを形成す
る方法を説明するための図である。
を説明するためのトランジスタ断面図、第１０図はアィ
ソ・プレーナ型工Ｃ内のトランジスタに適用した場合の
トランジスタの平面図、第１１図は第１０図の断面図、
第１２図（２第１０図に示した領域にエミツタを形成す
る方法を説明するための図である。
Claims (1)
- 【特許請求の範囲】 １ 下記工程を含む半導体装置の製造方法。 （１）半導体基板のエミッタを形成すべき領域上にＳｉ
＿３Ｎ＿４膜とＳｉＯ＿２膜を積層して被着する工程。
（２）上記ＳｉＯ＿２をサイドエッチして、面方向の寸
法を小さくする工程。（３）上記Ｓｉ＿３Ｎ＿４膜をマ
スクにして上記半導体基板に不純物を導入し、ベース領
域を形成する工程。 （４）上記Ｓｉ＿３Ｎ＿４膜の露出部分をエッチして除
去した後、上記Ｓｉ＿３Ｎ＿４膜と上記ベース領域の間
に露出された上記半導体基板をエッチして、溝を形成す
る工程。 （５）上記半導体基板の露出された表面をＳｉＯ＿２膜
で覆う工程。 （６）上記エミッタを形成すべき領域上に形成されてあ
る上記ＳｉＯ＿２膜および上記Ｓｉ＿３Ｎ＿４膜を除去
する工程。 （７）上記半導体基板に不純物を導入し、活性ベース領
域とエミッタ領域を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10898875A JPS5912021B2 (ja) | 1975-09-10 | 1975-09-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10898875A JPS5912021B2 (ja) | 1975-09-10 | 1975-09-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5233484A JPS5233484A (en) | 1977-03-14 |
| JPS5912021B2 true JPS5912021B2 (ja) | 1984-03-19 |
Family
ID=14498731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10898875A Expired JPS5912021B2 (ja) | 1975-09-10 | 1975-09-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5912021B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3272436D1 (en) * | 1982-05-06 | 1986-09-11 | Itt Ind Gmbh Deutsche | Method of making a monolithic integrated circuit with at least one isolated gate field effect transistor and one bipolar transistor |
| DE3369030D1 (en) * | 1983-04-18 | 1987-02-12 | Itt Ind Gmbh Deutsche | Method of making a monolithic integrated circuit comprising at least one insulated gate field-effect transistor |
| JPS59203229A (ja) * | 1983-04-30 | 1984-11-17 | Victor Co Of Japan Ltd | 磁気記録媒体 |
| JPS59203226A (ja) * | 1983-04-30 | 1984-11-17 | Victor Co Of Japan Ltd | 磁気記録媒体 |
| US4933295A (en) * | 1987-05-08 | 1990-06-12 | Raytheon Company | Method of forming a bipolar transistor having closely spaced device regions |
| US4818712A (en) * | 1987-10-13 | 1989-04-04 | Northrop Corporation | Aluminum liftoff masking process and product |
| US5064773A (en) * | 1988-12-27 | 1991-11-12 | Raytheon Company | Method of forming bipolar transistor having closely spaced device regions |
-
1975
- 1975-09-10 JP JP10898875A patent/JPS5912021B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5233484A (en) | 1977-03-14 |
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