JPS6280750A - システムバスのデ−タ転送装置 - Google Patents
システムバスのデ−タ転送装置Info
- Publication number
- JPS6280750A JPS6280750A JP22225485A JP22225485A JPS6280750A JP S6280750 A JPS6280750 A JP S6280750A JP 22225485 A JP22225485 A JP 22225485A JP 22225485 A JP22225485 A JP 22225485A JP S6280750 A JPS6280750 A JP S6280750A
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- Japan
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- bus
- module
- transfer
- data transfer
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロコンピュータシステム等に用いら
れるシステムバスのデータ転送装置に関するものである
。
れるシステムバスのデータ転送装置に関するものである
。
第3図は例えば「インテルマルチパスII(M[几TI
BUSII)バス・アーキテクチャ仕様説明書」(イン
テルジャパン株式会社、1985年発行、31頁〜35
頁)に示された1組のシステムバス100におけるデー
タ転送サイクルを示すタイムチャートである。
BUSII)バス・アーキテクチャ仕様説明書」(イン
テルジャパン株式会社、1985年発行、31頁〜35
頁)に示された1組のシステムバス100におけるデー
タ転送サイクルを示すタイムチャートである。
第3図において、1は上記システムバスiooニbける
アドレス/データ信号を示し、2は確定アドレス、3は
確定データである。4.5.6は上記システムバス10
0における転送制御信号であり、4は要求段階指示信号
、5ば要求側レディ信号、6は応答側レディ信号を夫々
示す。
アドレス/データ信号を示し、2は確定アドレス、3は
確定データである。4.5.6は上記システムバス10
0における転送制御信号であり、4は要求段階指示信号
、5ば要求側レディ信号、6は応答側レディ信号を夫々
示す。
第4図は上記第3図に示されたシステムバス100の転
送サイクルを実現するためのモジュール14の詳細構成
を示すブロック図である。図において、10はアドレス
−数構山部、1)は転送制御部でアリ、21.24〜2
6はシステムバスの信号線を示す。
送サイクルを実現するためのモジュール14の詳細構成
を示すブロック図である。図において、10はアドレス
−数構山部、1)は転送制御部でアリ、21.24〜2
6はシステムバスの信号線を示す。
第5図は独立したシステムバス2組を有する場合のシス
テムの構成図であり、図におけるパスA8及びバスB9
により2組のシステムバスが構成される。また、14は
モジュールであシ、パスA8、パスB9に対し夫々共通
に接続される。各モジュール14はバスA8.バスB9
の2組のシステムバスに対応して第5図に示される一組
の転送制御部1)及びアドレス−数構出回路10を複数
組備えたものである。
テムの構成図であり、図におけるパスA8及びバスB9
により2組のシステムバスが構成される。また、14は
モジュールであシ、パスA8、パスB9に対し夫々共通
に接続される。各モジュール14はバスA8.バスB9
の2組のシステムバスに対応して第5図に示される一組
の転送制御部1)及びアドレス−数構出回路10を複数
組備えたものである。
次に動作について説明する。データ転送を行なう要求側
のモジュール14は、第3図に示される転送サイクルの
要求段階において、アドレス/データ信号1線上に確定
アドレス2を出力すると共に、制御信号として要求段階
信号4aを一定期間出力する。この時、第5図に示され
る同一バスAまたはB、8または9に接続された他のす
べてのモジュール14は、該要求段階信号4aを確認す
るが、この中で、アドレス−数構出回路10によυアド
レス一致したモジュール14のみが応答可能状態となる
。そして、要求側モジュール14が要求段階信号4aを
無意とし応答段階となると、アドレス/データ信号1の
信号線2を介して確定データ3の転送が行われる度に、
要求側モジュール14および応答側モジュール14間で
ハンドシェイクを行う。すなわち、各データ転送毎に要
求側モジュール14が要求側レディ信号5を、そして応
答側モジュール14が応答側レディ信号6を出力すると
同時に、各モジュール14が相手側モジュール14のレ
ディ信号5を確認することによシ、データ転送の同期を
とると共に、転送エラーチェックを行う。
のモジュール14は、第3図に示される転送サイクルの
要求段階において、アドレス/データ信号1線上に確定
アドレス2を出力すると共に、制御信号として要求段階
信号4aを一定期間出力する。この時、第5図に示され
る同一バスAまたはB、8または9に接続された他のす
べてのモジュール14は、該要求段階信号4aを確認す
るが、この中で、アドレス−数構出回路10によυアド
レス一致したモジュール14のみが応答可能状態となる
。そして、要求側モジュール14が要求段階信号4aを
無意とし応答段階となると、アドレス/データ信号1の
信号線2を介して確定データ3の転送が行われる度に、
要求側モジュール14および応答側モジュール14間で
ハンドシェイクを行う。すなわち、各データ転送毎に要
求側モジュール14が要求側レディ信号5を、そして応
答側モジュール14が応答側レディ信号6を出力すると
同時に、各モジュール14が相手側モジュール14のレ
ディ信号5を確認することによシ、データ転送の同期を
とると共に、転送エラーチェックを行う。
従来のシステムバスのデータ転送装置は以上のように構
成されているので、複数の独立したシステムバスを備え
て構成する場合に、それら各バスに対してアドレス−数
構出回路と転送制御部とからなる制御回路が1組ずつ必
要であり、ハードウェア上複雑となるとともに大規模な
回路になるなどの問題点があった。
成されているので、複数の独立したシステムバスを備え
て構成する場合に、それら各バスに対してアドレス−数
構出回路と転送制御部とからなる制御回路が1組ずつ必
要であり、ハードウェア上複雑となるとともに大規模な
回路になるなどの問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、複数の独立したシステムバスを有するシステ
ムにおいて簡単なハードウェア構成によりデータの転送
が行えるシステムバスのデータ転送装置を得ることを目
的とする。
たもので、複数の独立したシステムバスを有するシステ
ムにおいて簡単なハードウェア構成によりデータの転送
が行えるシステムバスのデータ転送装置を得ることを目
的とする。
この発明に係るシステムバスのデータ転送装置は、各モ
ジュールにアドレス−数構出回路と転送制御部とを一組
備えるとともに、複数のバスからデータ転送する為のパ
スを択一するバス選択手段とを備えたものである。
ジュールにアドレス−数構出回路と転送制御部とを一組
備えるとともに、複数のバスからデータ転送する為のパ
スを択一するバス選択手段とを備えたものである。
この発明におけるシステムバスのデータ転送装置は、複
数のバスからのデータ転送をバス選択手段で択一するの
で、各モジュールはアドレス−数構出回路および転送制
御部を一組で構成することが可能となる。
数のバスからのデータ転送をバス選択手段で択一するの
で、各モジュールはアドレス−数構出回路および転送制
御部を一組で構成することが可能となる。
以下、この発明の一実施例を図について説明する。第1
図は一般的なシステム構成における各モジュール14の
転送制御ブロックを示し、セレクタ1)2およびセレク
タ213(バス選択手段)の2つセレクタがシステムバ
スの選択、すなわち、バスA8.バスB9の選択を行う
場合を示す。図において、7は応答9Ill要求段階レ
ディ信号であり、要求段階のハンドシェイクを行うため
に用いる。
図は一般的なシステム構成における各モジュール14の
転送制御ブロックを示し、セレクタ1)2およびセレク
タ213(バス選択手段)の2つセレクタがシステムバ
スの選択、すなわち、バスA8.バスB9の選択を行う
場合を示す。図において、7は応答9Ill要求段階レ
ディ信号であり、要求段階のハンドシェイクを行うため
に用いる。
15は応答側要求段階ステータス信号であシ、要求段階
ハンドシェイク時の応答側モジュール14のステータス
を示す信号である。要求段階指示信号4はセレクタ21
3を介さずに直接、転送制御部1)へ入力する。第2図
は第1図の構成におけるデータ転送サイクルを示す。
ハンドシェイク時の応答側モジュール14のステータス
を示す信号である。要求段階指示信号4はセレクタ21
3を介さずに直接、転送制御部1)へ入力する。第2図
は第1図の構成におけるデータ転送サイクルを示す。
次に動作を説明する。まず、1サイクルのデ−夕転送は
第1図に示されるバスA8あるいはバスB9のどちらか
一方のバスのみを用いて行われる。
第1図に示されるバスA8あるいはバスB9のどちらか
一方のバスのみを用いて行われる。
転送制御部1)は転送に使用するバスA8またはB9を
セレクタ1)2およびセレクタ213により選択する。
セレクタ1)2およびセレクタ213により選択する。
ただし、各バスA、B8tたは9の要求段階指示信号4
は直接転送制御部1)へ入力されており、モジュール1
4がどちらか一方のバスA。
は直接転送制御部1)へ入力されており、モジュール1
4がどちらか一方のバスA。
B8または9を用いて転送を行っている時においても、
他のバスA 、B8または9からの要求段階指示信号4
を監視することを可能とする。
他のバスA 、B8または9からの要求段階指示信号4
を監視することを可能とする。
ここで、バスA8を使用したデータ転送動作の一例を上
げ、その転送サイクルに従って説明する。
げ、その転送サイクルに従って説明する。
要求側モジュール14は確定バスA8において、アドレ
ス2とともに要求段階信号4を出力する。
ス2とともに要求段階信号4を出力する。
同一バスA、B8または9に接続された他のすべてのモ
ジュール14は、その要求段階信号4を確認するとアド
レス−数構出回路10により、アドレス一致の判定を行
う。この時、それらモジュール14のうちバスB9によ
シデータ転送動作を行っているものは、要求段階信号4
を確認するとともに、転送動作を中断し、セレクタ1)
2およびセレクタ213の指定をバスA8側に変更した
後、アドレス一致の判定を行う。このため転送動作を行
なっているモジュール14は他のモジュール14に比べ
、アドレス一致判定児了までに時間的な遅れを生じる。
ジュール14は、その要求段階信号4を確認するとアド
レス−数構出回路10により、アドレス一致の判定を行
う。この時、それらモジュール14のうちバスB9によ
シデータ転送動作を行っているものは、要求段階信号4
を確認するとともに、転送動作を中断し、セレクタ1)
2およびセレクタ213の指定をバスA8側に変更した
後、アドレス一致の判定を行う。このため転送動作を行
なっているモジュール14は他のモジュール14に比べ
、アドレス一致判定児了までに時間的な遅れを生じる。
したがって、要求側モジュール14と、応答側モジュー
ル14との間で、動作の同期をとるために、アドレス一
致を検出した唯一の応答側モジュール14は、要求側モ
ジュール14が出力する要求段階信号4に対し、応答側
要求段階レディ信号7を出力し、要求側モジュール14
との間で要求段階ハンドシェイクを行う。このとき、応
答側モジュールがバスA8による転送要求に応答可能で
あれば、要求段階でハンドシェイクを行った後、応答段
階へ移行し、要求側モジュール14と応答側モジュール
14との間で、応答段階ハンドシエイクを行いつつ、確
定データ3の転送を行う。一方、応答側モジュール14
がバスA8による転送要求に応答不可能な場合、すなわ
ち応答側モジュール14が、バスB9による転送動作を
中断している場合等においては、応答側モジュール14
は、要求段階ハンドシェイク時に、要求側モジュールに
対し、応答不可能である等の情報を応答側要求段階ステ
ータス信号15よシ伝達した後バスB9による転送動作
の再開等の処理を行う。
ル14との間で、動作の同期をとるために、アドレス一
致を検出した唯一の応答側モジュール14は、要求側モ
ジュール14が出力する要求段階信号4に対し、応答側
要求段階レディ信号7を出力し、要求側モジュール14
との間で要求段階ハンドシェイクを行う。このとき、応
答側モジュールがバスA8による転送要求に応答可能で
あれば、要求段階でハンドシェイクを行った後、応答段
階へ移行し、要求側モジュール14と応答側モジュール
14との間で、応答段階ハンドシエイクを行いつつ、確
定データ3の転送を行う。一方、応答側モジュール14
がバスA8による転送要求に応答不可能な場合、すなわ
ち応答側モジュール14が、バスB9による転送動作を
中断している場合等においては、応答側モジュール14
は、要求段階ハンドシェイク時に、要求側モジュールに
対し、応答不可能である等の情報を応答側要求段階ステ
ータス信号15よシ伝達した後バスB9による転送動作
の再開等の処理を行う。
そして、要求側モジュールはこの情報を受けるとその内
容に応じて転送中止、転送リトライ等の処理を行う。
容に応じて転送中止、転送リトライ等の処理を行う。
なお上記実施例ではバスA8.バスB9の2本バスから
構成されるシステムバスにより構成さにるものを説明し
たが、セレクタ1)2およびセレクタ213の選択対象
数を増すことにより、任意の複数のシステムバスから構
成されるシステムに適用可能である。また、要求段階の
ハンドシェイクに専用の応答側要求段階レディ信号7を
用いたものについて説明したが、要求段階に応答側モジ
ュール14が出力し、要求側モジュール14が確認でき
るものであれば他の信号でもよく、例えば、応答側レデ
ィ信号6と同一の信号線を用いてもよい。
構成されるシステムバスにより構成さにるものを説明し
たが、セレクタ1)2およびセレクタ213の選択対象
数を増すことにより、任意の複数のシステムバスから構
成されるシステムに適用可能である。また、要求段階の
ハンドシェイクに専用の応答側要求段階レディ信号7を
用いたものについて説明したが、要求段階に応答側モジ
ュール14が出力し、要求側モジュール14が確認でき
るものであれば他の信号でもよく、例えば、応答側レデ
ィ信号6と同一の信号線を用いてもよい。
さらに、応答側要求段階ステータス信号15は、要求段
階における応答側モジュール14の応答可否等の情報を
要求側モジュール14に通知できるものであれば他のも
のでもよい。
階における応答側モジュール14の応答可否等の情報を
要求側モジュール14に通知できるものであれば他のも
のでもよい。
以上のように、この発明によれば複数のバスと複数のモ
ジュールとを有するシステムにおいて、各モジュールに
複数のバスからのデータ転送を択一するバス選択手段を
備えて構成したので、各モジュールはアドレス−数構出
回路および転送制御部を一組備えることにより構成でき
、モジュールのハードウェアが簡略化されるという効果
がある。
ジュールとを有するシステムにおいて、各モジュールに
複数のバスからのデータ転送を択一するバス選択手段を
備えて構成したので、各モジュールはアドレス−数構出
回路および転送制御部を一組備えることにより構成でき
、モジュールのハードウェアが簡略化されるという効果
がある。
第1図はこの発明の一実施例を示すシステムバスのデー
タ転送制御装置のブロック図であシ、第2図は第1図の
構成によるデータ転送の転送サイクルを示すタイムチャ
ート、第3図は従来のデータ転送装置におけるデータ転
送サイクルの一例を示すタイムチャート、第4図は従来
の転送制御装置を示すブロック図で、第5図は一般的な
データ転送システムを示すシステム構成図である。 図において、1)は転送制御部、12はセレクタ1(バ
ス選択手段)、13はセレクタ2(バス選択手段)、1
4はモジュールである。 なお、各図中、同一符号は同一、又は相轟部分を示す。
タ転送制御装置のブロック図であシ、第2図は第1図の
構成によるデータ転送の転送サイクルを示すタイムチャ
ート、第3図は従来のデータ転送装置におけるデータ転
送サイクルの一例を示すタイムチャート、第4図は従来
の転送制御装置を示すブロック図で、第5図は一般的な
データ転送システムを示すシステム構成図である。 図において、1)は転送制御部、12はセレクタ1(バ
ス選択手段)、13はセレクタ2(バス選択手段)、1
4はモジュールである。 なお、各図中、同一符号は同一、又は相轟部分を示す。
Claims (3)
- (1)アドレスデータ、転送データ等の信号がデータ転
送される複数のバスからなるシステムバスと、このシス
テムバスから共通に接続される複数のモジュールとを備
えたシステムバスのデータ転送装置において、前記各モ
ジュールは、前記アドレスデータと自モジュールのアド
レスデータの一致を判定するアドレス一致検出回路と、
前記システムバス上のデータ転送を制御する転送制御部
とを一組備えるとともに、前記データ転送を行なうため
のバスを前記複数のバスから択一するバス選択手段を備
えたことを特徴とするシステムバスのデータ転送装置。 - (2)前記転送制御部はデータ転送の要求あるいは応答
中に、その初期時点でハンドシエイク転送を行なうよう
に構成したことを特徴とする特許請求の範囲第1項記載
のシステムバスのデータ転送装置。 - (3)前記転送制御部はデータ転送の応答時、ハンドシ
エイク転送のためのステータス信号を送出するよう構成
したことを特徴とする特許請求の範囲第2項記載のシス
テムバスのデータ転送装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22225485A JPS6280750A (ja) | 1985-10-04 | 1985-10-04 | システムバスのデ−タ転送装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22225485A JPS6280750A (ja) | 1985-10-04 | 1985-10-04 | システムバスのデ−タ転送装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6280750A true JPS6280750A (ja) | 1987-04-14 |
Family
ID=16779510
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22225485A Pending JPS6280750A (ja) | 1985-10-04 | 1985-10-04 | システムバスのデ−タ転送装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6280750A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5226130A (en) * | 1975-08-22 | 1977-02-26 | Nec Corp | Data transmission system between control devices in information proces sing unit |
JPS5324743A (en) * | 1976-08-20 | 1978-03-07 | Hitachi Ltd | Bus selector for electronic computer |
-
1985
- 1985-10-04 JP JP22225485A patent/JPS6280750A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5226130A (en) * | 1975-08-22 | 1977-02-26 | Nec Corp | Data transmission system between control devices in information proces sing unit |
JPS5324743A (en) * | 1976-08-20 | 1978-03-07 | Hitachi Ltd | Bus selector for electronic computer |
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