JPS5851567A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5851567A JPS5851567A JP15016481A JP15016481A JPS5851567A JP S5851567 A JPS5851567 A JP S5851567A JP 15016481 A JP15016481 A JP 15016481A JP 15016481 A JP15016481 A JP 15016481A JP S5851567 A JPS5851567 A JP S5851567A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法の改良に関するものであ
る。
る。
従来のＭＯ５型半導体装置の製造方法について第１図よ
り第３図までを用いて説明する−まずＰ型のシリコン（
Ｓｌ）基板ｌに周知のロコス法等の選択酸化法を用いて
所定パターンの素子間分離用二酸化シリコン（５ｉＯ２
）膜２を形成する。
り第３図までを用いて説明する−まずＰ型のシリコン（
Ｓｌ）基板ｌに周知のロコス法等の選択酸化法を用いて
所定パターンの素子間分離用二酸化シリコン（５ｉＯ２
）膜２を形成する。
その後ゲート酸化１漢３を基板上に熱酸化法により形成
し丸後、該基板上に化学蒸！（ＣＶＤ）決によってゲー
）電極となるポリＳｌ膜４を形成する。
し丸後、該基板上に化学蒸！（ＣＶＤ）決によってゲー
）電極となるポリＳｌ膜４を形成する。
その後肢基板上にホトレジスト膜（図示せず）を塗布後
、該ホトレジスト膜を所定パターンにホトリソグラフィ
法を用いて成形した後、該バターニングせるホトレジス
ト膜をマスクとして前記ポリＳｌ膜を所定パターンにプ
ラズマエツチングにより成形して第２図の５の如きゲー
ト電極を形成する。
、該ホトレジスト膜を所定パターンにホトリソグラフィ
法を用いて成形した後、該バターニングせるホトレジス
ト膜をマスクとして前記ポリＳｌ膜を所定パターンにプ
ラズマエツチングにより成形して第２図の５の如きゲー
ト電極を形成する。
その後熱酸化法により該ポリＳｌのゲート電極の表面を
酸化する。
酸化する。
更に該基板上に前記バターニングせるゲート電極５およ
び素子間分離用５ｔｏ２膜２をマスクとして燐ＣＰ’）
ＩＩ子を矢印のようにイオン注入してソス領域１、およ
びドレイン領域７を形成する。
び素子間分離用５ｔｏ２膜２をマスクとして燐ＣＰ’）
ＩＩ子を矢印のようにイオン注入してソス領域１、およ
びドレイン領域７を形成する。
その後第３因に示すように該基板上に燐硅酸ガーｙス（
ＰＳＧ）膜１１ＣＶＤ？ＪｉｌＣｊり形ｔａｕてから、
ソース類［６およびドレイン領域７より配線を取り出す
ための接続口９．１０を窓開きする。
ＰＳＧ）膜１１ＣＶＤ？ＪｉｌＣｊり形ｔａｕてから、
ソース類［６およびドレイン領域７より配線を取り出す
ための接続口９．１０を窓開きする。
ところで前述した接続口を窓開きするには該基板上に例
えばネガ型のホトレジスト膜を塗布後、該ホトレジスト
膜上に所定パターンの露光用マスクを設置して該ホトレ
ジスト膜を所定パターンに露光後、未露光部分のホトレ
ジスト膜を除去する。
えばネガ型のホトレジスト膜を塗布後、該ホトレジスト
膜上に所定パターンの露光用マスクを設置して該ホトレ
ジスト膜を所定パターンに露光後、未露光部分のホトレ
ジスト膜を除去する。
その後肢バターニングせるホトレジスト膜をマスクとし
て下部のＰＳＧ膜を弗化水素酸（ＨＦ ）等を用いてエ
ツチングして接続口を窓開きしている。
て下部のＰＳＧ膜を弗化水素酸（ＨＦ ）等を用いてエ
ツチングして接続口を窓開きしている。
ところがこのような方法であると露光用マスクを設置す
る際に位置ずれを生じることがありこの位置ずれによっ
て接続口がソース領域上またはドレイン領域上に開孔さ
れず例えば該接続口がゲート電極５に接融するような不
都合が生じる。そこで、ａｗ！続口を開孔するための寸
ａｈのマージンをあらかじめ設けてゲート１！極の端部
より素子間分離用５ｉ０２幌の端部Ａまでの寸法を大き
くとることも試みたがこのような方法であると素子の集
積ｉｆが低Ｆする欠点がある。
る際に位置ずれを生じることがありこの位置ずれによっ
て接続口がソース領域上またはドレイン領域上に開孔さ
れず例えば該接続口がゲート電極５に接融するような不
都合が生じる。そこで、ａｗ！続口を開孔するための寸
ａｈのマージンをあらかじめ設けてゲート１！極の端部
より素子間分離用５ｉ０２幌の端部Ａまでの寸法を大き
くとることも試みたがこのような方法であると素子の集
積ｉｆが低Ｆする欠点がある。
本発明は上述した欠点を除去するような半導体装置の製
造方法の虎供を目的とするものである。
造方法の虎供を目的とするものである。
かかる目的を達成するための半導体装置の製造方法は半
導体基板上に素子間分離用の二峻化Ｖリコン暎およびゲ
ート峻化嘆を形成する工程、該基板上にポリシリコン幌
を形成する工程、該ポリシリコン膜上にバターニングせ
るホトレジスト膜を形成する工程、前記バターニングせ
るホトレジスト膜をマスクとしてＦ部の不要なポリシリ
コン暎を除去して前記バターニング伸るホトレジスト膜
の巾より寸法の小さい巾のゲート電極を形成する工程、
−に該基板上に窒化シリコン膜を形成する工程、前記ゲ
ート電極上のホトレジスト膜を除去するとともに該ホト
レジスト膜りの窒化シリコン膜をも併せて除去する工程
、該ゲート電極の周辺部を熱酸化する工程、前記基板上
に残留している窒化シリコン嘆を除去する工程、該基板
に不純物原子を尋人してソースおよびドレイン領域を形
成する工程、該基板上に配線暎を形成する工程、該妃礫
嗅を所定パターンにバターニングする工程を含むことを
特徴とするものである。 。
導体基板上に素子間分離用の二峻化Ｖリコン暎およびゲ
ート峻化嘆を形成する工程、該基板上にポリシリコン幌
を形成する工程、該ポリシリコン膜上にバターニングせ
るホトレジスト膜を形成する工程、前記バターニングせ
るホトレジスト膜をマスクとしてＦ部の不要なポリシリ
コン暎を除去して前記バターニング伸るホトレジスト膜
の巾より寸法の小さい巾のゲート電極を形成する工程、
−に該基板上に窒化シリコン膜を形成する工程、前記ゲ
ート電極上のホトレジスト膜を除去するとともに該ホト
レジスト膜りの窒化シリコン膜をも併せて除去する工程
、該ゲート電極の周辺部を熱酸化する工程、前記基板上
に残留している窒化シリコン嘆を除去する工程、該基板
に不純物原子を尋人してソースおよびドレイン領域を形
成する工程、該基板上に配線暎を形成する工程、該妃礫
嗅を所定パターンにバターニングする工程を含むことを
特徴とするものである。 。
以Ｆ図面を用いて本発明の一実施例につき詳細に説明す
る。
る。
男４図より第１２図までは本発明の半導体装置の製造方
法の工程の手順を示す断面図である。
法の工程の手順を示す断面図である。
まず第４図に示すように例えばＰ型のＳｉ基板１に例え
ば選択酸化法を用いて素子間分離用の５ｉ０２嗅２を形
成する。
ば選択酸化法を用いて素子間分離用の５ｉ０２嗅２を形
成する。
その後熱情化法によりゲート酸化１１！３を形成してか
ら該基板上にグー）１［となるポリＳｉ［４をＣＶＤ法
によって形成する。
ら該基板上にグー）１［となるポリＳｉ［４をＣＶＤ法
によって形成する。
その後ゲート電極形成領域上のポリｓＩ幌上に形成すべ
きゲート電極の中寸法より大きい中寸法を有するバター
ニングしたホトレジストＷＸｌｉを形成する。このよう
なホトレジスト膜を形成する゛には基板上にホトレジス
ト膜を塗布後ホトリソグラフィ決を用いて形成するとよ
い。
きゲート電極の中寸法より大きい中寸法を有するバター
ニングしたホトレジストＷＸｌｉを形成する。このよう
なホトレジスト膜を形成する゛には基板上にホトレジス
ト膜を塗布後ホトリソグラフィ決を用いて形成するとよ
い。
その後第５図に示すように該バターニングしたホトレジ
スト膜をマスクとして下部の不要なポリ５ｉｌＪを四部
化炭Ｊ＃（ＣＦ４ ）ガスを反応ガスとして用いてスパ
ッタエツチング法で除去する。このようにすればエツチ
ングの時間を調節することで反応ガスがバターニングし
たホトレジスト膜から下部へ回り込むように入り込み、
バターニングしたホトレジスト膜１１より小さい中寸法
で、ケート電囁５が形成される。
スト膜をマスクとして下部の不要なポリ５ｉｌＪを四部
化炭Ｊ＃（ＣＦ４ ）ガスを反応ガスとして用いてスパ
ッタエツチング法で除去する。このようにすればエツチ
ングの時間を調節することで反応ガスがバターニングし
たホトレジスト膜から下部へ回り込むように入り込み、
バターニングしたホトレジスト膜１１より小さい中寸法
で、ケート電囁５が形成される。
そめ後＠６図に示すように該基板上に窒化シリコン＠１
２をスパッタリング法にて形成する。
２をスパッタリング法にて形成する。
その後グー）［４ｆｉ、Ｓ上のホトレジスト＠ｌｌを除
去するとともにその上のＳｉ＠Ｎ４嗅１２をも併せて除
去する。この状西を第７図に示す。その後第８図に示す
ように該基板を熱酸化してグー）ｔｉｔの周囲に分厚く
酸化１４！１３を形成する。その後練基板上に残留して
いるＳ ｉ ３Ｎ４膜１２をＣＦ４ガスを反応ガスとし
てヌバツタエッチング沃によって除去する。このときＣ
Ｆ４の反応ガスでヌバツタエッチングを行うとＳｉ３Ｎ
４＠がエツチングされる速度が５ｉＯｚ 模がエツチン
グされる運屋エリ大であるのでゲート電極の周囲の分厚
くつい九５ｉ０２ｚ膜は殆んど侵されない。
去するとともにその上のＳｉ＠Ｎ４嗅１２をも併せて除
去する。この状西を第７図に示す。その後第８図に示す
ように該基板を熱酸化してグー）ｔｉｔの周囲に分厚く
酸化１４！１３を形成する。その後練基板上に残留して
いるＳ ｉ ３Ｎ４膜１２をＣＦ４ガスを反応ガスとし
てヌバツタエッチング沃によって除去する。このときＣ
Ｆ４の反応ガスでヌバツタエッチングを行うとＳｉ３Ｎ
４＠がエツチングされる速度が５ｉＯｚ 模がエツチン
グされる運屋エリ大であるのでゲート電極の周囲の分厚
くつい九５ｉ０２ｚ膜は殆んど侵されない。
その後第９図に示すように分厚＜ ５ｉ０２膜１３が付
着したグー）＠囁と素子間分離用５１０２膜とをマスク
として基板に矢印のようにＰｉ子をイオン注入してソー
ス領域６、およびドレイン債Ｍ、７を形咬する。その後
、ホトリソグラフィ汲を用いて接続口を設けるためのレ
ジストパターンを゛形成し！１０図に示すようにゲート
電極の周囲とソース領域およびドＶイン＠域の５ｉ０２
の模享の差を利用して、ソース領域およびドレイン領域
上の５ｉ０２ ％だけフッ峻等によりエツチングする。
着したグー）＠囁と素子間分離用５１０２膜とをマスク
として基板に矢印のようにＰｉ子をイオン注入してソー
ス領域６、およびドレイン債Ｍ、７を形咬する。その後
、ホトリソグラフィ汲を用いて接続口を設けるためのレ
ジストパターンを゛形成し！１０図に示すようにゲート
電極の周囲とソース領域およびドＶイン＠域の５ｉ０２
の模享の差を利用して、ソース領域およびドレイン領域
上の５ｉ０２ ％だけフッ峻等によりエツチングする。
これによりソースｖＡ域上およびドレイン領域上のＳｉ
基板表面は嘘出され、次に第１１図のようにアルミニウ
ム（ＡＩ）の配線幅１４を蒸着によって形成する。この
ようにすることにより前記ゲート電極の中寸法、該ゲー
ト電極の同曲に形成する５ｉｎ２膜１３の厚さをあらか
じめ決めておくことで素子間分離用別０２膜の端部Ａか
らのＡ／の配線幅が基板に接続する位置がおのずから決
定でき従来の方法のように接続口がゲート電極に接触す
ることも−なくなる。
基板表面は嘘出され、次に第１１図のようにアルミニウ
ム（ＡＩ）の配線幅１４を蒸着によって形成する。この
ようにすることにより前記ゲート電極の中寸法、該ゲー
ト電極の同曲に形成する５ｉｎ２膜１３の厚さをあらか
じめ決めておくことで素子間分離用別０２膜の端部Ａか
らのＡ／の配線幅が基板に接続する位置がおのずから決
定でき従来の方法のように接続口がゲート電極に接触す
ることも−なくなる。
すなわち七ｐファライン方式で接続口が開孔される形と
なる。また接続口を開孔するためにゲート電極と素子間
分離用５ｉ０２幌との間の寸法に°余分なマージンを収
る必饅もなくなるので形成される装置の１＃＠度も同上
する。
なる。また接続口を開孔するためにゲート電極と素子間
分離用５ｉ０２幌との間の寸法に°余分なマージンを収
る必饅もなくなるので形成される装置の１＃＠度も同上
する。
そのｔ第１２図に示すように前記入４配置Ｎ嫂を所定の
パターンにホトリソグラフィ失、およびデフズブエツチ
ング法を用いて成形したのちＩｔＩ基板上にパッシベー
ションのＰＳＧ［１５をＣＶＤ１により形成して半導体
装置とする。ここで図の１４Ａはパターニングされた配
＊膜を示す。
パターンにホトリソグラフィ失、およびデフズブエツチ
ング法を用いて成形したのちＩｔＩ基板上にパッシベー
ションのＰＳＧ［１５をＣＶＤ１により形成して半導体
装置とする。ここで図の１４Ａはパターニングされた配
＊膜を示す。
以Ｅ述ぺたように本発明の方法により形成される半導体
装置の集積度が向上する利点が生じる。
装置の集積度が向上する利点が生じる。
第１図エリ第３図までは従来の半導体装１直の製ｄ′方
沃の工程を示す断面図で、第４図より第１２図までは本
発明の製造方法の工程を示す断面図である。 図においてｌはＳｉ基板、２は素子間分離用５ｉ０２幌
、３はゲート酸化膜、４はポリＳｉ）戻、５はゲート電
極、６はソース領域、７はドレイン領域、８．１５はＰ
ＳＧ幌、９、ｌＯは接続口、１１．１６はホＦレジヌ）
幌、１２はＳ ｉ ３Ｎ４幌、１３は５ｉｆ２”ｌ、１
４．１４Ａは配線幅、Ａは端部を示す。 第１図 第２図 第３閃 第４１１２１ 第５１Ｘ２１ １ 第６閃 第７図 第８閏 第９図 第１０図
沃の工程を示す断面図で、第４図より第１２図までは本
発明の製造方法の工程を示す断面図である。 図においてｌはＳｉ基板、２は素子間分離用５ｉ０２幌
、３はゲート酸化膜、４はポリＳｉ）戻、５はゲート電
極、６はソース領域、７はドレイン領域、８．１５はＰ
ＳＧ幌、９、ｌＯは接続口、１１．１６はホＦレジヌ）
幌、１２はＳ ｉ ３Ｎ４幌、１３は５ｉｆ２”ｌ、１
４．１４Ａは配線幅、Ａは端部を示す。 第１図 第２図 第３閃 第４１１２１ 第５１Ｘ２１ １ 第６閃 第７図 第８閏 第９図 第１０図
Claims (1)
- 半導体基板上の絶縁膜上にポリシリコン膜を形成する工
程、該ポリシリコン膜上にバターニングせるホトレジス
ト膜を形成する工程、前記バターニングせるホトレジス
）膜をマスクとして該ポリシリコン膜を除去して前記バ
ターニングせるホトレジスジ膜の巾より寸法の小さい中
のゲート電極を形成する工程、更に該基板上に窒化シリ
コン膜を形成する工程、前記ゲート電極上のホトレジス
）膜を除去するとともに該ホトレジスト膜上の窒化シリ
コン襖をも併せて除去する工程、該ゲート電極の周辺部
を熱酸化する工程、前記基板上に残留している窒化シリ
コン幌を除去する工程、を含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15016481A JPS5851567A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15016481A JPS5851567A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5851567A true JPS5851567A (ja) | 1983-03-26 |
Family
ID=15490899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15016481A Pending JPS5851567A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851567A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07197430A (ja) * | 1993-12-28 | 1995-08-01 | Bridgestone Corp | 防舷材 |
-
1981
- 1981-09-22 JP JP15016481A patent/JPS5851567A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07197430A (ja) * | 1993-12-28 | 1995-08-01 | Bridgestone Corp | 防舷材 |
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