JPS60110163A - Mos型トランジスタの製造方法 - Google Patents
Mos型トランジスタの製造方法Info
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- JPS60110163A JPS60110163A JP21777583A JP21777583A JPS60110163A JP S60110163 A JPS60110163 A JP S60110163A JP 21777583 A JP21777583 A JP 21777583A JP 21777583 A JP21777583 A JP 21777583A JP S60110163 A JPS60110163 A JP S60110163A
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
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-
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- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
(技術分野)
本発明はMO8型トランジスタの製造方法に関し、詳し
くはダート電極の側面にサイドウオールと呼ぶ絶縁保護
壁を有したMO8型トランジスタの製造方法に関するも
のである。
くはダート電極の側面にサイドウオールと呼ぶ絶縁保護
壁を有したMO8型トランジスタの製造方法に関するも
のである。
(従来技術)
従来のMO8型トランジスタの製造方法を第1図を用い
て説明する。第1図(a)において、1ノはシリコン基
板であシ、まず、このシリ7コン基板11の表面に60
00〜9oooiのフィールド酸化膜12を選択的に形
成することにより、シリコン基板11上をフィールド領
域13とアクティブ領域14に分ける。ここでフィール
ド酸化膜12は減圧気相成長法による図示しない窒化膜
をマスクとした選択酸化法によって形成される。次に8
00〜1000℃のドライ酸化によってアクティブ領域
14(シリコン基板11の露出表面)に200〜500
Xのシリコン酸化膜15を成長させる。
て説明する。第1図(a)において、1ノはシリコン基
板であシ、まず、このシリ7コン基板11の表面に60
00〜9oooiのフィールド酸化膜12を選択的に形
成することにより、シリコン基板11上をフィールド領
域13とアクティブ領域14に分ける。ここでフィール
ド酸化膜12は減圧気相成長法による図示しない窒化膜
をマスクとした選択酸化法によって形成される。次に8
00〜1000℃のドライ酸化によってアクティブ領域
14(シリコン基板11の露出表面)に200〜500
Xのシリコン酸化膜15を成長させる。
その後減圧気相成長法によって2000〜4000Xの
多結晶シリコン膜16を成長させる。この状態が第1図
(a)に示されている。そしてこの多結晶シリコン膜1
6を写真食刻法によシ、ダート電極16′となる部分の
み残してエツチング除去する。
多結晶シリコン膜16を成長させる。この状態が第1図
(a)に示されている。そしてこの多結晶シリコン膜1
6を写真食刻法によシ、ダート電極16′となる部分の
み残してエツチング除去する。
さらにこれによる残存多結晶シリコン膜16′(グ−ト
電極)をマスクとして、その下のデート酸化膜15′と
なる部分のみ残してシリコン酸化膜15をエツチング除
去する。次に気相成長法によってシリコン基板全面にシ
リコン酸化膜17を1000〜4000X形成する。こ
の状態が第1図(b)に示されている。この後、異方性
エツチングにより、シリコン基板11全体をシリコン酸
化膜17がなくなり、シリコン基板1ノが現われるまで
エツチングすると、ダート電極16′の側面にサイドウ
オールとしてシリコン酸化膜17′が残る。次にイオン
打込みのためのマスク酸化膜18(シリコン酸化膜)を
300〜600Xだけドライ酸化によって形成した後に
、イオン打込み法によってAsを10 crn 打込み
、ソース・ドレイン領域19を形成する。この状態が第
1図(c)に示されている。
電極)をマスクとして、その下のデート酸化膜15′と
なる部分のみ残してシリコン酸化膜15をエツチング除
去する。次に気相成長法によってシリコン基板全面にシ
リコン酸化膜17を1000〜4000X形成する。こ
の状態が第1図(b)に示されている。この後、異方性
エツチングにより、シリコン基板11全体をシリコン酸
化膜17がなくなり、シリコン基板1ノが現われるまで
エツチングすると、ダート電極16′の側面にサイドウ
オールとしてシリコン酸化膜17′が残る。次にイオン
打込みのためのマスク酸化膜18(シリコン酸化膜)を
300〜600Xだけドライ酸化によって形成した後に
、イオン打込み法によってAsを10 crn 打込み
、ソース・ドレイン領域19を形成する。この状態が第
1図(c)に示されている。
この後に、マスク酸化膜18を除去し、金属膜110
(Mo、W、Ti、Ta等)を500〜100oX堆積
する。この状態が第1図(d)に示されている。この金
属膜110は数100℃程度の温度でシリコンと容易に
反厄しシリサイド(ケイ化物)を形成するものである。
(Mo、W、Ti、Ta等)を500〜100oX堆積
する。この状態が第1図(d)に示されている。この金
属膜110は数100℃程度の温度でシリコンと容易に
反厄しシリサイド(ケイ化物)を形成するものである。
そこでシリコン基板11を600〜1000℃の不活性
ガス中で熱処理を行ないダート電極16′及びソース・
ドレイン領域19上にシリサイド111を形成し、同時
にAsを拡散させ、ソース・ドレイン拡散層19′を形
成する。この時、ゲート電極16′の側面はサイドウオ
ールのシリコン酸化膜17′でおおわれているためにシ
リサイド化は起こらず、メタルを除去すれば、r−)電
極16′トソース・ドレイン領域19は短絡しない。
ガス中で熱処理を行ないダート電極16′及びソース・
ドレイン領域19上にシリサイド111を形成し、同時
にAsを拡散させ、ソース・ドレイン拡散層19′を形
成する。この時、ゲート電極16′の側面はサイドウオ
ールのシリコン酸化膜17′でおおわれているためにシ
リサイド化は起こらず、メタルを除去すれば、r−)電
極16′トソース・ドレイン領域19は短絡しない。
この状態が第1図(e)に示されている。この後中間絶
縁膜112を形成し、コンタクト孔を開けAt配線11
3を形成しトラン・ゾスタとしたものが第1図(f)に
示されている。
縁膜112を形成し、コンタクト孔を開けAt配線11
3を形成しトラン・ゾスタとしたものが第1図(f)に
示されている。
このような従来の製造方法においては、ダート電極16
′形成後の熱処理、たとえば中間絶縁膜の熱処理やAt
配線の熱処理等によって7リサイド中の金属がシリコン
酸化膜15’、17’に拡散してゲート電極16′とシ
リコン基板11またはダート電極16′とソース・ドレ
イン領域19が短絡しやすいという欠点があった。また
、マスク酸化膜18を除去する際にサイドウオールのシ
リコン酸化膜17′までなくなる危険性があった。
′形成後の熱処理、たとえば中間絶縁膜の熱処理やAt
配線の熱処理等によって7リサイド中の金属がシリコン
酸化膜15’、17’に拡散してゲート電極16′とシ
リコン基板11またはダート電極16′とソース・ドレ
イン領域19が短絡しやすいという欠点があった。また
、マスク酸化膜18を除去する際にサイドウオールのシ
リコン酸化膜17′までなくなる危険性があった。
(発明の目的)
本発明の目的はケ゛−ト電極とソース、ドレイン領域及
び半導体基板との短絡が起こシにくいMO8型トランジ
スタの製造方法を得ることにある。
び半導体基板との短絡が起こシにくいMO8型トランジ
スタの製造方法を得ることにある。
(発明の構成)
本発明はゲート酸化膜を有した半導体基板上に導電層を
被着し、パターニングによってゲート電極を形成する工
程と、その後前記基板上に酸化膜を被着し、異方性エツ
チングにより前記ゲート電極側面にサイドウオールを形
成する工程とを含むMO8型トラン・ノスタの製造方法
において、前記デート酸化膜上に第1の窒化膜を被着す
る工程と、ゲート電極を形成後前記、基板上に第2の窒
化膜を被着し、該窒化膜でサイドウオールを形成する工
程とを含むことを特徴とするMO8型トランジスタの製
造方法にある。
被着し、パターニングによってゲート電極を形成する工
程と、その後前記基板上に酸化膜を被着し、異方性エツ
チングにより前記ゲート電極側面にサイドウオールを形
成する工程とを含むMO8型トラン・ノスタの製造方法
において、前記デート酸化膜上に第1の窒化膜を被着す
る工程と、ゲート電極を形成後前記、基板上に第2の窒
化膜を被着し、該窒化膜でサイドウオールを形成する工
程とを含むことを特徴とするMO8型トランジスタの製
造方法にある。
(実施例)
第2図は本発明の実施例であシ以下順を追って説明する
。第2図(、)は従来の方法でシリコン基板21上にフ
ィールド領域とアクティブ領域を形成しそのアクティブ
領域にシリコン酸化膜23を100〜300X形成した
後に減圧気相成長法によって50〜psoiの第1シリ
コン窒化膜24と2000〜4000^の多結晶シリコ
ン膜25を形成した状態を示したものである。次にこの
多結晶シリコン膜25とその下の第1シリコン窒化膜2
4とを写真食刻法によって同時にゲート電極になるべき
部分を残し、CF4ガスを主としたエツチングにより除
去した後に、残った多結晶シリコン膜25と第1シリコ
ン窒化膜24とをマスクにしてシリコン酸化膜23をエ
ツチング除去する。
。第2図(、)は従来の方法でシリコン基板21上にフ
ィールド領域とアクティブ領域を形成しそのアクティブ
領域にシリコン酸化膜23を100〜300X形成した
後に減圧気相成長法によって50〜psoiの第1シリ
コン窒化膜24と2000〜4000^の多結晶シリコ
ン膜25を形成した状態を示したものである。次にこの
多結晶シリコン膜25とその下の第1シリコン窒化膜2
4とを写真食刻法によって同時にゲート電極になるべき
部分を残し、CF4ガスを主としたエツチングにより除
去した後に、残った多結晶シリコン膜25と第1シリコ
ン窒化膜24とをマスクにしてシリコン酸化膜23をエ
ツチング除去する。
次に気相成長法によってシリコン基板全面に第2シリコ
ン窒化膜26を1,000〜4,0OOX形成する。こ
の状態が第2図(b)に示されている。この後、異方性
エツチングにより、シリコン基板全体を第2シリコン窒
化膜26がなくなり、シリコン基板2ノが現われるまで
エツチングすると、ダート電極側面に第2シリコン窒化
膜26′が残る。次にイオン打込みのだめのマスク酸化
膜27(シリコン酸化膜)を300〜600Xだけ気相
成長法によって形成した後に、イオン打込み法によって
Asを10’%−2打込み、ソース・ドレイン領域28
を形成する。この状態が第2図(C)に示されている。
ン窒化膜26を1,000〜4,0OOX形成する。こ
の状態が第2図(b)に示されている。この後、異方性
エツチングにより、シリコン基板全体を第2シリコン窒
化膜26がなくなり、シリコン基板2ノが現われるまで
エツチングすると、ダート電極側面に第2シリコン窒化
膜26′が残る。次にイオン打込みのだめのマスク酸化
膜27(シリコン酸化膜)を300〜600Xだけ気相
成長法によって形成した後に、イオン打込み法によって
Asを10’%−2打込み、ソース・ドレイン領域28
を形成する。この状態が第2図(C)に示されている。
この後に、マスク酸化膜27を除去し、金属膜29 (
Mo、W、Ti、Ta等)を500〜1000X堆積す
る。この状態が第2図(d)に示されている。
Mo、W、Ti、Ta等)を500〜1000X堆積す
る。この状態が第2図(d)に示されている。
この後600−1000℃の不活性ガス中で熱処理を行
ない、ダート電極及びソース・ドレイン領域上にシリサ
イド210を形成し、同時にAsを拡散させソース・ド
レイン拡散層28′を形成する。
ない、ダート電極及びソース・ドレイン領域上にシリサ
イド210を形成し、同時にAsを拡散させソース・ド
レイン拡散層28′を形成する。
この時デート側面は俯2シリコン窒化膜26′でおおわ
れているためシリサイド化は起こらず、未反応の金属を
除去すればダート電極とソース・ドレイン領域は短絡し
ない。この状態が第2図(e)に示されている。この後
中間絶縁膜を形成し、コンタクト孔を開けAL配線を形
成し、トランジスタとする。
れているためシリサイド化は起こらず、未反応の金属を
除去すればダート電極とソース・ドレイン領域は短絡し
ない。この状態が第2図(e)に示されている。この後
中間絶縁膜を形成し、コンタクト孔を開けAL配線を形
成し、トランジスタとする。
(発明の効果)
本発明では、ダート絶縁膜を酸化膜と窒化膜の2層構造
にし、サイドウオール(ケ゛−ト側面)を窒化膜にする
ことによりシリサイド中のメタルカ;熱処理等によって
拡散するのを防ぐことができる。
にし、サイドウオール(ケ゛−ト側面)を窒化膜にする
ことによりシリサイド中のメタルカ;熱処理等によって
拡散するのを防ぐことができる。
これは、窒化膜の分子構造が酸化膜の分子構造よシも緻
密であるためである。またマスク酸イヒ膜除去の際にサ
イドウオ’ Jしがエツチング゛されることがなくなる
。
密であるためである。またマスク酸イヒ膜除去の際にサ
イドウオ’ Jしがエツチング゛されることがなくなる
。
上記の結果、本発明のMO8型トランクスタの製造方法
によれば、ダート電極とソース・ドレイン領域及び半導
体基板との短絡の恐れの少りいMO8型トランノスタを
製造できる利点がある。
によれば、ダート電極とソース・ドレイン領域及び半導
体基板との短絡の恐れの少りいMO8型トランノスタを
製造できる利点がある。
第1図は従来のMO8型トランノスタの製造方法を示し
だ工程断面図、第2図は本発明の詳細な説明した工程断
面図である。 11.21・・・シリコン基板、12.22・・・フィ
ールド酸化膜、13・・・フィールド領域、14・・・
アクティブ領域、15.23・・・シリコン酸化膜、2
4・・・第1のシリコン窒化膜、16.25・・・多結
晶シリコン膜、17′・・・シリコン酸化膜のサイドウ
オール、26′・・・シリコン窒化膜のサイドウオール
、18.27・・・マスク酸化膜、1ci 、zg・・
・ソース・ドレイン拡散層、110.29・・・金属膜
、111゜210・・・シリサイド、112・・・層間
絶縁膜、113・・・lt配線。 特許出願人 沖電気工業株式会社 第2図
だ工程断面図、第2図は本発明の詳細な説明した工程断
面図である。 11.21・・・シリコン基板、12.22・・・フィ
ールド酸化膜、13・・・フィールド領域、14・・・
アクティブ領域、15.23・・・シリコン酸化膜、2
4・・・第1のシリコン窒化膜、16.25・・・多結
晶シリコン膜、17′・・・シリコン酸化膜のサイドウ
オール、26′・・・シリコン窒化膜のサイドウオール
、18.27・・・マスク酸化膜、1ci 、zg・・
・ソース・ドレイン拡散層、110.29・・・金属膜
、111゜210・・・シリサイド、112・・・層間
絶縁膜、113・・・lt配線。 特許出願人 沖電気工業株式会社 第2図
Claims (1)
- ゲート酸化膜“を有した半導体基板上に導電層を被着し
、ノソターニングによってダート電極を形成する工程と
、その後前記基板上に酸化膜を被着し、異方性エツチン
グにより前記ゲート電極側面にサイドウオールを形成す
る工程とを含むMO8型トランジスタの製造方法におい
て、前記ダート酸化膜上に第1の窒化膜を被着する工程
と、デート電極を形成後前記、基板上に第2の窒化膜を
被着し、該窒化膜でサイドウオールを形成する工程とを
含むことを特徴とするMO8型トランジスタの製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21777583A JPS60110163A (ja) | 1983-11-21 | 1983-11-21 | Mos型トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21777583A JPS60110163A (ja) | 1983-11-21 | 1983-11-21 | Mos型トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60110163A true JPS60110163A (ja) | 1985-06-15 |
Family
ID=16709533
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21777583A Pending JPS60110163A (ja) | 1983-11-21 | 1983-11-21 | Mos型トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60110163A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6756272B1 (en) | 1998-10-01 | 2004-06-29 | Nec Corporation | Method of manufacturing non-volatile semiconductor memory device |
US7775138B2 (en) | 2004-09-13 | 2010-08-17 | Honda Motor Co., Ltd. | Wire fixing structure |
-
1983
- 1983-11-21 JP JP21777583A patent/JPS60110163A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6756272B1 (en) | 1998-10-01 | 2004-06-29 | Nec Corporation | Method of manufacturing non-volatile semiconductor memory device |
US7775138B2 (en) | 2004-09-13 | 2010-08-17 | Honda Motor Co., Ltd. | Wire fixing structure |
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