KR100205095B1 - 반도체 소자의 비트라인 형성방법 - Google Patents
반도체 소자의 비트라인 형성방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 비트라인 형성방법에 관한 것으로, 공정을 단순화 시키며 산화막의 식각 깊이를 정확히 제어하기 위해 식각비를 조절하여 ARC막으로 사용되는 질화막 및 산화막을 동시에 식각하므로써 소자의 수율을 향상시킬 수 있도록 한 반도체 소자의 비트라인 형성방법에 관한 것이다.
Description
제1a도 내지 제1d도는 종래의 반도체 소자의 비트라인 형성방법을 설명하기 위한 소자의 단면도.
제2a도 내지 제2c도는 본 발명에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 실리콘 기판 2 및 22 : 산화막
3 및 13 : 폴리실리콘막 4 및 14 : 텅스텐 실리사이드막
5 및 15 : 질화막 6 및 16 : 감광막
본 발명은 반도체 소자의 비트라인 형성방법에 관한 것으로, 특히 폴리사이드(Polycide)구조를 갖는 반도체 소자의 비트라인 형성방법에 관한 것이다.
일반적으로 비트라인은 폴리실리콘막상에 텅스텐 실리사이드(WSix)를 증착한 폴리사이드 구조로 형성된다. 텅스텐 실리사이드(WSix)는 전기적 비저항 값이 폴리실리콘에 비해 낮고, 열적 안정성이 우수한 장점을 가지는 반면, 산화막과의 접착력이 나쁘기 때문에 대개 폴리실리콘막상에 형성되어 폴리사이드 구조로 사용된다.
그러면 폴리사이드 구조를 갖는 종래 반도체 소자의 비트라인 형성방법을 제1a도 내지 제1d도를 이용하여 설명하면 다음과 같다.
제1a도를 참조하면, 소정의 소자 제조 공정을 거친 실리콘 기판(1)상부에 산화막(2), 폴리실리콘막(3), 텅스텐 실리사이드막(4) 및 질화막(5)을 순차적으로 형성한다. 질화막(5) 상부에 감광막(6)을 형성한 후 소정의 마스크(도시안됨)를 이용한 사진 및 식각 공정을 실시하여 감광막(6)을 패터닝한다. 산화막(2)은 층간 절연막의 역할을 하며 질화막(5)은 사진 공정시 빛의 반사를 방지하기 위한 반사 방지막(Anti Reflection Coating; ARC)으로 사용된다.
제1b도는 패터닝된 감광막(6)을 마스크로 이용한 제1식각 공정으로 질화막(5), 팅스텐 실리사이드막(4) 및 폴리실리콘막(3)을 순차적으로 패터닝하여 비트라인을 형성한 상태의 단면도이다.
제1c도는 비트라인을 형성한 상태에서 계속해서 이후 산화막(2)의 선택된 영역을 식각하여 형성될 콘택 홀의 단차를 완화시키기 위해 산화막(2)을 일정 깊이 (A)만큼 식각한 상태의 단면도이다.
제1d도는 감광막(6)을 제거하고 세정(Cleaning)공정을 실시한 후 건식식각 방법으로 질화막(5)을 블랭킷(Blanket)식각하는 제2식각공정을 실시한 상태의 단면도인데, 이때 산화막(2)도 소정 깊이(B)만큼 식각된다.
그런데, 이와 같은 종래의 방법은 비트라인 형성 및 산화막을 소정의 두께로 식각하기 위한 제1식각 공정과 ARC막으로 사용된 질화막(5)을 제거하기 위한 제2식각공정이 각각 건식식각 방법으로 이루어지기 때문에 공정이 복잡해지며, 산화막(2)의 식각 깊이를 조절하기가 매우 어려운 문제점이 있다.
따라서, 본 발명은 ARC막으로 사용되는 질화막 제거 및 콘택 홀의 단차를 완화를 위한 산화막이 식각 공정을 동시에 실시하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 비트라인 형성방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 소정의 소자 제조 공정을 거친 실리콘 기판상에 산화막, 폴리실리콘막, 텅스텐 실리사이드막, 반사 방지막을 순차적으로 형성하는 제1단계와, 상기 반사 방지막, 텅스텐 실리사이드막 및 폴리실리콘막의 선택된 영역을 순차적으로 식각하는 제2단계와, 상기 반사 방지막을 제거하는 동시에 상기 산화막이 일정 깊이 식각되도록 식각비를 조절하여 식각비를 조절하여 식각공정을 실시하는 제3단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 제2c도는 본 발명에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위해 도시한 소자의 단면도이다.
제2a도를 참조하면, 소정의 소자 제조 공정을 거친 실리콘 기판(11) 상부에 산화막(12), 폴리실리콘막(13), 텅스텐 실리사이드막(14) 및 질화막(15)을 순차적으로 형성한다. 질화막(15) 상부에 감광막(16)을 형성한 후 소정의 마스크(도시안됨)를 이용한 사진 및 식각 공정으로 감광막(16)을 패터닝한다. 여기서, 산화막(12)은 층간 절연막으로 사용되며, 질화막(15)은 사진 공정시 빛의 반사를 방지하기 위한 ARC막으로 사용된다.
제2b도는 패터닝된 감광막(16)을 마스크로 이용한 식각 공정으로 질화막(15), 텅스텐 실리사이드막(14), 폴리실리콘막(13)을 순차적으로 제거하여 비트라인을 형성한 후 감광막(16)을 제거한 상태의 단면도이다.
제2c도는 세정 공정을 실시한 후 산화막(12)과 질화막(15)의 식각비가 3:1 이하가 되도록 하여 질화막(15)을 식각한 상태의 단면도로서, 상대적으로 얇게 형성된 질화막(15)이 제거되는 동안 상대적으로 두껍게 형성된 산화막(12)도 일정깊이(C) 식각된다. 여기서, 식각비를 조절하는 방법으로는 식각 가스로 이용되는 CF4 및 CHF3 의 조성비를 조절하는 방법과 고주파 전력(RF Power)을 500W 이하가 되도록 조절하는 방법이 있다.
참고적으로, CHF3 가스의 조성비를 높게하면 산화막(12)의 식각비가 낮아지는 반면, 고주파 전력을 높일수록 산화막(12)의 식각 속도는 증가하게 된다.
본 발명은 상술한 실시예에 한정되는 것은 아니며 청구범위의 요지를 벗어나지 않는 범위내에서 여러 가지의 변형이 가능하다. 즉 본 발명의 실시예에서는 질화막(15)의 제거 및 콘택 홀의 단차를 완화시키기 위한 산화막(12)의 식각 공정을 건식식각을 이용하였으나 필요에 따라 습식식각을 이용할 수도 있다.
상술한 바와 같이 ARC막으로 사용되는 질화막의 제거 및 콘택 홀의 단차를 완화시키기 위한 산화막의 식각을 동시에 행하므로써 공정의 단계가 감소되기 때문에 공정의 단순화를 꾀할 수 있으며, 산화막의 식각 깊이를 정확히 조절할 수 있어 식각 모니터링 공정에 적용하는 경우 소자의 수율을 향상시킬 수 있는 탁월한 효과가 있다.
Claims (4)
- 소정의 소자 제조 공정을 거친 실리콘 기판상에 산화막, 폴리실리콘막, 텅스텐 실리사이드막, 반사 방지막을 순차적으로 형성하는 제1단계와, 상기 반사 방지막, 텅스텐 실리사이드막 및 폴리실리콘막의 선택된 영역을 순차적으로 식각하는 제2단계와, 상기 반사 방지막을 제거하는 동시에 상기 산화막이 일정 깊이 식각되도록 식각비를 조절하여 식각공정을 실시하는 제3단계로 이루어지는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제1항에 있어서, 상기 제 3단계의 식각 공정은 건식식각 방법으로 실시되는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제1항에 있어서, 상기 제3단계의 식각공정시 상기 산화막과 상기 반사 방지막의 식각비는 3 : 1 이하가 되도록 하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제1항 또는 제3항에 있어서, 상기 식각비를 조절하기 위해 500W 이하의 고주파 전력을 사용하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019950041449A KR100205095B1 (ko) | 1995-11-15 | 1995-11-15 | 반도체 소자의 비트라인 형성방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019950041449A KR100205095B1 (ko) | 1995-11-15 | 1995-11-15 | 반도체 소자의 비트라인 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970030800A KR970030800A (ko) | 1997-06-26 |
| KR100205095B1 true KR100205095B1 (ko) | 1999-06-15 |
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ID=19434183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019950041449A KR100205095B1 (ko) | 1995-11-15 | 1995-11-15 | 반도체 소자의 비트라인 형성방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR100205095B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100564427B1 (ko) * | 2000-12-20 | 2006-03-28 | 주식회사 하이닉스반도체 | 반도체 소자의 비트라인 세정방법 |
-
1995
- 1995-11-15 KR KR1019950041449A patent/KR100205095B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100564427B1 (ko) * | 2000-12-20 | 2006-03-28 | 주식회사 하이닉스반도체 | 반도체 소자의 비트라인 세정방법 |
Also Published As
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|---|---|
| KR970030800A (ko) | 1997-06-26 |
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