JPS5848146A - 命令先取り方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は命令バッファを有してなる／量イブライン旭理
方式の情報部ＷｊｉＨＴ１１１；関する。

従来、情報処瑚簀１ｌＩ４二おいて、命◆バッファＶ有
し、命令Ｖ−クンス制御ｖＩ？イノライン方式で制御す
る場倚、オペランド−燗アドレスレゾスタと命令Δツフ
ァ補充用（−令免取りＮ）アドレスレジスタをセレクタ
で選択し、共通の物理アドレス生成−ｊｌｃて物理アド
レスを生成して、共通のメそｇ（主メモリ又はｄツファ
メモデ）のアクセスにより、実行ステージ１；オペツｙ
ドデータを、又、会食ベッファー二命令曙をそれぞれ選
択的に送付してい３．従って命◆Δツファへの命◆語の
補充（先取り）が行なわれる庫命令Δツツアより取出し
た命◆のその夷行Ｉ：必要な奥行ステージまでの所定の
錫理及びその伝達（以下とれＶ単に命令フェッチと呼ぶ
）−作は止められている。

第１図はこの際の従来のメモリアクセス機構の構成を示
すｆｃｙツク図であり、第２１１１はその―作状層を示
す図である。８１図Ｃ：おいて、１１は主メモリ又はバ
ッファメモリより先取りｓｔＬだ命◆を複数曙貯える命
令バッファ（以下Ｉ−１υ１と称す）であり、１２はこ
のＩ−１υ１１１の命令取出し位ｔｗ示す４インタ（以
下ＺＩＰと椰す）である。ＩＪｍはエートυＦＪＪより
取出された命４Ｉ−譜のうち、オペランドアドレスを貯
えるレジスタ（以下ＩＩムと称す）、ｌＪｂは命令コー
Ｐを貯えるし・ジスタ（以下麓ＩＮと称す）である。１
４はＺＩＰｌｌの内容からＩ−ＢＵＰｚｚへ命−ｊ＆＊
込むべき状態（空状ｍｌ）　！検出するｌ−１１ＵＰ工
ンｌテイ検出ｉｉ回路（以下ＸＢＩＡと称す）であり、
ここでは検…時Ｉ：おいて＠１”を出力するものとする
。７１は１ＩＮＪＪｂｅ内容會デコードし、オペランド
のメモリアクセス等、命令フェッチのための各種コント
ロール信号な出力するテコーｒｔｍ路であり、Ｉ＃はＲ
ＩＡＺＪａの内容からオペランド論理アドレスを生成す
る論理アドレス生成回路である。Ｉｒは論理アドレス生
成回路ＩＣで生成′されたオペランドアドレスを貯える
レジスタ（以下ｌムＬと称す）であり、１＃はＩ−ＢＵ
ＦＺＪへ補充すべき命令の読出しアドレス（論理アドレ
ス）Ｖ貯えるレジスタ（以下ＩＢＬと称す）である、１
りはｌムＬ１７又はＲＢＬＩ＆の何れか一方のアドレス
な選択的Ｃ；出力するセレクタ、２０はこのセレクタ１
ｔで選択ＩＩれたアドレスから実アドレスを得るための
物理アドレス生成回路、ＩＩはこの物理アドレス生ｗｉ
ｔ、ｖｘｒｗｔｘ−より得られるアドレスを貯えるレジ
スタ（以下ＲムＰと称す）、１２は主メモリ（Ｘはバッ
ファメモ５１）、ｊ７は奥行ステージである。１４．１
１．１ｇはｌ−１１１７４の検出信号を順次次段へ伝え
るためのフツダレジスタであり、以下１４をＩ　Ｉ　Ｃ
’、　ａＪ　Ｊ　ｌ’　Ｉ　Ｂ　Ｃ畠ｐ　Ｊ　＃　ｋ　
Ｚ　Ｂ　Ｃ冨と呼称する。

１ｒは■１１４がＩ−ｍＵ１！１７へ命令な取込むべき
状態を検出したＩＩ（″″ｌ′出力時）６二、デコード
−ｊｌＪｊより得られる命令奥行指示信号の出力ｗｌＡ
止するｒ−）、２＃、２りはこの／−）ｆｆＦの出力ｔ
’ｓ次次段へ伝えるため−のフラダレジスタであり、以
下ｚｓｖｃ、＊ｚｙｖＣ冨と呼称する。Ｊ＃、ＳｌはＲ
Ｘ　Ｎ　Ｉ　Ｊ　ｂ　（：貯えｂｔｕだ命令コーｒｖ願
次次段へ伝えるためのレジスタであり、以下Ｊｌ）’！
ｒＩＬ、ｊＪｉ’！！と呼称する。

ｍ１ｍ１−二示すメモリアクセス槽構弧二おいて、Ｉ−
ＢＵＩＩＩＩより命◆曙が取出されると、と・命◆曙の
オベツンＦｉｌのデータがＩＩＡｊＪａＬ−２ツデされ
、論理アドレス生成回路１１１４二与見りれるとともｃ
−１命令コードが翼ＸＭ１１ｂにラッテされ、ｒゴー２
回路ＺＪｊ二与光られる。

Ｍにこの際はＩＩＰＪＪが真新８ｒＬ１そΦ内容が１８
Ｍ１４で関べら詐る。ここでｌ１ｍ１１Ｍが！−１υ１
１１への命令の取込み・必要Ｗ検出しなければ、すなわ
ち検出出力が１０１であれば、テコーＩＰ１！路ＩＪよ
り出力される命令奥行指示信号（＠１”）がｒ−）　Ｊ
　Ｐより出力され、次の動作ステップでＣ１２＃がセッ
ト状＠１：なるとともに、論理アｒレス生成回＠１ｇで
生成されたオペランドアドレスが遺ムＸ、ＩＦにラッテ
され、セレクタ１１で選択された後、°物理アドレス生
成回路２０に与えられる。更Ｃ：この際はＲＩＮＪＪｂ
（二貯見られた命令コードがＩ　Ｌ　ｌ　ＯＣ；転送さ
れる。又、１紀ＩＢＰｆｊの真新後において、１８Ｍ１
４がＩ−ＩＵＰｌｌへ命命−取込むべく（先取りすべく
）＠１″レベルの検出信号を出力した際は、ｒ−ト１ｒ
が閉じられて、デコーＰ−絡１１より得すれる命令奥行
指示信号の出力が禁止され、鼻の動作ステラｌでＣ，、
Ｚａがツセット状ｌｌを鎗持し、かつｌムＬ１１へのオ
ペランドアドレスの入力、及びＩＬｌ＃への命◆コーｒ
の入力が共に禁止Ｓれるととも１二、セレクタ１ｇがＩ
ＡＬＺＦＷ代ってＲＩＬＺｊｔ’ｊｌＮＬ、命◆先取リ
アドレスが物理アドレス生ｗＬ−絡２−に与Ｌ６れる。

このように、Ｘ１ｌｌｌｘａこよる！−ＢＵＮ！１１へ
の命令の取込みの要、不要の判定結果−二基づいて、セ
レクタＩＩがｌムＬＩＦ又は１ＢＬＪ＃の何れか一方な
選択し、その選択したアドレスな物理アドレス化１［路
１−に供給する。而してセレクタｌ＃よりｌ＆ＬＺＦが
選択され、物理アドレス生ｗ７ｔｌａ回路１−よりオペ
ランドアドレスが生成さ′ｒした踏は、以後の動作ヌテ
ッｌにて、上記オペランドアドレスがＲムＰ　Ｊ　１　
ｇ：ラッテされた後、主メモ９（又紘バッツ１メそツ）
ＺＺＣ与見られ、主メそツ（又はバッフアメそり）ｊ２
より続出ｓｆしたオペランドデータが実行ステージｚａ
ｃＪＪＬられるととも（二、ＸＬＪ＃の内容すなわち命
◆１−ｒがＩＰＪＪｃ−移ネｎた後、実行ステージＺＸ
に与えられ、員６二Ｃ１２＃の内容すなわち命◆の実行
を指示する信号＠ｌ”がＣ８１９へ移された後、実行ヌ
テーｙｘｘに４見ｂ３で、実行ステージＸＸｔ二命◆の
実行許可を与える。叉、セレクタ１りよりＲＷＩＬ１１
ｔＩＸＲ択され、物理７Ｐ＆／メ生成−＠２−より先取
りすべき命令のメ４１アドレスが生成された際は、以後
の動作ステップに【、上記メそリアドレスがＭＡｐＨ−
；ラッテされた後、主メモ９（又はバッファメモリ）、
Ｖａｔ＝与えられるとともＣ，ＩＩＣ＠２４に貯えられ
たＩ−ＢＵＰＺＩの工ｙｆティ状ｍｖ示す検出信号１工
”がＩＩＣ，７１，１１１１０、Ｊ＃を騒た後、メモリ
アクセス許可信号として主メ４ｇ（又はバッファメモリ
）１１に与えら、れ、主メモリ（又はバッフアメそツ）
２゛２より峰出さレタ命令曙がＩ−ＩＵＦＪＪ（：取込
まれる。更≦二この際は、ＲＩＮｆＪからＩＬＪ＃への
命令コードの転送が待たされ、′又、デコーｒ＠＄１６
からＣ１１＃への會食実行細示信号Φ転道もｙ−トｘｙ
Ｉ：よって１止される。

従って命令先取りｌ＆塩の峰は、実行ステージ１；、命
◆の実行を許可する信号が与えられず、新たな命令の魁
題１；入ることが嫡止ネれる。すなわち、命令５５１６
取り４６遍が行なわれる際は、実行ステージＩＩＬ−お
ける新たな命令の実行旭珊が侍た審れる。

上ｆｉの如く、従来では、オペクｙｆ論硼アｒレヌレジ
スタ（１ムＬＪＦ）と命◆Δツファ補充Ｍ（命令先取り
用）アドレスレジスタ（ｌｌＬＪ＃）の何れか一方をセ
レクタｌ＃で選択し、共通の物理アドレス生成回路１＃
にて物理アドレスを生成して、共通の主メキッ（又はバ
ッフアメそツ）２２のアクセスにより、実行ステージ２
Ｊにオペランドデータを、又、命◆Δツファ１１区命◆
ＩＩＶそれぞれ選択約に°送付している。このため命◆
Δツファの補充処理が行なわれる巖、前述した命令フェ
ッチ動作は止められていた。

しかしながら命◆フエラテ一二は、レジスタ間演算やイ
ミデエット演算のよう（：メモリアクセスのない命◆も
あり、従来では、この場合においても命令フェッチ動作
が止められていた・すなわち、従来で紘、実行すべき命
◆がメそリアタセスを必要とするか蕾か１：絢らず、Ｉ
Ｉ意図に、示す如く、命◆五の機、命令ｍｋ夷実行よう
とした！ＩＩ　ｔ：ｓ命令Δツファ補充処ＭＩＩが行な
われると、命令ムの実行が終っても直ちＩ：命◆′ｌｖ
実行することができず、會◆Ｂの実行が待たされて１ま
た。

本発明は上記夷慣ｒ−鎌みな′ｓ３たちので、メモリア
クセスな伴わない命令フェッチを命◆Δツファ補充鵡理
と並列６２行なわせることができ、これζ二よって、／
＃イグライｙ処運Ｖ劫率糞く実行でき、演算処理適度ｖ
ｌｌ上せしめるとｔのできる命令先取り方式を提供する
ことＶＳ的とする。

以下図ｍｖ参照して本発明の一実施例な説明する。第３
ｇ＃を本発明の一実施例を示す回路ブロック１である。

ａａ中、ｌ＃ｌは主メモリ又はバッフアメ４ｇより先取
りされた命令【４１［数曙貯える命令バッファ（以下１
−ＢＵＦ＆称す）であり、１−１斌このＩ−ＩＵＦｚｓ
Ｊの會◆取出し位置な示す４インタ（以下１８１と称す
）である、Ｉ−１暑はｌ−１１ＵＦＪＪより取出専れた
命令語のうｔオ（フンｒｆｓのアドレスｒ−タＶ＃見る
レジスタ（以下ＩＩムと称す）、１ｅｘｈは命◆ゴーｒ
ｔ貯えるレジスタ（以下ＲＩＭと称す）である、１−４
はＩＢＰｌｅｌの内容晟びＩ−ＢＵＩＩＯＩより取出さ
れる命令語のしｙダス（例えば２バイト命令１４バイト
命◆）からＩ−ＢＵｌｘｅｚへ命苓を取込むべき状１ｍ
（空状１）を検出するＩ−ＩＵＰエンｌティ検出１１ｊ
ｌｌ　（以下ＩＩＭと称す）であり、ここでは検出時に
おいて＠Ｉ′″を出力するものとする。Ｚ＃ＪはＲＸＮ
Ｉｅｌｍの内容（命◆コ−ｒ）ｔ’デコードし、オペラ
ンドのメそツアクセス等、命令フェッチのための各種フ
ン）０−ル信号な出力するデコーＰ回路である。Ｄムは
このデコード＆Ｉｌ路１−Ｊより出力されるコントーー
ル信号の一種であり、貴行すべき命◆がメモ５アクセス
を伴うか否かを示すもので、ここではメそヲアクセスを
伴わない命◆の＊Ｃ′″１”、又、メそフアクセスを伴
う命◆の！ｌ１４＝＠１”となるものとする、１＃−は
ＩＩム１０＃聡の内容からオペランド論通ＩＰレスを生
成する論理アドレス生成回路である。Ｉ−１は論理アド
レス生成回路ｌｅｇで生成されたオペランドアドレスを
貯えるレジスタ（以下ＲムＬと称す）であり、Ｉ−Ｃは
１−ＢＴＪＩＩｌａｌへ補充すべき命◆の続出しアドレ
スを貯えるしＶスタ（以下ｙｉｍＬと称す）である、１
０りはＲムＬ　ｒａｙ又はＲＩＩＬＺ＃＃の何れか一方
のアドレス【選択するセレクタ、１１０はこのセレクタ
１０１で選択されたアドレスＶ＊ＩＩアドレスｇ二変換
し出力する物理アドレス生成回路である。１１１はこの
物理アドレス生成６１１ｔｌｌｌＪより得られるメそリ
アクセス用のアドレスン貯えるレジスタ（以下１１１Ｐ
と称す）、ＺＸＸは１７着す（又はΔツファレジスタ）
、１１１は実行ステーゾである。１１４．１１１ｉ、Ｉ
ＩＩはＩＢＭｌ−４の検出信号を順次次段へ伝えるため
のフラグレジスタであり、以下１１４ｋＩＢＣ＊、ｘｘ
ｉｗｔｘ＊ｃ、、７７１をｌｌＣｍ　ａｌｌす５ｘｘｒ
はｌｌＩＣ会１１４の出力【反転するイｙΔ−タ、目１
紘デフードー＠１０１のＤム信号ｖＩＬ転するインパー
夕である。１１ｔはインパー夕ｘｘｒ、ｘｉｓの出力Ｖ
受けて命◆実行指示儒号（１１”）Ｖ得るオアｒ−）、
ｘｘ。

、１１１Ｆ１このオアｒ−ト１１１より出力される１１
ルベルの命◆夷行信号ｔ−順次次段へ伝えるためのフラ
グレジスタであり、以下１１＃ＶＣＩ　　−Ｉ　Ｊ　Ｉ
ＶＣｍと称す、１２２はテコード回路１−Ｊより得ｂ３
るＤ＆傷信号インバータ１１１の出力信号と【受けて命
令補充魁理以外のメモリアクセスを指示する＠１２レベ
ルの信号を得るアｙＷｒ−）、１１１．１１４はこのア
ｙｅｎ”−ト１１１Φ出力信号ｖｌｌＩ次次段へ伝える
ためのブラダレジスタであり、以下１　ｊＪＩ’ｌＷ１
．Ｉ　ＪＪＶＩＷ、と称す。

１１１．１１１はＩＩＮＺ＃Ｊｂｇ：、貯えられた命◆
ツーＩＰＶ馴次次段へ伝えるためのレジスタであり、以
下１１１ＶＩＬ、ＪＪ＃ｔ’ＩＰと称゛す。

第４１１（４、（ｂ）は上記第Ｓｔ！ｄの構成Ｃ；おけ
る一実施例の動作Ｖ説明するための図であり、同図（ａ
）は命令補充（先取り）処理が行なわれる一億二メそデ
アクセスな伴う命令フェッチが行なわれる場合の―作状
Ｉｌｌ示し、Ｗｉ図（ｋ）は命◆補充鵡遍が行なわれる
秦（二メモリアクセスを伴わな一１命◆フエツｔが行な
われる場合の動作状態を示している。

ここで第４５Ａ（ｄ　、　（＠１’参照して一実施例の
動作＆説明する。先ず第４図（荀を参照して、命令補充
処理が行なわれる際Ｃ；メモリアクセスン伴う命◆フエ
ラｔが行なわれる場合の動作ｖｌ！舅する。この場合は
、先ず動作ステップ！３区；おいて、Ｉ−ＢＵＩＩＩＪ
Ｉより命令語が取出され、ｘｘムＺ＃Ｊａ、１ＩＮＪ＃
Ｊｂにラッテ′ａれる際、ＩＢＰｌｅｌが更新されるが
、ここでｆｌｌＪ＃ＪがＩ−ＢＵＩＩＯＩの工ｙｆティ
状態な検出し、＠１″レベルの検出信号Ｖ出力する。こ
れ−二よりＩＢＣ１１１４がセット状■すなわち１２と
なる０次Ｃ；動作ステーＳＦ７”ＴＩ−二おいては、１
ＩＮＺｊＪｂの内容（命◆クード）　１＝従ｋｌ”ｊ−
ｔ’ｌａ賂ｘｅｌより、ｊ！す１クセスを伴う命◆ｔあ
ることな示す＠ｌ”レベルのＤ良信号が出力されるが、
この際１１１Ｃ・１１４がセット状曹すなわち＠ｌ”出
力状園であるため、オアｒ−ト１１１の出力が＠Ｏ”で
、Ｃ１１２−がデ七ット（１０”）状態であり、かつア
ンＦｒ−）２３１が閉じられてＩＩＷ１１２Ｊもデセッ
ト（１０”）状態となっている。

又、この際は、ＩＩＩＩＩＪ−の内容砿；従い論理アド
レス生成ｕ＠ｘｅｉより得られるオペラシｒ鍮廻アドレ
スのＲｋＬ１＃ｒへの供給、並びｒ−田ＩＮＺ＃ＪｂＷ
好見られた命令コードのＩＬＪＪＪへの供給が共Ｃ二鎖
止され、ＩＴ分ホールドされる０頁にこの動作ステツｆ
Ｔ、の終了時においてＩＩＣ・１１４の＠ｌｓは！ＩＯ
。

１１ｊ＆二移され、１１１４１４１０４の出力、及びＩ
ＢＣｌｌｌｌは共（二＠０”となる０次の動作ステラｆ
ＴａではＣ１１１−が＠Ｏ′、ＩＢＣｌｌｌｌが＠１１
１１で、１ＩｉＬ１＃＃纏；貯見られた先取りすべき命
◆のアドレスがセレクタ１９９Ｃ；より選択されて物理
アドレス生成回路１１０Ｃ二供給される。この物理アド
レス生成回路１１＃で生成された先取りすべき命◆のメ
モツアｒシスは翼ムＰ　１１　Ｊ　ｌ’：、ラップされ
、その癲ＲＢＬＺ＃Ｊが更新される。又、論理アドレス
生成回路ｌ＃ｌで生成されたオペランド論理アドレスが
Ｒ＆ＬＪ＃Ｆに送られるとともＣ二、ＲＩＮ１０１ｂｉ
二貯えられていた命令コードがＩ　Ｌ　Ｚ　Ｉ　Ｊ　（
：移される。更に、上述した如く動作ステラｆＴ、の終
了時点で１８Ｍ１ａ４の出力及びＩＢＣ・１１４の内容
が共ｔ＝、　＠ｏ”となっており、又、デコー）Ｐ回路
１１１８からはＲＩＮ１０１ｂｔ二貯見られている命令
コードに従って＠１”レベルのＤ良信号が出力されてい
ることから、インバータＪ　Ｊ　ｆ、オアｒ−）１１１
１及びアンドｒ二）　１１　Ｊの各出力が”１″となっ
ている。これにより、動作ステツ！テ畠の終了時点Ｃ；
おいてＣ鳳　１１８が１１”僅二なるとともに、それ亥
でｃｌ　ｒｘａｔｉ貯見られていた１０”がＣ鵞１１１
１；移される。又、ＩＢＣ，１１１が００“になるとと
もＣ二、それまでｌＴａＣ１１１１に貯えられていた＠
１１が１１Ｃ雪　ＩＩｇに移される。　Ｊ［ＷＩＷ、　
　Ｉ　Ｊ　Ｊは＠Ｏ”から１１”に変わり、１ＷＩＪｊ
Ｊは０・”となる０次の動作ステラｌ？、ではｒｉｉｃ
、　Ｊ　Ｊ　ｇカ竜’Ｊト（＠１　’）　状１１ｇ：：
あり、その信号が命◆先蹴りのメモリアクセス信号とし
て主メそ５（又はバッツァメ七９）１１１！ｉ；与ＪＬ
ｂｎ、これによってｌム１１１１にラッチＳれている物
理アドレスＣ：対応するデータ（命令曙）が主ノ４ツ（
又はΔラフアメそす）１１１より続ｍ＊れる。この主メ
そツ（又はΔラフ１）４す）１１１より続出されたデー
タすなわち先取りされた命令曙はＩ−ＢＵＦｘｓｌを二
双“込まれる。すなわち、Ｉ−ＢＵＩＩＯＩへの命令補
充ＩＩ＆珊が行なわれる。これと同時６；セレクタｌ＃
ロｌム’ｘａｘｅｒｗｉｉａ択し、ＲＡＬＪ＃Ｆにラッ
テＳれている命令のオペランド−環アドレスが物理アｒ
ｖ：ｘ生成回路１１−に過られてオペランド物理アドレ
スが生成される。この動作ステップＴ４においては、Ｃ
Ｉ　ＩＩＩが＠Ｏ′となっていて、命令の奥行な許可し
ない、すなわち命令の実行Ｖ嫡出するフラダ内審となっ
ており、従って奥行ステーＮＩ　Ｊ　Ｊは、前の命令（
への処理が終っても次の動作ステラｆ？１で次の命令（
Ｂ）ｗｅ処理す、ること−，６を許可されず、−命令（
ＩＮの処理がＩＴ分侍されることになる。又、動作ステ
ラ７”ｆ’４ａ５終了時点１；おいて、物理アドレス生
成回路１１０で生成されたオペラ）／Ｐ物理アドレスが
ＲｋＰ１１１ｇニラッテされるととも１二、Ｃ，１１０
の１１”がＣ曾１１１に移され、ＩＩＣＩＺＪＪＦの１
０′がｒＢｃ、　１１６Ｉ：移され、ＲＷ、１１１の＠
１１１１がＲＷ禦１２４に移さ３．ＩＬＪｊｊＯ命令コ
ートがＩ　Ｐ　ｌｌｌ５二移される０次の動作ステラ７
”ＴＩＩ：：おいては、ＲＷ、１１４の＠ｌ”６二よる
メモリアクセス信号、及びＲＬＰＩＩＩに貯えられたオ
ペランド物理アドレスＣ：従ってオペランドのフェッテ
が行なわれ、主メそ９（又はΔフッアノ９１）１１１１
す、ＲＬｌｌｌｌＫ）オイラ３’ｌ’７Ｐｌ／スに対応
するデータ（オペツｙｆデータ）が続出ＩＩれる。この
際、Ｃ，１１１が会食実行許可を示す１１”となってい
るため、次の動作ステップテ・１二対し、貴行ステージ
ＩＩＩに命令処理の起動がかけられる０次の動作ステッ
ｆ〒・では貴行ステージ１１８が鍵の動作ステップテ■
でＣ諺１１１（二貯見られていた命令の集村許可Ｗ示す
＠ｌ”のブラダ情報を受け、又、ＩＰｌｌｌの命令コー
ｒ１及び主メモツ（又はバッフアメそり）１１２より取
出宴れたオペランドデータを受けて命◆・躯珊を開始す
る。

次ｔ：＊４ｂｌ（１１ｖ＃ｆｉして、會◆補充処理が行
なわれる＠　１；メモリアクセスを伴わない命◆ラエツ
チが行なわれる場合の動作Ｖ説明する。この塵はＩＩＭ
述の一作ステツｆＴ怠ｇ二曽いて、テコ−Ｗ＃Ａ＄１ｍ
１ｔ）Ｄム信号が＠０２となり、愼ってインパー夕１１
＃の出′力が＠ｌ”となって、ＩＬｌｌｌ及びｌムＬｉ
ａｒの入力が許可されるととも一二、ｃ、ｘｘａがオア
ｒ−）　１１１の出力′″１′１′ン受ツ）　（＠１　
’）状態となる。これ−；よって１ＩＮＺｌＪＩＩの内
容（命令コード）は以降の動作ステツｆ−二おける命令
補充処理と並列してＩＬｌｌｌ、ＩＰｌｌｌに順次伝え
られ、ＣＩ　Ｉ２−の内容（＠ｔ”）もＣ讃１１１ｉ；
伝えられるので、貴行ステージ　−１１１は動作ステッ
プ！、ｌ二おいて待ち状態とはならず、前の命◆（〜の
処［Ｈ続いて次の會◆（−の処理を開始できる。この際
、ｍｗｌ　ｘｚｘ。

ＩＷ、ＪＪ４（二は＠□Ｉｌが順次伝えられるので、命
令補充逃通ｖ１１ＩＩげることはない、又、この際のＩ
ＢＣＩ　１１４　ａ　ＩＢＣＩ　１１１−　ＩＢＣＢｌ
ｌｇの検出信号の伝達並び砿：こ３−二伴う命令の補充
処理は前述した動作例と同様であるため、ここではその
説明Ｖ省略する。

このように、Ｉ−ＢＵＦＪ＃Ｊに命◆を補充すべき状態
がｌＢ１１ＪＯｎで検出された際、　　−Ｉ−ＢＵＩ’
１−０１より取出した次１；夷行すべき命令がメモリア
クセスを伴わないことなデコード回路ＬＡＧａＤム信号
（二より検出した場合は、Ｘ−１１ＵＰｘａｌへの命令
補充処［Ｃよって実行ステーＮＩ　Ｉ　ＪΦ命◆旭珊を
侍つことなく、會◆補充錫Ｉｌｖ命◆フエラデとが並列
して貴行’ａｎる。

以上詳記したようζ本発明の命令先取り方式によれば、
メそツアクセスｖｆＰわない命令フエラｆＹ命◆バッフ
１補充処理と並列−に行なわせることができ、とｔ′Ｌ
ｃ−よってΔイブライ２Ｊ６１１Ｖ効率良く貴行でき、
演算処理適度を向上させることができる。

【図面の簡単な説明】

第１ｔｌｌは従来のメそりアクセス機構を示すプジツク
図、＊ｚｇは上記第ｉｍｌの構成６二よる會◆補充（先
取り）処理、及び命令フエラデ動作ｖｗｉ明するための
動作状態図、第１ＩＩは本ｌ明の一実施例を示すｆａツ
ク図、第４図（ａ）　、　（ｂ）は上記実施例の構ｊ［
（二よる命◆補充処理、及び命◆フエラデ動作をそれぞ
れ説明するための動作状１図である。 Ｉｏｌ・・・命◆Δツファ（Ｉ−１１ＵＰ）、１＃１・
・・−イｙり（ＩＢＰ）、Ｊ＃Ｊ畠。 １０１ｂ、１１０１ｍ１ａ、１１１．１１１ａ１２６…
レジスタ、１　ａ　４−Ｉ　−Ｂ　Ｕ　Ｆエンプティ検
出−ｊ＠（ＩＢＭ）、ｆ＃ｊ−・・デボ−１’回路ｓｘ
ｏｇ−論理アドレス生戚１路、ｌ−１・・・セレクタ、
１１＃・・・物理アドレス生成回路、１１１・・・主ノ
そヲ（又はバッフアノそり）、１１１・・・貴行ステー
ジ、１１４　、１１　Ｊ　、　１１６ｅ　Ｊ　Ｊ　Ｏ、
Ｊ　Ｉ　Ｊ　＃　Ｊ　Ｊ　Ｊ　、　Ｉ　Ｊ　４−・・ブ
ラダレジスタ、Ｊ　１　Ｆ　、　１１１−・・イｙＡ−
タ、ＩＩＭ・−・オフｒ−）、Ｉ　Ｊ　ｊ　・・・７７
　ｋ’ｒ−）　＊出−人代通人　弁理士　鈴　江　式　
麺第３図 第４図

Claims (1)

【特許請求の範囲】
1. オ（ランドアドレス、及び命◆Δツファへの角取りアド
   レス生成回路に入力し、それぞれの物理アドレスを得る
   アドレス生成回路な有してなるメモリアクセス槽構−よ
   り、貴行ステージ１；會◆フーｒ及びオペツンｒｖ供給
   し、前記命◆Δツファ（：命◆を取込む〕譬イグライン
   鵡運方ＥＩＤｆｔ報処理１！　ｉｆ　ｇ：１．おいて、
   実行丁べき命◆がメモリアクセメを必要としないことな
   検出する第１の検出手段と、前記命◆Δツファへ命令を
   先取りすべき状履にあるととを検出する１７４２の一検
   出手Ｒ≧、この第２の検出手段にて命◆を先１ｍすすべ
   き状履が検幽害れた際に、前記第１の検崗手Ｒでメそツ
   １り七ヌを必要としないことが検出Ｓ詐ることにより、
   前記裏打ステージへ命◆を會むｌＩ＠を供艙昔しめる手
   段とを有し、前記命◆Δツフ１へ命令Ｖ取込む＠　１＝
   、実行すべき命令がメモリアクセメを伴わなければＩＩ
   配命◆Δツフ１への命◆の取込み魁理、及び前記裏打ス
   テージへの命令コードを含む情報の供給制御な並列して
   実行せしめることＶ特徴とした命令先取り方式。