JPS6398737A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS6398737A JPS6398737A JP61245803A JP24580386A JPS6398737A JP S6398737 A JPS6398737 A JP S6398737A JP 61245803 A JP61245803 A JP 61245803A JP 24580386 A JP24580386 A JP 24580386A JP S6398737 A JPS6398737 A JP S6398737A
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- 101100150136 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SPO1 gene Proteins 0.000 abstract 4
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- 101100478210 Schizosaccharomyces pombe (strain 972 / ATCC 24843) spo2 gene Proteins 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 7
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3814—Implementation provisions of instruction buffers, e.g. prefetch buffer; banks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、命令先取り装置をもつデータ処理装置に関
するものである。
するものである。
第４図は複数の命令タイプをもち命令ブリフェッチキュ
ーを備えた従来のデータ処理装置とじての計算機の命令
フェッチ部分を示すブロック図である。この図において
、１は主記憶、２は命令先取り装置としての命令ブリフ
ェッチキュー、３は命令基本部の処理部（以下処理部と
いう）、４は命令拡張部の処理部（以下処理部という）
、ＰＩは命令ブリフェッチキュー人力用のポインタ。
ーを備えた従来のデータ処理装置とじての計算機の命令
フェッチ部分を示すブロック図である。この図において
、１は主記憶、２は命令先取り装置としての命令ブリフ
ェッチキュー、３は命令基本部の処理部（以下処理部と
いう）、４は命令拡張部の処理部（以下処理部という）
、ＰＩは命令ブリフェッチキュー人力用のポインタ。
ＰＯは命令ブリフェッチキュー出力用のポインタである
。
。
次に動作を第５図を用いて説明する。
命令タイプの一例として、オペコード（ｌワード長）＋
リテラル（１ワード長）のタイプｌと、オペコード（１
ワード長）のみのタイプ２があるとする。ここでいうワ
ードとは、オペコードおよびリテラルを表現するのに適
当な長さである。
リテラル（１ワード長）のタイプｌと、オペコード（１
ワード長）のみのタイプ２があるとする。ここでいうワ
ードとは、オペコードおよびリテラルを表現するのに適
当な長さである。
また、リテラルとは、ディスプレースメント、イミーデ
ィエト、アブソルート（絶対番地）などのことをいう、
オペコードは処理部３で処理され、リテラルは処理部４
で処理される。
ィエト、アブソルート（絶対番地）などのことをいう、
オペコードは処理部３で処理され、リテラルは処理部４
で処理される。
処理はフェーズを区切りとして行われる。ここでいうフ
ェーズとは、命令ブリフェッチキュー２からｌツー１分
を取り出す操作やポインタを進める操作に必要な時間で
ある。以後、動作の説明を明確にするため、各フェーズ
に番号を付け、ＰＨ１（フェーズ１）、ＰＨ２，・・・
・・・とじて説明する。
ェーズとは、命令ブリフェッチキュー２からｌツー１分
を取り出す操作やポインタを進める操作に必要な時間で
ある。以後、動作の説明を明確にするため、各フェーズ
に番号を付け、ＰＨ１（フェーズ１）、ＰＨ２，・・・
・・・とじて説明する。
まず、ＰＨ１で処理部３に命令１ワ一ド分を取り込む。
ＰＨ２では取り込まれた命令が解析されると同時にポイ
ンタＰＯが１つ進められる。また、ＰＨ２では取り込ま
れた命令のタイプも判別され、例えばタイプ１だとする
と、ＰＨ３で処理部４に１ワードが取り込まれる。ＰＨ
４では処理部４における処理が行われると同時にポイン
タＰＯが１つ進められる。ＰＨ５では処理部３に命令１
７一ド分が取り込まれ、ＰＨ６では取り込んだ命令が解
析されると同時にポインタＰＯが１つ進められる。ここ
で、今回は命令のタイプが２だと判別されたとする。Ｐ
Ｈ７では処理部４ではなく、処理部３に命令ｌツー１分
が取り込まれる。
ンタＰＯが１つ進められる。また、ＰＨ２では取り込ま
れた命令のタイプも判別され、例えばタイプ１だとする
と、ＰＨ３で処理部４に１ワードが取り込まれる。ＰＨ
４では処理部４における処理が行われると同時にポイン
タＰＯが１つ進められる。ＰＨ５では処理部３に命令１
７一ド分が取り込まれ、ＰＨ６では取り込んだ命令が解
析されると同時にポインタＰＯが１つ進められる。ここ
で、今回は命令のタイプが２だと判別されたとする。Ｐ
Ｈ７では処理部４ではなく、処理部３に命令ｌツー１分
が取り込まれる。
以上のようにして、タイプ１およびタイプ２の命令の処
理が行われる。
理が行われる。
上記のような従来の命令ブリフェッチキューをセ１１え
た計算機は、以上のように、一時に処理部３もしくは処
理部４のどちらか一方しか動作せず、タイプ１の命令の
処理に４フエーズ、タイプ２の命令の処理に２フエーズ
が必要であり、処理効率が悪いという問題点があった。
た計算機は、以上のように、一時に処理部３もしくは処
理部４のどちらか一方しか動作せず、タイプ１の命令の
処理に４フエーズ、タイプ２の命令の処理に２フエーズ
が必要であり、処理効率が悪いという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、処理速度の高速なデータ処理装置を得ることを目
的とする。
ので、処理速度の高速なデータ処理装置を得ることを目
的とする。
この発明に係るデータ処理装置は、命令を主記憶より先
取りして記憶する命令先取り装置と、この命令先取り装
置より取り込まれる命令を解釈する命令基本部の処理部
および命令拡張部の処理部と、入力される複数の制御信
号から所定の組合せで選択を行い、命令先取り装置から
命令基本部の処理部および命令拡張部の処理部に命令を
取り込ませるための出力制御信号として出力する選択回
路を備えたものである・ 〔作用〕 この発明においては、命令基本部の処理部と命令拡張部
の処理部に同時に命令が取り込まれ、これらが並行に動
作する。
取りして記憶する命令先取り装置と、この命令先取り装
置より取り込まれる命令を解釈する命令基本部の処理部
および命令拡張部の処理部と、入力される複数の制御信
号から所定の組合せで選択を行い、命令先取り装置から
命令基本部の処理部および命令拡張部の処理部に命令を
取り込ませるための出力制御信号として出力する選択回
路を備えたものである・ 〔作用〕 この発明においては、命令基本部の処理部と命令拡張部
の処理部に同時に命令が取り込まれ、これらが並行に動
作する。
第１図はこの発明のデータ処理装置としての計算機の命
令フェッチ部の一実施例を示すブロック図である。
令フェッチ部の一実施例を示すブロック図である。
この図において、第４図と同一符号は同一部分を示し、
５は３つの出力ポインタのうち２つを選択する選択回路
としての３人力２出力のマルチプレクサ、ＰＯＩは前記
マルチプレクサ５に入力される命令ブリフェッチキュー
出力用の第１のポインタ、ＰＯ２は前記マルチプレクサ
５に入力される命令ブリフェッチキュー出力用の第２の
ポインタ、ＰＯ３は前記マルチプレク５に入力される命
令ブリフェッチキュー出力用の第３のポインタ、５ＰＯ
Ｉは出力制御信号としての命令ブリフェッチキュー出力
用の第４のポインタ、５ＰＯ２は出力制御信号としての
命令ブリフェッチキュー出力用の第５のポインタである
。
５は３つの出力ポインタのうち２つを選択する選択回路
としての３人力２出力のマルチプレクサ、ＰＯＩは前記
マルチプレクサ５に入力される命令ブリフェッチキュー
出力用の第１のポインタ、ＰＯ２は前記マルチプレクサ
５に入力される命令ブリフェッチキュー出力用の第２の
ポインタ、ＰＯ３は前記マルチプレク５に入力される命
令ブリフェッチキュー出力用の第３のポインタ、５ＰＯ
Ｉは出力制御信号としての命令ブリフェッチキュー出力
用の第４のポインタ、５ＰＯ２は出力制御信号としての
命令ブリフェッチキュー出力用の第５のポインタである
。
次に動作について説明する。
命令のタイプは従来の技術の例と同じとし、動作の説明
も同様にフェーズに番号を付加して行う。
も同様にフェーズに番号を付加して行う。
まず、第１図に示すマルチプレクサ５の動作を説明する
。
。
マルチプレクサ５にはポインタｐｏ １．ｐ。
２ 、ＰＯ３が入力され、マルチプレクサ５の出力であ
るポインタ５ＰＯＩ 、５ＰＯ２にはポインタＰｏｔ
、ＰＯ２，ＰＯ２、ＰＯ３ｔたはＰＯ３。
るポインタ５ＰＯＩ 、５ＰＯ２にはポインタＰｏｔ
、ＰＯ２，ＰＯ２、ＰＯ３ｔたはＰＯ３。
ＰＯＩのどれか１組が出力される。ここで、５ｒ０１＝
ＰＯ１，５ＰＯ２＝ＰＯ２（７）組合セノ状態を（Ａ）
、５ＰＯ１＝ＰＯ２，５ＰＯ２＝ＰＯ３の組合せの状態
を（Ｂ）、５ＰＯ１＝ＰＯ３゜５ＰＯ２＝ＰＯ１の組合
せの状態を（Ｃ）とする、状態の切換えは命令のタイプ
が判別された際に行われ、タイプｌである場合、（Ｃ）
→（Ｂ）→（Ａ）→（Ｃ）の方向に、タイプ２である場
合、（Ａ）→（Ｂ）→（Ｃ）→（Ａ）の方向に切換えが
行われる。第２図（ａ）は組合せの状態を、第２図（ｂ
）、（Ｃ）は状態変化を示す図である。
ＰＯ１，５ＰＯ２＝ＰＯ２（７）組合セノ状態を（Ａ）
、５ＰＯ１＝ＰＯ２，５ＰＯ２＝ＰＯ３の組合せの状態
を（Ｂ）、５ＰＯ１＝ＰＯ３゜５ＰＯ２＝ＰＯ１の組合
せの状態を（Ｃ）とする、状態の切換えは命令のタイプ
が判別された際に行われ、タイプｌである場合、（Ｃ）
→（Ｂ）→（Ａ）→（Ｃ）の方向に、タイプ２である場
合、（Ａ）→（Ｂ）→（Ｃ）→（Ａ）の方向に切換えが
行われる。第２図（ａ）は組合せの状態を、第２図（ｂ
）、（Ｃ）は状態変化を示す図である。
次にこの発明における命令フェッチ部の動作を第３図を
用いて説明する。
用いて説明する。
まず、マルチプレクサ５の初期状態が（Ａ）であるとす
る。ＰＨ１でポインタ５ＰＯＩ （＝ＰＯ１）の指して
いる命令ブリフェッチキュー２の１ワ一ド分が処理部３
に、ポインタ５ＰＯ２（＝Ｐ０２）の指している命令プ
リフェッチキュー２の１ワ一ド分が処理部４にそれぞれ
取り込まれる。
る。ＰＨ１でポインタ５ＰＯＩ （＝ＰＯ１）の指して
いる命令ブリフェッチキュー２の１ワ一ド分が処理部３
に、ポインタ５ＰＯ２（＝Ｐ０２）の指している命令プ
リフェッチキュー２の１ワ一ド分が処理部４にそれぞれ
取り込まれる。
フェーズＰＨ２ではＰＨ１でポインタ５ＰＯＩに接続さ
れていたポインタＰｏｔが３つ進められると同時に、処
理部３に取り込まれた命令が解析され、処理部４に取り
込まれた命令が処理される。
れていたポインタＰｏｔが３つ進められると同時に、処
理部３に取り込まれた命令が解析され、処理部４に取り
込まれた命令が処理される。
この時、命令のタイプが判別される。ここでは、命令の
タイプは１であるとする。この場合、マルチプレクサ５
の状態は（Ａ）から（Ｃ）へ切り換えられ、ポインタ５
ＰＯＩはポインタＰＯ３と、ポインタ５ＰＯ２はポイン
タＰｏｔと接続される。ＰＨ３では、ポインタ５ＰＯＩ
、５ＰＯ２に接続されていないポインタＰＯ２が３つ進
められると同時にポインタ５ＰＯＩ （＝ＰＯ３）の指
しているｌツー１分が処理部３に、ポインタ５Ｐ０２
（＝ＰＯ１）の指しているｌツー１分が処理部４にそれ
ぞれ取り込まれる。ＰＨ４ではポインタ５ＰＯＩに接続
されているポインタＰＯ３が３つ進められると同時に、
処理部３に取り込まれた命令が解析され処理部４に取り
込まれた命令が処理される。この時、命令のタイプが判
別される。今回は命令のタイプが２であるとする。この
場合、マルチプレクサ５の状態は（Ｃ）から（Ａ）へ切
り換えられ、ポインタ５ＰＯＩはポインタＰＯＩと、ポ
インタ５ＰＯ２はポインタＰＯ２と接続されるとともに
、処理部４の内容がキャンセルされる。ＰＨ５ではポイ
ンタ５ＰＯＩ （＝ＰＯ１）の指しているｌツー１分が
処理部３に、ポインタ５ＰＯ２（＝ＰＯ２）の指してい
る１ワ一ド分が処理部４にそれぞれ取り込まれる。
タイプは１であるとする。この場合、マルチプレクサ５
の状態は（Ａ）から（Ｃ）へ切り換えられ、ポインタ５
ＰＯＩはポインタＰＯ３と、ポインタ５ＰＯ２はポイン
タＰｏｔと接続される。ＰＨ３では、ポインタ５ＰＯＩ
、５ＰＯ２に接続されていないポインタＰＯ２が３つ進
められると同時にポインタ５ＰＯＩ （＝ＰＯ３）の指
しているｌツー１分が処理部３に、ポインタ５Ｐ０２
（＝ＰＯ１）の指しているｌツー１分が処理部４にそれ
ぞれ取り込まれる。ＰＨ４ではポインタ５ＰＯＩに接続
されているポインタＰＯ３が３つ進められると同時に、
処理部３に取り込まれた命令が解析され処理部４に取り
込まれた命令が処理される。この時、命令のタイプが判
別される。今回は命令のタイプが２であるとする。この
場合、マルチプレクサ５の状態は（Ｃ）から（Ａ）へ切
り換えられ、ポインタ５ＰＯＩはポインタＰＯＩと、ポ
インタ５ＰＯ２はポインタＰＯ２と接続されるとともに
、処理部４の内容がキャンセルされる。ＰＨ５ではポイ
ンタ５ＰＯＩ （＝ＰＯ１）の指しているｌツー１分が
処理部３に、ポインタ５ＰＯ２（＝ＰＯ２）の指してい
る１ワ一ド分が処理部４にそれぞれ取り込まれる。
すなわち、この発明では処理部３と処理部４がそれぞれ
並行に動作するため、処理時間が短縮される。
並行に動作するため、処理時間が短縮される。
この発明は以上説明したとおり、命令を主記憶より先取
りして記憶する命令先取り装置と、この命令先取り装置
より取り込まれる命令を解釈する命令基本部の処理部お
よび命令拡張部の処理部と、入力される複数の制御信号
から所定の組合せで選択を行い、命令先取り装置から命
令基本部の処理部および命令拡張部の処理部に命令を取
り込ませるための出力制御信号として出力する選択回路
を備えたので、命令先取り装置の出力を効率的に制御で
き、処理効率を向上することができるという効果がある
。
りして記憶する命令先取り装置と、この命令先取り装置
より取り込まれる命令を解釈する命令基本部の処理部お
よび命令拡張部の処理部と、入力される複数の制御信号
から所定の組合せで選択を行い、命令先取り装置から命
令基本部の処理部および命令拡張部の処理部に命令を取
り込ませるための出力制御信号として出力する選択回路
を備えたので、命令先取り装置の出力を効率的に制御で
き、処理効率を向上することができるという効果がある
。
第１図はこの発明のデータ処理装置としての計算機の命
令フェッチ部の一実施例を示すブロック図、第２図はポ
インタの組み合せの状態およびその状態変化を示す図、
第３図はこの発明における命令プリフェッチキューの動
作の一例を説明するための図、第４図は従来の計算機の
命令フェッチ部分を示すブロック図、第５図は従来の命
令プリフェッチキューの動作の一例を説明するための図
である。 図において、１は主記憶、２は命令プリフェッチキュー
、３，４は処理部、５はマルチプレクサ、ＰＩは命令ブ
リフェッチキュー人力用のポインタ、Ｐｏｔは命令ブリ
フェッチキュー出力用の第１のポインタ、ＰＯ２は命令
ブリフェッチキュー出力用の！２のポインタ、ＰＯ３は
命令ブリフェッチキュー出力用の第３のポインタ、５Ｐ
Ｏｆは命令ブリフェッチキュー出力用の第４のポインタ
、５ＰＯ２は命令ブリフェッチキュー出力用の第５のポ
インタである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 （ａ） （ｂ） （ｃ） ゝ＼−−ノ′ ＼、−２／第３図 第４図 第５図 手続補正書（自発）
令フェッチ部の一実施例を示すブロック図、第２図はポ
インタの組み合せの状態およびその状態変化を示す図、
第３図はこの発明における命令プリフェッチキューの動
作の一例を説明するための図、第４図は従来の計算機の
命令フェッチ部分を示すブロック図、第５図は従来の命
令プリフェッチキューの動作の一例を説明するための図
である。 図において、１は主記憶、２は命令プリフェッチキュー
、３，４は処理部、５はマルチプレクサ、ＰＩは命令ブ
リフェッチキュー人力用のポインタ、Ｐｏｔは命令ブリ
フェッチキュー出力用の第１のポインタ、ＰＯ２は命令
ブリフェッチキュー出力用の！２のポインタ、ＰＯ３は
命令ブリフェッチキュー出力用の第３のポインタ、５Ｐ
Ｏｆは命令ブリフェッチキュー出力用の第４のポインタ
、５ＰＯ２は命令ブリフェッチキュー出力用の第５のポ
インタである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 （ａ） （ｂ） （ｃ） ゝ＼−−ノ′ ＼、−２／第３図 第４図 第５図 手続補正書（自発）
Claims (1)
- 命令を主記憶より先取りして記憶する命令先取り装置と
、この命令先取り装置より取り込まれる前記命令を解釈
する命令基本部の処理部および命令拡張部の処理部と、
入力される複数の制御信号から所定の組合せで選択を行
い、前記命令先取り装置から前記命令基本部の処理部お
よび前記命令拡張部の処理部に前記命令を取り込ませる
ための出力制御信号として出力する選択回路を備えたこ
とを特徴とするデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245803A JPS6398737A (ja) | 1986-10-15 | 1986-10-15 | デ−タ処理装置 |
| US07/072,709 US4912634A (en) | 1986-10-15 | 1987-07-13 | Data processing system using multiplexer for variable sequencing based on instruction type of instructions prefetched for parallel processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245803A JPS6398737A (ja) | 1986-10-15 | 1986-10-15 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6398737A true JPS6398737A (ja) | 1988-04-30 |
Family
ID=17139072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61245803A Pending JPS6398737A (ja) | 1986-10-15 | 1986-10-15 | デ−タ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4912634A (ja) |
| JP (1) | JPS6398737A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007514516A (ja) * | 2003-06-24 | 2007-06-07 | アルストム テクノロジー リミテッド | 電気的フィルターを清浄する方法及び電気的フィルター |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE69030648T2 (de) * | 1990-01-02 | 1997-11-13 | Motorola Inc | Verfahren zum sequentiellen Vorabruf von 1-Wort-, 2-Wort oder 3-Wort-Befehlen |
| US5774712A (en) * | 1996-12-19 | 1998-06-30 | International Business Machines Corporation | Instruction dispatch unit and method for mapping a sending order of operations to a receiving order |
| US7767574B2 (en) * | 2006-03-30 | 2010-08-03 | Kabushiki Kaisha Mikuni Kogyo | Method of forming micro metal bump |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1059639A (en) * | 1975-03-26 | 1979-07-31 | Garvin W. Patterson | Instruction look ahead having prefetch concurrency and pipe line features |
| US4360868A (en) * | 1978-12-06 | 1982-11-23 | Data General Corporation | Instruction prefetch means having first and second register for storing and providing a current PC while generating a next PC |
| JPS5848146A (ja) * | 1981-09-18 | 1983-03-22 | Toshiba Corp | 命令先取り方式 |
| US4551799A (en) * | 1983-02-28 | 1985-11-05 | Honeywell Information Systems Inc. | Verification of real page numbers of stack stored prefetched instructions from instruction cache |
| JPS619734A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | プロセツサ制御方式 |
| US4691277A (en) * | 1984-10-24 | 1987-09-01 | International Business Machines Corp. | Small instruction cache using branch target table to effect instruction prefetch |
| US4714994A (en) * | 1985-04-30 | 1987-12-22 | International Business Machines Corp. | Instruction prefetch buffer control |
| US4791557A (en) * | 1985-07-31 | 1988-12-13 | Wang Laboratories, Inc. | Apparatus and method for monitoring and controlling the prefetching of instructions by an information processing system |
| US4722047A (en) * | 1985-08-29 | 1988-01-26 | Ncr Corporation | Prefetch circuit and associated method for operation with a virtual command emulator |
| US4763245A (en) * | 1985-10-30 | 1988-08-09 | International Business Machines Corporation | Branch prediction mechanism in which a branch history table is updated using an operand sensitive branch table |
| US4709324A (en) * | 1985-11-27 | 1987-11-24 | Motorola, Inc. | Data processor control unit having an interrupt service using instruction prefetch redirection |
| JPH06100968B2 (ja) * | 1986-03-25 | 1994-12-12 | 日本電気株式会社 | 情報処理装置 |
-
1986
- 1986-10-15 JP JP61245803A patent/JPS6398737A/ja active Pending
-
1987
- 1987-07-13 US US07/072,709 patent/US4912634A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007514516A (ja) * | 2003-06-24 | 2007-06-07 | アルストム テクノロジー リミテッド | 電気的フィルターを清浄する方法及び電気的フィルター |
Also Published As
| Publication number | Publication date |
|---|---|
| US4912634A (en) | 1990-03-27 |
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