JPS5837987B2 - 埋設酸化物分離領域の形成方法 - Google Patents

埋設酸化物分離領域の形成方法

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JPS5837987B2
JPS5837987B2 JP55033494A JP3349480A JPS5837987B2 JP S5837987 B2 JPS5837987 B2 JP S5837987B2 JP 55033494 A JP55033494 A JP 55033494A JP 3349480 A JP3349480 A JP 3349480A JP S5837987 B2 JPS5837987 B2 JP S5837987B2
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Description

【発明の詳細な説明】 本発明は、一般Ｑこ半導体物質中Ｑこ広くて深い凹所を
作り、信号が伝わる表面導電体を支えるための低容量性
の基板領域を提供するためＧこ誘電体物質で上記凹所を
満たす方法Ｑこ関するものである。
ＬＳＩ回路製造では、信号が伝わる表面導電体は各々の
能動及び受動回路素子を機能的な形に接続するため（こ
提供される必要がある。
もちろん、このような表面導電体が半導体基板から効果
的に絶縁分離されてそれで不要な基板との容量結合が最
小（こされることが望ましい。
不要な基板との容量結合を最小にする１つの技術は、米
国特許第４１３９４４２号公報（こ示されている。
要約すれば、この技術は、シリコン基板（こ多くの深い
凹所を反応性イオン食刻するためＱこ狭いライン幅の酸
化物マスキング層を提供する。
深い凹所は互いに、酸化物マスクのライン幅【こより規
定されるシリコンの薄い壁によって分離されている。
シリコンの壁は後Ｑこ熱酸化ステップＱこより十分（こ
シリコン酸化物に変えられる。
シリコンの壁の厚さは、構造的な強度Ｑこ関しては破壊
を防ぐの｛こ十分な厚さであるがしかし熱酸化の時間を
考えるとあまり厚くなり過ぎないよう【こ正確（こ制御
されることが重要である。
酸化物マスクのライン幅を画或するのＧこ電子ビームの
フォトレジスト技術を用いる場合でさえ、約０．５ミク
ロンメータの狭いライン幅を描画する際に要求される程
度の制御を行なうことは困難である。
半導体基板を食刻するための正確（こ制御できて狭いラ
イン幅を有するマスキング層は、実質的｛こ垂直な壁を
有する一連の間をおいた狭くて浅い凹所を形或するため
の半導体基板を選択的に食刻するステップを含むプロセ
ス（こより形成される。
マスキンク物質のコンフォーマル（ ｃｏｎｆｏｒｍａ
ｌ ）な被膜が食刻された基板上｛こ付着され、食刻さ
れた基板の水平な表面からコンフォーマルな被嘆を取り
除くためＱこ被覆された基板は食刻される。
力、食刻された基板の垂直な表面｛こは被膜は残される
。
狭い半導体メサにより分離された一連の間をおいた狭く
て深い凹所、即ち第１の深さの交互の凹所と第１の深さ
とは異なる第２の深さの交互ｌこ間（こはいった凹所と
を形戊するため｛こ、残されたマスキング物質で基板は
反応性イオン食刻される。
シリコン・メサの各々の幅は実質的（こ均一に付着され
るコンフオーマルな被膜の厚さ【こより規定される。
これゆえシこ、このメサの幅は被膜の厚さと同じく高精
度Ｑこ制御される。
それから構造体は、付着されて残っているコンフオーマ
ルな被膜の下の半導体物質を完全（こ酸化するのに十分
な程、熱的｛こ酸化される。
モして凹所の残った容積は誘電体物質で満たされる。
第１図の構造体は、例示のため｛こＰ一導電型として示
された単結晶シリコン基板１０と基板１０の上のＮ十層
１２と層１２の上のＮ一導電性層１４とを含む。
本発明では、層１０．１２及び１４の全て或はいくつか
が示されている導電型とは反対の導電型でも良い。
しかしながら、層１２はその内の局在化される部分が後
でバイポーラ・トランジスタのサブコレクタになる場合
なこは高導電性であるのが好ましい。
第１図の構造体は種々の技術により製造′７″きる。
しかしながら、好ましい技術は、Ｐ−単結晶シリコン基
板１０を提供し、約Ｉ Ｘ １ ０１９乃至ＩＸ１０２
１原子／ｃｃの表面濃度を有するＮ十領域を形或するた
め（こ、通常のヒ素、アンチモン又はリンのようなＮ型
不純物の拡散又はイオン注入を用いて、領域１２を形或
するため｛こ基板へＮ＋の全面拡散を行なうのが良い。
層１４はエビタキシャル或長｛こより層１２の上Ｇこ続
いて或長される。
これは、約１０００乃至１２００°Ｃの成長湿度でＳｉ
ＣＡ４／Ｈ２又はＳｉＨ４／Ｈ２の混合ガスを使用する
ような通常の技術によって行なわれる。
Ｎ＋層は約１乃至３ミクロンの典型的な厚さを有し、一
方エビタキシャル層は約０．５乃至１０ミクロンの厚さ
を有し、正確な厚さは形成される装置ｆこ依存する。
代わり、構造体は、熱拡散イオン注入又は続いてバイポ
ーラ・トランジスタの形或が所望される場合｛こは埋設
サブコレクタ領域の形戊を含むエビタキシャル戊長の種
々の組合せ（こより形成される。
ある装置の構造体では、埋設の非常にドープされた領域
又は層は必ずしも必要ではないので、省略される。
これはＦＥＴ型の装置Ｑこ対して言えることである。
代わりＱこ、多くの非常にドープされた種々のドーパン
ト・タイプの埋設領域が、多くのエビタキシャル及び拡
散プロセス（こより形威される。
これらの構造は埋設導電体ラインのはかＯこ埋設サブコ
レクタとしても必要とされる。
第１図｛こ示されているように、基板１０、Ｎ＋層１２
及びＮ一層１４を含むシリコン構造体が、実質的｛こ垂
直な壁１８及び水平な底の表面２０を有する狭くて浅い
凹所１６を形或するために、通常のフォトリングラフイ
技術（こよりパターン化され（図示されず）、選択的に
食刻される。
後でさら（こ十分に述べられるのだが浅い凹所の幅は約
２．５ミクロン又はそれ以下の程度であるので、熱酸化
物及ひ化学気相付着（こよる酸化物（又は他の化学気相
付着【こよる物質）の組合せで凹所が満たされる場合（
こは、最初は垂直な壁の上の付着により満される。
即ち、凹所は底の付着により上力向へ満されるよりもむ
しろ側壁の付着（こより内側方向へ満される。
これはより厚い付着を必要とする比較的幅広い凹所を満
たすことと区別される。
なぜならこのような凹所は最初に凹所の底から上力向へ
満されるからである。
第２図に示されているようＥこ、化学気相付着力法又は
プラズマ付着力法｝こより、マスキング物質のコンフオ
ーマルな被膜２２が第１図の食刻された構造体の上（こ
付着される。
それで食刻された半導体基体の垂直な表面のはかＱこ水
平な表面の上にも均一な厚さで被膜は付着される。
付着されたコンフオーマルな被膜２２の厚さは、後で第
４図｛こ関連して述べられる一連の間をおいた半導体メ
サの各々の幅（こ等しくなるよう（こ選択される。
被覆された半導体基体は、第３図Ｑこ示されているよう
Ｏこ水平な基体表面からコンフオーマルな被膜２２を取
り除き、食刻された基体の垂直な表面に沿ってのみ被膜
２２を残すために、反応性イオン食刻される。
コンフオーマルな被膜２２を付着するのに適した化学気
相付着プロセス及び水平な基体表面から被膜２２を取り
除くの（こ適した反応性イオン食刻プロセスが、特願昭
５ ４−１３０９１９明細書に示されている。
上記明細書に示されているように、続く反応性イオン食
刻ステップＱこより第３図（こ示されているような所望
の結果を形成するため｛こ、第１図｛こ示されているよ
う｛こ食刻された半導体基体の垂直な表面１８は実質的
（こ垂直であること（垂直から約５度又はそれ以下であ
る）が重要である。
コンフオーマルな被膜２２は、二酸化シリコン窒化物、
アルミニウム酸化物等を含む種々の物質又はそれらの組
合せで構成される。
反応性のイオン又はプラズマ雰囲気は、反応性の塩素、
臭素又はヨウ素の基があり、好ましくはアルゴンのよう
な不活性ガスと塩素基の組合せが良い。
ＲＦ電源からの約０，１乃至０．５ワット／一程度の適
当な電力の印加により、コンフオーマルな被覆２２の反
応性イオン食刻の動作が約０．０１乃至０．５ミクロン
メーク／分の速度で行なわれるようにするのに十分．な
電力密度が生じる。
食刻（こよる所望の結果が第３図Ｑこ示されている。
ここでは、コンフオーマルな被膜２２は実質的に又は完
全に半導体基体の水平な表面から取り除かれる。
凹所１６の垂直な表面１８に存在する被膜２２へは実質
的（こ影響を与えない。
この結果、第３図Ｏこ示されるように最初のコンフオー
マルな被膜２２の狭くなった領域２４が得られる。
第３図の構造体は、残ったコンフオーマルな被膜の部分
２４を食刻マスクとして用いて、所望の幅と深さの埋設
酸化物の分離凹所の所定の深さまで、反応性イオン食刻
される。
この結果が第４図｛こ示されている。
凹所の全てがＰ一基板１０まで入り込むこと｛こ注意さ
れたい。
当分野では十分理解されるところであるが、開示した実
施例の場合のように基板がＰ一である時Ｑこは、第４図
の食刻された凹所を満たすために用いられること（こな
る誘電体物質の下｛こＰ十領域を形成することが望まれ
る。
Ｐ一領域はその抵抗率が変わる傾向（こあり、それが熱
酸化される場合｛こにはＮ型物質（こ反転することさえ
ある。
個々の食刻された凹所の底（こおける基板１０中のＰ十
注入は、このような反転の可能性を防いでくれる。
これは、ホウ素のようなドーパントのＰ＋イオン注入を
用いること（こより形或される。
従って、薄い二酸化シリコン層（図示されず）が上記ホ
ウ素のイオン注入に対するスクリーンとして機能するよ
う（こ、第４図の構造体上｛こ付着される。
それから第５図に示されているＰ＋チャンネル・ストッ
プ２６を形成するために、イオン注入が行なわれる。
イオン注入ステップの後に、第４図の部分２８のシリコ
ンを全て二酸化シリコン１こ変換するために、構造体は
熱的９こ酸化される。
熱的をこ戊長した二酸化シリコンは第５図に示されてい
るように領域３０となる。
この時点で、凹所のうち満されない領域３２（第５図の
領域３０に隣接する）が残る。
残った満されない凹所の部分３２は、二酸化シリコン又
は他の誘電体物質の化学気相付着若しくはプラズマ付着
｝こより満される。
付着された誘電体物質は、通常の方法の選択食刻により
装置領域に対応する半導体基体の表面から取り除かれる
。
第５図に示されているように誘電体物質で満された幅広
くて深い埋設分離凹所｛こより、下の基板１０との容量
結合が最小（こなった、信号転送表面導電体（図示され
ず）を支えるための構造体が提供される。
【図面の簡単な説明】
第１乃至第５図は、本発明によりシリコン半導体基板ｔ
こ広くて深い埋設酸化物の分離凹所を製造する際に経時
的１こ得られる構造体の概略断面図である。 １４・・・・・・半導層、１６・・・・・・狭くて浅い
凹所、１８・・・・・・実質的｛こ垂直な壁、２０・・
・・・・浅い凹所の底面、２２・・・・・・マスク物質
、２４・・・・・・狭い領域、２８・・・・・・狭い半
導体メサ、３０・・・・・・熱酸化された領域。

Claims (1)

  1. 【特許請求の範囲】 １ 実質的に垂直な側壁を有し半導体メサにより分離さ
    れた一連の狭くて浅い凹所を半導体基板に形戊し、上記
    浅い凹所の側壁及び底面並びに上記半導体メサの上面（
    こ所定の厚さを有するマスク物質を付着し、上記浅い凹
    所の底面及び上記半導体メサの上面からのみ実質的Ｑこ
    上記マスク物質を取り除くためＱこ上記マスク物質を食
    刻し、狭い半導体メサにより分離された一連の狭くて深
    い凹所を形或するために上記狭い凹所の上記側壁上の上
    記マスク物質を反応性イオン食刻のマスクとして用いて
    上記基板を反応性イオン食刻し、上記狭い半導体メサの
    半導体物質を完全Ｑこ酸化するため｛こ上記基板を熱酸
    化すること、を含む埋設酸化物分離領域の形成力法。 ２ 土記酸化された狭い半導体メサの間を誘電体物質を
    付着すること｛こより満すことを含む特許請求の範囲第
    １項記載の埋設酸化物分離領域の形或方法。
JP55033494A 1979-06-28 1980-03-18 埋設酸化物分離領域の形成方法 Expired JPS5837987B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/052,997 US4211582A (en) 1979-06-28 1979-06-28 Process for making large area isolation trenches utilizing a two-step selective etching technique

Publications (2)

Publication Number Publication Date
JPS566450A JPS566450A (en) 1981-01-23
JPS5837987B2 true JPS5837987B2 (ja) 1983-08-19

Family

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Application Number Title Priority Date Filing Date
JP55033494A Expired JPS5837987B2 (ja) 1979-06-28 1980-03-18 埋設酸化物分離領域の形成方法

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Country Link
US (1) US4211582A (ja)
EP (1) EP0021147B1 (ja)
JP (1) JPS5837987B2 (ja)
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