JPH0695525B2 - 横型トランジスタ及びその製造方法 - Google Patents
横型トランジスタ及びその製造方法Info
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- JPH0695525B2 JPH0695525B2 JP2096651A JP9665190A JPH0695525B2 JP H0695525 B2 JPH0695525 B2 JP H0695525B2 JP 2096651 A JP2096651 A JP 2096651A JP 9665190 A JP9665190 A JP 9665190A JP H0695525 B2 JPH0695525 B2 JP H0695525B2
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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- H—ELECTRICITY
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/41708—Emitter or collector electrodes for bipolar transistors
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、一般的には半導体素子に関し、特に横型トラ
ンジスタとその製造方法に関する。
ンジスタとその製造方法に関する。
B.従来技術 欧州特許（EPA）第0152116号に述べられている横型トラ
ンジスタでは、ベース領域が、Ｎ型エピタキシャル層の
表面にパターンが形成された、盛り上がったメサ領域に
形成される。Ｐ型のエミッタ領域、コレクタ領域は、ベ
ース領域の両側面に沿って形成されドープされたポリシ
リコン領域を介して、ベース領域の両側面に拡散され
る。一般に、盛り上がったメサ領域には、対称度の高い
狭いベース領域を形成できるなど、本来的に他の横型ト
ランジスタの構造を上回るメリットがある。このベース
領域では、トランジスタの周波数と利得の特性が向上す
る。
ンジスタでは、ベース領域が、Ｎ型エピタキシャル層の
表面にパターンが形成された、盛り上がったメサ領域に
形成される。Ｐ型のエミッタ領域、コレクタ領域は、ベ
ース領域の両側面に沿って形成されドープされたポリシ
リコン領域を介して、ベース領域の両側面に拡散され
る。一般に、盛り上がったメサ領域には、対称度の高い
狭いベース領域を形成できるなど、本来的に他の横型ト
ランジスタの構造を上回るメリットがある。このベース
領域では、トランジスタの周波数と利得の特性が向上す
る。
しかし、上記の欧州特許で説明されているプロセスに
は、プロセスの実用化が難しく、実用化に適さない処理
工程がある。またこのような処理工程からは最適な素子
は得られない。特にそのプロセスでは、後工程で形成さ
れるポリシリコン接点の下のメサ領域の下端に沿って、
厚い熱酸化層を成長させなければならない。この熱酸化
層は、素子の応力を増大させ、これが欠陥につながる。
また、フォトリソグラフィによって素子接点を形成する
のも問題である。これは、リソグラフィによって形成さ
れた構造の解像度を制限し、その結果、素子の最小サイ
ズが制限される。このほか、上記欧州特許ののプロセス
と素子には以下に述べるような欠点がある。
は、プロセスの実用化が難しく、実用化に適さない処理
工程がある。またこのような処理工程からは最適な素子
は得られない。特にそのプロセスでは、後工程で形成さ
れるポリシリコン接点の下のメサ領域の下端に沿って、
厚い熱酸化層を成長させなければならない。この熱酸化
層は、素子の応力を増大させ、これが欠陥につながる。
また、フォトリソグラフィによって素子接点を形成する
のも問題である。これは、リソグラフィによって形成さ
れた構造の解像度を制限し、その結果、素子の最小サイ
ズが制限される。このほか、上記欧州特許ののプロセス
と素子には以下に述べるような欠点がある。
米国特許第4688073号、同4743565号（いずれもGoth他に
付与）は、盛り上がった台形の半導体に形成された横型
トランジスタを示している。コレクタとエミッタの領域
は、ドープされたポリシリコン層を介して台形半導体の
両側面に拡散される。ただ、こうして形成された構造の
欠点として、素子領域が平坦でなく、接点を作るのが難
しい。
付与）は、盛り上がった台形の半導体に形成された横型
トランジスタを示している。コレクタとエミッタの領域
は、ドープされたポリシリコン層を介して台形半導体の
両側面に拡散される。ただ、こうして形成された構造の
欠点として、素子領域が平坦でなく、接点を作るのが難
しい。
米国特許第4663831号は、各素子領域に対してＬ型のポ
リシリコン接点が得られるよう形成された垂直バイポー
ラ半導体を示している。
リシリコン接点が得られるよう形成された垂直バイポー
ラ半導体を示している。
米国特許第3600651号明細書は、単結晶の素子領域との
接点にポリシリコンの素子を用いた様々なトランジスタ
構造を示している。
接点にポリシリコンの素子を用いた様々なトランジスタ
構造を示している。
「横型PNPの利得帯域幅積（Lateral PNP with Gain Ban
dwidth Product）と題したIBMテクニカル・ブレティン
（IBM Technical Bulletin）、1970年11月号、Vol.13、
No.3、1457頁の記事は、横型PNPトランジスタを示して
いるという点で興味深い。欧州特許第0052038号は、横
型PNPトランジスタを示していて興味深い。
dwidth Product）と題したIBMテクニカル・ブレティン
（IBM Technical Bulletin）、1970年11月号、Vol.13、
No.3、1457頁の記事は、横型PNPトランジスタを示して
いるという点で興味深い。欧州特許第0052038号は、横
型PNPトランジスタを示していて興味深い。
C.発明が解決しようとする問題点 本発明の目的は、改良された新しい横型トランジスタと
その製造方法を提供することにある。
その製造方法を提供することにある。
本発明の目的には、半導体基板に過大な応力をかけない
方法を提供することも含まれる。
方法を提供することも含まれる。
本発明の目的には、重要素子の大きさがフォトリソグラ
フィの解像度によって制限されない方法を提供すること
も含まれる。
フィの解像度によって制限されない方法を提供すること
も含まれる。
D.問題点を解決するための手段 本発明により、改良された新しい横型トランジスタの製
造方法が提供される。この方法は、次のステップを含
む。
造方法が提供される。この方法は、次のステップを含
む。
（イ）第１導電型の素子領域を含む半導体基体を準備す
るステップと、 （ロ）上記半導体基体の表面にメサ領域を形成するよう
に２つの溝を形成するステップと、 （ハ）上記２つの溝内に上記表面の高さまで絶縁材料を
充填するステップと、 （ニ）上記メサ領域及び上記絶縁材料の上に導電層を形
成するステップと、 （ホ）上記メサ領域及びこれの２つの側部にそれぞれ隣
接する上記絶縁材料の一部分を露出する大きさの開口を
有するマスクを付着するステップと、 （ヘ）上記開口を介して上記導電層及び絶縁材料をエッ
チングして上記２つの側部のそれぞれに沿って該側部及
び上記導電層の端部をそれぞれ露出する２つの溝を形成
するステップと、 （ト）上記メサ領域の上面に絶縁層を形成し、 （チ）上記ステップ（ヘ）で形成された上記２つの溝の
それぞれに、該各溝に露出している上記導電層の端部及
び上記側部に接するように、第２導電型の不純物を含む
導電性材料をそれぞれ充填し、 （リ）上記導電性材料のそれぞれから上記不純物を拡散
して、上記メサ領域の２つの側部のそれぞれに第２導電
型の領域を形成するように、上記半導体基体を加熱する
ステップ。
るステップと、 （ロ）上記半導体基体の表面にメサ領域を形成するよう
に２つの溝を形成するステップと、 （ハ）上記２つの溝内に上記表面の高さまで絶縁材料を
充填するステップと、 （ニ）上記メサ領域及び上記絶縁材料の上に導電層を形
成するステップと、 （ホ）上記メサ領域及びこれの２つの側部にそれぞれ隣
接する上記絶縁材料の一部分を露出する大きさの開口を
有するマスクを付着するステップと、 （ヘ）上記開口を介して上記導電層及び絶縁材料をエッ
チングして上記２つの側部のそれぞれに沿って該側部及
び上記導電層の端部をそれぞれ露出する２つの溝を形成
するステップと、 （ト）上記メサ領域の上面に絶縁層を形成し、 （チ）上記ステップ（ヘ）で形成された上記２つの溝の
それぞれに、該各溝に露出している上記導電層の端部及
び上記側部に接するように、第２導電型の不純物を含む
導電性材料をそれぞれ充填し、 （リ）上記導電性材料のそれぞれから上記不純物を拡散
して、上記メサ領域の２つの側部のそれぞれに第２導電
型の領域を形成するように、上記半導体基体を加熱する
ステップ。
そして、上記導電層及び上記導電性材料は、上記第２導
電型の不純物を含むポリシリコンである。
電型の不純物を含むポリシリコンである。
そして、上記ステップ（ハ）は、上記ステップ（ロ）の
２つの溝のそれぞれの内壁に沿って熱酸化物膜を形成
し、そして該熱酸化物膜に接してCVD酸化物を付着す
る。これにより、大きな体積を占める絶縁材料のわずか
な部分だけが熱酸化物で形成され、そして残りの大部分
は、CVDによる酸化物で形成されるので、装置の構造に
大きな応力がかかることが回避される。
２つの溝のそれぞれの内壁に沿って熱酸化物膜を形成
し、そして該熱酸化物膜に接してCVD酸化物を付着す
る。これにより、大きな体積を占める絶縁材料のわずか
な部分だけが熱酸化物で形成され、そして残りの大部分
は、CVDによる酸化物で形成されるので、装置の構造に
大きな応力がかかることが回避される。
又、本発明により改良された新しい横型トランジスタが
提供される。このトランジスタは、 第１導電型の素子領域を含む半導体基体と、 上記素子領域の表面に形成されたメサ領域であって、該
メサ領域はこれの対向する２つの側部にそれぞれ形成さ
れた第２導電型のエミッタ及びコレクタ、並びに該エミ
ッタ及びコレクタの間に挟まれた第１導電型のベースを
有する上記メサ領域と、 上記メサ領域の側部のエミッタ及びコレクタのそれぞれ
との間で、第１の溝及び第２の溝を形成するように、上
記エミッタ及びコレクタからそれぞれ離隔されて上記基
体内に形成された第１及び第２の絶縁領域と、 該第１絶縁領域上に形成され、そして上記エミッタと対
面する上記第１絶縁領域の側壁の延長線上で終端する端
部を有する第１導電層と、 上記第２絶縁領域上に形成され、そして上記コレクタと
対面する上記第２絶縁領域の側壁の延長線上で終端する
端部を有する第２導電層と、 上記第１の溝内に形成され、そして上記第１導電層の端
部に接して延び、上記エミッタを上記第１導電層に接続
する第１導電領域と、 上記第２の溝内に形成され、そして上記第２導電層の端
部に接して延び、上記コレクタを上記第２導電層に接続
する第２導電領域とを有する。
提供される。このトランジスタは、 第１導電型の素子領域を含む半導体基体と、 上記素子領域の表面に形成されたメサ領域であって、該
メサ領域はこれの対向する２つの側部にそれぞれ形成さ
れた第２導電型のエミッタ及びコレクタ、並びに該エミ
ッタ及びコレクタの間に挟まれた第１導電型のベースを
有する上記メサ領域と、 上記メサ領域の側部のエミッタ及びコレクタのそれぞれ
との間で、第１の溝及び第２の溝を形成するように、上
記エミッタ及びコレクタからそれぞれ離隔されて上記基
体内に形成された第１及び第２の絶縁領域と、 該第１絶縁領域上に形成され、そして上記エミッタと対
面する上記第１絶縁領域の側壁の延長線上で終端する端
部を有する第１導電層と、 上記第２絶縁領域上に形成され、そして上記コレクタと
対面する上記第２絶縁領域の側壁の延長線上で終端する
端部を有する第２導電層と、 上記第１の溝内に形成され、そして上記第１導電層の端
部に接して延び、上記エミッタを上記第１導電層に接続
する第１導電領域と、 上記第２の溝内に形成され、そして上記第２導電層の端
部に接して延び、上記コレクタを上記第２導電層に接続
する第２導電領域とを有する。
上述の構造を実施例を参照して説明すると、上記第１導
電層（70A）の端部は上記第１絶縁領域（60）の上記側
壁の延長線上で終端し、そして上記第２導電層（70B）
の端部は上記第２絶縁層（62）の上記側壁の延長線上で
終端し、更に、上記第１導電領域（92A）及び第２導電
領域（92B）のそれぞれは、上記第１導電層（70A）の端
部及び上記第２導電層（70B）の端部にそれぞれ接して
延びているので、この横型トランジスタを製造する際
に、第1E図に示すように、メサ領域（44）、第１絶縁領
域（60）及び第２絶縁領域（62）の上に導電層（70）を
最初に荒いマスク合わせで形成しておき、この後第1F図
に示すように、第１の溝（80）及び第２の溝（82）を形
成して、そしてこの後に、第1I図及び第1J図に示すよう
に、第１導電領域（92A）及び第２導電領域（92B）を形
成する工程を採用することが出来る。これとは逆に、第
１及び第２導電領域（92A）及び（92B）を最初に形成し
た後に、これらに重ねて第１及び第２導電層（70A）及
び（70B）を形成して接続するためには、これら第１及
び第２導電層がそれぞれこれらの下側の第１及び第２導
電領域（92A）及び（92B）に正確に重なり合うようにす
る正確なマスク合わせが必要となる。横型トランジスタ
のベース領域の幅が通常は非常に小さくされることを考
えると、このようなマスク合わせは非常な正確さを要求
される。上述の本発明の構造によると、このような問題
が回避され、製造工程のマスク合わせが簡単になる効果
が得られる。
電層（70A）の端部は上記第１絶縁領域（60）の上記側
壁の延長線上で終端し、そして上記第２導電層（70B）
の端部は上記第２絶縁層（62）の上記側壁の延長線上で
終端し、更に、上記第１導電領域（92A）及び第２導電
領域（92B）のそれぞれは、上記第１導電層（70A）の端
部及び上記第２導電層（70B）の端部にそれぞれ接して
延びているので、この横型トランジスタを製造する際
に、第1E図に示すように、メサ領域（44）、第１絶縁領
域（60）及び第２絶縁領域（62）の上に導電層（70）を
最初に荒いマスク合わせで形成しておき、この後第1F図
に示すように、第１の溝（80）及び第２の溝（82）を形
成して、そしてこの後に、第1I図及び第1J図に示すよう
に、第１導電領域（92A）及び第２導電領域（92B）を形
成する工程を採用することが出来る。これとは逆に、第
１及び第２導電領域（92A）及び（92B）を最初に形成し
た後に、これらに重ねて第１及び第２導電層（70A）及
び（70B）を形成して接続するためには、これら第１及
び第２導電層がそれぞれこれらの下側の第１及び第２導
電領域（92A）及び（92B）に正確に重なり合うようにす
る正確なマスク合わせが必要となる。横型トランジスタ
のベース領域の幅が通常は非常に小さくされることを考
えると、このようなマスク合わせは非常な正確さを要求
される。上述の本発明の構造によると、このような問題
が回避され、製造工程のマスク合わせが簡単になる効果
が得られる。
そして、上記第１及び第２の絶縁領域のそれぞれのう
ち、上記素子領域に接する外側部分は熱酸化物膜であ
り、そして該熱酸化物膜に接する内側部分はCVD酸化物
である。これにより上述のように、熱酸化による応力を
小さくできる。
ち、上記素子領域に接する外側部分は熱酸化物膜であ
り、そして該熱酸化物膜に接する内側部分はCVD酸化物
である。これにより上述のように、熱酸化による応力を
小さくできる。
このような目的は、本発明の他の目的、特徴、利点も含
めて、以下の説明と各図から明らかになろう。
めて、以下の説明と各図から明らかになろう。
E.実施例 第1A図では、シリコン半導体の基体／チップ10にP-基板
層12が含まれる。この層は、結晶配向が100、抵抗率が
約15Ω・cmのものが望ましい。N+埋め込み層14は、N+イ
オンを層12の表面に注入あるいは拡散させて形成され
る。この後、層14の上にはＮエピタキシャル層16が被着
される。層14は、層12の上部から層16の下部まで拡散さ
れ、第1A図に示す３層のチップ10が形成される。層14
は、形成後、約１×1020原子／cm3の濃度になる。層16
は、従来のエピタキシャル成長法によって形成され、約
１×1016原子／cm3の濃度になる。
層12が含まれる。この層は、結晶配向が100、抵抗率が
約15Ω・cmのものが望ましい。N+埋め込み層14は、N+イ
オンを層12の表面に注入あるいは拡散させて形成され
る。この後、層14の上にはＮエピタキシャル層16が被着
される。層14は、層12の上部から層16の下部まで拡散さ
れ、第1A図に示す３層のチップ10が形成される。層14
は、形成後、約１×1020原子／cm3の濃度になる。層16
は、従来のエピタキシャル成長法によって形成され、約
１×1016原子／cm3の濃度になる。
酸化層即ち酸化物層18は、従来の熱酸化法により、層16
の表面に約100ナノメートル（nm）の厚さに形成され
る。窒化層即ち窒化物層20は、従来のCVD法により、層1
8の表面に約100nmの厚さに形成される。層20の表面に
は、従来のCVD法により、別の酸化層（図示なし）が約6
00nmの厚さに形成される。
の表面に約100ナノメートル（nm）の厚さに形成され
る。窒化層即ち窒化物層20は、従来のCVD法により、層1
8の表面に約100nmの厚さに形成される。層20の表面に
は、従来のCVD法により、別の酸化層（図示なし）が約6
00nmの厚さに形成される。
層18、20および上部の酸化層が形成されると、層20の上
面から基板12に深く伸びる分離溝22が形成される。溝22
は、たとえば、素子表面のフォトリソグラフィ・マスキ
ング（図示なし）、溝の異方性エッチング、フォトリソ
グラフィ・マスクの除去、従来の熱酸化法により、エッ
チングされた溝に熱酸化層24を約150nmの厚さに形成す
るプロセス、従来のCVD法によってポリシリコン26を埋
めるプロセス、および素子表面から層20の上部まで化学
的、機械的に研磨するプロセスを通して形成される。こ
のほか、深い分離溝22を形成する方法は、当業者には明
らかであろう。
面から基板12に深く伸びる分離溝22が形成される。溝22
は、たとえば、素子表面のフォトリソグラフィ・マスキ
ング（図示なし）、溝の異方性エッチング、フォトリソ
グラフィ・マスクの除去、従来の熱酸化法により、エッ
チングされた溝に熱酸化層24を約150nmの厚さに形成す
るプロセス、従来のCVD法によってポリシリコン26を埋
めるプロセス、および素子表面から層20の上部まで化学
的、機械的に研磨するプロセスを通して形成される。こ
のほか、深い分離溝22を形成する方法は、当業者には明
らかであろう。
溝22は、素子領域30を、これに隣接するチップ10上の素
子領域32、34から電気的に絶縁するものである。
子領域32、34から電気的に絶縁するものである。
第1B図では、従来のフォトリソグラフィ・マスキング法
により、素子表面にフォトレジスト・マスク36が形成さ
れる。このマスクは、一対の開口38、40を設けたパター
ンが形成されている。開口38、40は、中心がほぼ素子領
域30の表面に位置するマスク領域の境界をなす。開口38
を通して、左端の溝領域22の上面が露出する。
により、素子表面にフォトレジスト・マスク36が形成さ
れる。このマスクは、一対の開口38、40を設けたパター
ンが形成されている。開口38、40は、中心がほぼ素子領
域30の表面に位置するマスク領域の境界をなす。開口38
を通して、左端の溝領域22の上面が露出する。
マスク36が形成されると、従来からの異方性の反応性イ
オン・エッチング（RIE）にCF4のプラズマが用いられ、
層18、20の露出部分が除去される。マスク36はこの後、
従来の方法によって取り除かれる。
オン・エッチング（RIE）にCF4のプラズマが用いられ、
層18、20の露出部分が除去される。マスク36はこの後、
従来の方法によって取り除かれる。
第1C図では、層18、20がマスクとして用いられ、素子の
上面がSF6＋CL2のプラズマを用いたRIEでエッチングさ
れて、層16の上面にメサ領域44が形成される。メサ領域
44は、高さ46が約0.5ないし約0.9μｍに、幅48は約0.3
ないし1.0μｍになるように形成される。幅広の溝50、5
2は、メサ領域44の両側面の境界をなす層16の表面に形
成される。溝22内のポリシリコン26の上面に当たる領域
54は除去される。このポリシリコンのエッチングは、単
結晶層16と同程度の速度で行われる。
上面がSF6＋CL2のプラズマを用いたRIEでエッチングさ
れて、層16の上面にメサ領域44が形成される。メサ領域
44は、高さ46が約0.5ないし約0.9μｍに、幅48は約0.3
ないし1.0μｍになるように形成される。幅広の溝50、5
2は、メサ領域44の両側面の境界をなす層16の表面に形
成される。溝22内のポリシリコン26の上面に当たる領域
54は除去される。このポリシリコンのエッチングは、単
結晶層16と同程度の速度で行われる。
第1D図では、従来からの熱酸化法により、露出した単結
晶とポリシリコンの両方の面に、酸化層58が約50nmの厚
さに被着される。層58は、幅広の溝50、52（第1C図）お
よび溝22のポリシリコン26の上面とほぼ平行になる。熱
酸化層58は、層16の構造に過大な応力をかけるほど厚く
なく、電気絶縁性が良好というメリットがある。
晶とポリシリコンの両方の面に、酸化層58が約50nmの厚
さに被着される。層58は、幅広の溝50、52（第1C図）お
よび溝22のポリシリコン26の上面とほぼ平行になる。熱
酸化層58は、層16の構造に過大な応力をかけるほど厚く
なく、電気絶縁性が良好というメリットがある。
層58が成長すると、CVD酸化層（図示なし）が、素子表
面に対して直角方向に被着されて、その上の開口が埋め
られる。化学的、機械的研磨などの平坦化法により、層
20の表面と平行な素子上面が平坦にされる。こうして酸
化領域即ち酸化物領域60、62、64が溝50、52、54（第1C
図）のそれぞれを埋める。
面に対して直角方向に被着されて、その上の開口が埋め
られる。化学的、機械的研磨などの平坦化法により、層
20の表面と平行な素子上面が平坦にされる。こうして酸
化領域即ち酸化物領域60、62、64が溝50、52、54（第1C
図）のそれぞれを埋める。
素子表面に従来からのフォトリソグラフィ・マスク（図
示なし）が形成され、酸化領域62と右端の溝部22との間
の面が露出するようパターン化される。次に、素子表面
にリン・イオンが注入または拡散され、N+ベースの貫通
領域66が形成される。ベース貫通領域66は、層16の表面
から伸びて埋め込み領域14に接し、表面濃度は約１×10
20原子／cm3になる。
示なし）が形成され、酸化領域62と右端の溝部22との間
の面が露出するようパターン化される。次に、素子表面
にリン・イオンが注入または拡散され、N+ベースの貫通
領域66が形成される。ベース貫通領域66は、層16の表面
から伸びて埋め込み領域14に接し、表面濃度は約１×10
20原子／cm3になる。
第1E図では、従来のCVD法により、素子表面に対して直
角方向にポリシリコン層が被着され（図示なし）、厚さ
は約200nmになる。このポリシリコンは「その位置で」
ドープできる。他の場合、このポリシリコン層に、エネ
ルギが約5Kev、濃度が約５ないし約８×1015cm2でボロ
ン・イオンが注入される。
角方向にポリシリコン層が被着され（図示なし）、厚さ
は約200nmになる。このポリシリコンは「その位置で」
ドープできる。他の場合、このポリシリコン層に、エネ
ルギが約5Kev、濃度が約５ないし約８×1015cm2でボロ
ン・イオンが注入される。
ポリシリコン層が左端の溝部22と素子領域30（貫通領域
66の表面部を除く）に重なる部分には、従来のフォトリ
ソグラフィ法によってマスク（図示なし）が形成され
る。素子は次に、異方性ポリシリコンのエッチング剤
（フレオン12＋O2のプラズマRIEなど）でエッチングさ
れ、ドープされたポリシリコン層70の露出部分が除去さ
れる。マスクは剥離され、従来のVCD法により、酸化層7
2が素子に対して直角方向に、約200nmの厚さに被着され
る。
66の表面部を除く）に重なる部分には、従来のフォトリ
ソグラフィ法によってマスク（図示なし）が形成され
る。素子は次に、異方性ポリシリコンのエッチング剤
（フレオン12＋O2のプラズマRIEなど）でエッチングさ
れ、ドープされたポリシリコン層70の露出部分が除去さ
れる。マスクは剥離され、従来のVCD法により、酸化層7
2が素子に対して直角方向に、約200nmの厚さに被着され
る。
第1F図では、通常のフォトリソグラフィ法により、レジ
スト・マスク74が形成され、素子表面が覆われ、開口76
が設けられ、メサ領域44および酸化領域60、62に隣接し
た薄い部分78が露出する。マスク74を基に、CF4のプラ
ズマを用いたRIEにより、層72の露出部分がエッチング
され、電気的に分離した部分70A、70Bが残る。
スト・マスク74が形成され、素子表面が覆われ、開口76
が設けられ、メサ領域44および酸化領域60、62に隣接し
た薄い部分78が露出する。マスク74を基に、CF4のプラ
ズマを用いたRIEにより、層72の露出部分がエッチング
され、電気的に分離した部分70A、70Bが残る。
CF4のプラズマを用いたRIEにより、酸化領域60、62のそ
れぞれの露出面の幅の狭い溝80、82がエッチングされ
る。溝80、82は、メサ領域44の両側面の境界をなし、そ
れぞれの幅78は約0.3ないし約1.0ミクロン、深さ84は約
0.3ないし約0.7ミクロンである。狭い溝80、82を形成す
るエッチングは、溝の下部にＬ型に伸びた酸化領域60
A、62Aを残して終了する。この点は本発明の重要な特徴
である。延長部60A、62Aは、縦方向の厚さが約200nmに
なるよう形成される。
れぞれの露出面の幅の狭い溝80、82がエッチングされ
る。溝80、82は、メサ領域44の両側面の境界をなし、そ
れぞれの幅78は約0.3ないし約1.0ミクロン、深さ84は約
0.3ないし約0.7ミクロンである。狭い溝80、82を形成す
るエッチングは、溝の下部にＬ型に伸びた酸化領域60
A、62Aを残して終了する。この点は本発明の重要な特徴
である。延長部60A、62Aは、縦方向の厚さが約200nmに
なるよう形成される。
ここでもマスク74を基に、リン・イオン86がメサ領域44
の露出部分に注入され、濃度が、例えば約３×1016ない
し約５×1017原子／cm3になるよう調整される。この濃
度は、後で形成されるベース領域の幅によって異なる
が、相対的に狭いベース領域には高い濃度が望ましい。
レジスト・マスク74はこの後、従来からの方法で取り除
かれる。
の露出部分に注入され、濃度が、例えば約３×1016ない
し約５×1017原子／cm3になるよう調整される。この濃
度は、後で形成されるベース領域の幅によって異なる
が、相対的に狭いベース領域には高い濃度が望ましい。
レジスト・マスク74はこの後、従来からの方法で取り除
かれる。
第1G図では、素子表面に対して直角方向に窒化層が被着
される（図示なし）。次に、CF4のプラズマを用いたRIE
により、窒化層の水平部が異方性を示すように除去さ
れ、溝80、82内および層70A、70B、72の露出端の上に垂
直の窒化物の側壁88が残る。
される（図示なし）。次に、CF4のプラズマを用いたRIE
により、窒化層の水平部が異方性を示すように除去さ
れ、溝80、82内および層70A、70B、72の露出端の上に垂
直の窒化物の側壁88が残る。
第1H図では、従来の（または低温、高圧の）熱酸化法に
より、メサ領域44の露出面に熱酸化層90が約300nmの厚
さに被着される。層90はもちろん、メサ領域44の露出し
た結晶面にのみ形成される。層90が形成されると、従来
の湿式エッチングによって窒化物の側壁88が除去され
る。
より、メサ領域44の露出面に熱酸化層90が約300nmの厚
さに被着される。層90はもちろん、メサ領域44の露出し
た結晶面にのみ形成される。層90が形成されると、従来
の湿式エッチングによって窒化物の側壁88が除去され
る。
第1I図では、従来のCVD法により、素子表面に対して直
角方向にポリシリコン層92が約0.5ないし約1.0ミクロン
の厚さに被着される。層92は、メサ領域44の両側面に接
する狭い溝80、82（第1H図）を埋める役割も持つ。層92
の厚さは、溝80、82の幅に応じて選択され、後の異方性
エッチングによって溝の壁が覆われたまま残るのに充分
な厚さである。層92は、「その位置で」ドープされる
か、他の場合は、ボロン・イオン94が約5Kevのエネルギ
および約8.0×1015/cm2の分量で注入され、P+の濃度が
得られるようドープされて形成される。
角方向にポリシリコン層92が約0.5ないし約1.0ミクロン
の厚さに被着される。層92は、メサ領域44の両側面に接
する狭い溝80、82（第1H図）を埋める役割も持つ。層92
の厚さは、溝80、82の幅に応じて選択され、後の異方性
エッチングによって溝の壁が覆われたまま残るのに充分
な厚さである。層92は、「その位置で」ドープされる
か、他の場合は、ボロン・イオン94が約5Kevのエネルギ
および約8.0×1015/cm2の分量で注入され、P+の濃度が
得られるようドープされて形成される。
第1J図では、CF4のプラズマを用いたRIEにより、層92の
水平部がエッチングされ、狭い溝80、82（第1I図）のそ
れぞれを埋める側壁92A、92Bが残る。側壁92A、92Bは上
に伸びて、重ね層70A、70Bのそれぞれと層72の残存部の
端部とに接する。
水平部がエッチングされ、狭い溝80、82（第1I図）のそ
れぞれを埋める側壁92A、92Bが残る。側壁92A、92Bは上
に伸びて、重ね層70A、70Bのそれぞれと層72の残存部の
端部とに接する。
第1K図、第1L図では、ポリシリコンの側壁92A、92Bから
Ｐドーパントを移動させて、メサ領域44の両側面に向け
るためアニール処理が行われ、P+のエミッタ領域96とコ
レクタ領域98が形成される。このアニール処理により、
側壁92A,92Bとこれに関連する層70A、70Bとが電気的に
接続され、これが両者の接点となる。素子表面には、た
とえば従来のCVD法で石英の絶縁層100が形成され、化学
的、機械的研磨などにより平坦化される。
Ｐドーパントを移動させて、メサ領域44の両側面に向け
るためアニール処理が行われ、P+のエミッタ領域96とコ
レクタ領域98が形成される。このアニール処理により、
側壁92A,92Bとこれに関連する層70A、70Bとが電気的に
接続され、これが両者の接点となる。素子表面には、た
とえば従来のCVD法で石英の絶縁層100が形成され、化学
的、機械的研磨などにより平坦化される。
層70A、70Bおよび貫通領域66の表面とのコンタクト・ホ
ールを開けて、エミッタ電極102、コレクタ電極104、ベ
ース電極106のそれぞれを設けるために、RIEに適当なプ
ラズマ・エッチング剤が用いられる。これらの電極は、
たとえばタングステンなどのスパッタされた金属からな
る。電極102、104が層70A、70Bの幅広の面に形成される
ので、各層は側壁92A,92Bに接触し、電極とトランジス
タ素子領域96、98との接続が、フォトリソグラフィの解
像度に大きく依存することはない。これも本発明の利点
である。
ールを開けて、エミッタ電極102、コレクタ電極104、ベ
ース電極106のそれぞれを設けるために、RIEに適当なプ
ラズマ・エッチング剤が用いられる。これらの電極は、
たとえばタングステンなどのスパッタされた金属からな
る。電極102、104が層70A、70Bの幅広の面に形成される
ので、各層は側壁92A,92Bに接触し、電極とトランジス
タ素子領域96、98との接続が、フォトリソグラフィの解
像度に大きく依存することはない。これも本発明の利点
である。
このように、本発明により、素子領域30に横型PNPトラ
ンジスタ110が形成される。ここに示したトランジスタ1
10の形成方法は、32、34など、他の分離した素子領域に
垂直NPNトランジスタ（図示なし）を形成する場合にも
適用できる。
ンジスタ110が形成される。ここに示したトランジスタ1
10の形成方法は、32、34など、他の分離した素子領域に
垂直NPNトランジスタ（図示なし）を形成する場合にも
適用できる。
トランジスタ110は、狭いベース領域および対称度の高
いエミッタ領域とコレクタ領域を含むため、約5GHzと良
好な周波数特性を示し、50を超えるベータ利得が得られ
る。このトランジスタは、素子構造に過大な応力を与え
る酸化工程を踏まずに形成される。さらに、素子にとっ
て重要な計測値はいずれも、フォトリソグラフィの解像
度に依存しない。
いエミッタ領域とコレクタ領域を含むため、約5GHzと良
好な周波数特性を示し、50を超えるベータ利得が得られ
る。このトランジスタは、素子構造に過大な応力を与え
る酸化工程を踏まずに形成される。さらに、素子にとっ
て重要な計測値はいずれも、フォトリソグラフィの解像
度に依存しない。
本発明は、特にVLSI（超大規模集積回路）のバイポーラ
半導体素子の形成に適している。
半導体素子の形成に適している。
F.発明の効果 本発明により、改良された新しい横型トランジスタとそ
の製造方法が提供される。
の製造方法が提供される。
第1A図ないし第1K図は、本発明による横型PNPトランジ
スタの形成工程を示す断面図である。 第1L図は、第1K図の素子の上面図である。
スタの形成工程を示す断面図である。 第1L図は、第1K図の素子の上面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルイーズ・ルーチエン・ス アメリカ合衆国ニユーヨーク州フイシユキ ル、グロースバイ・コート７番地 (56)参考文献 特開 昭63−292673（ＪＰ，Ａ)
Claims (5)
- 【請求項１】（イ）第１導電型の素子領域を含む半導体
基体を準備するステップと、 （ロ）上記半導体基体の表面にメサ領域を形成するよう
に２つの溝を形成するステップと、 （ハ）上記２つの溝内に上記表面の高さまで絶縁材料を
充填するステップと、 （ニ）上記メサ領域及び上記絶縁材料の上に導電層を形
成するステップと、 （ホ）上記メサ領域及びこれの２つの側部にそれぞれ隣
接する上記絶縁材料の一部分を露出する大きさの開口を
有するマスクを付着するステップと、 （ヘ）上記開口を介して上記導電層及び絶縁材料をエッ
チングして上記２つの側部のそれぞれに沿って該側部及
び上記導電層の端部をそれぞれ露出する２つの溝を形成
するステップと、 （ト）上記メサ領域の上面に絶縁層を形成し、 （チ）上記ステップ（ヘ）で形成された上記２つの溝の
それぞれに、該各溝に露出している上記導電層の端部及
び上記側部に接するように、第２導電型の不純物を含む
導電性材料をそれぞれ充填し、 （リ）上記導電性材料のそれぞれから上記不純物を拡散
して、上記メサ領域の２つの側部のそれぞれに第２導電
型の領域を形成するように、上記半導体基体を加熱する
ステップとを有する、横型トランジスタの製造方法。 - 【請求項２】上記導電層及び上記導電性材料は、上記第
２導電型の不純物を含むポリシリコンであることを特徴
とする請求項（１）記載の横型トランジスタの製造方
法。 - 【請求項３】上記ステップ（ハ）は、上記ステップ
（ロ）の２つの溝のそれぞれの内壁に沿って熱酸化物膜
を形成し、そして該熱酸化物膜に接してCVD酸化物を付
着することを特徴とする請求項（１）記載の横型トラン
ジスタの製造方法。 - 【請求項４】第１導電型の素子領域を含む半導体基体
と、 上記素子領域の表面に形成されたメサ領域であって、該
メサ領域はこれの対向する２つの側部にそれぞれ形成さ
れた第２導電型のエミッタ及びコレクタ、並びに該エミ
ッタ及びコレクタの間に挟まれた第１導電型のベースを
有する上記メサ領域と、 上記メサ領域の側部のエミッタ及びコレクタのそれぞれ
との間で、第１の溝及び第２の溝を形成するように、上
記エミッタ及びコレクタからそれぞれ離隔されて上記基
体内に形成された第１及び第２の絶縁領域と、 該第１絶縁領域上に形成され、そして上記エミッタと対
面する上記第１絶縁領域の側壁の延長線上で終端する端
部を有する第１導電層と、 上記第２絶縁領域上に形成され、そして上記コレクタと
対面する上記第２絶縁領域の側壁の延長線上で終端する
端部を有する第２導電層と、 上記第１の溝内に形成され、そして上記第１導電層の端
部に接して延び、上記エミッタを上記第１導電層に接続
する第１導電領域と、 上記第２の溝内に形成され、そして上記第２導電層の端
部に接して延び、上記コレクタを上記第２導電層に接続
する第２導電領域とを有する横型トランジスタ。 - 【請求項５】上記第１及び第２の絶縁領域のそれぞれの
うち、上記素子領域に接する外側部分は熱酸化物膜であ
り、そして該熱酸化物膜に接する内側部分はCVD酸化物
であることを特徴とする請求項（４）記載の横型トラン
ジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US337802 | 1989-04-13 | ||
| US07/337,802 US4965217A (en) | 1989-04-13 | 1989-04-13 | Method of making a lateral transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02296338A JPH02296338A (ja) | 1990-12-06 |
| JPH0695525B2 true JPH0695525B2 (ja) | 1994-11-24 |
Family
ID=23322084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2096651A Expired - Lifetime JPH0695525B2 (ja) | 1989-04-13 | 1990-04-13 | 横型トランジスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4965217A (ja) |
| EP (1) | EP0392954A3 (ja) |
| JP (1) | JPH0695525B2 (ja) |
| CA (1) | CA2007412C (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0439965B1 (en) * | 1989-12-29 | 1997-04-09 | Sharp Kabushiki Kaisha | Method of manufacturing a semiconductor memory |
| US5166096A (en) * | 1991-10-29 | 1992-11-24 | International Business Machines Corporation | Process for fabricating self-aligned contact studs for semiconductor structures |
| US5229316A (en) * | 1992-04-16 | 1993-07-20 | Micron Technology, Inc. | Semiconductor processing method for forming substrate isolation trenches |
| US5198376A (en) * | 1992-07-07 | 1993-03-30 | International Business Machines Corporation | Method of forming high performance lateral PNP transistor with buried base contact |
| US5943578A (en) * | 1993-02-05 | 1999-08-24 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device having an element isolating region |
| US5358891A (en) * | 1993-06-29 | 1994-10-25 | Intel Corporation | Trench isolation with planar topography and method of fabrication |
| JP2595490B2 (ja) * | 1993-11-22 | 1997-04-02 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5536675A (en) * | 1993-12-30 | 1996-07-16 | Intel Corporation | Isolation structure formation for semiconductor circuit fabrication |
| DE4445565C2 (de) * | 1994-12-20 | 2002-10-24 | Korea Electronics Telecomm | Säulen-Bipolartransistor und Verfahren zu seiner Herstellung |
| US5576566A (en) * | 1995-04-13 | 1996-11-19 | International Business Machines Corporation | Semiconductor trench capacitor cell having a buried strap |
| JP3360970B2 (ja) * | 1995-05-22 | 2003-01-07 | 株式会社東芝 | 半導体装置の製造方法 |
| FR2756100B1 (fr) | 1996-11-19 | 1999-02-12 | Sgs Thomson Microelectronics | Transistor bipolaire a emetteur inhomogene dans un circuit integre bicmos |
| FR2756103B1 (fr) * | 1996-11-19 | 1999-05-14 | Sgs Thomson Microelectronics | Fabrication de circuits integres bipolaires/cmos et d'un condensateur |
| FR2756974B1 (fr) | 1996-12-10 | 1999-06-04 | Sgs Thomson Microelectronics | Transistor bipolaire a isolement par caisson |
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