JPS5834053B2 - Ｍｏｓｆｅｔ集積回路における遅延段及びその遅延段を利用するクロック装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、一般的にＭＯＳＦＥＴに関し、より詳しく述
べると、データ処理回路で使用するための遅延段及びク
ロック生成器に関する。

１９７３年３月１日付けで Ｒｏｂｅｒｔ Ｊ、Ｐｒｏｅｂｓｔｉｎｇ に出さ
れた米国特許第３．８９８，４７９号は、ドレン電源電
圧いっばいに遷移する一連のクロック端をタイム・シー
ケンスで発生するための複数個のブートスラップ段から
成るクロック生成器を明らかにしている。

この回路は、ＭＯ８ＦＥＴ集積回路内の一連の論理機能
を自動的に開始させるという適用例で首尾よく使用され
てきた。

本発明は、同様な遅延段でさって、効率及び融通性がか
なり改良された遅延段（こ関連している。

特に、本発明の段は、ソース（５ｏｕｒｃｅ ）電源電
圧からドレン（ｄｒａｉｎ ）電源電圧いっばいにより
短時間に、すなわちより速い立上がり時間で遷移を行な
うことができる。

更に、遅延段は、高レベルの出力を保持するため（こは
入力信号が高レベルのままあるということを必要としな
いという追加の機能的融通性を有し、プレチャージ信号
の終了と人力信号の受信との間の入力に応答して段が出
力を出さないよう（こする手段を提供し、出力がＶＤＤ
より上に容量的に昇圧されうるような出力を分離するた
めの手段を提供し、そして、任意の時間に、入力信号の
状態に関係なく出力を高レベルから低レベルへリセット
する手段を提供する。

これらの全ての追加機能は、いかなるり、Ｃ０電源をも
消費することなく行なわれる。

更に詳しく述べると、本発明に従う遅延段は、ドレン電
源電圧及びソース電源電圧の間に直列接続され、それら
の間の第１のノードを形成する第１及び第２のトランジ
スタを有する。

第１のトランジスタのゲートは第１のノードに容量結合
される第２のノードを形成する。

第２のノードは第３のトランジスタのチャネルを通して
第１のノードに接続される。

第３のトランジスタのゲートは、第４のノードを形成す
る第２のトランジスタのゲートとともに第３のノードを
形成する。

第３及び第４のノードをドレン電源電圧に近いある電圧
に最初にプレチャージし、その結果第２及び第３のトラ
ンジスタがオンにされるようにするための回路装置が備
えられている。

第２のトランジスタはオンにされる時、第１のノードを
放電し、プレチャージ中に第２のノードを放電するため
の回路装置も備えられている。

入力ノード上の入力信号に応答する回路装置は、第３の
ノード上の電荷を保持し、その結果、第３のノードは出
力電圧より上に次第にブートストラップされ、その結果
、第２のノードが入力電圧まで十分に充電されるまで第
２のノードが急速に充電される。

第３及び第４の両方のノードは自動的に放電され、第２
及び第３のトランジスタをオフにし、かくして、第２の
トランジスタがオフになるの（こ応答して、第１のノー
ドが第１のトランジスタにより充電される時、第２のノ
ードをドレン電源電圧より上にブートストラップさせる
。

本発明のもう１つの見地に従えば、第３のノードがプレ
チャージされた後、入力信号が発生する前に第３のノー
ドを放電し、その結果、入力信号に応答して遅延段が出
力信号を出さないようにするための回路装置が備えられ
ている。

本発明のもう１つの面に従えば、ドレン電源電圧を出力
ノードに接続するため（こ第５のトランジスタが備えら
れており、第５のトランジスタのゲ−トは第２のノード
に接続される。

出力が出された後外部的に供給された信号に応答して第
２のノードを放電し、それにより第５のトランジスタを
オフにし、出力をトランジスタから分離するための回路
装置も備えられている。

本発明の更に別の面に従えば、出力が第６のトランジス
タによりアースに接続され、第６のトランジスタのゲー
トに接続され、その結果、第６のトランジスタがオフに
されて、出力がドレン電源電圧になることを可能にする
。

外部的リセット信号に応答して出力をソース電源電圧に
放電するための更に追加の回路装置が備えられている。

本発明の更に別の面に従えば、第３のノードを分離して
、かくして、第３のトランジスタの漂遊キャパシタンス
により第３のノードがドレン電源電圧より上にブートス
トラップされうるようにするために、第４のトランジス
タが第３のノードを第４のノードに接続する。

第４のトランジスタのゲートは、ドレン電源電圧に対応
する電圧源に接続されることも可能である。

第４のノード、そしてかくして第４のトランジスタを通
して第３のノードを、入力電圧がドレン電源電圧に遷移
した後短時間で放電するための回路装置が備えられてい
る。

本発明の新奇な特徴は特許請求の範囲に述べられている
。

しかしながら、本発明は、他の目的及び利点も含めて、
以下の実施例に関する詳細説明を添付図面とともに参照
することにより最もよく理解されうる。

さて、図面を参照すると、本発明に従う遅延段が第１図
の参照番号１０により一般的に示されている。

遅延段はトランジスタＴ１及びＴ２から威り、それらの
チャネルはドレン電源電圧ＶＤＤ及びソース電源電圧Ｖ
ＳＳの間に直列に接続されてあり、電源電圧ＶＳＳは全
ての図面中で通常のアース記号により表わされている。

トランジスタＴ１ のソースノード及びトランジスタＴ
２のドレン・ノードは共通のノードＮ１ を形成し、こ
れは、コンデンサＣによりノードＮ２に容量結合されて
いる。

ノードＮ２はトランジスタＴ１のゲートを含んでいる。

トランジスタＴ３のチャネルはノードＮ２を、かくして
トランジスタＴ１ のゲートを遅延段用の入力端子１２
に接続する。

トランジスタＴ３のゲートは第２のブートストラップ・
ノードＮ３を形成し、トランジスタＴ４（こよりトラン
ジスタＴ２のゲートを含むノードＮ４ に接続される。

出力トランジスタＴ５はドレン電源電圧ＶＤＤを遅延段
の出力端子１４に接続し、トランジスタＴ６は出力ノー
ド１４をソース電源電圧に接続する。

トランジスタＴ５のゲートはノードＮ２の一部分を形成
し、トランジスタＴ６ のゲートはノードＮ４の一部分
を形成する。

トランジスタＴ７及びＴ８はドレン電源電圧ＶＤＤ及び
ソース電源電圧の間に直列に接続される。

トランジスタＴ７及びトランジスタＴ８のドレンは共通
ノードＮ５の一部分を形成する。

トランジスタＴ７のゲートは入力端子１２である。

トランジスタＴ９及びＴｌｏも又、ドレン電源電圧ＶＤ
Ｄ及びソース電源電圧の間に直列に接続され、トランジ
スタＴ９のソース及びトランジスタＴ１ｏのドレンがノ
ードＮ４の一部分を形成している。

１ヘランジスタＴ１ｏのゲートはノードＮ５の一部分を
形成する。

トランジスタＴ１１はプレチャージ中にノードＮ２をア
ースに放電させるためにノードＮ２をソース電源電圧に
接続する。

トランジスタＴ１２はノードＮ３をプレチャージするた
めの手段を提供し、ドレン電源電圧ＶＤＤとノードＮ３
の間に接続される。

トランジスタＴ８．Ｔ、。Ｔ１、及びＴ１□のテートは
全てプレチャージ入力１６に接続される。

除勢トランジスタＴ１３はノードＮ３をソース電源電圧
に接続し、そのゲートは遅延段のための除勢入力１８を
提供する。

トランジスタＴ１４は又ノードＮ２をソース電源電圧に
接続する。

トランジスタＴ１４がオンになる時、ノードＮ２が放電
され、かくしてＴ５をオフにし、出力１４を分離する。

従って、トランジスタＴ１４のゲートは遅延段の出力を
分離するための入力２０として示されている。

トランジスタＴ１５は出力１４をソース電源電圧に接続
し、トランジスタＴ１５のゲ゛−トは以下に説明される
ように出力１４をソース電源電圧レベル（こリセットす
るための入力２２を提供する。

遅延段１０のオペレーションは、第２図を参照すれば最
もよく理解されうるだろう。

第２図は、プレチャージ・ノード１６、人力ノード１２
及び出力ノード１４はもちろん各種のノードＮ１−Ｎ３
上の電圧レベルを示し、曲線は、第１図における対応す
るノードと同じ参照文字により示されている。

縦方向のスケールはボルトであり、ドレン電源電圧ＶＤ
Ｄが１２ボルト、ソース電源電圧ＶＳＳが零ボルトにな
っている。

好適実施例においては、Ｎ−チャネルトランジスタが使
われており、その結果ＶＤＤはＶＳＳに関して正になっ
ているが、この関係はＰ−チャネル回路では逆転される
。

この型の回路では、トランジスタは典型的には約２．０
ボルトの閾を持ち、これはゲート電圧が少なくとも２ボ
ルトでソース電圧を越える時だけトランジスタが導通す
ることを意味する。

時間は横軸にＯ〜８０ナノ秒示されている。

プレチャージ周期は約１５ナノ秒で終了し、約７０ナノ
秒で再び始まる。

入力信号からの所望の遅延を含む完全な出力パルス、出
力のＶＤＤへの立上がり、及びＶＳＳへの戻りは約６５
ナノ秒で起ることに注意されたい。

これは、前述の特許に示された遅延段において出力信号
がＶＳＳからＶＤＤに立上がるのに必要な時間の約半分
で起り、本回路の高速特性を示しているが、前の回路は
示された例ではより高い電圧レベルに立上がっていた。

立上がり時間に関して述べると、本回路は約２倍の速さ
である。

プレチャージ入力１６上の電圧がＶＤＤである時、プレ
チャージ電圧によりオンにされるトランジスタＴ１２及
びＴ９を通る閾降下の結果として、ノードＮ３及びＮ４
はそれぞれ約１０ボルトにプレチャージされる。

ノードＮ１．Ｎ２及びＮ５は、それぞれのトランジスタ
Ｔ２．Ｔ１１及びＴ８がオンにされるためＶＳＳに保持
されている。

ノードＮ４上の高電圧がトランジスタＴ６ をオンにす
るため入力端子１２も又ＶＳＳであり、出力端子１４も
ＶＳＳである。

プレチャージ入力１６上の電圧は、約１５ナノ秒から始
まり約３５ナノ秒で終るようにＶＤＤからＶＳＳに変化
され、一方人力１２は約１０ナノ秒と約４０ナノ秒の間
にＶＳＳボルトから約１１ボルトに変化される。

ノードＮ２ はＶＳＳにあり、ノードＮ３が約１０ボル
トであるので、トランジスタＴ３はゲートソース電圧差
が大きいことによりオンにされる。

その結果として、ノードＮ２は１０ナノ秒と約３８秒と
の間に示されるように入力１２とほとんど同時に充電さ
れる。

同時に、ノードＮ３は約１０及び約３５ナノ秒の間に示
されているように、Ｔ３のゲートチャネル・キャパシタ
ンスにより自身でブートストラップ。

して上げられる。

というのは、トランジスタＴ４は、人力１２上の電圧が
ノードＮ４上の電圧を１閾だけ越える（これは約３５ナ
ノ秒で起る）まで導通しないからである。

ノードＮ４は、ノードＮ５かＶＳＳを１閾だけ越える（
これは約２８ナノ秒で起る）結果として約３０ナノ秒で
放電され始める。

ノードＮ４がトランジスタＴ’ｔｏを通して放電される
と、ノードＮ３ も又トランジスタＴ４及びＴ１゜を通
して放電される。

ノードＮ４ は約３０及び約５０ナノ秒の間に放電され
るので、ノードＮ１ は約３５ナノ秒に始まり約５０ナ
ノ秒まで高速で充電され、かくして、コンデンサＣの結
果としてノードＮ２をＶＤＤより高くブートストラップ
する。

ブートストラップノードＮ２ は、ノードＮ１ が完全
にＶＤＤに充電されてもトランジスタＴ１ をオンにし
続け、そしてトランジスタＴ５をも同程度オンにするの
で、その結果、出力ノード１４は約２５及び約６０ナノ
秒の間に急速にＶＳＳからＶＤＤになる。

第２図の説明では、入力端子上の電圧は、完全にＶＤＤ
に到達する前に約４０ナノ秒からＶＳＳに戻り始め、約
６０ナノ秒でＶＳＳボルトに戻る。

プレチャージ端子上の電圧は後の任意時間にＶＤＤに戻
されうるが、約５０ナノ秒と約８５ナノ秒の間にＶＤＤ
に戻るように示されており、出力１４、ノードＮ２ 、
ノードＮ１、及びノードＮ５を急速にＶＳＳに戻させる
。

ノードＮ３及びＮ４は別の出力サイクルの準備として約
１０ボルトに再び充電される。

回路１０は、除勢（ＤＩＳＡＢＬＥ） 端子１８（こ
正電圧を供給し、トランジスタ１３をオンにし、かくし
てノードＮ３を放電することにより、プレチャージ端子
１６が１２ボルトにされた後出力１４に正回転移を出す
のを除勢されうる。

プレチャージ信号が最初にオフになって、その結果直流
路がトランジスタＴ１２及びＴ１３を通してＶＤＤ及び
アースの間に提供されないことが望ましい。

ノードＮ３のＶＳＳへの放電でトランジスタＴ３がオフ
になり、その結果、入力電圧がノードＮ２に到達するこ
とができず、かくして、出力ノード１４を除勢する。

出力端子１４は、トランジスタＴ１４をオンにするため
に正電圧を分離出力端子２０に供給することにより、Ｖ
ＤＤに駆動された後■。

Ｄ及びＶＳＳの両方から分離されうる。

これでノードＮ２を放電し、トランジスタＴ５をオフに
する。

ノードＮ４の放電によりトランジスタＴ６ もオフにさ
れたので、出力１４は両方の電源電圧から分離され、か
くして所望のドレン電源電圧より上に容量的に昇圧され
うる。

これは、以下に第５図の回路の説明ととも（こ説明され
るよう【こ、ドレン電源電圧を越えたクロック信号を出
すのに有用である。

出力端子１４は、トランジスタＴ１４及びＴ１５の両方
をオンにするために分離出力端子２０及びリセット出力
端子２２の両方に信号を供給することによりＶＤＤから
■ｓｓにリセットされうる。

Ｔ１４は再びノードＮ２をＶＳＳに放電しトランジスタ
Ｔ５をオフにし、そしてトランジスタＴ１５は出力ノー
ド１４をソース電源電圧に放電し、トランジスタＴ６
をバイパスする。

ノードＮ３かトランジスタＴ４及びＴ、。

の動作により自動的に放電された後、出力ノード１４上
の電圧は入力ノード１２上の電圧とは無関係であること
を注意しておくことが重要である。

かくして、入力１２は出力端子１４上の電圧レベルに影
響することなく ｖ８８に戻されうる。

同様に、出力１４上の電圧レベルは、入力端子１２上の
電圧レベルに関係なく、端子２０及び２２に信号を送る
ことにより■、１こ居されうる。

トランジスタＴ１３ 、Ｔ１４及びＴＩ５の任意の１つ
、又はいくつか又は全ては、それぞれの機能が必要でな
い時除かれうろことが理解されよう。

本発明に従うもう１つの遅延段が第３図の参照番号５０
により一般的Ｇこ示されている。

遅延段５０は実質的に遅延段１０と同じであるか、ノー
ドＮ３がプレチャージされる方法だけが異なり、従って
対応する素子は同じ参照番号により示されている。

遅延段５０は、遅延段１０とは、トランジスタＴ１□及
びＴ１３が除かれており、トランジスタＴ４のゲートが
入力端子１２ではなくてＶＤＤに接続されることだけが
異なる。

遅延段５０はより少ない素子を使用するという利点はあ
るが、プレチャージ後及び入力信号前に除勢されるとい
う能力を持たない。

更に、遅延段５０はノードＮ４及びＮ３の完全なプレチ
ャージにより依存する。

上述のように、遅延段５０はプレチャージ周期中にノー
ドＮ３がトランジスタＴ０、ノードＮ４及びトランジス
タＴ４を通してプレチャージされる点を除いて遅延段１
０と本質的に同じ機能を有する。

ノードＮ３及びＮ４の両方はＶＤＤの１閾下の電圧に充
電される。

その結果、ノードＮ３は、大力１２上の電圧が増加する
時、人力１２上の電圧以上に自身でブートストラップさ
れることができる。

例数ならば、入力端子１２上の電圧の立上がり後の短い
遅延でノードＮ４がトランジスタＴ１ｏの導通により放
電されるまでトランジスタＴ４は大して導通できないか
らである。

しかしながら、入力１６上のプレチャージ信号が完全な
ＶＤＤレベルに到達しない時、又は十分な時間ＶＤＤレ
ベルを完全にプレチャージ・ノードＮ３に保持しない時
遅延段５０も機能しないことに注意されたい。

これは、ノードＮ３が入力１６上のプレチャージ信号の
電圧以下の１閾にプレチャージされうるだけだからであ
る。

かくして、プレチャージ信号が十分な時間ＶＤＤになっ
てノードＮ４をＶＤＤのＦ１閾にプレチャージしないな
らば、トランジスタＴ４はほとんど導通しない。

これは、ノードＮ３及びＮ４は同じ電圧レベルである゛
ため、プレチャージ中は無意味である。

しかしながら、トランジスタＴ４のわずかの導通は、ノ
ードＮ３が限界一杯に自身でブートストラップするのを
妨げるが、自身でブートストラップする周期中にトラン
ジスタＴ４カ導通していれば可能である。

遅延段１０はこの問題から免れている。

というのは、ノードＮ３を絶縁するトランジスタＴ４は
、入力１２上の電圧がノードＮ４上の電圧を１閾越える
まで導通することができず、かくして、ノードＮ３が実
質的（こ可能な最高のところまでブートストラップされ
ることを保証する。

本発明に従うもう１つの遅延段が第４図の参照番号６０
により一般的に示されている。

遅延段６０は遅延段１０に似ており、従って対応する素
子は同じ参照文字により示されている。

遅延段６０と遅延段１０との間の違いは、トランジスタ
Ｔ４及びＴ７のゲートが入力端子１２ではなくノードＮ
２に接続されていることである。

遅延段６０の動作は、１０ナノ秒から約３５ナノ秒の間
の時間間隔ではノードＮ２が入力１２とほとんど一致し
ているために遅延段１０の動作と同じであり、ノードＮ
２が放電されるまで正のままであり、これはトランジス
タＴ４及びＴ７の正しい動作として必要とされる全ての
ことである。

遅延段６０の構造の利点は、除勢パルスが入力信号の前
に端子１８に供給される時、トランジスタＴ４及びＴ７
のゲートは入力端子１２から分離され、それにより入力
パルスが入力１２に供給されてもトランジスタＴ４及び
Ｔ７をオフのままにしておくことである。

従って、ノードＮ５がＶＳＳのままであり、トランジス
タＴ１ｏはＯＦＦのままであるので、ノードＮ４はその
高いプレチャージ電圧のままである。

ノードＮ４上の高電圧レベルは出力トランジスタＴ６
をＯＮのままにさせ、それにより出力端子１４及びソー
ス電源ＶＳＳの間に低インピーダンス導通路を提供する
。

この「クランプ」動作は多くの適用において必要とされ
るものであり、第１及び３図の遅延段１０又は５０では
追加の回路無しでは提供されえないものである。

本発明に従うクロック・システムが第５図内の参照番号
７０により一般的に示されている。

クロック・システム７０は本発明に従う５つの遅延段Ｄ
Ａ、ＤＢ、ＤＣ，ＤＤ及びＤＥから戊っている。

各段の出力１４は段ＤＢを除いて図示のようにカスケー
ド構造で各後続段の入力１２に接続されている。

段ＤＥの入力はプレチャージ信号であり、プレチャージ
信号は遅延段ＤＣの出力である。

更（こ、段ＤＥは、出力が段ＤＥの除勢入力１８に接続
されたゲート７１により外部論理素子と結合される時、
段ＤＡの出力により除勢されうる。

単一のプレチャージ信号が４段全てに供給されうる。

１つ又はそれ以上の段が除勢入力１８、分離出力端子２
０及びリセット出力端子２２を有することが可能である
。

遅延段ＤＡ−ＤＥの融通性は、第５図に示された相互接
続により明示されている。

例えば、段ＤＣの出力１４は、ＤＢの分離出力端子２０
に戻って接続される。

段ＤＤの出力は、コンデンサ７２により、段ＤＢの出力
１４に容量結合され、段ＤＣの両人力２０及び２２に接
続される。

第５図に示されたクロック構造の動作は、第６図に模式
的に示されている。

時間に関してのプレチャージ信号Ｐの電圧がライン７４
により表わされ、段ＤＡへの入力１２上の電圧〆がライ
ン７６により表わされている。

段ＤＡ、ＤＢ、ＤＣ。ＤＤ及びＤＥからの出力Ａ、Ｂ、
Ｃ，Ｄ及びＥはそれぞれライン７Ｂ、８０，８２，８４
及び８６により表わされる。

プレチャージ信号７４は、入力１２上の電圧ＶＳＳから
ＶＤＤ ’にの遷移７６８と−するか、又はそれより前
の任意の時間において、遷移７４ａにより表わされるよ
うに、ＶＤＤの高レベルからＶＳＳの低レベルへと移る
。

その後、入力１８の１つのうえの信号により抑止されな
ければ、出力Ａ−Ｄは、ＶＳＳからＶＤＤに順次遷移し
、これはそれぞれ遷移７８ａ 、８０ａ 、８２ａ及び
８４ａにより表わされている。

これらのクロック端は、段ＤＡ−ＤＥの動作を含んで、
任意の所望の機能のために使用されうる。

この点については、段ＤＡの入力１２が一度び十分な時
間ＶＤＤになってしまって、段ＤＡの出力において遷移
７８ａを引起すと、入力１２はその後、破線７６ｂ及び
７６ｃにより表わされる任意のレベルでありうることを
注意することは重要である。

もちろんプレチャージラインがセグメンｌ−７４ｂによ
り表わされるように再びＶＤＤにある時入力が周期７６
ｄ中ＶＳＳになければならないものと仮定しての話であ
る。

出力Ａは、プレチャージ端子１６上の電圧が高くなるこ
とによりリセットされるまで高のままである。

段ＤＢの出力は、端子２０に供給される段１）Ｃからの
出力遷移８２ａにより分離される。

段ＤＤの出力における遷移８４ａは、第６図の遷移８０
ｂｖこより表わされるように、段ＤＢの出力ＢをＶＤＤ
より上に容量的に押上げる。

同時に、段ＤＤからの出力の遷移８４ａは、段ＤＣから
の出力を分離しかつリセットし遷移８２ｂを引起す。

出力Ａ、 Ｂ及びＤは、それぞれ遷移７８ｂ。

８０ｃ及び８４ｂにより表わされるように高くなるプレ
チャージ信号により全てＶＳＳにリセットされる。

遅延段ＤＥは、遅延段への全ての入力は同じ型のクロッ
ク信号に応答し、従って任意の段の任意の出力は基本的
には、任意の他の段の任意の入力と適合することを示し
ている。

出力Ｃのクロック８２ａ−８２ｂは段ＤＥへのプレチャ
ージであるので、出力Ｅは、段ＤＥがゲ゛−ドア１の出
力により以前に除勢されていなければ事象８２ａに応答
して事象８６ａにおいてＶＳＳになる。

段ＤＥが以前に除勢されている場合（こは、出力Ｅは破
線８６ｂにより表わされるように既に■ｓｓにある。

それからプレチャージＰが高くなる時、出力Ｅもまた事
象８６ｃＧこより表わされるように１遅延段後に高くな
る。

本発明の好適実施例の上記の詳細説明から、動作に信頼
性があり、ソース電源電圧レベルＶＳＳからドーレン電
源電圧レベルＶＤＤへ入力信号の後所定の遅延時間で急
速に遷移するような各種の遅延段が説明されたことが認
められよう。

更に、遅延段は除勢又は抑止機能を提供し、ドレン電源
電圧より上に容量的に上げることを可能にするための出
力の分離を提供し、そして、所定の幅のパルスを提供す
るための出力のリセットを提供する。

出力及び出力の遷移は、段への入力の状態には無関係で
あり、かくして、単一の集積回路チップ上のディジクル
・システムを側倒［するためのクロック回路を設計する
際にはほとんど完全なる適応性を示す。

そして更に、遅延段はいかなる静的すなわち直流電源を
消耗することなく動作されうる。

本発明の好適実施例が詳細に説明されたとはいえ、各種
の変更、代用及び改変が特許請求の範囲に定められる本
発明の精神から離れることなくなされうろことが理解さ
れよう。

【図面の簡単な説明】

第１図は、本発明に従う遅延段の模式回路線図である。 第２図は、第１図の動作を説明するために、第１図の回
路における各種のノードにおける電圧を時間に関してコ
ンピュータで作成しプロットしたものである。 第３図は、本発明に従う別の遅延段の模式回路線図であ
る。 第４図は、本発明に従う更に別の遅延段の模式回路線図
である。 第５図は、本発明に従う複数個のカスケード遅延段を使
用したクロック・システムを説明するブロック線図であ
る。 そして、第６図は、第５図のクロック・システムの動作
を説明するタイミング線図である。 １０・・・遅延段、１２・・・入力端子、１４・・・出
力端子、１６・・・プレチャージ入力、１８・・・除勢
入力、２０・・・出力を分離するための入力、２２・・
・出力をリセットするための入力、５ｏ・・・遅延段、
６ｏ・・・遅延段、７０・・・クロック装置。

Claims (1)

1. 【特許請求の範囲】 Ｉ ＭＯＳＦＥＴ 集積回路における遅延段であって
   、ドレン電源電圧とソース電源電圧との間に直列接続さ
   れ、それらの間で第１のノードを形成する第１及び第２
   のトランジスタ、第１のノードを前記第１のトランジス
   タのゲートに容量結合し第２のノードを形成するコンデ
   ンサ装置、入力ノード、及び入力ノードと第２のノード
   との間に接続された第３のトランジスタを備え、第３の
   トランジスタのゲートは第３のノードの一部を形威し、
   第２のトランジスタのゲートは第４のノードを形成する
   ようになされ、第２のノードに接続され第２のノードを
   放電して第１のトランジスタをオフｆこするプレチャー
   ジ回路を更に備え、第１のノードの電圧の上昇がコンデ
   ンサ装置の結果として第２のノードの電圧を容量的に上
   げるようにする前記遅延段において、 前記第３のトランジスタＴ３のチャネルは第２のノード
   Ｎ２を入力ノード１２に接続し、プレチャージ回路Ｔ８
   ．Ｔ９Ｔ１０．Ｔ１２は第３及び第４のノードに接続さ
   れ第３及び第４のノードＮ３゜Ｎ４をプレチャージして
   第１及び第２のトランジスタＴ１．Ｔ２をオンにするよ
   うになされ、人力ノードがソース電源電圧に近い電圧か
   らドレン電源電圧により近い電圧に遷移するに従い第３
   のノードの電圧電荷を保持して第３のノードＮ３が容量
   的に昇圧されることを可能とし、かくして第２のノード
   Ｎ２を実質的に人力ノード１２における電圧（こ急速に
   充電し、かつ入力ノード１２の電圧の立上りの後短い遅
   延時間で第３及び第４のノードＮ３．Ｎ４を自動的（こ
   放電し、第２及び第３のトランジスタＴ２．Ｔ３をオフ
   にする制御回路装置、及び 前記第２及び第４のノードＮ２．Ｎ４ に接続されかつ
   前記第２及び第３のトランジスタＴ２．Ｔ３に接続され
   た出力回路装置Ｔ５．Ｔ６を有することを特徴とするＭ
   Ｏ８ＦＥＴ集積回路における遅延段。 ２、特許請求の範囲第１項記載のＭＯ８ＦＥＴ集積回路
   における遅延段であって、前記制御回路装置は、 そのチャネルが第３のノードＮ３を第４のノードＮ４
   に接続する第４のトランジスタＴ４を有し、第４のトラ
   ンジスタＴ４のゲートは入力ノード１２の電圧を受取る
   ように接続され、 第３のノードＮ３は第４のトランジスタＴ４を通して第
   ４のノードに放電されることを特徴とするＭＯ８ＦＥＴ
   集積回路における遅延段。 ３ 特許請求の範囲第１項記載のＭＯ８ＦＥＴ集積回路
   における遅延段であって、前記制御回路装置は、 そのチャネルが第３のノードＮ３を第４のノードＮ４
   に接続する第４のトランジスタＴ４を有し、第４のトラ
   ンジスタＴ４のゲートはドレン電源電圧に接続され、 第３のノードＮ３は第４のトランジスタＴ４を通して第
   ４のノードＮ４ に放電されることを特徴とするＭＯ８
   ＦＥＴ集積回路における遅延段。 ４ 特許請求の範囲第１項記載のＭＯ８ＦＥＴ集積回路
   における遅延段であって、前記制御回路装置は、 そのチャネルが第３のノードＮ３を第４のノードＮ４に
   接続する第４のトランジスタＴ４を有し、第４のトラン
   ジスタのゲートは第２のノードＮ２に接続され、 第３のノードＮ３は第４のトランジスタＴ４を通して第
   ４のノード（こ放電されることを特徴とするＭＯ８ＦＥ
   Ｔ集積回路における遅延段。 ５ 特許請求の範囲第１項記載のＭＯ３ＦＥＴ集積回路
   における遅延段であって、前記制御回路装置は、第４の
   トランジスタＴ７及び第５のトランジスタ’Ｉ”１０で
   あって、第４のトランジスタＴ７のチャネルは第５のト
   ランジスタＴＩＯのゲートをドレン電源電圧に接続して
   第５のノードＮ５を形成し、第４のトランジスタＴ７の
   ゲートは入力ノード１２の電圧信号を受取るように接続
   される前記第４及び第５のトランジスタを有し、 前記第５のトランジスタＴ、。 は第３及び第４のノードＮ３．Ｎ４をソース電源電圧に
   接続し、それにより第４及び第５のトランジスタＴ７．
   Ｔ１゜が、入力電圧が高くなって後第３及び第４のノー
   ドＮ３．Ｎ４が放電される前の遅延時間を供給し、プレ
   チャージ回路装置Ｔ８．Ｔ９．Ｔ１１．Ｔ１２は第５の
   ノードＮ５に接続され第５のノードＮ。 を実質的にソース電源電圧のレベルにプレチャージする
   ことを特徴とするＭ ０８ＦＥ Ｔ集積回路における遅
   延段。 ６ 特許請求の範囲第５項記載のＭＯ８ＦＥＴ集積回路
   における遅延段であって、第４のトランジスタＴ７のゲ
   ートは第２のノードＮ２の電圧により制御されることを
   特徴とするＭＯ８ＦＥＴ集積回路における遅延段。 ７ ％許請求の範囲第１項記載のＭＯ８ＦＥＴ集積回
   路（こおける遅延段であって、前記制御回路装置は第４
   のノードＮ４が第２のノードＮ２の高電圧レベルに応答
   して放電されることを特徴とするＭＯ８ＦＥＴ集積回路
   における遅延段。 ８ 特許請求の範囲第１項記載のＭＯ８ＦＥＴ集積回路
   における遅延段であって、前記出力回路は、ドレン電源
   電圧とソース電源電圧との間に直列（こ接続され、それ
   ′らの間の出力カード１４を形成する第４及び第５のト
   ランジスタＴ５． Ｔ６であって、第４のトランジスタ
   Ｔ５のゲートは第２のノードＮ２に接続され、第５のト
   ランジスタＴ６のゲートは第４のノードＮ４に接続され
   ている前記第４及び第５のトランジスタを有することを
   特徴とするＭＯ８ＦＥＴ集積回路における遅延段。 ９ 特許請求の範囲第８項記載のＭＯ８ＦＥＴ集積回路
   における遅延段であって、前記出力ノード１４は第２の
   ノードＮ２上の電圧の立上りに応じてソース電源電圧レ
   ベルから実質的にドレン供給電圧レベルへ遷移すること
   を特徴とするＭＯ８ＦＥＴ集積回路における遅延段。 １０ ＭＯ８ＦＥＴ集積回路における遅延段であって、
   入力ノードと、出力ノードと、電圧信号が入力ノードに
   供給された後予め定められた時間出力ノードに電圧信号
   を発生し、次いで入力ノードにおけるその後の変化に関
   係なく出力ノードの電圧レベルを確実ｌこ保持するため
   の第１の回路手段を有する前記遅延段において、 第１の制御信号ノード２０と、第１の制御信号ノード２
   ０の制御信号に応答して出力ノード１４を分離し出力ノ
   ード１４の電圧が遅延段の外部回路によって変えられる
   ことを許容する第２の回路手段’Ｉ”１４とを有するこ
   とを特徴とするＭＯ８ＦＥＴ集積回路における遅延段。 １１ ＭＯ８ＦＥＴ集積回路における遅延段であって、
   ドレン電源電圧とソース電源電圧との間に直列に接続さ
   れ、その間に第１のノードを形成する第１及び第２のト
   ランジスタと、第１のノードを前記第１のトランジスタ
   のゲートに容量結合し第２の／−ドを形成するコンデン
   サ装置と、入力ノードと、入力カードと第２のノードと
   の間に接続された第３のトランジスタとを備え、第３の
   トランジスタのゲートは第３のノードの一部を形成し、
   第２のトランジスタのゲートは第４のノードの一部を形
   成するよう（こなされ、第２のノードに接続され、第２
   のノードを放電して第１のトランジスタをオフにするプ
   レチャージ回路を更に備え、第１のノード上の電圧上昇
   がコンデンサ装置の結果として第２のノードの電圧を容
   量的に上げる前記遅延段において、 前記第３のトランジスタＴ３のチャネルは第２のゲート
   Ｎ２を入力ノード１２に接続し、プレチャージ回路Ｔ８
   ｊ ’ｔ’９ｊ ’ｒｔｔ ｊ Ｔ１２は第３及び
   第４のノードに接続され第３及び第４のノードＮ３゜Ｎ
   ４をプレチャージして第１及び第２のトランジスタＴ１
   ｊＴ２をオンにするようになされ、入力ノード１２がソ
   ース電源電圧ＶＳＳに近い電圧からドレン電源電圧■ｄ
   ｄにより近い電圧に遷移するに従い第３のノードＮ３の
   電圧信号を保持して第３のノードＮ３が容量的に昇圧さ
   れることを可能とし、かくして第２のノードＮ２ を実
   質的に入力ノードにおける電圧に急速に充電し、かつ入
   力ノード１２の電圧の立上りの後短い遅延時間で第３及
   び第４のノードＮ３．Ｎ４を自動的に放電し、第２及び
   第３のトランジスタＴ２．Ｔ３をオフにする制御回路装
   置、 前記第２及び第４のノードＮ２．Ｎ４ｆこ接続されかつ
   前記第２及び第３のトランジスタＴ２．Ｔ３に接続され
   た出力回路装置であって、ドレン電源電圧とソース電源
   電圧との間に直列に接続され、それらの間に出力ノード
   １４を形成する第４及び第５のトランジスタＴ５．Ｔ６
   を含み、第４のトランジスタＴ５のゲートは第２のノー
   ドＮ２に接続され、第５のトランジスタＴ６のゲートは
   第４のノードＮ４ に接続されている前記出力回路装置
   、及び 第３及び第４のノードＮ３．Ｎ、が自動的に放電された
   後に生ずる電圧信号に応答し、第２のノードＮ２をアー
   スに放電して第４のトランジスタＴ５をオフにし、それ
   により出力ノード１４をドレン電源電圧から分離する分
   離回路装置Ｔ１４゜２０、を有することを特徴とするＭ
   Ｏ８ＦＥＴ集積回路における遅延段。 １２ ＭＯ８ＦＥＴ集積回路における遅延段であって、
   ドレン電源電圧とソース電源電圧との間に直列に接続さ
   れ、その間に第１のノードを形成する第１及び第２のト
   ランジスタと、第１のノードを前記第１のトランジスタ
   のゲートに容量結合し第２のノードを形成するコンデン
   サ装置と、入力ノードと、入力ノードと第２のノードと
   の間に接続された第３のトランジスタとを備え、第３の
   トランジスタのゲートは第３のノードの一部を形成し、
   第２のトランジスタのゲートは第４のノードの一部を形
   成するようになされ、第２のノードに接続され、第２の
   ノードを放電して第１のトランジスタをオフにするプレ
   チャージ回路を更に備え、第１のノード上の電圧上昇が
   コンデンサ装置の結果として第２のノードの電圧を容量
   的に上げる前記遅延段において、 前記第３のトランジスタＴ３のチャネルは第２のゲート
   Ｎ２を入力ノード１２に接続し、プレチャージ回路Ｔ８
   ．Ｔ９．Ｔ１１．Ｔ１□は第３及び第４のノードに接続
   され第３及び第４のノードＮ３゜Ｎ４をプレチャージし
   て第１及び第２のトランジスタＴ０．Ｔ２ をオンにす
   るようになされ、入力カード１２がソース電源電圧■５
   Ｓに近い電圧からドレン電源電圧■ｄｄにより近い電圧
   に遷移するに従い第３のノードＮ３の電圧信号を保持し
   て第３のノードＮ３が容量的に昇圧されることを可能と
   し、かくして第２のノードＮ２を実質的に入力ノードに
   おける電圧に急速に充電し、かつ入力ノード１２の電圧
   の立上りの後短い遅延時間で第３及び第４のノードＮ３
   ．Ｎ４を自動的に放電し、第２及び第３のトランジスタ
   Ｔ２．Ｔ３をオフにする制御回路装置、 前記第２及び第４のノードＮ２．Ｎ４に接続されかつ前
   記第２及び第３のトランジスタＴ２．Ｔ３に接続された
   出力回路装置であって、ドレン電源電圧とソース電源電
   圧との間に直列に接続され、それらの間に出力ノード１
   ４を形成する第４及び第５のトランジスタＴ５．Ｔ６を
   含み、第４のトランジスタＴ５のゲートは、第２のノー
   ドＮ２に接続され、第５のトランジスタＴ６のゲートは
   第４のノードＮ４に接続されている前記出力回路装置、
   及び 第３及び第４のノードＮ３．Ｎ４が自動的に放電された
   後に生ずる電圧信号に応答し、第２のノードＮ２をアー
   スに放電して第４のトランジスタＴ５をオフにし、それ
   により出力ノード１４をドレン電源電圧から分離する分
   離回路装置Ｔ１４゜２０、及び 第４のノードＮ４が放電されそれによって第５のトラン
   ジスタＴ６ が非導通にされる間に出力ノードをソース
   電源電圧に選択的に放電するリセット回路装置Ｔ１５，
   ２２、を有することを特徴とするＭＯＳＦＥＴにおける
   遅延段。 １３ ＭＯ８ＦＥＴ集積回路における遅延段であって、
   ドレン電源電圧とソース電源電圧との間に直列に接続さ
   れ、その間に第１のノードを形成する第１及び第２のト
   ランジスタと、第１のノードを前記第１のトランジスタ
   のゲートに容量結合し第２のノードを形威するコンデン
   サ装置と、入力ノードと、入力ノードと第２のノードと
   の間を接続する第３のトランジスタとを備え、第３のト
   ランジスタのゲートは第３のノードの一部を形成し、第
   ２のトランジスタのゲートは第４のノードの一部を形成
   するようになされ、第２のノードに接続され、第２のノ
   ードを放電して第１のトランジスタをオフにするプレチ
   ャージ回路を更に備え、第１のノード上の電圧上昇がコ
   ンデンサ装置の結果として第２のノードの電圧を容量的
   に上げる前記遅延段において、 前記第３のトランジスタＴ３のチャネルは第２のゲート
   Ｎ２を入力カード１２に接続し、プレチャージ回路Ｔ６
   ２ Ｔｇ 、Ｔ１１ ｔ Ｔ１□は第３及び第４の
   ノードに接続され第３及び第４のノードＮ３゜Ｎ４をプ
   レチャージして第１及び第２のトランジスタＴ１．Ｔ２
   をオンにするようになされ、入力ノード１２がソース電
   源電圧■５８に近い電圧からのレン電源電圧■ｄｄによ
   り近い電圧に遷移するに従い第３のノードＮ３の電圧信
   号を保持して第３のノードＮ３が容量的に昇圧されるこ
   とを可能とし、かくして第２のノードＮ２を実質的に入
   力ノード（こおける電圧に急速に充電し、かつ人力ノー
   ド１２の電圧の立上りの後短い遅延時間で第３及び第４
   のノードＮ３．Ｎ４を自動的に放電し、第２及び第３の
   トランジスタＴ２．Ｔ３をオフにする制御回路装置、 前記第２及び第４のノードＮ２７Ｎ４に接続されかつ前
   記第２及び第３のトランジスタＴ２．Ｔ３に接続された
   出力回路装置Ｔ５ 、Ｔ６ 、及び第３のノードＮ３
   を放電して第３のトランジスタＴ３をオフに保持する除
   勢回路装置Ｔ１３，１８を有することを特徴とするＭＯ
   ８ＦＥＴ集積回路における遅延段。 １４特許請求の範囲第１３項記載のＭＯ８ＦＥＴ集積回
   路における遅延段であって、前記除勢回路が、入力ノー
   ド１２の電圧がソース電源電圧からドレン電源電圧に遷
   移する前に第３のノードＮ３を放電するように選択的に
   用いられ得ることを特徴とするＭＯ８ＦＥＴ集積回路に
   おける遅延段。 １５ ＭＯ８ＦＥＴ集積回路において、予め定められた
   タイム・シーケンスで発生する一連のクロック信号を生
   成するためのクロック装置であって複数個の遅延段を有
   し、各遅延装置は、第１及び第２のトランジスタであっ
   てドレン電源電圧とソース電源電圧との間に直列に渉続
   され、それらの間に第１のノードを形成する前記第１及
   び第２のトランジスタを備え、第１のトランジスタのゲ
   ートは第２のノードの一部を形成し、更に、第１のノー
   ドを第２のノードに容量結合するコンデンサ装置、入力
   ノード、及び第２のノードを入力ノードに接続するチャ
   ネルを有する第３のトランジスタを備え、第３のトラン
   ジスタのゲートは第３のノードの一部を形成し、第２の
   トランジスタのゲートは第４のノードの一部を形成し、
   かつ更に、第３及び第４のノードをプレチャージして第
   ３及び第２のトランジスタを夫々オンにし、第２のノー
   ドを放電させ第１のトランジスタをオフにするプレチャ
   ージ回路装置を備えた前記クロック装置において、各遅
   延段ＤＡ、ＤＢ、ＤＣは、 入力ノードがソース電源電圧に近い電圧からドレン電源
   電圧により近い電圧に遷移するに従い第３のノードの電
   圧電荷を保持して第３のノードＮ３が容量的に昇圧され
   ることを許容し、かくして第２のノードＮ２を実質的に
   人力ノードにおける電圧に急速に充電し、入力ノードの
   電圧の立上りの後短い遅延時間で第３及び第４のノード
   Ｎ３．Ｎ４を自動的に放電して第２及び第３のトランジ
   スタをオフにする制御回路装置Ｔ４．Ｔ７．Ｔ１ｏ、及
   び、 第２のノードＮ２の電圧の立上りに応答してソース電源
   電圧レベルから実質的【こドレン電源電圧レベルに遷移
   する出力ノード１４を形威し、各遅延段ＤＡ、ＤＢ、Ｄ
   Ｃの出力ノード１４は後続の遅延段の人力ノード１２に
   接続されており、それにより入力ノードの立上りに応答
   して一連の出力信号が予め定められたタイム・シーケン
   スで生成される出力回路装置Ｔ５．Ｔ６ を有すること
   を特徴とするＭＯ８ＦＥＴ集積回路における遅延段を利
   用するクロック装置。 １６特許請求の範囲第１５項記載のクロック装置におい
   て、各遅延段の前記出力回路装置は、ドレン電源電圧と
   ソース電源電圧との間に直列に接続され、それらの間に
   出力ノード１４を形成する第４及び第５のトランジスタ
   Ｔ５．Ｔ６であって、第４のトランジスタＴ５のゲート
   が第２のノードＮ２の一部を形成し、第５のトランジス
   タＴ６ のゲートが第４のノードの一部を形成すること
   を特徴とするＭＯ８ＦＥＴ集積回路における遅延段を利
   用するクロック装置。 １７特許請求の範囲第１５項記載のクロック装置におい
   て、前記遅延段の少く共１つの出力ノードは、他の遅延
   段の少く共１つの出力に容量結合され、それにより他の
   遅延段の前記少く共１つの出力がドレン電源電圧以上に
   容量的に昇圧されることを特徴とするＭＯ８ＦＥＴ集積
   回路における遅延段を利用するクロック装置。 １８ ドレン電源電圧及びソース電源電圧を有するＭ
   Ｏ８ＦＥＴ集積回路においてソース電源電圧からドレン
   電源電圧へ遷移する一連のクロック信号を生成するため
   のクロック装置であって、直列に接続された遅延段を有
   し、各遅延段は、入力ノード、出力ノード、ソース電源
   電圧からドレン電源電圧への電圧遷移を、対応する電圧
   遷移が入力ノードに印加されて後予め定められた時間出
   力ノードに生威し、次いで入力ノードの状態が出力ノー
   ドの状態を変えることから防ぐ第１の回路装置を有し、
   各遅延段の出力ノードは後続の遅延段の入力ノードに接
   続されて前記一連のクロック信号を出力する前記クロッ
   ク装置において、 少く共１つの遅延段ＤＢであって分離制御信号ノード２
   ０、分離信号ノード２０の制御信号に応じて出力ノード
   １４を分離し出力ノード１４の電圧が前記１の遅延段の
   外部の回路により変ることを許容する第２の回路装置を
   有し、後続の段ＤＣからの電圧出力が分離制御信号ノー
   ド２０に接続されていることを特徴とするＭＯ８ＦＥＴ
   集積回路における遅延段を利用するクロック装置。 １９特許請求の範囲第１８項記載のクロック装置であっ
   て、前記遅延段Ｄ（ｊこ後続する遅延段ＤＤの出力ノー
   ド１４は前記１の遅延段ＤＢの出力に容量結合され出力
   をより高い電圧に容量的に昇圧することを特徴とするＭ
   Ｏ８ＦＥＴ集積回路における遅延段を利用するクロック
   装置。 ２０ ドレン電源電圧及びソース電源電圧を有するＭ
   Ｏ８ＦＥＴ集積回路においてソース電源電圧からドレン
   電源電圧へ遷移する一連のクロック信号を生成するため
   のクロック装置であって、前記クロック装置は直列に接
   続された遅延段を有し、各遅延段は、入力ノード、出力
   ノード、ソース電源電圧からドレン電源電圧への電圧遷
   移を、対応する電圧遷移が入力ノードに印加されて後予
   め定められた時間出力ノードに生威し、次いで入力ノー
   ドの状態が出力ノードの状態を変えることから防ぐ第１
   の回路装置を有し、各遅延段の出力ノードは後続の段の
   入力ノードに接続されて前記一連のクロック信号を生成
   する前記クロック装置において、少く共１つの遅延段Ｄ
   Ｃであって、リセット制御信号ノード２２、及びリセッ
   ト制御信号ノード２２に印加される制御信号に応答し、
   入力ノード１２に印加される電圧信号に応答して出力ノ
   ード１４に生威された電圧信号を異なる電圧レベルへリ
   セットする第２の回路装置Ｔ１５を有し、後続の遅延段
   ＤＤからの電圧出力がリセット制御信号ノード２２に接
   続されている前記遅延段ＤＣを有することを特徴とする
   ＭＯ８ＦＥＴ集積回路における遅延段を利用するクロッ
   ク装置。 ２１ ドレン電源電圧及びソース電源電圧を有するＭ
   Ｏ８ＦＥＴ集積回路においてソース電源電圧からドレン
   電源電圧へ遷移する一連のクロック信号を生成するため
   のクロック装置であって、前記クロック装置は直列に接
   続された遅延段を有し、各遅延段は、入力ノード、出力
   ノード、ソース電源電圧からドレン電源電圧への電圧遷
   移を、対応する電圧遷移が入力ノードに印加されて後予
   め定められた時間出力ノードに生威し、次いで入力ノー
   ドの状態が出力ノードの状態を変えることから防ぐ第１
   の回路装置を有し、各遅延段の出力ノードは後続の段の
   入力ノードに接続されて前記一連のりシンク信号を生成
   する前記クロック装置において、少く共１つの遅延段Ｄ
   Ｅであって、除勢制御信号ノード１８、及び除勢制御信
   号ノード１８の制御信号に応答して入力ノード１２の電
   圧信号を出力ノード１４の電圧レベルに影響を及ぼすこ
   とから除勢する第２の回路装置Ｔ１３を有し、先だつ遅
   延段ＤＡからの出力ノード１４が除勢制御信号ノード１
   ８に接続されている前記遅延段ＤＥを有することを特徴
   とするＭＯ８ＦＥＴ集積回路における遅延段を利用する
   クロック装置。 ２２ ドレン電源電圧及びソース電源電圧を有するＭ
   Ｏ８ＦＥＴ集積回路においてソース電源電圧からドレン
   電源電圧へ遷移する一連のり田ンク信号を生成するため
   のクロック装置であって、前記クロック装置は直列に接
   続された遅延段を有し、各遅延段は、入力ノード、出力
   ノード、ソース電源電圧からドレン電源電圧への電圧遷
   移を、対応する電圧遷移が入力ノードに印加されて後予
   め定められた時間出力ノードに生威し、次いで入力ノー
   ドの状態が出力ノードの状態を変えることから防ぐ第１
   の回路装置を有し、各遅延段の出力ノードは後続の段の
   入力ノードに接続されて前記一連のクロック信号を生成
   する前記クロック装置において、少く共１つの遅延段Ｄ
   Ａであって、プレチャージ入力ノード１６、及びプレチ
   ャージ入力ノード１６の電圧信号に応答して出力ノード
   １４をリセットし、入力ノード１２（こ電圧信号を受は
   出力ノード１４に電圧信号を生成するよう（こ第１の回
   路装置Ｔ１ 〕Ｔ２ フＴ３ フＴ４ ツＴ５
   フＴ６ フＴ７Ｔ１ｏを準備するプレチャージ回
   路装置Ｔ８．Ｔ９Ｔ１１．Ｔ１□を備え、遅延段ＤＤの
   出力がプレチャージ入力ノード１６に接続されている前
   記遅延段ＤＡを有することを特徴とするＭＯ８ＦＥＴ集
   積回路における遅延段を利用するクロック装置。