TWI731176B - 昇壓電路以及具備該電路的非揮發性記憶體 - Google Patents

昇壓電路以及具備該電路的非揮發性記憶體 Download PDF

Info

Publication number
TWI731176B
TWI731176B TW106134074A TW106134074A TWI731176B TW I731176 B TWI731176 B TW I731176B TW 106134074 A TW106134074 A TW 106134074A TW 106134074 A TW106134074 A TW 106134074A TW I731176 B TWI731176 B TW I731176B
Authority
TW
Taiwan
Prior art keywords
boost
terminal
unit
boosting
circuit
Prior art date
Application number
TW106134074A
Other languages
English (en)
Other versions
TW201820333A (zh
Inventor
見谷真
Original Assignee
日商艾普凌科有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商艾普凌科有限公司 filed Critical 日商艾普凌科有限公司
Publication of TW201820333A publication Critical patent/TW201820333A/zh
Application granted granted Critical
Publication of TWI731176B publication Critical patent/TWI731176B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • H02M3/075—Charge pumps of the Schenkel-type including a plurality of stages and two sets of clock signals, one set for the odd and one set for the even numbered stages
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • H02M3/078—Charge pumps of the Schenkel-type with means for reducing the back bias effect, i.e. the effect which causes the threshold voltage of transistors to increase as more stages are added to the converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)
  • Read Only Memory (AREA)

Abstract

為了提供能夠降低施加至昇壓單元的電壓應力的昇壓電路，是將昇壓單元多個串聯連接而構成的昇壓電路，所述昇壓單元具備連接於輸入端子與輸出端子之間的電荷傳輸電晶體、及連接於輸入端子與時鐘端子之間的昇壓電容，所述昇壓電路設為將昇壓單元中的至少最終段的昇壓單元多個並聯而連接的構成，相應於昇壓動作切換多個並聯連接的昇壓單元而連接於最終段的前段的昇壓單元。

Description

昇壓電路以及具備該電路的非揮發性記憶體
本發明是有關於一種具備電荷傳輸電晶體及昇壓電容的昇壓電路以及具備該電路的非揮發性記憶體。
作為非揮發性記憶體的電子式可擦除程式化唯讀記憶體(Electrically Erasable Programmable Read Only Memory，EEPROM)因在對記憶體單元的資料覆寫中需要高電壓，故搭載著昇壓電路。
圖3是表示先前的昇壓電路的電路圖。
先前的昇壓電路將昇壓單元51~昇壓單元54串聯連接，而形成將昇壓單元54的輸出與昇壓單元51的輸入予以連接的迴路(loop)連接。昇壓單元51~昇壓單元54被輸入昇壓用的時鐘CLK1、CLK2，且從輸出端子CPOUT輸出經昇壓的電壓。
昇壓單元51~昇壓單元54各自包含：電荷傳輸電晶體511、電荷傳輸電晶體521、電荷傳輸電晶體531、電荷傳輸電晶體541，包含連接成二極體的N型金屬氧化物半導體(N-channel metal oxide semiconductor，NMOS)電晶體；昇壓電容512、昇壓電容522、昇壓電容532、昇壓電容542；切換開關元件513、切換開關元件523、切換開關元件533、切換開關元件543，包含P型金屬氧化物半導體(P-channel metal oxide semiconductor，PMOS)電晶體；預充電用元件514、預充電用元件524、預充電用元件534、預充電用元件544，包含連接成二極體的NMOS電晶體；以及輸出用元件515、輸出用元件525、輸出用元件535、輸出用元件545，包含連接成二極體的NMOS電晶體。
對包含PMOS電晶體的切換開關元件513、切換開關元件523、切換開關元件533、切換開關元件543的閘極輸入的信號HSW11~信號HSW14的H位準中需要高電壓VPP。雖未圖示，但另外需要位準偏移電路。
先前的昇壓電路如以下般進行昇壓動作。
信號HSW11~信號HSW14中的任一個設為H位準，剩餘三個設為L位準。例如，將切換開關元件543的閘極電壓設為H位準，切換開關元件513、切換開關元件523、切換開關元件533的閘極電壓設為L位準。切換開關元件543斷開，而切換開關元件513、切換開關元件523、切換開關元件533導通。此時，從昇壓單元54的預充電用元件544供給電荷，按照昇壓單元51、昇壓單元52、昇壓單元53的順序傳輸電荷，從昇壓單元54的輸出用元件545輸出昇壓電壓。此處，圖3所示的各昇壓節點N1、昇壓節點N2、昇壓節點N3、昇壓節點N4的電位的高低為N3>N2>N1>N4。節點N3的電位最高，連接於節點N3的昇壓電容542的電極間的絕緣膜接收電壓應力最多。
接下來，考慮將切換開關元件533的閘極電壓設為H位 準，切換開關元件513、切換開關元件523、切換開關元件543的閘極電壓設為L位準的情況。切換開關元件533斷開，而切換開關元件513、切換開關元件523、切換開關元件543導通。此時，從昇壓單元53的預充電用元件534供給電荷，按照昇壓單元54、昇壓單元51、昇壓單元52的順序傳輸電荷，從昇壓單元53的輸出用元件535輸出昇壓電壓。此處，各昇壓節點N1、昇壓節點N2、昇壓節點N3、昇壓節點N4的電位的高低為N2>N1>N4>N3。節點N2的電位最高，連接於節點N2的昇壓電容532的電極間的絕緣膜接收電壓應力最多。
此處，在適當次數的昇壓動作後，藉由切換開關元件的控制切換輸出用元件而使其輪轉。可將各段的昇壓電容的應力平均化(例如參照專利文獻1)。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本專利特開平11-275855號公報
然而，因使各昇壓單元輪轉，故難以根據各段的電位將各昇壓單元內的電荷傳輸電晶體設計為最佳。若在電荷傳輸電晶體中使用連接成二極體的NMOS電晶體，則隨著電荷向後段傳輸而在基板效應的影響下臨限電壓增大，電荷傳輸效率變差。
而且，各段中需要用以使昇壓單元輪轉的開關。進而， 為了控制輪轉的時機，另外需要用以保存進行了幾次昇壓動作的資訊的非揮發性記憶體。
本發明的昇壓電路是將昇壓單元多個串聯連接而構成，所述昇壓單元具備連接於輸入端子與輸出端子之間的電荷傳輸電晶體、及連接於所述輸入端子與時鐘端子之間的昇壓電容，所述昇壓電路的特徵在於：設為如下構成，即，將所述昇壓單元中的至少最終段的昇壓單元多個並聯連接，相應於昇壓動作切換而連接於前段的昇壓單元。
本發明的非揮發性記憶體的特徵在於：具備所述昇壓電路。
根據本發明的昇壓電路，至少具備多個電壓應力最大的最終段的昇壓單元，相應於昇壓動作切換該昇壓單元，藉此能夠縮短對各個最終段的昇壓單元施加電壓應力的時間。
10:NMOS電晶體
11、12、13、21、22、51~54:昇壓單元
31、32:位準偏移電路
41:時鐘發生器
111、121、131、211、221、511、521、531、541:電荷傳輸電晶體
112、122、132、212、222、512、522、532、542:昇壓電容
213、223:路徑選擇開關
214、224:昇壓電容選擇開關
513、523、533、543:切換開關元件
514、524、534、544:預充電用元件
515、525、535、545:輸出用元件
(a):刪除期間
(b)、(d):放電期間
(c):寫入期間
CLK、CLKX:時鐘信號
CLK1、CLK2:時鐘
CPEN、HSW11~HSW14:信號
CPOUT:輸出端子
EN1、EN2、EN1LS、EN2LS:邏輯信號
N1、N2、N3、N4:昇壓節點
V0、V1、V2、V3、V31、V32:節點
圖1是表示本發明的昇壓電路的一實施形態的電路圖。
圖2是表示搭載著昇壓電路的EEPROM的動作的一例的時序圖。
圖3是表示先前的昇壓電路的電路圖。
以下，參照圖式對本發明的實施形態進行說明。
圖1是表示本發明的昇壓電路的一實施形態的電路圖。此處，昇壓電路的昇壓段數設為4段(N=4)來進行說明。
本實施形態的昇壓電路具備：連接成二極體的NMOS電晶體10，昇壓單元11~昇壓單元13，昇壓單元21、昇壓單元22，位準偏移電路31、位準偏移電路32，以及時鐘發生器41。
昇壓單元11~昇壓單元13各自具有輸入端子、輸出端子及時鐘輸入端子這3個端子，具備：包含連接成二極體的NMOS電晶體的電荷傳輸電晶體111、電荷傳輸電晶體121、電荷傳輸電晶體131，以及昇壓電容112、昇壓電容122、昇壓電容132。各電荷傳輸電晶體111、電荷傳輸電晶體121、電荷傳輸電晶體131的閘極與源極分別連接於各昇壓單元11~昇壓單元13的輸入端子與各昇壓電容112、昇壓電容122、昇壓電容132的一端子，各電荷傳輸電晶體111、電荷傳輸電晶體121、電荷傳輸電晶體131的汲極分別連接於各昇壓單元11~昇壓單元13的輸出端子，各昇壓電容112、昇壓電容122、昇壓電容132的另一端子分別連接於各昇壓單元11~昇壓單元13的時鐘輸入端子。
昇壓單元21、昇壓單元22各自具有輸入端子、輸出端子、時鐘輸入端子及選擇端子這4個端子，且具備：包含連接成二極體的NMOS電晶體的電荷傳輸電晶體211、電荷傳輸電晶體221，昇壓電容212、昇壓電容222，包含NMOS電晶體的路徑選擇開關213、路徑選擇開關223，以及包含NMOS電晶體的昇壓電容選擇開關214、昇壓電容選擇開關224。
各電荷傳輸電晶體211、電荷傳輸電晶體221的閘極與源極均分別連接於各昇壓電容212、昇壓電容222的一端子與各路徑選擇開關213、路徑選擇開關223的汲極，各電荷傳輸電晶體211、電荷傳輸電晶體221的汲極分別連接於各昇壓單元21、昇壓單元22的輸出端子，各昇壓電容212、昇壓電容222的另一端子分別連接於各昇壓電容選擇開關214、昇壓電容選擇開關224的源極，各路徑選擇開關213、路徑選擇開關223的源極分別連接於各昇壓單元21、昇壓單元22的輸入端子，各昇壓電容選擇開關214、昇壓電容選擇開關224的汲極分別連接於各昇壓單元21、昇壓單元22的時鐘輸入端子，各路徑選擇開關213、路徑選擇開關223的閘極與各昇壓電容選擇開關214、昇壓電容選擇開關224的閘極分別連接於各昇壓單元21、昇壓單元22的選擇端子。
位準偏移電路31、位準偏移電路32各自具有輸入端子、輸出端子、第一電源端子、第二電源端子、GND端子這5個端子。輸入端子中輸入第一電源端子與GND端子之間的電壓範圍的信號EN1(EN2)。從輸出端子輸出第二電源端子與GND端子之間的電壓範圍的信號EN1LS(EN2LS)。
時鐘發生器41具有賦能端子、第一時鐘輸出端子、第二時鐘輸出端子、電源端子、及GND端子這5個端子，賦能端子中輸入有信號CPEN，第一時鐘輸出端子連接於昇壓單元11、昇壓單元13的時鐘輸入端子，第二時鐘輸出端子連接於昇壓單元12與昇壓單元21、昇壓單元22的時鐘輸入端子。若對賦能端子輸入 H位準的信號CPEN，則自第一時鐘輸出端子輸出時鐘信號CLK，自第二時鐘輸出端子輸出時鐘信號CLKX，若對賦能端子輸入L位準的信號CPEN，則時鐘信號的輸出停止。時鐘信號CLK與時鐘信號CLKX彼此為反相的信號。
將作為昇壓電路的輸入端子的NMOS電晶體10連接於電源端子(電源電壓VCC)，進而，將昇壓單元11~昇壓單元13串聯3段而連接。昇壓單元21以及昇壓單元22並聯連接於串聯3段連接而成的最終段的昇壓單元13的下一段，從輸出端子CPOUT輸出經昇壓的電壓。各昇壓單元11~昇壓單元13、昇壓單元21、昇壓單元22的節點設為V0、V1、V2、V3、V31、V32。
信號EN1、信號EN2分別經由位準偏移電路31、位準偏移電路32，作為經位準偏移的信號EN1LS、信號EN2LS而輸入至昇壓單元21、昇壓單元22的各選擇端子。此處，位準偏移電路31、位準偏移電路32將作為電源電壓VCC~GND位準的邏輯信號的EN1、EN2，轉換為作為節點V2的電壓~GND位準的邏輯信號的EN1LS、EN2LS。
本實施形態的昇壓電路如以下般進行昇壓動作。
在時鐘信號CLK為L位準而時鐘信號CLKX為H位準時，昇壓電容112經由NMOS電晶體10充電電源電壓VCC。接下來，若時鐘信號CLK以及CLKX反轉，則昇壓電容122經由電荷傳輸電晶體111傳輸昇壓電容112的電荷而充電。以下，重複該充電與傳輸，昇壓電路以電源電壓VCC為基礎而使電壓昇壓。
在選擇昇壓單元21進行昇壓動作的情況下，將信號EN1設為H位準，信號EN2設為L位準。信號EN1LS亦為H位準，路徑選擇開關213、昇壓電容選擇開關214導通。同樣地，在選擇昇壓單元22進行昇壓動作的情況下，將信號EN1設為L位準，信號EN2設為H位準。信號EN2LS亦為H位準，路徑選擇開關223、昇壓電容選擇開關224導通。然後，藉由選擇的昇壓單元重複進行充電與傳輸，進行昇壓動作。
搭載著本實施形態的昇壓電路的EEPROM若從外部接收寫入命令，則昇壓電路動作，產生內部昇壓電壓而進行記憶體單元的資料的覆寫。
圖2是表示搭載著昇壓電路的EEPROM的動作的一例的時序圖。
EEPROM的動作具有(a)刪除期間、(b)放電期間、(c)寫入期間、(d)放電期間這4個期間。而且，EEPROM以1次覆寫動作，在(a)刪除期間、(c)寫入期間這兩個期間內進行昇壓動作。
在(a)刪除期間，信號CPEN為H位準，開始昇壓動作。此時，將信號EN1設為H位準，信號EN2設為L位準，選擇昇壓單元21。在(b)放電期間，藉由將信號CPEN、信號EN1設為L位準，第一次昇壓動作結束。雖未圖示，但放電電路另外進行動作，各昇壓節點放電至電源電壓VCC的位準。在(c)寫入期間，信號CPEN再次成為H位準，昇壓動作開始。此時，信 號EN1設為L位準，信號EN2設為H位準，選擇昇壓單元22。在(d)放電期間，藉由將信號CPEN、信號EN2設為L位準，第二次昇壓動作結束，各昇壓節點放電至電源電壓VCC的位準。根據以上，對記憶體單元的資料覆寫完成。
此時，電壓最高的昇壓節點為V3、V31、V32。該些節點連接於閘極電極的電荷傳輸電晶體211、電荷傳輸電晶體221與昇壓電容212、昇壓電容222是電壓應力最大的元件。本實施形態的昇壓電路中，在(a)刪除期間使用電荷傳輸電晶體211、昇壓電容212，在(c)寫入期間使用電荷傳輸電晶體221、昇壓電容222，藉此可使該些元件的使用頻率減半，從而可使施加電壓應力的時間減半。
如以上說明，根據本實施形態的昇壓電路，準備兩個電壓應力最大的最終段的昇壓單元進行切換，由此可將電壓應力施加至最終段的昇壓單元的時間減半。
而且，本實施形態的昇壓電路中，因各昇壓單元為哪一段已固定，故可將各電荷傳輸電晶體的臨限值或通道長度設計為最佳。而且，因昇壓單元的選擇僅設為最終段，故其他段中可不需要開關元件或位準偏移電路。
另外，本實施形態中，昇壓段數設為N=4，但亦可為任意段。而且，昇壓單元的切換僅設為最終段，但亦能夠並聯準備多段昇壓單元而進行切換，可實現進一步降低了電壓應力的昇壓電路。
而且，本實施形態中，以並聯準備兩個昇壓單元而進行切換的構成的形式進行了說明，但不限於兩個，亦可設為並聯準備兩個以上的昇壓單元而進行切換的構成。
10‧‧‧NMOS電晶體
11、12、13、21、22‧‧‧昇壓單元
31、32‧‧‧位準偏移電路
41‧‧‧時鐘發生器
111、121、131、211、221‧‧‧電荷傳輸電晶體
112、122、132、212、222‧‧‧昇壓電容
213、223‧‧‧路徑選擇開關
214、224‧‧‧昇壓電容選擇開關
CLK、CLKX‧‧‧時鐘信號
CPEN‧‧‧信號
CPOUT‧‧‧輸出端子
EN1、EN2、EN1LS、EN2LS‧‧‧邏輯信號
V0、V1、V2、V3、V31、V32‧‧‧節點

Claims (4)

  1. 一種昇壓電路，其特徵在於包括：第一昇壓單元及第二昇壓單元，所述第一昇壓單元包括：第一電荷傳輸電晶體，連接於第一輸入端子與第一輸出端子之間；以及昇壓電容，連接於所述第一輸入端子與時鐘端子之間；所述第二昇壓單元包括：第二電荷傳輸電晶體，將第一開關元件的一端子連接於第二輸入端子，將所述第一開關元件的控制端子連接於賦能端子，連接於所述第一開關元件的另一端子與第二輸出端子之間；第二昇壓電容，一端子連接於所述第一開關元件的所述另一端子；以及第二開關元件，將所述賦能端子連接於所述第二開關元件的控制端子，連接於所述時鐘端子與所述第二昇壓電容的另一端子之間；所述昇壓電路具備如下功能，即，從第1段至最終段的前段將所述第一昇壓單元串聯連接，所述最終段將所述第二昇壓單元兩個並聯連接，相應於昇壓動作使所述兩個第二昇壓單元的一者導通，使另一者斷開。
  2. 如申請專利範圍第1項所述的昇壓電路，其具備位準偏移電路，所述位準偏移電路用以將輸入至所述第二昇壓單元的所 述賦能端子的信號位準轉換為所述最終段的前段的所述第一昇壓單元的所述第一輸入端子的電壓位準。
  3. 一種非揮發性記憶體，其特徵在於：具備如申請專利範圍第1項所述的昇壓電路。
  4. 一種非揮發性記憶體，其特徵在於：具備如申請專利範圍第2項所述的昇壓電路。
TW106134074A 2016-11-22 2017-10-02 昇壓電路以及具備該電路的非揮發性記憶體 TWI731176B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016226978A JP6756590B2 (ja) 2016-11-22 2016-11-22 昇圧回路及びそれを備えた不揮発性メモリ
JP2016-226978 2016-11-22

Publications (2)

Publication Number Publication Date
TW201820333A TW201820333A (zh) 2018-06-01
TWI731176B true TWI731176B (zh) 2021-06-21

Family

ID=62147184

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106134074A TWI731176B (zh) 2016-11-22 2017-10-02 昇壓電路以及具備該電路的非揮發性記憶體

Country Status (5)

Country Link
US (1) US10157645B2 (zh)
JP (1) JP6756590B2 (zh)
KR (1) KR102381493B1 (zh)
CN (1) CN108092501B (zh)
TW (1) TWI731176B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108923643B (zh) * 2018-07-18 2020-04-14 合肥工业大学 一种无阈值电压损失的可重构型升压电荷泵
JP7101576B2 (ja) * 2018-09-19 2022-07-15 ローム株式会社 チャージポンプ、および半導体記憶装置
CN113746163A (zh) * 2021-08-17 2021-12-03 芯海科技（深圳）股份有限公司 一种电源控制电路、集成电路、电源模组以及电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6278639B1 (en) * 1998-09-08 2001-08-21 Kabushiki Kaisha Toshiba Booster circuit having booster cell sections connected in parallel, voltage generating circuit and semiconductor memory which use such booster circuit
TW200939235A (en) * 2008-01-31 2009-09-16 Mosaid Technologies Inc Power supplies in flash memory devices and systems
TW201225539A (en) * 2010-12-03 2012-06-16 Hynix Semiconductor Inc High voltage generator and method of generating high voltage

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3394133B2 (ja) * 1996-06-12 2003-04-07 沖電気工業株式会社 昇圧回路
JP3324498B2 (ja) 1998-03-20 2002-09-17 日本電気株式会社 昇圧回路
JP2006014537A (ja) * 2004-06-29 2006-01-12 Sanyo Electric Co Ltd 昇降圧回路
JP4849907B2 (ja) * 2006-02-22 2012-01-11 セイコーインスツル株式会社 チャージポンプ回路
JP5890207B2 (ja) * 2012-03-13 2016-03-22 ルネサスエレクトロニクス株式会社 半導体装置
JP6366433B2 (ja) * 2014-09-03 2018-08-01 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6278639B1 (en) * 1998-09-08 2001-08-21 Kabushiki Kaisha Toshiba Booster circuit having booster cell sections connected in parallel, voltage generating circuit and semiconductor memory which use such booster circuit
TW200939235A (en) * 2008-01-31 2009-09-16 Mosaid Technologies Inc Power supplies in flash memory devices and systems
TW201225539A (en) * 2010-12-03 2012-06-16 Hynix Semiconductor Inc High voltage generator and method of generating high voltage

Also Published As

Publication number Publication date
CN108092501B (zh) 2020-11-20
TW201820333A (zh) 2018-06-01
CN108092501A (zh) 2018-05-29
US20180144777A1 (en) 2018-05-24
KR20180057510A (ko) 2018-05-30
JP2018085828A (ja) 2018-05-31
JP6756590B2 (ja) 2020-09-16
US10157645B2 (en) 2018-12-18
KR102381493B1 (ko) 2022-03-31

Similar Documents

Publication Publication Date Title
US10192594B2 (en) Semiconductor device
JP4336489B2 (ja) 半導体集積回路
TWI696999B (zh) 位準移位器與半導體裝置
TWI731176B (zh) 昇壓電路以及具備該電路的非揮發性記憶體
JP4405216B2 (ja) 半導体装置
JPH06311732A (ja) 昇圧回路
US8519779B2 (en) Semiconductor apparatus voltage supply circuit
US7282956B2 (en) High voltage switching circuit of nonvolatile memory device
JP2015142449A (ja) チャージポンプ回路
US6191642B1 (en) Charge pump circuit
KR20100028193A (ko) 고전압 스위치 회로 및 이를 구비한 불휘발성 메모리 소자
JP2990178B1 (ja) 負電圧レベルシフト回路
KR100576504B1 (ko) 챠지펌프 회로
KR0154290B1 (ko) 챠지펌프 회로
JP2005184671A (ja) 電圧レベルシフタ回路
KR100407989B1 (ko) 고전압 발생 회로
JP2011004535A (ja) 昇圧回路
KR20050072201A (ko) 고전압 펌핑 회로
TW201611024A (zh) 電壓產生電路
JP2010110032A (ja) チャージポンプ回路
JP2008131690A (ja) 昇圧回路、その制御方法および電圧発生回路。