JPS62239399A - 信号発生装置 - Google Patents

信号発生装置

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Publication number
JPS62239399A
JPS62239399A JP61082716A JP8271686A JPS62239399A JP S62239399 A JPS62239399 A JP S62239399A JP 61082716 A JP61082716 A JP 61082716A JP 8271686 A JP8271686 A JP 8271686A JP S62239399 A JPS62239399 A JP S62239399A
Authority
JP
Japan
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level
signal
node
rises
turned
Prior art date
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Pending
Application number
JP61082716A
Other languages
English (en)
Inventor
Kazuo Shibata
一雄 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to EP87105272A priority patent/EP0242721A3/en
Priority to US07/036,399 priority patent/US4914323A/en
Publication of JPS62239399A publication Critical patent/JPS62239399A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01Modifications for accelerating switching
    • H03K19/017Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01714Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back

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  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号発生装置に関し、特にMOSメモリデバイ
スの周辺回路で使用される信号発生装置に関する。
〔従来の技術〕
従来のMOSメモリデバイスの周辺回路に使用されてい
る信号発生装置の1例を第3図(a)に示す。
第3図(b)はその内部信号波形の動きを示す。リセッ
ト状態では、ブリシャーシ信号P1は’High”レベ
ル、入力信号φ1は”Low”レベルであるから、内部
節点Ml、M4.M5はLOW”レベル、M2゜M3は
”High’ レベルになりている。
プリチャージ信号P1が立ち下がり、その後入力信号φ
1が立ち上がると、セルフブート効果により節点M3の
レベルが持ち上げられ、節点M4のレベルが立ち上がる
。それと同時にゲートに入力信号φ1を持つトランジス
タQ31が1ON”し節点M1のレベルが立ち上がりト
ランジスタQ34が”ON”するので節点M2そしてM
3のレベルが引き落としは、節点M3のセルフプート効
果によるレベルの上昇および節点M4のレベルの立ち上
がシに対し、時間的ディレィがとられているため、節点
M2のレベルが引き落とされて、トランジスタQ3s、
Qso が”OFF”する前に節点M4のレペルは立ち
上がりでおシ、トランジスタQ37.Q39は’ON’
している。節点M2のレベルが引き落とされトランジス
タQ3aがOFF’すると、トランジスタQ37とQs
sOサイズの比率で”Low”レベルに押えられていた
節点M5のレベルが上昇し、容量Calによるプート効
果により節点M4のレベルが持ち上げられ電源レベル以
上まで上昇する。
その結果として、電源レベルの出力信号が出力される。
第4図(L)は第3図(a)の改良例でさシ、第4図(
b)はその内部信号波形の動きを示す。リセット状態で
は、プリチャージ信号P1は”High” レベル、入
力信号φ1は”Low”レベルであるので、節点Ll、
L3.L4は” L o w ’レベル、節点N2は”
Hi−gh”レベルである。
プリチャージ信号P1が立ち下がシ、その後入力信号φ
1が立ち上がると、節点Ll、L3のレベルが電源電圧
からV’r低い電圧まで持ち上げられ、トランジスタQ
44 、Q47 、Q41が′″ON”する。その結果
節点L2のレベルが′″LowLowルベルランジスタ
Q411.Q40 が“OFF”する。このとき節点L
3のレベルはすでに立ち上がっており、トランジスタQ
4y、Q4s は’ON’ している。その結果トラン
ジスタQayとQasのサイズ比率で′″Low”レベ
ルに押えられていた節点L4のレベルが上昇し、容11
coによるプート効果により、節点L3のレベルが電源
電圧以上のレベルまで上昇する。
その結果として電源レベルの出力信号が出力される。
〔発明が解決しようとする問題点〕
上述した従来の信号発生装置では、第3図(IL)に示
したように活性化信号φ1が節点M4を充電するために
1活性比倍号φ1をドライブするトランジスタの能力が
大きくなくてはいけないという欠点がある。
特に、TTLレベルの入力信号をMOSレベルの信号に
変換する際、次段のドライブ能力の大きい信号を得るた
めには、TTL入力部トランジスタを大きくする必要が
あり、端子容量の増大、チップ面積の増大を招いてしま
う。
また、第4図(a)K示す回路では、節点L3のレベル
が立上ってから、節点L2のレベルが立ち上がるまでの
時間的ディレィが少ないために、信号の同期が安定しに
くく、同期がずれると出力信号が出ないという欠点があ
る。
〔問題点を解決するだめの手段〕
本発明の信号発生装置は、活性化信号を遅延さす遅延部
と、遅延部の出力に接続された出力部と、活性化信号が
入力される第1のトランジスタおよびプリチャージ信号
が入力される第2のトランジスタとから構成されるイン
バータ回路とを具備して成る信号発生装置において、イ
ンバーター回路の出力信号を遅延部の活性化信号とした
ことを特徴とする。
〔実施例〕
次に、本発明について図面を参照して説明する。
第1図は本発明の信号発生装置の基本構成図であり、プ
リチャージ信号が入力される遅延部1と、遅延部1の出
力に接続された出力部2と、入力信号φ1が入力される
トランジスタQllとプリチャージ信号P1が入力され
るトランジスタQ1zとからなるインバータ3とから成
り、インバータ3の出力は出力部2に入力されるととも
に遅延部1にも活性化信号として入力されている。
第2図(JL)は本発明の一実施例であり、第2図(b
)はその動作原理を示す内部信号波形である。リセット
状態では、プリチャージ信号P1はHigh”レベルで
あり、入力信号φ1は″’Low’レベルであるので節
点Nl、N3.N4は@Lo−w”レベル、節点N2は
”High”レベルである。
プリチャージ信号P1が立ち下がり、その後入力信号φ
1が立ち上がると、節点N3が電源電圧からVT低い電
圧まで持ち上げらnる。それと同時にトランジスタQ2
1が“ON’l、、節点N1のレベルが電源電圧から2
VT  低い電圧まで立ち上がす、トランジスタQ24
が1ON”して節点N2のレベルが立ち下がる。節点N
3からフィードバックしてトランジスタQ21を’ON
”させて節点N2のレベルを立ち下げるという時間的デ
ィレィがとられているため、節点N2のレベルが引き落
とされてトランジスタQzs、Q2xoが”OFF”す
る前に、節点N3のレベルは立ち上がっておシ、トラン
ジスタQzr、Qz1は’ON”している。節点N2の
レベルが引き落とされ、トランジスタQzsが’OFF
”するとトランジスタQ27とQ28のサイズ比率で”
L o w ’レベルに押えられていた節点N4のレベ
ルが上昇し、容11cttKよるプート効果により、節
点N3のレベルが電源電圧以上のレベルまで上昇する。
その結果として、電源レベルの出力信号が出力される。
節点N3がディレィ回路のスタート信号となるため、デ
ィレィ時間の制御が容易になり、かつ、正確にできる。
〔発明の効果〕
以上説明したように本発明では、活性化信号を1つのゲ
ートに入力することKより、活性化信号のドライブ能力
が小さくても大きなドライブ能力を持った出力信号を取
り出すことが出来、またインバーター回路の出力信号を
遅延部にフィードバックすることにより、遅延部の出力
の信号との同期が非常にとりやすくなる効果がある。
【図面の簡単な説明】
第1図は本発明の信号発生装置の基本構成を示すブロッ
ク図、第2図(a)は本発明の一実施例を示す回路図、
第2図(b)は第2図(a)の内部信号波形を示す波形
図、第3図(a)は従来の信号発生装置の一例を示す回
路図、第3図(b)はその内部信号波形を示す波形図、
第4図(JL)は従来の信号発生装置の他の例を示す回
路図、第4図(′b)はその内部信号波形を示す波形図
である。 Qll ? Qll t Qto−、Qte * Qs
o〜Qss w Q40〜Q411−・・・トランジス
タ、N1〜N4.Ml〜M5.Ll〜L4・・・・・・
内部節点、Pl・・・・・・プリチャージ信号、φ1・
・・・・・活性化信号、OUT・・・・・・クロックジ
ェネレーターの出力信号。 代理人 弁理士  内 原   晋・′l。 第2図(の 躬 2 図Cb) 83図(幻 $  3 Vcb) 4−54 図 (a) 躬4図(b)

Claims (1)

    【特許請求の範囲】
  1. 活性化信号を遅延さす遅延部と、遅延部の出力に接続さ
    れた出力部と、活性化信号が入力される第1のトランジ
    スタおよびプリチャージ信号が入力される第2のトラン
    ジスタとから構成されるインバータ回路とを具備して成
    る信号発生装置において、前記インバーター回路の出力
    信号を遅延部の活性化信号としたことを特徴とする信号
    発生装置。
JP61082716A 1986-04-09 1986-04-09 信号発生装置 Pending JPS62239399A (ja)

Priority Applications (3)

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JP61082716A JPS62239399A (ja) 1986-04-09 1986-04-09 信号発生装置
EP87105272A EP0242721A3 (en) 1986-04-09 1987-04-09 Boot-strap type signal generating circuit
US07/036,399 US4914323A (en) 1986-04-09 1987-04-09 Boot-strap type signal generating circuit

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JPS62239399A true JPS62239399A (ja) 1987-10-20

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EP0242721A2 (en) 1987-10-28
US4914323A (en) 1990-04-03
EP0242721A3 (en) 1988-01-07

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