JP2822401B2 - バス駆動回路 - Google Patents
バス駆動回路Info
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- JP2822401B2 JP2822401B2 JP63278869A JP27886988A JP2822401B2 JP 2822401 B2 JP2822401 B2 JP 2822401B2 JP 63278869 A JP63278869 A JP 63278869A JP 27886988 A JP27886988 A JP 27886988A JP 2822401 B2 JP2822401 B2 JP 2822401B2
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- Japan
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- clock
- turned
- nmosfet
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバス駆動回路に関する。
従来、この種のバス駆動回路は第４図に示すようにな
っていた。
っていた。
第４図に示すバス駆動回路は、クロックφがゲートに
入力されたPMOSFET M11が電源とバスの間につながりバ
スプリチャージ回路を構成し、クロックφをインバータ
L11を使い反転した信号と、バス書き込み信号をNOR回
路L12を使い論理をとった信号をNMOSFET M12のゲートに
入力しバスとGNDの間にNMOSFET M12をつなぎバス出力回
路を構成する。一方バス信号の読み出し回路は、通常の
クロックドインバータ（PMOSFET M13,M14,NMOSFET M15,
M16で構成されている。）の入力がバスにつながりコン
トロールゲートのPMOSFET M13には読み出し信号がま
たNMOSFET M16にはをインバータL15で反転した信号が
加わりこのクロックドインバータの出力にはラッチ回路
がつながっている。
入力されたPMOSFET M11が電源とバスの間につながりバ
スプリチャージ回路を構成し、クロックφをインバータ
L11を使い反転した信号と、バス書き込み信号をNOR回
路L12を使い論理をとった信号をNMOSFET M12のゲートに
入力しバスとGNDの間にNMOSFET M12をつなぎバス出力回
路を構成する。一方バス信号の読み出し回路は、通常の
クロックドインバータ（PMOSFET M13,M14,NMOSFET M15,
M16で構成されている。）の入力がバスにつながりコン
トロールゲートのPMOSFET M13には読み出し信号がま
たNMOSFET M16にはをインバータL15で反転した信号が
加わりこのクロックドインバータの出力にはラッチ回路
がつながっている。
第５図は動作説明図であり、各トランジスタの状態を
示している。
示している。
まずバスプリチャージ期間はバスを“1"にプリチャー
ジする為クロックφが“0"の間PMOSFET M11をオンさせN
MOSFET M12をオフさせている。バス出力回路はクロック
φが“1"で書き込み信号が“0"の時のみNMOSFET M12
をオンさせバスを“0"にしている。
ジする為クロックφが“0"の間PMOSFET M11をオンさせN
MOSFET M12をオフさせている。バス出力回路はクロック
φが“1"で書き込み信号が“0"の時のみNMOSFET M12
をオンさせバスを“0"にしている。
読み出し回路は読み出し信号が“0"の時選択された
クロックドインバータが開きバスのデータをラッチへ伝
える。なお読み出し信号が“0"になるのはクロックφ
が“1"の場合に限られる。もし読み出し信号が“1"の
時は非選択の状態でクロックドインバーターは閉じバス
の電位に関係なくデータは以前の状態をラッチし続け
る。
クロックドインバータが開きバスのデータをラッチへ伝
える。なお読み出し信号が“0"になるのはクロックφ
が“1"の場合に限られる。もし読み出し信号が“1"の
時は非選択の状態でクロックドインバーターは閉じバス
の電位に関係なくデータは以前の状態をラッチし続け
る。
バス駆動回路はバスの電位を電源電圧VD迄プリチャー
ジするので出力回路から“0"が出力されバスが“0"へデ
ィスチャージされる時間に限界がある。
ジするので出力回路から“0"が出力されバスが“0"へデ
ィスチャージされる時間に限界がある。
バスには多数のバス出力回路がつながっているが、前
述のように少しでもディスチャージの時間を短くしよう
とNMOSFET M12の大きさを大きくする。するとドレイン
容量も大きくなってしまう。
述のように少しでもディスチャージの時間を短くしよう
とNMOSFET M12の大きさを大きくする。するとドレイン
容量も大きくなってしまう。
実際にはバスの容量のかなりの部分をこのドレイン容
量が占めている。この時のバスの容量をＣとするとここ
に蓄えられている電荷Ｑは Ｑ＝Ｃ×VD （１） となる。この電荷ＱはNMOSFET M2のドレイン電流−電圧
特性で決まる電流IDに従って放電される。
量が占めている。この時のバスの容量をＣとするとここ
に蓄えられている電荷Ｑは Ｑ＝Ｃ×VD （１） となる。この電荷ＱはNMOSFET M2のドレイン電流−電圧
特性で決まる電流IDに従って放電される。
（２）式に（１）式を代入し整理すると バスの読出し回路はCMOSインバータの論理しきい値つま
り約VD/2の所で判定しているがVD〜VD/2の間ではIDはほ
ぼ一定であり、従って（３）式は となりディスチャージ時間Ｔを早めるにはＣを小さくす
るかIDを大きくすれば良いが前述の理由により無理であ
り、またプリチャージレベルVDを下げれば同様に早くな
るがCMOSインバータの論理しきい値VD/2は変わらない。
ここでバスアクティブ期間でバスが“1"を出力する時は
バスの浮遊容量のみでこの“1"レベルを維持することに
なる。
り約VD/2の所で判定しているがVD〜VD/2の間ではIDはほ
ぼ一定であり、従って（３）式は となりディスチャージ時間Ｔを早めるにはＣを小さくす
るかIDを大きくすれば良いが前述の理由により無理であ
り、またプリチャージレベルVDを下げれば同様に早くな
るがCMOSインバータの論理しきい値VD/2は変わらない。
ここでバスアクティブ期間でバスが“1"を出力する時は
バスの浮遊容量のみでこの“1"レベルを維持することに
なる。
一般のICではバスは何本もありその他クロック等の信
号線が数多くある為このバスのような保持ラインはノイ
ズが乗る為プリチャージレベルとCMOSインバーターの論
理しきい値の差を縮めると誤動作するので縮める事がで
きない。
号線が数多くある為このバスのような保持ラインはノイ
ズが乗る為プリチャージレベルとCMOSインバーターの論
理しきい値の差を縮めると誤動作するので縮める事がで
きない。
上述した従来のバス駆動回路は、動作速度が遅く、対
ノイズ性が悪いという欠点があった。
ノイズ性が悪いという欠点があった。
〔課題を解決するための手段〕 第１の発明のバス駆動回路は、クロックφが“0"のと
きオンしかつクロックφが“1"で書き込み信号が“1"
のときオンする第一のNMOSFETが電源とバスの間にあ
り、クロックφが“0"のときオフしかつクロックφが
“1"で書き込み信号が“1"のときオフする第二のNMOS
FETがバスと接地間にあり、これによりバス出力回路を
形成し、クロックφが“0"のときオンし“1"のときオフ
するPMOSFETが電源と読み出し端の間にあり、ゲートが
“1"に固定された第三のNMOSFETが読み出し端とバスの
間に接続され、前記読み出し端からバス信号を取り出す
事とを含んで構成される。
きオンしかつクロックφが“1"で書き込み信号が“1"
のときオンする第一のNMOSFETが電源とバスの間にあ
り、クロックφが“0"のときオフしかつクロックφが
“1"で書き込み信号が“1"のときオフする第二のNMOS
FETがバスと接地間にあり、これによりバス出力回路を
形成し、クロックφが“0"のときオンし“1"のときオフ
するPMOSFETが電源と読み出し端の間にあり、ゲートが
“1"に固定された第三のNMOSFETが読み出し端とバスの
間に接続され、前記読み出し端からバス信号を取り出す
事とを含んで構成される。
第２の発明のバス駆動回路は、クロックφが“0"のと
きオンしかつクロックφが“1"で書き込み信号が“1"
のときオンする第一のNMOSFETが電源とバスの間にあ
り、クロックφが“0"のときオフしかつクロックφが
“1"で書き込み信号が“1"のときオフする第二のNMOS
FETがバスと接地間にあり、これによりバス出力回路を
形成し、クロックφが“0"のときオンしクロックφが
“1"で読み出し信号が“0"のときオフするPMOSFETが
電源と読み出し端の間にあり、クロックφが“0"のとき
オンしクロックφが“1"で読み出し信号が“1"のとき
オフする第三のNMOSFETが読み出し端とバスの間に接続
され、前記読み出し端からバス信号を取り出す事とを含
んで構成される。
きオンしかつクロックφが“1"で書き込み信号が“1"
のときオンする第一のNMOSFETが電源とバスの間にあ
り、クロックφが“0"のときオフしかつクロックφが
“1"で書き込み信号が“1"のときオフする第二のNMOS
FETがバスと接地間にあり、これによりバス出力回路を
形成し、クロックφが“0"のときオンしクロックφが
“1"で読み出し信号が“0"のときオフするPMOSFETが
電源と読み出し端の間にあり、クロックφが“0"のとき
オンしクロックφが“1"で読み出し信号が“1"のとき
オフする第三のNMOSFETが読み出し端とバスの間に接続
され、前記読み出し端からバス信号を取り出す事とを含
んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図である。
書き込み信号をインバータL1で反転したものとクロ
ックφとをNAND回路L3で論理を取り、ドレインが電源に
ソースがバスにつながったNMOSFET M1のゲートに入力す
る。さらにクロックφをインバータL2で反転したものと
書き込み信号ＷとをNOR回路L4で論理を取り、ドレイン
がバスにソースが接地されたNMOSFET M2のゲートに入力
する。以上の様にバス出力回路が構成されている。
ックφとをNAND回路L3で論理を取り、ドレインが電源に
ソースがバスにつながったNMOSFET M1のゲートに入力す
る。さらにクロックφをインバータL2で反転したものと
書き込み信号ＷとをNOR回路L4で論理を取り、ドレイン
がバスにソースが接地されたNMOSFET M2のゲートに入力
する。以上の様にバス出力回路が構成されている。
次にゲートにクロックφが入力されソースが電源につ
ながっているPMOSFET M3のドレインと、ゲートが電源，
ソースがバスにつながっているNMOSFET M4のドレインが
接続し、ここにPMOSFET M5,M6,NMOSFET M7,M8で構成さ
れるクロックドインバータの入力が接続され、出力には
インバータL5,L6で構成されるラッチ回路が接続されて
いる。
ながっているPMOSFET M3のドレインと、ゲートが電源，
ソースがバスにつながっているNMOSFET M4のドレインが
接続し、ここにPMOSFET M5,M6,NMOSFET M7,M8で構成さ
れるクロックドインバータの入力が接続され、出力には
インバータL5,L6で構成されるラッチ回路が接続されて
いる。
なおクロックドインバータを構成するPMOSFET M5とNM
OSFET M8には読み出し信号とそれをインバータL7で反
転した信号を加える。このようにして読み出し回路が構
成されている。
OSFET M8には読み出し信号とそれをインバータL7で反
転した信号を加える。このようにして読み出し回路が構
成されている。
次にこの回路の動作を第２図を用いて説明する。
まずバスプリチャージ期間はバスを“1*”にプリチャ
ージする為クロックφが“0"の間NMOSFET M1とPMOSFET
M3をオンNMOSFET M2をオフさせている。ここでプリチャ
ージするレベルを“1*”と表記した理由は第２図に示さ
れる。
ージする為クロックφが“0"の間NMOSFET M1とPMOSFET
M3をオンNMOSFET M2をオフさせている。ここでプリチャ
ージするレベルを“1*”と表記した理由は第２図に示さ
れる。
バス出力回路はクロックφが“1"で書き込み信号が
“0"の時のみM2をオンさせバスを“0"にしている。
“0"の時のみM2をオンさせバスを“0"にしている。
読み出し回路は読み出し信号が“0"の時バスのデー
タをラッチに伝える。なおが“0"になるのはクロック
φが“1"の場合に限られる。
タをラッチに伝える。なおが“0"になるのはクロック
φが“1"の場合に限られる。
クロックドインバータの入力にPMOSFET M3,NMOSFET M
4で構成される回路はレベル変換回路でバスのレベルは
“1*”←→“0"の間を変化するが“1*”のレベルが電源
よりもPMOSFETのしきい値より低いと本来“1"が入力さ
れればオフするはずのPMOSFET M6がオンし続け電流がこ
のクロックドインバータに流れてしまう。
4で構成される回路はレベル変換回路でバスのレベルは
“1*”←→“0"の間を変化するが“1*”のレベルが電源
よりもPMOSFETのしきい値より低いと本来“1"が入力さ
れればオフするはずのPMOSFET M6がオンし続け電流がこ
のクロックドインバータに流れてしまう。
ところがバスには通常数多くの読み出し回路がつなが
っている為全体では過大な電力を消費してしまうと言う
事を防ぐ為、プリチャージ期間はクロックドインバータ
のゲートは“1"にプリチャージしている。またこの時バ
スはM4を通しM1と同じように“1*”にプリチャージして
いる。
っている為全体では過大な電力を消費してしまうと言う
事を防ぐ為、プリチャージ期間はクロックドインバータ
のゲートは“1"にプリチャージしている。またこの時バ
スはM4を通しM1と同じように“1*”にプリチャージして
いる。
バスアクティブの期間はクロックφが“1"でNMOSFET
M1及びPMOSFET M3はオフし、もし書き込み信号が“0"
の時はNMOSFET M1が再びオンしバス電位を“1*”に維持
しが“1"の時はNMOSFET M1がオフ、M2がオンしバスを
“0"にする。
M1及びPMOSFET M3はオフし、もし書き込み信号が“0"
の時はNMOSFET M1が再びオンしバス電位を“1*”に維持
しが“1"の時はNMOSFET M1がオフ、M2がオンしバスを
“0"にする。
なお読み出し回路が選択された場合（Ｒ＝０）にはク
ロックドインバータが開きラッチへ信号が伝わるが非選
択の時（Ｒ＝１）はクロックドインバータ閉じてしまい
ラッチのデータが保持される。
ロックドインバータが開きラッチへ信号が伝わるが非選
択の時（Ｒ＝１）はクロックドインバータ閉じてしまい
ラッチのデータが保持される。
バスを高速にするには（４）式を見ればわかるように
Ｃを小さくするかIDを大きくすれば良いが実際にはでき
ない事を前に述べた。
Ｃを小さくするかIDを大きくすれば良いが実際にはでき
ない事を前に述べた。
しかしこれ以外にVDを下げればＴを短くする事ができ
る。但しCMOS回路はVDを下げるとスイッチングスピード
が遅くなる性質をもっているので単純には下げられな
い。
る。但しCMOS回路はVDを下げるとスイッチングスピード
が遅くなる性質をもっているので単純には下げられな
い。
本発明はこの点に注目してバスの電位のみ通常の電源
より低くしバスの充放電時間を短くすると共に読み出し
回路、書き込み回路の電源は以前の通りのままでここで
のスピード劣化がおきないように考えられている。
より低くしバスの充放電時間を短くすると共に読み出し
回路、書き込み回路の電源は以前の通りのままでここで
のスピード劣化がおきないように考えられている。
“1*”のレベルはバスの書き込み信号によりNMOSFET
M1がオンして出力しているものでこれによりバスのイン
ピーダンスは従来の電荷を保持するものにくらべ大幅に
低下している。この為従来問題となっていたIC内部で発
生するノイズの影響はほとんど受けない。
M1がオンして出力しているものでこれによりバスのイン
ピーダンスは従来の電荷を保持するものにくらべ大幅に
低下している。この為従来問題となっていたIC内部で発
生するノイズの影響はほとんど受けない。
第３図は本発明の第２の実施例を示す回路図である。
バス出力回路は第１の実施例と同じであり、読み出し
回路はクロックφをインバータL8で反転した信号と読み
出し信号とをNOR回路L9で論理をとった後ソースを電
源につないだPMOSFET M23のゲートに入力する。PMOSFET
23のドレインはNMOSFET M24のドレインとつながりソー
スはバスにつながっている。
回路はクロックφをインバータL8で反転した信号と読み
出し信号とをNOR回路L9で論理をとった後ソースを電
源につないだPMOSFET M23のゲートに入力する。PMOSFET
23のドレインはNMOSFET M24のドレインとつながりソー
スはバスにつながっている。
NMOSFET M24のゲートにはクロックφと読み出し信号
をNAND回路L10で論理をとった信号を加えている。そ
してPMOSFET M23とNMOSFET M24の接続点からPMOSFET M2
6,NMOSFET M27,M28で構成されるクロックドインバータ
に入力されこの出力はインバータL5,L6で構成されるラ
ッチに入力される。
をNAND回路L10で論理をとった信号を加えている。そ
してPMOSFET M23とNMOSFET M24の接続点からPMOSFET M2
6,NMOSFET M27,M28で構成されるクロックドインバータ
に入力されこの出力はインバータL5,L6で構成されるラ
ッチに入力される。
次にこの動作を第２図を用いて説明する。
まずバスプリチャージ期間はバスを“1*”にプリチャ
ージする為クロックφが“0"の間NMOSFET M1,M24,PMOSF
ET M23をオンさせている。
ージする為クロックφが“0"の間NMOSFET M1,M24,PMOSF
ET M23をオンさせている。
バス出力回路の動作は第１の実施例と同じ、読み出し
回路は読み出し信号が“0"の選択時PMOSFET M23をオ
フ、NMOSFET M24をオンさせM26〜M28で構成されるクロ
ックドインバータを開きラッチにバスの信号を伝える。
回路は読み出し信号が“0"の選択時PMOSFET M23をオ
フ、NMOSFET M24をオンさせM26〜M28で構成されるクロ
ックドインバータを開きラッチにバスの信号を伝える。
もし読み出し信号が“1"で非選択の時はNMOSFET M2
4はオフしPMOSFET M23,NMOSFET M24のドレイン容量及び
クロックドインバータの入力容量をバスから切り離す。
4はオフしPMOSFET M23,NMOSFET M24のドレイン容量及び
クロックドインバータの入力容量をバスから切り離す。
通常バスは１ケ所のみ選択される為バスの容量が減り
その分だけ高速にスイッチングする事ができるようにな
る。
その分だけ高速にスイッチングする事ができるようにな
る。
クロックドインバータはPMOSFETが１つ少ないが、こ
れは読み出し信号が“1"の時はクロックドインバータの
入力が常に“1"である事が保証されているのでPMOSFET
M26は必ずオフになるから省略したもので普通のクロッ
クドインバータを使っても良い。
れは読み出し信号が“1"の時はクロックドインバータの
入力が常に“1"である事が保証されているのでPMOSFET
M26は必ずオフになるから省略したもので普通のクロッ
クドインバータを使っても良い。
以上説明したように本発明によれば高速で動作するバ
ス駆動回路が実現でき高速のCMOS集積回路に使用できる
と言う効果がある。また従来は浮遊容量のみでバスのハ
イレベルが維持されていたのに対し本発明はDCレベルを
出力しているので対ノイズ性に優れるという効果があ
る。
ス駆動回路が実現でき高速のCMOS集積回路に使用できる
と言う効果がある。また従来は浮遊容量のみでバスのハ
イレベルが維持されていたのに対し本発明はDCレベルを
出力しているので対ノイズ性に優れるという効果があ
る。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図の動作説明図、第３図は本発明の第２の実施例を
示す回路図、第４図は従来の一例を示す回路図、第５図
は第４図の動作説明図である。 M1,M2,M4,M7,M8,M12,M15,M16,M24,M27,M28…NMOSFET、M
3,M5,M6,M11,M13,M14,M23,M26…PMOSFET、L1,L2,L5,L6,
L7,L8,L11,L13,L14,L15…インバータ、L3,L4,L9,L10,L1
2…論理回路。
第１図の動作説明図、第３図は本発明の第２の実施例を
示す回路図、第４図は従来の一例を示す回路図、第５図
は第４図の動作説明図である。 M1,M2,M4,M7,M8,M12,M15,M16,M24,M27,M28…NMOSFET、M
3,M5,M6,M11,M13,M14,M23,M26…PMOSFET、L1,L2,L5,L6,
L7,L8,L11,L13,L14,L15…インバータ、L3,L4,L9,L10,L1
2…論理回路。
Claims (2)
- 【請求項１】クロックφが“0"のときオンしかつクロッ
クφが“1"で書き込み信号が“1"のときオンする第一
のNMOSFETが電源とバスの間にあり、クロックφが“0"
のときオフしかつクロックφが“1"で書き込み信号が
“1"のときオフする第二のNMOSFETがバスと接地間にあ
り、これによりバス出力回路を形成し、クロックφが
“0"のときオンし“1"のときオフするPMOSFETが電源と
読み出し端の間にあり、ゲートが“1"に固定された第三
のNMOSFETが読み出し端とバスの間に接続され、前記読
み出し端からバス信号を取り出す事を特徴とするバス駆
動回路。 - 【請求項２】クロックφが“0"のときオンしかつクロッ
クφが“1"で書き込み信号が“1"のときオンする第一
のNMOSFETが電源とバスの間にあり、クロックφが“0"
のときオフしかつクロックφが“1"で書き込み信号が
“1"のときオフする第二のNMOSFETがバスと接地間にあ
り、これによりバス出力回路を形成し、クロックφが
“0"のときオンしクロックφが“1"で読み出し信号が
“0"のときオフするPMOSFETが電源と読み出し端の間に
あり、クロックφが“0"のときオンしクロックφが“1"
で読み出し信号が“1"のときオフする第三のNMOSFET
が読み出し端とバスの間に接続され、前記読み出し端か
らバス信号を取り出す事を特徴とするバス駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63278869A JP2822401B2 (ja) | 1988-11-02 | 1988-11-02 | バス駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63278869A JP2822401B2 (ja) | 1988-11-02 | 1988-11-02 | バス駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02124629A JPH02124629A (ja) | 1990-05-11 |
| JP2822401B2 true JP2822401B2 (ja) | 1998-11-11 |
Family
ID=17603255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63278869A Expired - Lifetime JP2822401B2 (ja) | 1988-11-02 | 1988-11-02 | バス駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822401B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3178666B2 (ja) * | 1998-02-03 | 2001-06-25 | 日本電気株式会社 | ダイナミック型駆動回路 |
| JP2005064701A (ja) * | 2003-08-08 | 2005-03-10 | Rohm Co Ltd | クロック入出力装置 |
-
1988
- 1988-11-02 JP JP63278869A patent/JP2822401B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02124629A (ja) | 1990-05-11 |
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