JP3071312B2 - データアウトバッファ回路 - Google Patents
データアウトバッファ回路Info
- Publication number
- JP3071312B2 JP3071312B2 JP4194335A JP19433592A JP3071312B2 JP 3071312 B2 JP3071312 B2 JP 3071312B2 JP 4194335 A JP4194335 A JP 4194335A JP 19433592 A JP19433592 A JP 19433592A JP 3071312 B2 JP3071312 B2 JP 3071312B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- node
- level
- nmos
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/06—Generating pulses having essentially a finite slope or stepped portions having triangular shape
- H03K4/08—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape
- H03K4/48—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices
- H03K4/50—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices in which a sawtooth voltage is produced across a capacitor
- H03K4/58—Boot-strap generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ等の半導
体集積回路装置において、ブートストラップ回路を備え
たデータアウトバッファ回路に関するものである。
体集積回路装置において、ブートストラップ回路を備え
たデータアウトバッファ回路に関するものである。
【０００２】
【従来の技術】従来、例えば半導体メモリのデータアウ
トバッファ回路には、高速化及び出力駆動能力強化のた
めにブートストラップ回路が用いられている。その一構
成例を図２に示す。図２は、従来のブートストラップ回
路を備えたデータアウトバッファ回路の回路図である。
このデータアウトバッファ回路は、入力信号ＤＯＨ
N （但し、Ｎは反転を意味する）に基づき電源電位ＶＣ
Ｃ以上のレベルの電位を出力ノードＮb から出力するブ
ートストラップ回路１０と、前記出力ノードＮb の電位
及び入力信号ＤＯＬN によってゲート制御される出力バ
ッファとを備え、その出力バッファに出力端子ＤＯＵＴ
が接続されている。出力バッファは、出力ノードＮb で
ゲート制御されるエンハンスメント型のＭＯＳトランジ
スタ（例えば、Ｎチャネル型ＭＯＳトランジスタ、以下
ＮＭＯＳという）３２と、入力信号ＤＯＬN がインバー
タ３１で反転された信号によってゲート制御されるＮＭ
ＯＳ３３とを備え、その出力段のＮＭＯＳ３２，３３が
電源電位ＶＣＣと接地電位ＶＳＳとの間に直列接続され
ている。ＮＭＯＳ３２と３３の接続点には、出力端子Ｄ
ＯＵＴが接続されている。この出力端子ＤＯＵＴには、
抵抗を介して基準電位ＶＲが印加される。
トバッファ回路には、高速化及び出力駆動能力強化のた
めにブートストラップ回路が用いられている。その一構
成例を図２に示す。図２は、従来のブートストラップ回
路を備えたデータアウトバッファ回路の回路図である。
このデータアウトバッファ回路は、入力信号ＤＯＨ
N （但し、Ｎは反転を意味する）に基づき電源電位ＶＣ
Ｃ以上のレベルの電位を出力ノードＮb から出力するブ
ートストラップ回路１０と、前記出力ノードＮb の電位
及び入力信号ＤＯＬN によってゲート制御される出力バ
ッファとを備え、その出力バッファに出力端子ＤＯＵＴ
が接続されている。出力バッファは、出力ノードＮb で
ゲート制御されるエンハンスメント型のＭＯＳトランジ
スタ（例えば、Ｎチャネル型ＭＯＳトランジスタ、以下
ＮＭＯＳという）３２と、入力信号ＤＯＬN がインバー
タ３１で反転された信号によってゲート制御されるＮＭ
ＯＳ３３とを備え、その出力段のＮＭＯＳ３２，３３が
電源電位ＶＣＣと接地電位ＶＳＳとの間に直列接続され
ている。ＮＭＯＳ３２と３３の接続点には、出力端子Ｄ
ＯＵＴが接続されている。この出力端子ＤＯＵＴには、
抵抗を介して基準電位ＶＲが印加される。
【０００３】ブートストラップ回路１０は、入力信号Ｄ
ＯＨN を反転するインバータ１１と、ＮＭＯＳ１２，１
３，１５及びＰチャネル型ＭＯＳトランジスタ（以下、
ＰＭＯＳという）１４からなる遅延手段と、転送用のＮ
ＭＯＳ１６（第２のＭＯＳトランジスタ）と、ＮＭＯＳ
１７，１８からなる充放電手段と、出力側のＮＭＯＳ１
９（第１のＭＯＳトランジスタ）及びＮＭＯＳ２０と、
ブートストラップ容量２１とで、構成されている。な
お、図２中のＮa ，Ｎc ，Ｎd ，Ｎe ，Ｎf は、各トラ
ンジスタのノード（接続点）である。
ＯＨN を反転するインバータ１１と、ＮＭＯＳ１２，１
３，１５及びＰチャネル型ＭＯＳトランジスタ（以下、
ＰＭＯＳという）１４からなる遅延手段と、転送用のＮ
ＭＯＳ１６（第２のＭＯＳトランジスタ）と、ＮＭＯＳ
１７，１８からなる充放電手段と、出力側のＮＭＯＳ１
９（第１のＭＯＳトランジスタ）及びＮＭＯＳ２０と、
ブートストラップ容量２１とで、構成されている。な
お、図２中のＮa ，Ｎc ，Ｎd ，Ｎe ，Ｎf は、各トラ
ンジスタのノード（接続点）である。
【０００４】図３は図２に示すデータアウトバッファ回
路のタイミングチャートであり、この図を参照しつつ、
図２の動作を説明する。なお、図３中のＴ0 は非動作期
間、Ｔ1 は動作期間、Ｔ2 はリセット期間である。入力
信号ＤＯＨN とＤＯＬN は、互いに逆相の信号である
が、図２の回路の非動作期間Ｔ0 では両信号とも“Ｈ”
レベルである。よってＮＭＯＳ２０がオン状態となり、
ノードＮb が“Ｌ”レベルに引き下げられてＮＭＯＳ３
２がオフ状態となり、さらにインバータ３１の“Ｌ”レ
ベルの出力によってＮＭＯＳ３３がオフ状態となり、出
力端子ＤＯＵＴがフローティング状態となる。このと
き、インバータ１１の“Ｌ”レベルの出力によってＰＭ
ＯＳ１４がオン状態になると共に、ＮＭＯＳ１６がオン
状態となるため、ＰＭＯＳ１４及びＮＭＯＳ１５のドレ
イン側のノードＮd が“Ｈ”レベルとなり、ＮＭＯＳ１
６のドレイン側のノードＮe が、該ＮＭＯＳ１６の閾値
電圧ＶＴの１段落ちのＶＣＣ−ＶＴとなる。
路のタイミングチャートであり、この図を参照しつつ、
図２の動作を説明する。なお、図３中のＴ0 は非動作期
間、Ｔ1 は動作期間、Ｔ2 はリセット期間である。入力
信号ＤＯＨN とＤＯＬN は、互いに逆相の信号である
が、図２の回路の非動作期間Ｔ0 では両信号とも“Ｈ”
レベルである。よってＮＭＯＳ２０がオン状態となり、
ノードＮb が“Ｌ”レベルに引き下げられてＮＭＯＳ３
２がオフ状態となり、さらにインバータ３１の“Ｌ”レ
ベルの出力によってＮＭＯＳ３３がオフ状態となり、出
力端子ＤＯＵＴがフローティング状態となる。このと
き、インバータ１１の“Ｌ”レベルの出力によってＰＭ
ＯＳ１４がオン状態になると共に、ＮＭＯＳ１６がオン
状態となるため、ＰＭＯＳ１４及びＮＭＯＳ１５のドレ
イン側のノードＮd が“Ｈ”レベルとなり、ＮＭＯＳ１
６のドレイン側のノードＮe が、該ＮＭＯＳ１６の閾値
電圧ＶＴの１段落ちのＶＣＣ−ＶＴとなる。
【０００５】動作期間Ｔ1 になって“Ｈ”レベルの入力
信号ＤＯＨN と“Ｌ”レベルの入力信号ＤＯＬN が入力
されると、ＮＭＯＳ２０がオン状態となってノードＮe
が“Ｌ”レベルに引き下げられ、出力段のＮＭＯＳ３２
がオフ状態になり、さらにインバータ３１の“Ｈ”レベ
ル出力によって出力段のＮＭＯＳ３３がオン状態とな
り、出力端子ＤＯＵＴには“Ｌ”レベルが出力される。
一方、動作期間Ｔ1 になって“Ｌ”レベルの入力信号Ｄ
ＯＬN と“Ｈ”レベルの入力信号ＤＯＨN が入力される
と、インバータ１１の出力側ノードＮa が“Ｌ”レベル
から“Ｈ”レベルとなる。このとき、ＮＭＯＳ１５がま
だオフ状態にあるため、該ＮＭＯＳ１５のドレイン側の
ノードＮd が“Ｈ”レベルである。よってＮＭＯＳ１６
のドレイン側ノードＮe の電位はＶＣＣ−ＶＴのままで
あり、ＮＭＯＳ１９がオン状態である。インバータ１１
の出力側ノードＮa が“Ｌ”レベルから“Ｈ”レベルに
なると、ＮＭＯＳ１９のゲート容量により、該ＮＭＯＳ
１９のゲート側ノードＮe の電位が押し上げられる。そ
のため、ＮＭＯＳ１９のソース側ノードＮb が該ＮＭＯ
Ｓ１９を通してノードＮa の電位まで上がる。
信号ＤＯＨN と“Ｌ”レベルの入力信号ＤＯＬN が入力
されると、ＮＭＯＳ２０がオン状態となってノードＮe
が“Ｌ”レベルに引き下げられ、出力段のＮＭＯＳ３２
がオフ状態になり、さらにインバータ３１の“Ｈ”レベ
ル出力によって出力段のＮＭＯＳ３３がオン状態とな
り、出力端子ＤＯＵＴには“Ｌ”レベルが出力される。
一方、動作期間Ｔ1 になって“Ｌ”レベルの入力信号Ｄ
ＯＬN と“Ｈ”レベルの入力信号ＤＯＨN が入力される
と、インバータ１１の出力側ノードＮa が“Ｌ”レベル
から“Ｈ”レベルとなる。このとき、ＮＭＯＳ１５がま
だオフ状態にあるため、該ＮＭＯＳ１５のドレイン側の
ノードＮd が“Ｈ”レベルである。よってＮＭＯＳ１６
のドレイン側ノードＮe の電位はＶＣＣ−ＶＴのままで
あり、ＮＭＯＳ１９がオン状態である。インバータ１１
の出力側ノードＮa が“Ｌ”レベルから“Ｈ”レベルに
なると、ＮＭＯＳ１９のゲート容量により、該ＮＭＯＳ
１９のゲート側ノードＮe の電位が押し上げられる。そ
のため、ＮＭＯＳ１９のソース側ノードＮb が該ＮＭＯ
Ｓ１９を通してノードＮa の電位まで上がる。
【０００６】その後、ＮＭＯＳ１５がオン状態になるの
で、該ＮＭＯＳ１５のドレイン側ノードＮd が“Ｌ”レ
ベルとなり、さらにＮＭＯＳ１６を介してそのドレイン
側ノードＮe が“Ｌ”レベルとなり、ＮＭＯＳ１８，１
９がオフ状態になる。そして、ＮＭＯＳ１９のソース側
ノードＮb が“Ｈ”レベルとなるので、ＮＭＯＳ１７が
オン状態になり、そのソース側ノードＮf の電位が上昇
する。ノードＮf の電位が上昇すると、ブートストラッ
プ容量２１により、該ノードＮb の電位が押し上げられ
る。よって出力端子ＤＯＵＴには、十分な“Ｈ”レベル
の信号が出力される。出力端子ＤＯＵＴからの出力後、
リセット期間Ｔ2 になると、入力信号ＤＯＨN ，ＤＯＬ
N が共に“Ｈ”レベルとなり、出力段のＮＭＯＳ３２，
３３がオフ状態となって出力端子ＤＯＵＴがフローティ
ング状態になる。その後、新しいデータが入力信号ＤＯ
ＨN ，ＤＯＬN として入力され、再び出力を始める。
で、該ＮＭＯＳ１５のドレイン側ノードＮd が“Ｌ”レ
ベルとなり、さらにＮＭＯＳ１６を介してそのドレイン
側ノードＮe が“Ｌ”レベルとなり、ＮＭＯＳ１８，１
９がオフ状態になる。そして、ＮＭＯＳ１９のソース側
ノードＮb が“Ｈ”レベルとなるので、ＮＭＯＳ１７が
オン状態になり、そのソース側ノードＮf の電位が上昇
する。ノードＮf の電位が上昇すると、ブートストラッ
プ容量２１により、該ノードＮb の電位が押し上げられ
る。よって出力端子ＤＯＵＴには、十分な“Ｈ”レベル
の信号が出力される。出力端子ＤＯＵＴからの出力後、
リセット期間Ｔ2 になると、入力信号ＤＯＨN ，ＤＯＬ
N が共に“Ｈ”レベルとなり、出力段のＮＭＯＳ３２，
３３がオフ状態となって出力端子ＤＯＵＴがフローティ
ング状態になる。その後、新しいデータが入力信号ＤＯ
ＨN ，ＤＯＬN として入力され、再び出力を始める。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
データアウトバッファ回路では、出力端子ＤＯＵＴから
“Ｈ”レベルを出力後、再び“Ｈ”レベルを出力すると
きに、リセット期間Ｔ2が短いと、図３のＡに示すよう
に、ＮＭＯＳ１９のゲート側ノードＮe の電位が十分な
レベルに達しないうちに、インバータ１１の出力側ノー
ドＮa が“Ｌ”レベルから“Ｈ”レベルになってしまう
ため、ＮＭＯＳ１９のゲート容量によるノードＮe のブ
ートストラップ電位が低くなり、ノードＮb の立上りが
鈍くなる。すると、ブートストラップ容量２１によるノ
ードＮb のブートストラップ電位が低くなり（即ち、出
力段のＮＭＯＳ３２のゲート電位が低くなり）、出力端
子ＤＯＵＴに十分な“Ｈ”レベルの信号が出力できなく
なってしまう。そのため、リセット期間Ｔ2 を充分長く
とらなければならず、動作速度が低下するという問題が
あり、それらを比較的簡単な回路構成で解決することが
困難であった。本発明は、前記従来技術が持っていた課
題として、リセット期間Ｔ2 を長くとらなければなら
ず、動作速度が低下するという点について解決したデー
タアウトバッファ回路を提供するものである。
データアウトバッファ回路では、出力端子ＤＯＵＴから
“Ｈ”レベルを出力後、再び“Ｈ”レベルを出力すると
きに、リセット期間Ｔ2が短いと、図３のＡに示すよう
に、ＮＭＯＳ１９のゲート側ノードＮe の電位が十分な
レベルに達しないうちに、インバータ１１の出力側ノー
ドＮa が“Ｌ”レベルから“Ｈ”レベルになってしまう
ため、ＮＭＯＳ１９のゲート容量によるノードＮe のブ
ートストラップ電位が低くなり、ノードＮb の立上りが
鈍くなる。すると、ブートストラップ容量２１によるノ
ードＮb のブートストラップ電位が低くなり（即ち、出
力段のＮＭＯＳ３２のゲート電位が低くなり）、出力端
子ＤＯＵＴに十分な“Ｈ”レベルの信号が出力できなく
なってしまう。そのため、リセット期間Ｔ2 を充分長く
とらなければならず、動作速度が低下するという問題が
あり、それらを比較的簡単な回路構成で解決することが
困難であった。本発明は、前記従来技術が持っていた課
題として、リセット期間Ｔ2 を長くとらなければなら
ず、動作速度が低下するという点について解決したデー
タアウトバッファ回路を提供するものである。
【０００８】
【課題を解決するための手段】本発明は、前記課題を解
決するために、入力信号に基づき電源電位以上のレベル
の電位を出力ノードから出力するブートストラップ回路
と、前記出力ノードの電位によってゲート制御される出
力段のＭＯＳトランジスタとを備えたデータアウトバッ
ファ回路において、次のような手段を設けている。即
ち、従来のブートストラップ回路は、前記入力信号の反
転信号を遅らせる遅延手段と、ソース・ドレインが前記
出力ノード及び反転信号にそれぞれ接続された出力用の
第１のＭＯＳトランジスタと、ゲートが前記電源電位
に、ソース・ドレインが前記遅延手段の出力及び第１の
ＭＯＳトランジスタのゲートにそれぞれ接続された転送
用の第２のＭＯＳトランジスタと、前記出力ノードに接
続されたブートストラップ容量と、前記遅延手段の出力
及び出力ノードの電位に基づいて前記ブートストラップ
容量を充放電する充放電手段とを、備えている。そこで
本発明では、前記第２のＭＯＳトランジスタに並列接続
された第３のＭＯＳトランジスタと、ゲートが前記電源
電位に、ソース・ドレインが前記入力信号及び第３のＭ
ＯＳトランジスタのゲートにそれぞれ接続された第４の
ＭＯＳトランジスタとを、設けている。
決するために、入力信号に基づき電源電位以上のレベル
の電位を出力ノードから出力するブートストラップ回路
と、前記出力ノードの電位によってゲート制御される出
力段のＭＯＳトランジスタとを備えたデータアウトバッ
ファ回路において、次のような手段を設けている。即
ち、従来のブートストラップ回路は、前記入力信号の反
転信号を遅らせる遅延手段と、ソース・ドレインが前記
出力ノード及び反転信号にそれぞれ接続された出力用の
第１のＭＯＳトランジスタと、ゲートが前記電源電位
に、ソース・ドレインが前記遅延手段の出力及び第１の
ＭＯＳトランジスタのゲートにそれぞれ接続された転送
用の第２のＭＯＳトランジスタと、前記出力ノードに接
続されたブートストラップ容量と、前記遅延手段の出力
及び出力ノードの電位に基づいて前記ブートストラップ
容量を充放電する充放電手段とを、備えている。そこで
本発明では、前記第２のＭＯＳトランジスタに並列接続
された第３のＭＯＳトランジスタと、ゲートが前記電源
電位に、ソース・ドレインが前記入力信号及び第３のＭ
ＯＳトランジスタのゲートにそれぞれ接続された第４の
ＭＯＳトランジスタとを、設けている。
【０００９】
【作用】本発明によれば、以上のようにデータアウトバ
ッファ回路を構成したので、第３及び第４のＭＯＳトラ
ンジスタは、ブートストラップ前においてブートストラ
ップ回路の出力ノードの電位を十分なレベルに設定する
働きがあり、それによって短いリセット期間で、出力段
のＭＯＳトランジスタのゲート電位を十分ブーストでき
る。従って、前記課題を解決できるのである。
ッファ回路を構成したので、第３及び第４のＭＯＳトラ
ンジスタは、ブートストラップ前においてブートストラ
ップ回路の出力ノードの電位を十分なレベルに設定する
働きがあり、それによって短いリセット期間で、出力段
のＭＯＳトランジスタのゲート電位を十分ブーストでき
る。従って、前記課題を解決できるのである。
【００１０】
【実施例】図１は、本発明の実施例を示す半導体メモリ
等に設けられるデータアウトバッファ回路の回路図であ
り、従来の図２中の要素と共通の要素には共通の符号が
付されている。このデータアウトバッファ回路は、従来
の図２の回路と異なる回路構成のブートストラップ回路
４０と、従来の図２の回路と同一のインバータ３１と、
出力段のＮＭＯＳ３２，３３からなる出力バッファと
を、備えている。
等に設けられるデータアウトバッファ回路の回路図であ
り、従来の図２中の要素と共通の要素には共通の符号が
付されている。このデータアウトバッファ回路は、従来
の図２の回路と異なる回路構成のブートストラップ回路
４０と、従来の図２の回路と同一のインバータ３１と、
出力段のＮＭＯＳ３２，３３からなる出力バッファと
を、備えている。
【００１１】ブートストラップ回路４０は、従来と同様
に、入力信号ＤＯＨN を反転するインバータ４１とエン
ハンスメント型のＭＯＳトランジスタ（例えば、ＮＭＯ
Ｓ）４２，４３，４５及びＰＭＯＳ４４からなる遅延手
段と、第２のＭＯＳトランジスタであるＮＭＯＳ４６
と、ＮＭＯＳ４７，４８からなる充放電手段と、第１の
ＭＯＳトランジスタである出力側のＮＭＯＳ４９及びＮ
ＭＯＳ５０と、ブートストラップ容量５１とを、備えて
いる。そして、新たに第３のＭＯＳトランジスタである
ＮＭＯＳ６１と、第４のＭＯＳトランジスタであるＮＭ
ＯＳ６２とが、付加されている。
に、入力信号ＤＯＨN を反転するインバータ４１とエン
ハンスメント型のＭＯＳトランジスタ（例えば、ＮＭＯ
Ｓ）４２，４３，４５及びＰＭＯＳ４４からなる遅延手
段と、第２のＭＯＳトランジスタであるＮＭＯＳ４６
と、ＮＭＯＳ４７，４８からなる充放電手段と、第１の
ＭＯＳトランジスタである出力側のＮＭＯＳ４９及びＮ
ＭＯＳ５０と、ブートストラップ容量５１とを、備えて
いる。そして、新たに第３のＭＯＳトランジスタである
ＮＭＯＳ６１と、第４のＭＯＳトランジスタであるＮＭ
ＯＳ６２とが、付加されている。
【００１２】即ち、インバータ４１の出力側ノードＮa
には、ＮＭＯＳ４２のゲートが接続され、そのドレイン
が電源電位ＶＣＣに接続されている。ＮＭＯＳ４２のソ
ース側ノードＮc は、ＮＭＯＳ４３のドレイン及びＮＭ
ＯＳ４５のゲートに接続されている。ＮＭＯＳ４３のゲ
ートは入力信号ＤＯＨN に接続されると共に、そのソー
スが接地電位ＶＳＳに接続されている。さらに、インバ
ータ４１の出力側ノードＮa がＰＭＯＳ４４のゲートに
接続され、そのソースが電源電位ＶＣＣに接続されてい
る。ＮＭＯＳ４４のドレイン側ノードＮd は、ＮＭＯＳ
４５のドレインに接続され、該ＮＭＯＳ４５のソースが
接地電位ＶＳＳに接続されている。
には、ＮＭＯＳ４２のゲートが接続され、そのドレイン
が電源電位ＶＣＣに接続されている。ＮＭＯＳ４２のソ
ース側ノードＮc は、ＮＭＯＳ４３のドレイン及びＮＭ
ＯＳ４５のゲートに接続されている。ＮＭＯＳ４３のゲ
ートは入力信号ＤＯＨN に接続されると共に、そのソー
スが接地電位ＶＳＳに接続されている。さらに、インバ
ータ４１の出力側ノードＮa がＰＭＯＳ４４のゲートに
接続され、そのソースが電源電位ＶＣＣに接続されてい
る。ＮＭＯＳ４４のドレイン側ノードＮd は、ＮＭＯＳ
４５のドレインに接続され、該ＮＭＯＳ４５のソースが
接地電位ＶＳＳに接続されている。
【００１３】また、ノードＮd は、ＮＭＯＳ４６，６１
のソースに共通接続され、そのドレインがノードＮe に
共通接続されている。ＮＭＯＳ４６のゲートは電源電位
ＶＣＣに接続されると共に、ＮＭＯＳ６１のゲート側ノ
ードＮg がＮＭＯＳ６２のドレインに接続され、該ＮＭ
ＯＳ６２のゲートが電源電位ＶＣＣに、ソースが入力信
号ＤＯＨN にそれぞれ接続されている。また、ＰＭＯＳ
４４及びＮＭＯＳ４５のドレイン側ノードＮd は、ＮＭ
ＯＳ４８のゲートに接続され、該ＮＭＯＳ４８のソース
が接地電位ＶＳＳに接続されている。ＮＭＯＳ４８のド
レイン側ノードＮf は、ＮＭＯＳ４７のソース及びブー
トストラップ容量５１の一端に接続されている。
のソースに共通接続され、そのドレインがノードＮe に
共通接続されている。ＮＭＯＳ４６のゲートは電源電位
ＶＣＣに接続されると共に、ＮＭＯＳ６１のゲート側ノ
ードＮg がＮＭＯＳ６２のドレインに接続され、該ＮＭ
ＯＳ６２のゲートが電源電位ＶＣＣに、ソースが入力信
号ＤＯＨN にそれぞれ接続されている。また、ＰＭＯＳ
４４及びＮＭＯＳ４５のドレイン側ノードＮd は、ＮＭ
ＯＳ４８のゲートに接続され、該ＮＭＯＳ４８のソース
が接地電位ＶＳＳに接続されている。ＮＭＯＳ４８のド
レイン側ノードＮf は、ＮＭＯＳ４７のソース及びブー
トストラップ容量５１の一端に接続されている。
【００１４】ＮＭＯＳ４７のドレインは電源電位ＶＣＣ
に接続され、そのゲート側ノードＮb がＮＭＯＳ４９の
ソース、ブートストラップ容量５１の他端、及びＮＭＯ
Ｓ５０のドレインにそれぞれ接続されている。ＮＭＯＳ
４９のゲートはＮＭＯＳ４６，６１のドレイン側ノード
Ｎe に接続され、さらに該ＮＭＯＳ４９のドレインがイ
ンバータ４１の出力側ノードＮa に接続されている。Ｎ
ＭＯＳ５０のソースは接地電位ＶＳＳに接続され、さら
にそのゲートが入力信号ＤＯＨN に接続されている。ノ
ードＮb には、出力段のＮＭＯＳ３２のゲートが接続さ
れている。
に接続され、そのゲート側ノードＮb がＮＭＯＳ４９の
ソース、ブートストラップ容量５１の他端、及びＮＭＯ
Ｓ５０のドレインにそれぞれ接続されている。ＮＭＯＳ
４９のゲートはＮＭＯＳ４６，６１のドレイン側ノード
Ｎe に接続され、さらに該ＮＭＯＳ４９のドレインがイ
ンバータ４１の出力側ノードＮa に接続されている。Ｎ
ＭＯＳ５０のソースは接地電位ＶＳＳに接続され、さら
にそのゲートが入力信号ＤＯＨN に接続されている。ノ
ードＮb には、出力段のＮＭＯＳ３２のゲートが接続さ
れている。
【００１５】図４は図１に示すデータアウトバッファ回
路のタイミングチャートであり、この図を参照しつつ、
図１の動作を説明する。入力信号ＤＯＨN とＤＯＬ
N は、互いに逆相の信号であるが、図１の回路の非動作
期間Ｔ0 においては両信号とも“Ｈ”レベルである。よ
ってＮＭＯＳ５０がオン状態となってノードＮb が
“Ｌ”レベルに引き下げられ、ＮＭＯＳ３２がオフ状態
となり、さらにインバータ３１の“Ｌ”レベル出力によ
ってＮＭＯＳ３３がオフ状態となる。これにより、出力
端子ＤＯＵＴがフローティング状態となる。このとき、
インバータ４１の出力側ノードＮa が“Ｌ”レベルのた
めにＰＭＯＳ４４がオン状態、さらにＮＭＯＳ４６がオ
ン状態となるため、ＰＭＯＳ４４及びＮＭＯＳ４５のド
レイン側ノードＮd が“Ｈ”レベル、さらにＮＭＯＳ４
６，６１のドレイン側ノードＮe が、該ＮＭＯＳ４６の
閾値電圧ＶＴの１段落ちのＶＣＣ−ＶＴとなる。
路のタイミングチャートであり、この図を参照しつつ、
図１の動作を説明する。入力信号ＤＯＨN とＤＯＬ
N は、互いに逆相の信号であるが、図１の回路の非動作
期間Ｔ0 においては両信号とも“Ｈ”レベルである。よ
ってＮＭＯＳ５０がオン状態となってノードＮb が
“Ｌ”レベルに引き下げられ、ＮＭＯＳ３２がオフ状態
となり、さらにインバータ３１の“Ｌ”レベル出力によ
ってＮＭＯＳ３３がオフ状態となる。これにより、出力
端子ＤＯＵＴがフローティング状態となる。このとき、
インバータ４１の出力側ノードＮa が“Ｌ”レベルのた
めにＰＭＯＳ４４がオン状態、さらにＮＭＯＳ４６がオ
ン状態となるため、ＰＭＯＳ４４及びＮＭＯＳ４５のド
レイン側ノードＮd が“Ｈ”レベル、さらにＮＭＯＳ４
６，６１のドレイン側ノードＮe が、該ＮＭＯＳ４６の
閾値電圧ＶＴの１段落ちのＶＣＣ−ＶＴとなる。
【００１６】動作期間Ｔ1 になって“Ｈ”レベルの入力
信号ＤＯＨN と“Ｌ”レベルの入力信号ＤＯＬN が入力
されると、ＮＭＯＳ５０がオン状態となって該ドレイン
側ノードＮb が“Ｌ”レベルへ引き下げられ、ＮＭＯＳ
３２がオフ状態となり、さらにインバータ３１の“Ｈ”
レベル出力によってＮＭＯＳ３３がオン状態となる。こ
れにより、出力端子ＤＯＵＴから“Ｌ”レベルの信号が
出力される。一方、動作期間Ｔ1 において、“Ｈ”レベ
ルの入力信号ＤＯＨN と“Ｌ”レベルの入力信号ＤＯＬ
N が入力されると、インバータ４１の出力側ノードＮa
が“Ｌ”レベルから“Ｈ”レベルとなる。このとき、Ｎ
ＭＯＳ４５がまだオフ状態にあるため、そのドレイン側
ノードＮd が“Ｈ”レベルである。よってＮＭＯＳ４
６，６１のドレイン側ノードＮe の電位がＶＣＣ−ＶＴ
のままであり、ＮＭＯＳ４９がオン状態である。
信号ＤＯＨN と“Ｌ”レベルの入力信号ＤＯＬN が入力
されると、ＮＭＯＳ５０がオン状態となって該ドレイン
側ノードＮb が“Ｌ”レベルへ引き下げられ、ＮＭＯＳ
３２がオフ状態となり、さらにインバータ３１の“Ｈ”
レベル出力によってＮＭＯＳ３３がオン状態となる。こ
れにより、出力端子ＤＯＵＴから“Ｌ”レベルの信号が
出力される。一方、動作期間Ｔ1 において、“Ｈ”レベ
ルの入力信号ＤＯＨN と“Ｌ”レベルの入力信号ＤＯＬ
N が入力されると、インバータ４１の出力側ノードＮa
が“Ｌ”レベルから“Ｈ”レベルとなる。このとき、Ｎ
ＭＯＳ４５がまだオフ状態にあるため、そのドレイン側
ノードＮd が“Ｈ”レベルである。よってＮＭＯＳ４
６，６１のドレイン側ノードＮe の電位がＶＣＣ−ＶＴ
のままであり、ＮＭＯＳ４９がオン状態である。
【００１７】インバータ４１の出力側ノードＮa が
“Ｌ”レベルから“Ｈ”レベルになると、ＮＭＯＳ４９
のゲート容量により、該ＮＭＯＳ４９のゲート側ノード
Ｎe の電位が押し上げられる。そのため、ＮＭＯＳ４９
のソース側ノードＮb は、該ＮＭＯＳ４９を通してイン
バータ４１の出力側ノードＮa の電位まで上昇する。そ
の後、ＮＭＯＳ４５がオン状態になるので、そのドレイ
ン側ノードＮd が“Ｌ”レベルになると共に、ＮＭＯＳ
４６，６１のドレイン側ノードＮe も“Ｌ”レベルとな
り、ＮＭＯＳ４８，４９がオフ状態になる。そして、Ｎ
ＭＯＳ４９のソース側ノードＮb が“Ｈ”レベルとなる
ので、ＮＭＯＳ４７がオン状態になり、そのソース側ノ
ードＮf の電位が上昇する。このノードＮf の電位の上
昇に伴い、ブートストラップ容量５１により、ＮＭＯＳ
４９のソース側ノードＮb の電位が押し上げられる。よ
って出力端子ＤＯＵＴには、十分な“Ｈ”レベルの信号
が出力される。
“Ｌ”レベルから“Ｈ”レベルになると、ＮＭＯＳ４９
のゲート容量により、該ＮＭＯＳ４９のゲート側ノード
Ｎe の電位が押し上げられる。そのため、ＮＭＯＳ４９
のソース側ノードＮb は、該ＮＭＯＳ４９を通してイン
バータ４１の出力側ノードＮa の電位まで上昇する。そ
の後、ＮＭＯＳ４５がオン状態になるので、そのドレイ
ン側ノードＮd が“Ｌ”レベルになると共に、ＮＭＯＳ
４６，６１のドレイン側ノードＮe も“Ｌ”レベルとな
り、ＮＭＯＳ４８，４９がオフ状態になる。そして、Ｎ
ＭＯＳ４９のソース側ノードＮb が“Ｈ”レベルとなる
ので、ＮＭＯＳ４７がオン状態になり、そのソース側ノ
ードＮf の電位が上昇する。このノードＮf の電位の上
昇に伴い、ブートストラップ容量５１により、ＮＭＯＳ
４９のソース側ノードＮb の電位が押し上げられる。よ
って出力端子ＤＯＵＴには、十分な“Ｈ”レベルの信号
が出力される。
【００１８】最初の出力が終わって動作期間Ｔ1 の経過
後、リセット期間Ｔ2 になると、入力信号ＤＯＨN が
“Ｈ”レベルになるため、ＮＭＯＳ６２を介してそのド
レイン側ノードＮg が該ＮＭＯＳ６２の閾値電圧ＶＴの
１段落ちのＶＣＣ−ＶＴとなる。その後、インバータ４
１の出力側ノードＮa の電位によってＰＭＯＳ４４がオ
ン状態になり、そのドレイン側ノードＮd が“Ｌ”レベ
ルから“Ｈ”レベルへ引き上げられる。ノードＮd が
“Ｌ”レベルから“Ｈ”レベルになると、ＮＭＯＳ６１
のゲート容量により、該ＮＭＯＳ６１のゲート側ノード
Ｎg の電位がブートストラップされる。これにより、Ｎ
ＭＯＳ６１はＮＭＯＳ４６より大きな相互伝達コンダク
タンスｇm を持つことになるため、該ＮＭＯＳ６１のド
レイン側ノードＮe がそのソース側ノードＮd の立上り
に追随して所定の電位に達する。よってＮＭＯＳ４９の
ゲート容量によるノードＮe のブートストラップ電位が
高くなり、ノードＮb の立上りも早くなり、ブートスト
ラップ容量５１によるノードＮb のブートストラップ電
位も高くなる。従って、出力端子ＤＯＵＴに十分な
“Ｈ”レベルの信号が出力されることになり、従来のよ
うにリセット期間Ｔ2 を長くとる必要がない。
後、リセット期間Ｔ2 になると、入力信号ＤＯＨN が
“Ｈ”レベルになるため、ＮＭＯＳ６２を介してそのド
レイン側ノードＮg が該ＮＭＯＳ６２の閾値電圧ＶＴの
１段落ちのＶＣＣ−ＶＴとなる。その後、インバータ４
１の出力側ノードＮa の電位によってＰＭＯＳ４４がオ
ン状態になり、そのドレイン側ノードＮd が“Ｌ”レベ
ルから“Ｈ”レベルへ引き上げられる。ノードＮd が
“Ｌ”レベルから“Ｈ”レベルになると、ＮＭＯＳ６１
のゲート容量により、該ＮＭＯＳ６１のゲート側ノード
Ｎg の電位がブートストラップされる。これにより、Ｎ
ＭＯＳ６１はＮＭＯＳ４６より大きな相互伝達コンダク
タンスｇm を持つことになるため、該ＮＭＯＳ６１のド
レイン側ノードＮe がそのソース側ノードＮd の立上り
に追随して所定の電位に達する。よってＮＭＯＳ４９の
ゲート容量によるノードＮe のブートストラップ電位が
高くなり、ノードＮb の立上りも早くなり、ブートスト
ラップ容量５１によるノードＮb のブートストラップ電
位も高くなる。従って、出力端子ＤＯＵＴに十分な
“Ｈ”レベルの信号が出力されることになり、従来のよ
うにリセット期間Ｔ2 を長くとる必要がない。
【００１９】なお、本発明は上記実施例に限定されず、
例えばブートストラップ回路４０における電源の極性を
変えることによってＮＭＯＳをＰＭＯＳに変えたり、あ
るいは充放電速度等を速くするために他の素子を付加し
たり、さらに出力バッファを構成する出力段のＮＭＯＳ
３２，３３を他のトランジスタ構成にする等、種々の変
形が可能である。
例えばブートストラップ回路４０における電源の極性を
変えることによってＮＭＯＳをＰＭＯＳに変えたり、あ
るいは充放電速度等を速くするために他の素子を付加し
たり、さらに出力バッファを構成する出力段のＮＭＯＳ
３２，３３を他のトランジスタ構成にする等、種々の変
形が可能である。
【００２０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、第３及び第４のＭＯＳトランジスタを設けたの
で、ブートストラップ回路の出力ノードにおけるブート
ストラップ前の電位を十分なレベルに設定できる。その
ため、リセット期間が短くても、出力段のＭＯＳトラン
ジスタのゲート電位をブートストラップ回路の出力によ
って十分ブーストでき、高速動作が可能となる。
れば、第３及び第４のＭＯＳトランジスタを設けたの
で、ブートストラップ回路の出力ノードにおけるブート
ストラップ前の電位を十分なレベルに設定できる。その
ため、リセット期間が短くても、出力段のＭＯＳトラン
ジスタのゲート電位をブートストラップ回路の出力によ
って十分ブーストでき、高速動作が可能となる。
【図１】本発明の実施例を示すデータアウトバッファ回
路の回路図である。
路の回路図である。
【図２】従来のデータアウトバッファ回路の回路図であ
る。
る。
【図３】図２の動作を示すタイミングチャートである。
【図４】図１の動作を示すタイミングチャートである。
３１，４１ インバータ ３２，３３ 出力段のＮＭＯＳ ４０ ブートストラップ回路 ４２，４３，４５ ＮＭＯＳ（遅延手段） ４４ ＰＭＯＳ（遅延手段） ４６ ＮＭＯＳ（第２のＭＯＳトラ
ンジスタ） ４７，４８ ＮＭＯＳ（充放電手段） ４９ ＮＭＯＳ（第１のＭＯＳトラ
ンジスタ） ５１ ブートストラップ容量 ６１ ＮＭＯＳ（第３のＭＯＳトラ
ンジスタ） ６２ ＮＭＯＳ（第４のＭＯＳトラ
ンジスタ） ＤＯＨN ，ＤＯＬN 入力信号 ＤＯＵＴ 出力端子
ンジスタ） ４７，４８ ＮＭＯＳ（充放電手段） ４９ ＮＭＯＳ（第１のＭＯＳトラ
ンジスタ） ５１ ブートストラップ容量 ６１ ＮＭＯＳ（第３のＭＯＳトラ
ンジスタ） ６２ ＮＭＯＳ（第４のＭＯＳトラ
ンジスタ） ＤＯＨN ，ＤＯＬN 入力信号 ＤＯＵＴ 出力端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/094
Claims (1)
- 【請求項１】 入力信号に基づき電源電位以上のレベル
の電位を出力ノードから出力するブートストラップ回路
と、前記出力ノードの電位によってゲート制御される出
力段のＭＯＳトランジスタとを備え、 前記ブートストラップ回路は、前記入力信号の反転信号
を遅らせる遅延手段と、ソース・ドレインが前記出力ノ
ード及び反転信号にそれぞれ接続された出力用の第１の
ＭＯＳトランジスタと、ゲートが前記電源電位に、ソー
ス・ドレインが前記遅延手段の出力及び第１のＭＯＳト
ランジスタのゲートにそれぞれ接続された転送用の第２
のＭＯＳトランジスタと、前記出力ノードに接続された
ブートストラップ容量と、前記遅延手段の出力及び出力
ノードの電位に基づいて前記ブートストラップ容量を充
放電する充放電手段とを、有するデータアウトバッファ
回路において、 前記第２のＭＯＳトランジスタに並列接続された第３の
ＭＯＳトランジスタと、ゲートが前記電源電位に、ソー
ス・ドレインが前記入力信号及び第３のＭＯＳトランジ
スタのゲートにそれぞれ接続された第４のＭＯＳトラン
ジスタとを、設けたことを特徴とするデータアウトバッ
ファ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4194335A JP3071312B2 (ja) | 1992-07-22 | 1992-07-22 | データアウトバッファ回路 |
| KR1019930010521A KR0163447B1 (ko) | 1992-07-22 | 1993-06-10 | 데이터 아웃 버퍼회로 |
| US08/094,614 US5369320A (en) | 1992-07-22 | 1993-07-20 | Bootstrapped high-speed output buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4194335A JP3071312B2 (ja) | 1992-07-22 | 1992-07-22 | データアウトバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645911A JPH0645911A (ja) | 1994-02-18 |
| JP3071312B2 true JP3071312B2 (ja) | 2000-07-31 |
Family
ID=16322882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4194335A Expired - Fee Related JP3071312B2 (ja) | 1992-07-22 | 1992-07-22 | データアウトバッファ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5369320A (ja) |
| JP (1) | JP3071312B2 (ja) |
| KR (1) | KR0163447B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960013861B1 (ko) * | 1994-02-16 | 1996-10-10 | 현대전자산업 주식회사 | 고속 데이타 전송을 위한 부트스트랩 회로 |
| US5672992A (en) * | 1995-04-11 | 1997-09-30 | International Rectifier Corporation | Charge pump circuit for high side switch |
| US5783948A (en) * | 1995-06-23 | 1998-07-21 | Micron Technology, Inc. | Method and apparatus for enhanced booting and DC conditions |
| US5574390A (en) * | 1995-06-23 | 1996-11-12 | Micron Technology, Inc. | Method and apparatus for enhanced booting and DC conditions |
| US5959933A (en) | 1996-01-25 | 1999-09-28 | Micron Technology, Inc. | System for improved memory cell access |
| US5729165A (en) * | 1996-04-04 | 1998-03-17 | National Science Council | 1.5v full-swing bootstrapped CMOS large capacitive-load driver circuit suitable for low-voltage deep-submicron CMOS VLSI |
| US6097220A (en) * | 1997-06-11 | 2000-08-01 | Intel Corporation | Method and circuit for recycling charge |
| US5939928A (en) * | 1997-08-19 | 1999-08-17 | Advanced Micro Devices, Inc. | Fast high voltage NMOS pass gate for integrated circuit with high voltage generator |
| JP3980431B2 (ja) | 2002-07-19 | 2007-09-26 | Ｎｅｃエレクトロニクス株式会社 | バッファ回路とバッファツリー及び半導体装置 |
| JP2009523329A (ja) * | 2005-10-07 | 2009-06-18 | エヌエックスピー ビー ヴィ | 単一閾値で単一導電型の増幅器／バッファ |
| KR100873620B1 (ko) * | 2007-05-11 | 2008-12-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 드라이버 |
| JP6268426B2 (ja) * | 2013-08-30 | 2018-01-31 | 富士通株式会社 | 半導体集積回路の設計方法及びプログラム |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5648715A (en) * | 1979-09-28 | 1981-05-02 | Nec Corp | Delay signal generating circuit |
| JPS5711537A (en) * | 1980-06-25 | 1982-01-21 | Nec Corp | Logical circuit |
| JPS5763935A (en) * | 1980-10-03 | 1982-04-17 | Mitsubishi Electric Corp | Bootstrap circuit |
| JPS59161921A (ja) * | 1983-03-07 | 1984-09-12 | Oki Electric Ind Co Ltd | 非同期型ブ−ト・ストラツプ・バツフア回路装置 |
| JPS60201591A (ja) * | 1984-03-26 | 1985-10-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPS615618A (ja) * | 1984-06-20 | 1986-01-11 | Toshiba Corp | 半導体集積回路 |
| US4638182A (en) * | 1984-07-11 | 1987-01-20 | Texas Instruments Incorporated | High-level CMOS driver circuit |
-
1992
- 1992-07-22 JP JP4194335A patent/JP3071312B2/ja not_active Expired - Fee Related
-
1993
- 1993-06-10 KR KR1019930010521A patent/KR0163447B1/ko not_active IP Right Cessation
- 1993-07-20 US US08/094,614 patent/US5369320A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR0163447B1 (ko) | 1999-03-20 |
| US5369320A (en) | 1994-11-29 |
| KR940003179A (ko) | 1994-02-21 |
| JPH0645911A (ja) | 1994-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0232717B2 (ja) | ||
| JP3071312B2 (ja) | データアウトバッファ回路 | |
| US5512845A (en) | Bootstrap circuit | |
| JPS62500063A (ja) | 電子信号の立上り時間改良用補助回路 | |
| JPH0897706A (ja) | 出力バッファ回路 | |
| US5124585A (en) | Pulsed bootstrapping output buffer and associated method | |
| JP2915625B2 (ja) | データ出力回路 | |
| JPH05175811A (ja) | パワーオンリセット回路 | |
| JP2875199B2 (ja) | ノイズを遮断するアドレスバッファー | |
| JP3113853B2 (ja) | データ出力バッファ回路 | |
| US5952851A (en) | Boosted voltage driver | |
| JPS61276197A (ja) | Ｃｍｏｓアドレス遷移検出器および回路 | |
| US4649300A (en) | Bootstrap buffer | |
| EP0619652A2 (en) | Data output circuit | |
| JPH0254693B2 (ja) | ||
| JPH0312396B2 (ja) | ||
| JP2690624B2 (ja) | バッファ回路 | |
| JP3076366B2 (ja) | 出力バツフア回路 | |
| JP2822401B2 (ja) | バス駆動回路 | |
| JP2803448B2 (ja) | 出力回路 | |
| KR100457330B1 (ko) | 데이터출력버퍼회로 | |
| JP2000295081A (ja) | レジスタ回路及びラッチ回路 | |
| KR100245559B1 (ko) | 데이터 출력 버퍼 회로 | |
| JP3000950B2 (ja) | 半導体メモリ装置のワード線駆動回路 | |
| JP2644634B2 (ja) | 出力バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000516 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080526 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090526 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090526 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090526 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |