JPS5834040B2 - 記憶素子 - Google Patents

Description

【発明の詳細な説明】 本発明は等速呼出し記憶装置ＲＡＭに使用する記憶装置
または記憶素子に関し、更に詳しくいえば一対のスイッ
チングトランジスタを有する双安定回路を含むいわゆる
注入論理形集積回路記憶素子に関するもので、米国特許
第３，８１５，１０６号に開示されている従来のモノリ
シック記憶素子を改良したものである。

従来の記憶素子は、記憶アレイの各素子が隣接する素子
との間で共用できる２個所の電力供給接続部を持つこと
を通常必要としている。

しかし、従来の記憶素子の構成では、それらの電力供給
接続部が行アドレス指定用としても使用される場合には
、それらの電力供給接続部は同じ行に属する他の素子と
共用できるだけである。

このため、上述した例の場合各記憶素子は各行ごとに電
力供給接続部を必要とすることになる。

したがってこのような記憶素子を多数含む記憶アレイの
構造が複雑となる。

そのような従来の記憶素子は米国特許第３，８８６，５
３１号に開示されている。

そのような従来の記憶素子については後で詳しく説明す
る。

本発明によれば一本の語線と；一対のビット線と、一対
のバイポーラトランジスタからなり、それぞれのトラン
ジスタは前記ビット線対の対応する一方のビット線に結
合されたエミッタと、前記語線に結合されたベースと、
コレクタ端子とを有する一対の電流源とニ一対のバイポ
ーラスイッチンクトランジスタからなり、それぞれのス
イッチングトランジスタは前記電流源のトランジスタ対
の一方の対応するコレクタ端子に結合されたコレクタ端
子と、前記電流源のトランジスタ対の他方のコレクタ端
子に結合されたベース端子と、前記語線に結合されたエ
ミッタ端子とを有する双安定回路とを備え、前記双安定
回路は前記ビット線対に接続された第１、第２信号源と
前記語線に接続された第３信号源との間に加えられる電
圧の組合せの一つによって一つの安定状態をとり、他の
電圧の組合せによって別の安定状態をとり、前記双安定
回路の状態は前記ビット線対を流れる電流を比較するこ
とによって読み出されることを特徴とする記憶素子が供
給される。

また本発明によれば第１の導電形の半導体基板を有する
半導体記憶素子の構造において、第２の導電形の半導体
物質で前記基板中に形成されて前記半導体記憶素子の語
線を形成する埋込み層と；前記埋込み層の上に形成され
た第１および第２半導体層と；第１のビット線を形成す
る第１の導電手段と；第２のビット線を形成する第２の
導電手段と、第３の導電手段と：第４の導電手段とを備
え、第１半導体層と前記第２半導体層とは分離障壁によ
り分離され、前記第１および第２半導体層は、前記第１
の導電形の半導体物質で形成されたエピタキシャル層と
、前記埋込み層まで達した前記第２の導電形の半導体物
質の第１領域と、この第１領域内に形成されかつ前記第
１の導電形の半導体物質の第２領域と；前記第２の導電
形の半導体物質の第３領域と；前記第１の導電形の半導
体物質の第４領域とをそれぞれ備え、前記第１の導電手
段は前記第１の半導体層の前記第２領域に結合され、前
記第２の導電手段は前記第２の半導体層の前記第２領域
に結合され、前記第３の導電手段は前記第１の半導体層
の前記第３領域を前記第２の半導体層の前記第４領域と
を結合し、前記第４の導電手段は前記第１の半導体層の
第４領域を前記第２の半導体層の前記第３領域に結合し
、これにより前記第１および第２半導体層のそれぞれの
第２領域と、第１領域とエピタキシャル層は一対のバイ
ポーラトランジスタからなる電流源を構成し、前記第１
および第２半導体層のそれぞれの第３領域と、エピタキ
シャル層と埋込み層は一対のバイポーラトランジスタか
らなる双安定回路を構成し、前記双安定回路は前記ビシ
ト線対に接続された第１、第２信号源と前記語線に接続
された第３信号源との間に加えられる電圧の組合せの一
つによって一つの安定状態をとり、他の電圧の組合せに
よって別の安定状態をとり、前記双安定回路の状態は前
記ビット線対を流れる電流を比較することによって読み
出されることを特徴とする半導体記憶素子の構造が提供
される。

以下、図面を参照して本発明の詳細な説明する。

まず、本発明の記憶素子１０の回路図が示されている第
１図を参照する。

一対のスイッチングトランジスタＱ１１とＱｌ２が交差
結合されて、記憶素子１０の基本的な双安定回路を形成
している。

すなわち、トランジスタＱ１１のベースがトランジスタ
Ｑ１２のコレクタに結合され、トランジスタＱ１２のベ
ースがトランジスタＱ１１のコレクタに結合される。

トランジスタＱ１１とＱｌ２の各エミッタは共通に語線
１３に結合される。

トランジスタＱ１１のコレクタは電流源トランジスタＱ
１４のコレクタにも結合され、トランジスタＱ１２のコ
レクタは第２の′既流源トランジスタＱ１５のコレクタ
にも結合される。

トランジスタＱ１４とＱｌ５の各ベースは共通に語線１
３に結合される。

トランジスタＱ１４のエミッタは第」ビット線１６に結
合され、トランジスタＱ１５のエミッタは第２ビツト線
１７に結合される。

第１ビツト線１６は第１のビット信号源１８に接続され
て第２図の波形２０，２３で示されるＢＩＴ電圧、ＢＩ
Ｔ電流を受ける。

第２ビツト線１７は第２のビット信号源１９に接続され
て第２図の波形２１．２４で示されるＢＩＴ電圧、ＢＩ
Ｔ電流を受ける。

また語線１３は第３信号源２０に接続されて第２図の波
形２２，２５で示される電圧、電流を受ける。

トランジスタＱ１１とＱｌ２は複数の交差結合フリップ
フロップすなわち双安定回路を構成する。

従って、トランジスタＱｌｌが導通状態の時にはそのト
ランジスタはトランジスタＱ１４のコレクタ電流を吸収
し、トランジスタＱ１２を非導通状態にする。

しかし、この状態は一実施例においては、ビット線１６
．１７に加えられる電圧がほぼ等しい時に行なわれる。

トランジスタＱｌ ４．Ｑｌ ５はそれぞれトランジス
タＱ１１．Ｑ１２の電流源またはインピーダンス負荷と
して機能する。

換言するならば、トランジスタＱｌ ４ 、 Ｑｌ ５
はそれぞれトランジスタＱ１１．Ｑ１２の注入素子とし
て機能するのであって、このようにして本発明はいわゆ
る注入論理技術で実施される。

次に、記憶素子１０の動作のタイミング図が示されてい
る第２図を参照する。

波形２ｏは書込み動作と読出し動作との間に第■信号源
１８から供給されてビット線１６に現われる電圧を表わ
す。

波形２１は同じ書込み動作と読出し動作との間に第２信
号源１９から供給されてビット線１７に現われる電圧を
示す。

波形２２は同じ書込み動作と読出し動作との間に第３信
号源２ｏから供給されて語線１３に現われる電圧を表わ
す。

時刻ｔ６とｔ７の間における波形２２の大きさは、書込
み動作を行なわせるのに要する電圧の大きさより大きく
することもできれば、小さくすることもできる。

波形２３は読出し動作と書込み動作との間に第１信号源
１８から供給されてビット線１６を流れる電流を表わし
、波形２４は同じ読出し動作と書込み動作との間に第２
信号源１９から供給されてビット線１７を流れる電流を
表わし、波形２５は同じ読出し動作と書込み動作との間
に第３信号源２゜から供給されて語線１３を流れる電流
を示す。

理解を容易にするために、波形２０〜２５の大きさは誇
張しであることに注意すべきである。

ビット線１７に印加されて・いる電圧をビット線１６に
印加されている電圧より高くすることにより、２進「１
」が記憶素子１０に書込まれる。

それと同時に、たとえば語線１３を第３信号源２゜であ
る電流吸収器に結合させることにより、語線１３に印加
されている電圧が低下させられる。

波形２０〜２２で時刻ｔ。

とｔ２の間に「１」書込み動作が示されている。

ビット線１６，１７と語線１３とに第１、第２、第３信
号源１８ 、１９．２０からそれぞれ供給される電圧の
変化に応じて、それらの線を流れる電流も波形２３〜２
５の時刻ｔ。

とｔ２の間の状態で示されるように変化する。

時刻ｔ１とｔ２の間ではビット線１７を流れる電流（波
形２４）は、ビット線１６を流れる電流（波形２３）よ
りも大きい。

このようにして、記憶素子１０は２進「１」状態に置か
れ、その状態ではトランジスタＱ１１は導通状態にされ
、トランジスタＱ１２は非導通状態にされる。

記憶素子１０に２進「０」を書込むためには、ビット線
１６．１７に圧加されている電圧を、２進「１」を書込
む場合にそれらのビット線に印加されている電圧とは逆
にする。

波形２０〜２２の時刻ｔ３とｔ５の間の状態を調べると
、ビット線１６に印加されている電圧が上昇し、ビット
線１７に印加されている電圧が降下し、それと同時に語
線１３に印加されている電圧が降下することがわかる。

この電圧変化に応じて、ビット線１６を流れる電流は増
加し、ビット線１７を流れる電流は減少する。

このようにして２進「０」が書込まれる。

あるいは、前記のように、語線１３を流れる電流を吸収
して、記憶素子をアドレッシングするという同じ結果を
達成できる。

従って、ビット線１６．１７に印加されている電圧を変
化させると同時に、語線１３に印加されている電圧、ま
たはそれを流れている電流を変化させることにより、デ
ータを記憶素子１０に書込むことができる。

この場合トランジスタＱ１４．Ｑ１５のベースも語線１
３に接続されているため語線１３に追加されている電圧
またはそれを流れている電流の変化に応じてこれらのト
ランジスタＱ１４ 、 Ｑｌ ５のベース電圧、あるい
は電流も連動して変化し、これにより記憶素子１０への
書込みを確実に行なわせることができる。

読出し動作中は、同じ電圧に保たれているビット線１６
．１７を流れる電流の差を検出することにより、記憶素
子１０に貯えられている情報を読出すことができる。

たとえば、トランジスタＱ１２が導通状態で、トランジ
スタＱ１１が非導通状態であると仮定し、記憶素子１０
のこの状態は２進「０」を示すものと仮定する。

トランジスタＱ１２が導通状張になっていると、そのコ
レクタ電圧は語線１３に第３信号源２０から印加されて
いる電圧にほぼ等しい。

語線１３に印加されている電圧が低いレベルまで降下す
ると、トランジスタＱ１２のコレクタ電圧も低下し、そ
の低い電圧がトランジスタＱ１１のベースに結合される
から、トランジスタＱ１１は非導通状態に保たれる。

それと同時にトランジスタＱ１４とＱｌ５が導通状態に
される。

トランジスタＱ１４を飽和状態とすることにより、ビッ
ト線１６に現われる電圧はトランジスタＱ１４のコレク
タに供給され、さらにトランジスタＱ１２のベースに供
給される。

これらの電圧と電流との変化（波形２０〜２２の時刻ｔ
６とｔ７との間）に応じて、ビット線１６に公称電流の
増大が生じ、ビット線１７を流れる電流が十分に増大す
る（時刻ｔ６とｔ７の間における波形２４）。

一般に記憶素子１０の状態の検出は、飽和しているトラ
ンジスタと、飽和していないトランジスタのエミ゛シタ
・ベース接合を流れる電圧とその接合に印加される電圧
との特性間の差を検出することにより行なわれる。

たとえばトランジスタＱ１２が導通状態であり、トラン
ジスタＱ１１が非導通状態である場合トランジスタＱ１
４のコレクタ・ベース間は十分に順バイアスされ、トラ
ンジスタ０．１５のコレクタ・ベース間はわずかに順バ
イアスされているだけである。

従って、トランジスタＱ１４は飽和状態であり、トラン
ジスタＱ１５は不飽和状態である。

従って、トランジスタＱ１４のコレクタ・エミッタ間の
電圧降下は低く、そのためにトランジスタＱ１４を流れ
る電流は無視できるほど小さい。

これに対してビット線１７の電圧に対するトランジスタ
Ｑ１５のコレクタ電圧が低いために、トランジスタＱ１
５．を流れる電流は大きくなる。

従って、ビット線１６を流れる電流よりも大きな電流が
ビット線１７に供給されることになる。

それにより、記憶素子１０のデータが２進「１」である
ことを示す。

このように、記憶素子１０の内容を読出すためには、ト
ランジスタＱ１４とＱｌ５とのベース・エミッタ間電圧
（ＶＢＥ）をほぼ等しくシ、各ビット線を流れる電流を
比較する。

従って、ここで説明している例では、ビット線１６には
ビット線１７よりも小さい電流がなお前述した書込みと
同時にトランジスタＱ１４゜Ｑｌ５は語線１３に接続さ
れているため、記憶素子１０からの読み出し動作と関連
してベース電圧あるいは電流が連動して定められ、これ
により記憶素子１０からの読み出しを確実に行なわせる
ことができる。

記憶素子１０の一実施例を作るために用いられるトラン
ジスタＱ１４とＱｌ５との固有の性質は、トランジスタ
を流れる電流が低レベルの時そのトランジスタのベータ
の逆数が小さな値であるようなものである。

しかし、それらのトランジスタを流れる電流が太きいと
、ベータの逆数は大きな値となる。

すなわち、ベータの逆数はトランジスタを流れる電流の
関数である。

その結果、それらの記憶素子のアレイ中のアドレスされ
ない記憶素子は、ビット線上の知覚できる程の電流に伺
等影響を与えなくなる。

しかし、ベータとベータの逆数とが一定のトランジスタ
も、トランジスタＱ１４゜Ｑ１５と同様に記憶素子１ｏ
において満足に動作する。

この構成から明らかなように従来のように特別の電源配
線を用いる代りにビット線を介して電力を供給するよう
にしたため記憶素子の構成が簡単トナリコンハクトな記
憶素子を得ることができる。

さらに本発明の記憶素子は４個のバイポーラトランジス
タによって構成され、きわめて低インピーダンスにする
ことができ、Ｍｏｓ素子を用いたものに比較してより高
速かつ高密度のものとなる。

次に、本発明の記憶素子１０の一実施例の集積回路化し
た構造が示されている第３図および第４図を参照する。

これらの図において、第１図と対応する部分は同符号で
示しである。

本発明の記憶素子１０を作るための出発物質は、１ｃｒ
ｆＬ当り１０〜２０オームの抵抗値を有するｐ形半導体
基板３０である。

しかし、本発明の記憶素子を作るために、これとは逆の
導電形の半導体物質を用いることもできる。

次に、基板３０の記憶素子１０を形成すべき部分にｎ形
半導体の埋込み層３１を形成する。

この埋込み層３１は後の説明から理解できるように語線
１３としての機能も有する。

ｐ形半導体で構成されるエピタキシャル層３２が埋込み
層３１の上に形成される。

第３図かられかるように、絶縁条３３〜３６は記憶素子
１０の４つの側面を形成し、絶縁条３７が記憶素子を２
つの部分３２ａ、３２ｂに分割する。

絶縁条３３〜３７は、通常はエピタキシャル層３２のう
ちそれらの絶縁条を形成することが望ましい部分を除去
し、残っている半導体の部分を酸化することにより形成
される。

この絶縁条の形成方法の詳細については米国特許第３．
６４８，１２５号を参照されたい。

絶縁条３４，３６．３７の交差部を第４図に示す。

第４図には絶縁条３５の上側の一部も示されている。

絶縁条３３〜３７がエピタキシャル層３２を部分３２ａ
、３２ｂに分けてから、部分３２ａにｎ形半導体の領
域４０を拡散させる。

次に、この領域４０の中にｐ形半導体物質の領域４１を
拡散させる。

領域４０．４１とエピタキシャル層の部分３２ａとはｐ
ｎｐ注入トランジスタＱ１４を形成する。

領域４０は語線１３となる埋込み層３１に対してオーミ
ンクな接触を行なう。

ビット線１６が領域４１上に直結される。

この領域４１はトランジスタＱ１４のエミッタを構成す
る。

次に、ｎ十形の半導本領域−４２がエピタキシャル層３
２の部分３２ａの、領域４０と４１とに近い部分の中に
拡散させられる。

エピタキシャル層の部分３２ａの領域４３にオーミック
な接触が行なわれる。

たとえば、領域４１の拡散と同時に、ｐ＋形半導体領域
を領域４３の中に拡散して、オーミックなコンタクトが
形成される。

このコンタクトはトランジスタＱ１２へのベースコンタ
クトでありしかも前述したトランジスタＱ１４のコレク
タコンタクトである。

領域４２はｎｐｎトランジスタＱ１２のコレクタを形成
し、エピタキシャル層の部分３２ａはこの１〜ランジス
タのベースを形成する。

埋込み層３１はトランジスタＱ１２のエミッタを形成す
る。

もちろんこの埋込み層３１は語線１３としての機能も有
しているため第１図からもわかるようにトランジスタＱ
１２のエミッタが語線１３に直結された構造となる。

ｐｎｐ ｈランジスタＱ１５を形成する第２の注入器は
、素子１０のエピタキシャル層の部分３２ｂの中に月形
半導体領域４４をまず拡散させることにより形成されて
いる。

領域４４は埋込み層３１とオーミックな接触を行なう。

次に、ｎ形半導体領域４５を領域４４の中に拡散させて
、トランジスタＱ１５のエミッタを形成する。

領域４０と４１．４４と４５は米国特許第３，８７３，
９８９号に開示されているような二重拡散横型トランジ
スタを構成する。

ビ゛ント線１７は領域４５に直結される。

エピタキシャル層の部分３２ｂのうち領域４４と４５に
近い部分の中に、ｎ形半導体領域４６を拡散させる。

これはトランジスタＱ１１のコレクタを形成する。

領域３２ｂはトランジスタＱ１１のベースを形威し、埋
込み喘３１はトランジスタＱ１１のエミッタを形成する
。

この埋込み層３１は語線１３としての機能も有する。

次に、エピタキシャル層３２の中にｐ＋半導体領域４７
を形成する。

この領域４７はエピタキシャル曙の部分３２ｂに対して
オーミックな接触を行ない、トランジスタＱ１５のコレ
クタコンタクトが形成される。

領域４５はトランジスタＱ１５のエミッタを形威し、領
域４４はこのトランジスタのベースを形成し、領域３２
ｂはトランジスタＱ１５のコレクタを形成する。

このときトランジスタＱ１５のベースである領域４４は
埋込み層３１の語線１３にオーミックに接触する。

領域４２は導体５ｏにより領域４７に結合され、その結
果トランジスタＱ１２のコレクタはトランジスタＱ１５
のコレクタおよびトランジスタＱ１１のベースに結合さ
れる。

同様に、導ｆ２ｔ５１は領域４３を領域４６に結合する
ことにより、トランジスタＱ１４とＱｌｌのコレクタが
結合される。

第４図かられかるように、この半導体素子の構′造のう
ち、領域４１と４２の間、４２と４３の間、４６と４７
の間、４６と４５との間の部分の上に絶縁層５２，５３
．５４が配置されている。

これらの絶縁層は前記領域の拡散をマスクするために用
いられるものであるが、第３図には図示を簡単にするた
めに示していない。

またこのような構造にすると、埋込み層３１は４個のバ
イポーラトランジスタＱ１１〜Ｑ１５の一部および語線
として共通に用いられ、したがってきわめて低インピー
ダンスでコンパクトな記憶素子を得ることができる。

また、記憶素子を構成する交差接続されたｎｐｎトラン
ジスタは読出し／書込み機能を持つ必要がないため、こ
のような構造の素子は寄生エミッタを発生せず、雑音に
対で強くなり、十分な電力性能を持ったものになる。

サラにこの構造では記憶素子を構成するのに単一の金属
層を形成するだけでよいため素子の歩留りを改善し、製
造コストを低減する。

またビット線として金属層を用いると配線による電圧降
下も除去できる。

次に、本発明の別の実施例の上面図が示されている第５
図を参照する。

第５図に示す構造は前記したようなｎ形半導体基板の上
に、ｎ形半導体の埋込み層５５を形成することにより作
られる。

この埋込み層５５の上にｐ＃ｓ半導体からなるエピタキ
シャル層５６を形成する。

このエピタキシャル層５６の中に絶縁条５７〜６ｏを形
成して、この記憶素子の境界を形成する。

別の絶縁条６１が記憶素子を２つの等しい部分５６ａ、
５６ｂに分割スる。

次に、ｎ形半導体をエピタキシャル層の部分５６．ａの
領域６２の中に拡散させる。

また、領域６２の領域６３の中にｎ形半導体を拡散させ
る。

領域６２．６３とエピタキシャル層の部分５６ａとは注
入トランジスタＱ１４を形成し、領域６３はこのトラン
ジスタＱ１４のエミッタを構威し、ビット線１６に接続
される。

ｐ＋形半導体の領域６４をエピタキシャル層の部分５６
ａの中に拡散させて、・トランジスタＱ１２のベースコ
ンタクトを形成する。

ｎ＃ｓ半導体が領域６５に拡散されてトランジスタＱ１
２のコレクタを形成する。

その下側の埋込み層５５はトランジスタＱ１２のエミッ
タを形成する。

この埋込み層５５は語線１３としての機能も有する。

エピタキシャル層５６の部分５６ｂにはｎ形半導体領域
６６が拡散される。

次に、領域６６の中にｎ形半導体領域６７を形成する。

この領域６７はトランジスタＱ１５のエミッタを構成し
、領域６６はそのトランジスタＱ１５のベースを構成す
る。

トランジスタＱ１５のコレクタはエピタキシャル層の部
分５６ｂで構成され、同様にしてｐ＋半導体領域６８が
拡散されて、トランジスタＱ１２のコレクタコンタクト
を形成する。

ｎ形半導体領域６９を形成して１−ランジスタＱ１２の
コレクタを形成する。

ビット線１６は領域６３にオーミックな接触を行ない、
ビット線１１は領域６γとオーミックな接触を行なう。

コネクタ７ｏが領域６５と６８とを電気的に接続し、そ
れによりトランジスタＱ１２のコレクタをトランジスタ
ＱｌｌのベースとトランジスタＱ１５のコレクタとに結
合する。

同様に、コネクタ７１が領域６９を領域６４に結合して
、トランジスタＱ１４のコレクタをトランジスタＱ１２
のベースとトランジスタＱ１１のコレクタとに結合させ
る。

次に、本発明の別の実施例に従って作られたＮ０Ｍ個の
記憶素子よりなるアレイの一部が示されている第６図を
参照する。

ここに、Ｎはアレイの行に含まれる素子の数を示す正の
整数、Ｍはアレイの列に含まれる素子の数を示す正の整
数である。

第７図および第８図は第６図に示すアレイの一部の断面
図である。

前記した実施例におけると同様に、この記憶素子を作る
ための出発物質はｎ形半導体基板７５である。

しかし、前記したように逆の形の半導体を用いることも
でき、かっこの明細書テ述べている材料は単なる例示に
すぎない。

基板７５の中にｎ形半導体の埋込み層７６を形成し、こ
の埋込み層７６の上にｐ形半鼻本のエピタキシャル層１
７を形成する。

次に、たとえば二酸化シリヨンのような絶縁物質の帯７
８，７９，８０・・・・・・を、埋込み層７６まで、お
よび埋込み層７６の中に一部浸入するようにしてエピタ
キシャル層７７の中に形成する。

それらの絶縁状７８，７９゜８０・・・・・・はエピタ
キシャル層７７を分離された能動部７７ａ 、７γｂ・
・・・・・に区分する。

それらの能動部は本発明の記憶素子を形成するために用
いられる。

エピタキシャル層７７の各条７７ａ 、７７ｂ・・・・
・・は、埋込み層７６の頂部に一致する深さまでｎ形半
導体を一定の間隔で拡散させて領域８２，８３゜８４．
８５・・・・・・を形成することにより、分離された能
動部に区分される。

領域８２〜８５はｐｎ分離接合を形成する。

これらの接合はアレイ中の同じ素子行に含まれる１つの
素子を隣接する素子から分離させるために用いられる。

本発明の記憶素子の半分はエピタキシャル層７７の能動
部７７ａの中の領域８２と８３の間に作られ、残りの半
分は能動部７７ｂの中の領域８４と８５の間に作られる
。

特に、能動部７７ａの中の領域８２に隣接する部分にｎ
影領域８６を形成する。

それと同時に、エピタキシャル層７７の領域８５に隣接
する部分にｎ形半導体を拡散させることにより、領域８
９を形成する。

領域８６と８９の形成に用いる物質は、領域８２〜８５
の形成に用いる物質と同じ物質を用いることができる。

あるいは、領域８６と８９の形成にｎ形半導体を使用す
る場合には、ｎ形半導体を領域８２〜８５の形成のため
に用いることができる。

第６図において、領域８６は領域８２の右側に形成され
、領域８９は領域８５の左側に形成されていることに注
意されたい。

ここで「左」、「右」という用語は図面を通常の見方で
見た時の向きを示すものである。

次に、ｐ影領域９１．９４をそれぞれ領域８６゜８９の
中に形成し、領域８３．８４の近くにｎ＋領域９６，９
７を形成する。

また、領域８６，８９の近くにｐ十領域９８．９９をそ
れぞれ形成する。

本発明に従って作られた１個の記憶素子は、ｎ影領域８
２と８３の間に領域９１，８６，９６゜９８を有し、領
域８４と８５の間に領域８９，９４゜９７．９９を有す
る。

図に示されている残りの領域はアレイ中の他の素子の部
分を構成するものである。

以上のようにして作られた構造の一番上には絶縁層１０
０が形威される。

図示を簡明にするために第６図にはこの絶縁層は示して
いない。

この絶縁層１００はたとえば二酸化シリコンで構成でき
る。

更に、図示を簡明にするために、上側の相互接続金属層
は概略を示しである。

領域９１にオーミックな接触をするようにしてビット線
１６が形成される。

この領域９１はｐｎｐトランジスタＱ１４（第１図）の
エミッタを構成する。

このトランジスタＱ１４のベース領域８６で形成され、
コレクタはエピタキシャル層７７の部分７７ａにより形
成される。

第７図において、領域８６は埋込み層７６とオーミック
な接触を行ない、それは記憶素子１０の語線１３を形成
していることに注意されたい。

領域９８はトランジスタＱ１２のベースコンタクトを形
成し、領域９７はトランジスタＱ１１のコレクタを形成
する。

金属コネクタ１０２は領域９８（トランジスタＱ１２ノ
ヘースコンタクト）を領域９７（トランジスタＱ１１の
コレクタ）に結合する。

同様に、金属コネクタ１０３は領域９９（トランジスタ
Ｑ１１のベースコンタクト）を領域９６（トランジスタ
Ｑｌ ２（７）−ルクタ）に結合する。

ビット線１７は領域９４にオーミックな接触をして形威
される。

この領域９４はｐｎｐトランジスタＱ１５のエミッタを
形成する。

領域８９はトランジスタＱ１５のベースを形威し、エピ
タキシャル層７７の部分７７ｂはトランジスタＱ１５の
コレクタを形成する。

このように構成しても第１図の本発明の基本構成と同様
の記憶素子を構成できる。

各部の動作は前述した場合と同じであるため詳細説明は
省略する。

なお本発明は前述した実施例に限定されず種々の応用、
変形が考えられることはもちろんである。

【図面の簡単な説明】

第１図は本発明による記憶素子基本構成を示す回路図、
第２図は第１図に示される記憶素子の典型的な動作中に
おける各ビット線および語線に与えられる電圧と電流の
関係を示すタイミング図、第３図は本発明による記憶素
子を集積回路で構成した時の平面図、第４図は第３図に
示す集積回路の４−４線方向断面斜視図、第５図は本発
明による記憶素子の集積回路の別の実施例の平面図、第
６図は本発明による記憶素子の集積回路の更に別の実施
例の平面図、第７図は第６図に示す集積回路の一部の７
−７線方向断面図、第８図は第６図に示す集積回路の８
−８線方向断面斜視図である。 １０・・・・・・記憶素子、１３・・・・・・語線、１
６．１７・・・・・・ビット線、１８，１９，２０・・
・・・・信号源、３２゜５６ 、７７・・・・・・エピ
タキシャル層、３２ａ、３２ｂ。 ５６ａ 、５６ｂ 、７７ａ 、７７ｂ・・−・：ｒ−
ピタキシセル層の部分、３３〜３６，３７．５７〜６０
゜６１．７８，７９，８０・・・・・・絶縁条、４０，
４４゜４６ 、６６ 、６９ 、７６ 、８２ 、８３
、８４・曲・ｎ影領域、４Ｌ４５，６７、・・・・・
・ｐ影領域、４２゜９６．９７・・・・・・ｎ十領域、
４７，６４，６８・・・・・・ｐ十領域。

Claims (1)

1. 【特許請求の範囲】 １一本の語線と；一対のビット線と、一対のバイポーラ
   トランジスタからなり、それぞれのトランジスタは前記
   ビット線対の対応する一方のビット線に結合されたエミ
   ッタと、前記語線に結合されたベースと、コレクタ端子
   とを有する一対の電流源と；一対のバイポーラスイッチ
   ングトランジスタからなり、それぞれのスイッチングト
   ランジスタは前記電流源のトランジスタ対の一方の対応
   するコレクタ端子に結合されたコレクタ端子と、前記電
   流源のトランジスタ対の他方のコレクタ端子に結合され
   たベース端子と、前記語線に結合されたエミツク端子と
   を有する双安定回路とを備え、前記双安定回路は前記ビ
   ット線対に接続された第１、第２信号源と前記語線に接
   続された第３信号源との間に加えられる電圧の組合せの
   一つによって一つの安定状態をとり、他の電圧の組合せ
   によって別の安定状態をとり、前記双安定回路の状態は
   前記ビット線対を流れる電流を比較することによって読
   み出されることを特徴とする記憶素子。 ２ 前記電流源の一対のトランジスタはｐｎｐトランジ
   スタによって構成されることを特徴とする特許請求の範
   囲第１項に記載の記憶素子。 ３ 前記双安定回路の１対のスイッチングトランジスタ
   はｎｐｎｈランジスタによって構成されることを特徴と
   する特許請求の範囲第１項に記載の記憶素子。 ４ 第１の導電形の半導体基板を有する半導体記憶素子
   の構造において、第２の導電形の半導体物質で前記基板
   中に形成されて前記半導体記憶素子の語線を形成する埋
   込み層と：前記埋込み層の上に形成された第１および第
   ２半導体層と；第１のビット線を形成する第１の導電手
   段と；第２のビット線を形成する第２の導電手段と、第
   ３の導電手段と；第４の導電手段とを備え、第１半導体
   層と前記第２半導体層とは分離障壁により分離され、前
   記第１および第２半導体層は、前記第１の導電形の半導
   体物質で形成されたエピタキシャル層と、前記埋込み層
   まで達した前記第２の導電形の半導体物質の第１領域と
   ；この第１領域内に形成されかつ前記第１の導電形の半
   導体物質の第２領域と、前記第２の導電形の半導体物質
   の第３領域と；前記第１の導電形の半導体物質の第４領
   域とをそれぞれ備え、前記第１の導電手段は前記第１の
   半導体層の前記第２領域に結合され、前記第２の導電手
   段は前記第２の半導体層の前記第２＠域に結合され、前
   記第３の導電手段は前記第１の半導体層の前記第３領域
   を前記第２の半導体層の前記第４領域とを結合し、前記
   第４の導電手段は前記第１の半導体層の第４領域を前記
   第２の半導体層の前記第３領域に結合し、これにより前
   記第１および第２半導体層のそれぞれの第２領域と、第
   １領域とエピタキシャル層は一対のバイポーラトランジ
   スタからなる電流源を構成し、前記第１および第２半導
   体層のそれぞれの第３領域と、エピタキシャル層と埋込
   み層は一対のバイポーラトランジスタからなる双安定回
   路を構成し、前記双安定回路は前記ビット線対に接続さ
   れた第１、第２信号源と前記語線に接続された第３信号
   源との間に加えられる電圧の組合せの一つによって一つ
   の安定状態をとり、他の電圧の組合せによって別の安定
   状態をとり、前記双安定回路の状態は前記ビット線対を
   流れる電流を比較することによって読み出されることを
   特徴とする半導体記憶素子の構造。