JPS5884456A - 集積回路バイポ−ラメモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、集積回路装置及びその製造方法に関するもの
であって、更に詳細には、ポリシリコンで構成されるダ
イオードを使用したビット線駆動型バイポーラメモリセ
ル及びその製造方法に関するものである。

ビット線駆動型バイポーラメモリセルは従来公知である
。例えば、Ｗ　ｌｌｌｉａｍ　　Ｈｅｒｎｄｏｎの米国
特許第４，０３２，９０２号の“半導体メモリセル回路
及び構造（Ｓｅｍｌｃｏｎｊｕｃｔｏｒ　　Ｍｅｍｏｒ
ｙ　　Ｃｅ１ｌ　　Ｃ１ｒｃｕｉｔ　　ａｎｄ　　Ｓ　
ｔｒｕｃｔｕｒｅ）“に於いて、４個のトランジスタを
有するビット線駆動型バイポーラメモリセルの製造方法
が開示されている。ＪａｎＬＯｈＳｔｒＯｈの寄稿によ
る“コンパクトなバンチスルー負荷を有するスタティッ
ク型バイポーラＲＡ　Ｍｔル（Ｓｔａｔｉｃ　　Ｂｉｐ
ｏｌａｒ　　ＲＡＭ　　Ｃｅ１ｌ　　ｗｉｔｈ　　　Ｃ
０１ｐａＣｔ　　　Ｐ　ｕｎｃｈ−Ｔ　ｈｒｏｕｇｈ　
　　Ｌ　ｏａｄｓ）　　”　　という題名のダイジェス
ト・オプ□・テクニカル・ぺ一バーズ、　１９７９年、
ＩＥＥＥ国際ソリッドステイト回路会議、１４及び１５
頁に記載されている文獣に於いて、バンチスルーダイオ
ードの様な非線形負荷装置を有するスタティック型バイ
ポーラメモリセルの製造方法について説明されている。

しかしながら、ＬＯｈＳｔｒＯｈの回路に於いては、バ
ンチスルーダイオードを使用しており、著しく大容量の
電力供給源を必要としている。バンチスルーダイオード
を使用した場合には大型の電力供給源が必要であるので
得策ではない。この様に特別の電力供給源を必要とする
ということは、そうでない場合には多（の好ましい適用
場面を有するメモリセルであっても適用することを不可
能とする。

本発明は、以上の点に鑑みなされたものであって、負荷
装置としてダイオードを使用する著しく小型のヒツト線
駆動型バイポーラメモリセル及びその製造方法を提供す
ることを目的とする。

本発明の１特徴によれば、改良した集積回路構造乃至は
装置を提供するものであって、前記装置が、１表面を具
備した半導体基板を有しており、各々が前記基板の前記
表面に隣接する第１導電型の第１１１１域と反対導電型
の第２鋼域とを具備した第１トランジスタ及び第２トラ
ンジスタを有しており、前記基板の前記表面上に設けた
半導体物質からなる第１接続体及び第２接続体を有して
委り、前記第１接続体及び第２接続体の各々が前記ｌ１
ｌｌ！１トランジスタ及び第２トランジスタの一方のト
ランジスタ内に於ける第１導電型領域と他方のトランジ
スタに於ける反対導電型領域との間に延在しており、前
記第１′＃Ｉｒ統体及び第２接続体の各々の離隔部分が
前記接続体の下側に存在する前記第１領域又は第２領域
の導電型に対応する導電型であり、前記第１接続体及び
１２接続体の各々の第１部分上に設けられ前記接続体の
前記離隔部分を電気的に接続する導電性物質からなる層
を有しており、前記第１接続体の第２部分と反対導電型
にドープした半導体物質からなる第１上臥領域との間に
形成された第１ＰＮ接合を有しており、前記第２接続体
の、前記第２部分と反対導電型にドープされた半導体物
質からなる第２上１ＡＩＩ域との間に形成濱れた第２Ｐ
Ｎ接合を有するものである。

本発明の別の特徴によれば、集積回路構造乃至は装置の
製造方法を提供するものであって、前記方法が、半導体
物質からなり第１導電型の第１部分と反対！電型の第２
ｉ１１１分とを有する第１層を基板上に付着形成し一前
記Ｈ１部分上と前記半導体物質からなる第１層の前記第
２部分の選択箇所を除く全ての上に導電性物質からなる
層を形成し、前記導電性物質からなる層の全面上に電気
的絶縁物質からなる層を設け、前記第１層の前記第２部
分の前記選択箇所と接触させて第１導電型の半導体物質
からなる第２層の第１１１１域を付着形成し、前記半導
体物質からなる第１層から第１導電型不純物と反対導電
型不純物を部分的に前記基板内へ転移させる、上記各工
程を有するものである。

以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。第、１図は、Ｐ導電型シリコ
ン基板１０と、Ｎ導電型埋設層１２と領域１５及び１５
′に分割される真性エピタキシャルシリコン層１５と、
二酸化シリコン絶縁層１６とを有する半導体構造乃至は
装置の断面を示している。本発明の好適実施例に於いて
は、Ｊｌ叛１０は２Ω・Ｃ■の固有抵抗を有し、−六層
設層１２はＮ導電型不純物でもって１０”ＩＩ子数／Ｃ
Ｃの濃度にドープされている。第１図に示した構造は公
知の半導体技術を使用して製造することが可能なもので
あって、例えば、Ｄ　ｏｕｇｌａｓ　　Ｐ　ｅｌｔＺｅ
ｒの米国特許第３，６４８，１２５号の“酸化分離膜を
有する集積回路の製造方法及びその結果得られる構造（
Ｍｅｔｈｏｄ　　ｏｆ　　ＦａｂｒｌＣａｔｌＯｔｎｔ
ｅｏｒａｔｅａＣｌｒＣｔｌｌｔＳ　　Ｗｌｔｆｉ　　
０ＸｌｄｌＺｅｄ　　ｒｓｏ＋ａｔ＋ｏｎａｎｄ　　Ｔ
　ｈｅ　　Ｒｅｓｕｍｎｇ　　Ｓ　ｔｒＵｃｔｔｌｒｅ
）″の特許の中に記載されている。

次いで、第２図に示した如く、エピタキシャル層１５を
Ｐ導電型不純物、例えばポロンで５×１６ ０　原子数／ＣＣの濃度ヘドープさせる。後述する如く
、軽度にドープしたＰ導電型領域１５は債に形成される
ＮＰＮトランジスタに対する真性ベースとして機能する
。エピタキシャル層１５はべ１００原子数／Ｃ−２のド
ーズ量でもって１５０ｋｅＶの注入エネルギを使用して
エピタキシャル層１５内にポロンイオンを注入させるこ
とによって最も容易にドープを行なうことが可能である
。

エピタキシャル層１５を適当にドープした後に、例えば
ＣＶＤ技術を使用して本構成体の上表面上に約ｓ、ｏｏ
ｏへの厚さのポリシリコン層２１を付着形成させる。次
いで、公知の技術を使用してポリシリコン層２１をマス
クし、且つ第２図に示した如く、“Ｎ導電型不純物及び
Ｐ導電型不純物を導入させる。ポリシリコン層２１のＮ
導電型部分２３を砒素で約１０　原子数／ＣＣの濃度ヘ
ドープさせ、一方ポリシリコン層２１のＰ導電型部分２
２はポロンで約１０　原子数／匡の濃度ヘドープさせる
。

その際に、ポリシリコン層２１内へＰＮ接合４０が形成
される。

領域２２と２３とをドープするのと同時に、第２図に示
した断面図の前方に存在するポリシリコン層２１の他の
部分も同様にドープされる。これらの領域２２′及び２
３′を第３図に示してあり、そこに図示した如く、領域
２３′は領域２２に対し反対導電型にドープされ、且つ
領域２２′は領域２３に対し反対の導電型ヘドープされ
る。反対の導電型の領域２２′及び２３′の機能に関し
ては第７図に関し後述する。領域２２と２３′の間及び
領域２２−と２３との閣のＰＮ接合の正確な位置付けは
余り重要ではない。何故ならば、この接合は後に除去さ
れるからである。更に、ポリシリコン層２１の部分でド
ープされる必要のある部分は優に除去されることのない
部分だけである。

第３図に示した如く、爾後の工程を行なった後に残存す
るポリシリコン層２１の部分は２つのストリップ（細長
部）のみであって、これらがポリシリコン層２１の内で
ドープされることの必要のある部分である。

ポリシリコン層２１の上表面上に金属シリサイド層２５
を形成する。好適実施例に於いては、シリサイド層２５
は耐火性金属シリサイド、例えばタンタルシリサイド又
はタングステンシリサイドでもってＣＶＤ技術を使用し
約ｔ、ｏｏｏ人の厚さに形成する。シリサイド層２５の
上表面上に、シリサイド２９を蒸気中に置いて３時＠　
８００℃の濃度に加熱することによって約３．０００人
の厚さの二酸化シリコン層２７を形成する。シリサイド
２５は、ポリシリコン層２５内に形成されるＰＮ接合４
０を“ショート”させる。二酸化シリコン層２７は、第
４図及び第５図に関し説明する爾後の処理工程に於いて
シリサイド２９が悪影響を受けることから保護する。

次いで、第２図に示した構造をマスクし、公知のホトリ
ングラフィ技術及び化学的又はプラズマエツチング技術
を使用してエツチングし、１臥シリサイド２５及び二酸
化シリコン層２７と共にポリシリコンで構成８れるスト
リップ２８及び２９を画定する。１３ａ図は、この様な
ストリップ２８及び２９の平面図である。ストリップ２
８及び２９は任意の技術を使用して一形成することが可
能なものであり、例えばＣＦ４を含有するプラズマでエ
ツチングして二酸化シリコン層２７をエツチングし、且
つＣＣｌ１４を使用してシリサイド２５及びポリシリコ
ン２２．２３をエツチングする。

第３ｂ図に示した如く、ストリップ２８及び２９を画定
した後に、その結果得られる集積口路構造を蒸気中に置
いて３時間８００℃の濃度へ加熱する。この様にして、
エピタキシャル層１５の表面上及びストリップ２８及び
２９の側部上に二酸化シリコン層３６が形成される。ス
トリップ２８及び２９の上表面上に存在する二酸化シリ
コン層３６の厚さが増大する。強度にドープされたポリ
シリコン領域２２，２３．２２＝、２３′は、軽度にド
ープされている領域１５よりも高い割合で酸化するので
、エピタキシャル層１５の表面上に於ける二酸化シリコ
ン層３６ａよりもストリップ２８及び２９の側部上に於
いて一層厚さの厚い二酸化シリコン層３６ｂが形成され
る。好適実施例に於いては、二酸化シリコン層３６ｂは
約１．５０ＯＡの厚さであり、一方二酸化シリコン層３
６ａは約５００への厚さである。

次いで、少なくとも二酸化シリコン層２７の全て及び金
属シリサイド層２５の全てを貫通して所定の位置におい
て関口３１（１４図参照）を形成する。好適実施例に於
いては、開口３１に対する所望位置としてはＮ導電型ポ
リシリコン領域２３の１部及び二酸化シリコン領域１６
の上方である。

開口３１は、化学的またはプラズマエツチングと共に公
知のホトリソグラフィ技術を使用して形成することが可
能である。好適実施例に於いては、ＣＦ４を含有するプ
ラズマを使用して二酸化シリコン層２７を貫通してエツ
チングし、次いでＣＣ１１＋を含有するプラズマで金属
シリサイド層２５を貫通してエツチングする。また、第
４図に示した如く、開口３１の内部から金属シリサイド
層２５の全ンが除去されることを確保する為に、プラズ
マエツチング工程を通常の場合よりも多少長峙閤継続し
て行なわせる。これにより、下側に存在するポリシリコ
ン層２３を多少エツチングすることとなり、従うて後に
開口３１内に付着形成される物質がポリシリコン層２３
に接触し、且つ金属シリサイド２５の残存物に接触する
ことがないということを確保することを可能とするもの
である。

開口３１内の金属、、シリサイド２５の端部上と、図示
してないが開口３１の底部上に二酸化シリコン層を形成
する。次いで、非筈方性エッチング工程、例えばＣＦ４
を使用するプラズマエツチングを実施して、開口３１の
底部から二酸化シリコン層を除去する。後に付着形成さ
れる層が金属シリサイド層１５と電気的に接続すること
を防止する為に、金属シリサイド■１５の端部上の二酸
化シリコン層１８は除去せずに残存させる。このエツチ
ングによってエピタキシャル層１５の表面上の薄い酸化
層３６ａ　（第３ｂ図参照）も除去される。

層３６ａ及び層３６ｂの厚さの違いから、層３６ｂの１
部は層３６ａの全てが除去された後に於いてもポリシリ
コンストリップ２８及び２９の側部上に残存する。ポリ
シリコン領域２８及び２９の側部上に残存する酸化層３
６ｂ及びシリサイド層２９の上に存在する酸化層２７は
、ストリップ２８及び２９に１臥して俵に形成される層
からこれらの領域乃至はストリップを電気的に分離させ
る。

次いで、比較的厚いポリシリコン層３５を本構成体の表
面上に付着形成する。好適実施例に於いては、ポリシリ
コン層３５はＣＶＤ技術を使用して付着形成することに
よって約６．ＯＱＯ＾の厚さに形成する。ポリシリコン
層３５はＰ導電型不純物、例えばボロンで１０１９原子
数／ＣＣの不純物濃度にドープされている。ポリシリコ
ン層３５を付着形成するのと同時にドープさせることも
可能であり、一方付着形成した後に拡散又はイオン注入
プロセス等を使用することによってドープさせることも
可能である。

付着形成した後に、公知のホトリソグラフィ技術を使用
して、ポリシリコン層３，５を領域３５ａ。

３５ｂ　、３５Ｃへ分割させる。これらの領域を第５図
に示しである。ドープしたポリシリコンで構成される領
域３５ａ及び３５ｂは、基板のエピタキシャルシリコン
ポケット内に形成されるＮＰＮトランジスタのベース抵
抗を低下させるべく機能する。ポリシリコン領域３５ｃ
は、層２３と共にＰＮ接合３７を形成する。このダイオ
ードは、ドープしたポリシリコン領域２３を介して基板
内に形成されているＮＰＮトランジスタの一方のトラン
ジスタのコレクタ１９へ接続されている。

次いで、本構成体を１時間１　、０００℃の濃度へ加熱
することによって酸化させ、二酸化シリコン層３８を形
成する。この比較的長い熱酸化工程の期間中に於いて、
Ｎ導電型不純物がポリシリコン層２３からエピタキシャ
ル層１５内へ拡散しＮ導電型領域１９を形成する。同時
に、ポリシリコン層２２及び３５の両方からＰ導電型不
純物がエピタキシャルシリコン層１５内に拡散しＰ導電
型領域１８及び４４を、形成する。Ｎ導電型領域１９は
エミッタ１２とベース１５とを有する反転ＮＰＮトラン
ジスタのコレクタを構成する。コレクタ４２の外側でエ
ピタキシャルシリコン層１５の上側部分内のＰ導電型ド
ーパント４４がＰ導電型ベース１５の抵抗を低下させる
。その結果構成される集積回路の構造を第６図に斜視図
で示しである。

第７図は、第５図に断面で示した構造の平面図である。

第７図に於ける各領域には第５図におけるものと同一の
部分には同一の参照番号を使用して示しである。第７図
に於いて、領域４１及び４２はトランジスタが形成され
ているエピタキシャルシリコンポケットである。ポケッ
ト４１及び４２は、その周りを取囲、む二酸化シリコン
分離領域によって互いに電気的に分離されている。領域
２２は、ＰＩ導電型ドープされたポリシリコンで構成さ
れ、領域２３はＮ導電型にドープされたポリシリコンで
構成される。また、領域２２と２３の導電型の違いから
形成されるＰＮ接合４０を示しである。この接合は上述
したシリサイド２５によってショートされている。領域
３５０′は、ＰＮ接合３７′で構成されるダイオードを
形成するのに使用したＰ導電型ポリシリコンの境界を示
している。領域１８は、ポケット４２内に形成されたト
ランジスタへのベースコンタクトであり、一方領域１９
′はそのトランジスタのコレクタである。

第７図のその他の部分は同様に図示されており、領域１
８′はポケット４１内に形成されるトランジスタのベー
スコンタクトを形成しており且つ領域１９″はそのコレ
クタコンタクトを構成している。ポリシリコン層２３上
に付着形成されたポリシリコン層３５ｃによってＰＮ接
合３７が形成されている。

第８図は本集積回路構造乃至は装置によって形成される
等価なディスクリート回路の説明図である。図示した如
く、ダイオード３７がトランジスタＱ２のコレクタ１９
へ接続されており、一方ダイオード３７′がトランジス
タＱ１のコレクタ１９′へ接続されている。トランジス
タＱ１のベースがドープされたポリシリコン層２２及び
２３とＰＮ接合をショートさせている金属シリサイドを
介してトランジスタＱ２のコレクタへ接続されている。

トランジスタＱ２のベースはドープされたポリシリコン
層２２′及び２３′と金属シリサイドを介してトランジ
スタＱ１のコレクタ１９′へ接続されている。

第９図は、メモリアレイの１部を形成すべく相互接続さ
れた本発明の複数個のピット線駆動型トランスリニアメ
モリセルを示した回路図である。

第９図に示した如く、１個のメモリセルは交差接続した
１対のＮＰＮトランジスタＱ１０１及びＱ１０２で構成
されている。Ｗ１１ダイオードＤＩＯ１及び−２ダイオ
ードＤ１０２は、交差接続されたトランジスタＱ１０１
及びＱ１０２に対し負荷として機能する。更に、ダイオ
ードＤ１０１及びＤ１０２はピット線３０１及び３０２
に本セルを接続する為の手段として機能する。第９図に
示した如く、この様なセルの任意の所望数をピット線３
０１と３０２との間に接続して複数個のメモリセルから
なる列を形成することが可能である。第９図に於いてト
ランジスタＱ２０１及びＱ２０２とダイオードＤ２０１
及びＤ２０２で構成される第２メモリセルをピット線３
０１と３０２との閤に接続されている。

各メモリセルの交差接続したトランジスタＱ１０１及び
Ｑ１０２の共通接続したエミッタが、図示した如（、ワ
ード線１０３に接続されている。

同様に、同一の列内に於けるその他のセルのエミッタが
共通接続されると共にワード線２０３の様なその伯のワ
ード線に接続されている。同一のワード線に対し任意の
数のメモリセルを接続することも可能である。例えば、
トランジスタＱ４０１及びＱ４０２で構成されるメモリ
セルをワード纏１０３に接続させ６パことも可能である
。付加的なセルを付は加えることも可能である。そうす
ることによって、セルで構成される列がピット線間に接
続され且つセルで構成される行がワード線に接続されて
なるメモリセルの７レイが構成される。

ピット線を共用するということに加えて、複数個のセル
を有する各列は、同一のセンスアンプＱ３０１及びｏ’
ａｏ２を共用しており、一方複数個のセルを有する各行
は同一の電２１１１１１１１０３を共用している。

集積回路実施例として製造される場合には、メモリセル
は第９図に示した様な寄生容量を有するものである。従
来のメモリセルに於いては、この様な寄生容量はセルの
動作に悪影響を与え、従って一般的には好ましくないも
のとして考えられている。しかしながら、本発明の特徴
とするところは、第９図のメモリアレイの集積回路実施
形態に於いて形成される寄生容量はメモリセルの動作に
有効に使用される。ＮＰＮトランジスタの交差接続した
対の各々と負荷ダイオードと関連して示しである。例え
ば、ＮＰＮトランジスタＱ１０１及びＱ１０２の交差接
続対の各々は、トランジスタの各々のベースを構成する
エピタキシャル層とトランジスタの各々のエミッタを構
成する埋設層との闇に於いて寄生容量を有している。こ
れらのベース−エミッタ容量は、第９図に於いてＣ１０
１及びＣｌＯ２で示してあり、その各々は典型的に約２
４　ｆｅｓｔｏｆａｒａｄの程度の値を有し゛ている。

更に、各トランジスタ対は第９図にＣ１１２で示したコ
レクターベース容量を有している。典型的に、この容量
は２４　ｆｅｓｔｏｆａｒａｄ程度の値を有している。

トランジスタＱ１０１及びＱ１０２のコレクタ閏に容量
Ｃ１１２が示されている。何故ならば、これら２つのト
ランジスタの交差接続されたベース及びコレクタは各々
のコレクターベース容量をショートさせ、従ってこの結
合容量を単一の容量Ｃ１１２として表わしである。

集積回路実施例に於ける各メモリセルは、また、交差接
続されたトランジスタ対のエミッタを形成する埋設層と
その下側に存在する半導体基板との間に容量を有してい
る。この容量６９図に於いてＣｌＯ３で示してあり、典
型的には、１６０　ｆ６１ｔｏｆａｒａｄｌ！ｉ！度の
値を有している。第９図に於けるメモリセル内 容量、コレクターベース容量、埋設層−分離層容量を示
しである。

上述した如き電子コンポーネント及び寄生容量に加えて
、ピット線３０１及び３０２の８対はピット線間に接続
されている抵抗Ｒ１を有している。

抵抗Ｒ１の抵抗は十分に小さくされており、例えば１，
０００Ω程度の値であって、共通ピット線を共用するセ
ルの１つを除いた全てがセルからの電流がピット線３０
２を介して流れる状態にあったとしても、ピット線３０
２の電圧をピット線３０１と略同じレベルに維持するこ
とを可能としている。

第９図に示したメモリセル内の個々のセルは３個の動作
モード（スタンバイモード、読取りモード、書込みモー
ド）を有し・・でいる。これらの動作モードについて以
下説明する。スタンバイ動作モードの場合には、全ての
ワードｍ１０３及び２０３内にスタンバイ電流のみが供
給される様にメモリアレイがバイアスされる。このスタ
ンバイ電流は０．５乃至１μ八へ度の値である。各セル
に於ける個々のトランジスタが妥当な利得を維持する限
りこのスタンバイ電流は可及的に小さな値に設定するこ
とが可能である。ノード３０３．３０４゜６０３．６０
４へ印加される電圧は等しい値であって、且つ約ゼロＶ
である。これらの条件によって、セル電流、即ち“オン
”トランジスタのコレクタを介して流れ且つダイオード
及び“オン”トランジスタに接続されているピット線を
介して流れる電流は、全てのセルに於いて同等である。

例えば、トランジスタＱ１０２がそのメモリセルの“オ
ン”トランジスタであり且つトランジスタＱ５０１がそ
のメ孟リセルの“オン”トランジスタである場合には、
トランジスタＱ１０２及びダイオードＤ１０２を介して
ピット線３０２へ流れる電流はトランジスタＱ５０１及
びダイオードＤ５０１を介してピット線６０１へ流れる
電流と略同等である。抵抗Ｒ１及び８才の抵抗値は十分
に小さな値であって、ビット線３０１，３０２，６０１
．６０２の電圧を略同じレベルに維持させている。

メモリアレイ内の個々のセルから読取りを行なう場合に
は、アドレスされたワード纏１０３ヘパルス電流ＩＷを
供給する。読取り動作に於いて、アドレスされたワード
線に接続されている全てのセルが同時に読取られ、ピッ
ト線の対を使用して所望の個々のセルを選択する。例え
ば、トランジスタＱ１０１及びＱ１０２で構成されるセ
ルの読取りを行なう場合には、電流ＩＷをワード線１０
３へ印加させる。これによりそのワード線に接続されて
いる全てのセルの読取りが行なわれるが、ノード３０５
及び３０６へ流れる電流を検知することによって個々の
所望のセルが分離される。

ワード線１０３へ読取り電流ＩＷを印加することにより
、ワード線電流はそのワード線を共用する全てのセルの
閏で分割される。セル電流がワード線１０３に接続され
ている各セルの“オン”トランジスタを介して流れ、且
つその“オン”トランジスタに接続されているダイオー
ドを介してそのダイオードに接続されているピット線に
流れる。

例えば、トランジスタＱ１０１及びＱ４００がオンであ
る場合に、電流はビット線３０１及び６０２へ流れる。

ワード線電流は十分に大きな値、例えば２００ｕＡ程度
とされセンスアンプのトランジスタＱ３０１及びＱ３０
２の間に於ける電流差を発生し′、その電流差は同一の
ピット線対３０１及び３０２に接続されてはいるがアド
レスされなかったセルのスタンバイ電流に打勝つ。トラ
ンジスタＱ３０１と０３０２との閣のこの電流差を使用
して、ノード３０５と３０６とに接続されている公知の
出力アンプを駆動し、アドレスされたセルのデータを読
取る。読取り動作の期間中、センスアンプ用トランジス
タＱ３０１及びＱ３０２を介しての電流増加はピット線
３０１及び３０２の電圧を一層負の値とさせる。これに
より、ビット線３０１及び３０２に接続されているアド
レスされなかったセルの順方向バイアスを減少させ、そ
の際にこれらのビット線に接続されているその他のセル
に流れる電流を減少させる。非アドレス状態のセルの各
々に於けるデータの状態はそのまま維持される。何故な
らば、読取りパルスＩＷの前後に於けるスタンバイ電流
は、読取りパルスｆＷの期闇中非アドレス状態にあるセ
ルに接続されている容量Ｃ２０１，Ｃ２０２，Ｃ２１２
を放電させるのには不十分であるからである。

個々のセル内へデータを書込む場杏には、ビット線の対
の一方及びそのセルに接続された対応するワード線へ適
宜の電圧を印加させる。大きなアドレスされたセルのワ
ード電流ＩＷが流れている閣にトランジスタＱ１０１及
びＱ１０２で構成されるセル内へデータを書込むことが
可能である。

例えば、トランジスタＱ１０１が“オン”トランジスタ
であり且つトランジスタＱ３０２のベース３０４に於け
る電圧が減少され一方トランジスタＱ３０１のベース３
０３に於ける電圧が正の読取りレベルになっている場合
には、トランジスタＱ１０１をオン状態に維持する為に
ダイオードＤ１０２を介して流れるベース電流用の導通
路が存在しない。ダイオードＤ１０１を介して流れる電
流がコンデンサＣｌＯ２を十分に充電すると、トランジ
スタＱ１０２はオン状態とされる。同一のビット線対を
共用するがアドレスされなかったセルは、この書込み動
作期間中に影響を受けることがない。何故ならば、書込
み動作中のスタンバイ′電流は書込みパルスＩＷの期間
中セルの電圧レベルを減少させるのには不十分だからで
ある。アドレスされなかったセルのダイオードＤ２０１
及びＱ２０２の両端に於ける順方向バイアスは減少され
、アドレスされなかったセルをピット線から実効的に切
断状態とさせる。

上述したメモリセルは、従来のスタティック型ランダム
アクセスメモリセルと比較して多数の利点を有するもの
である。特に、個々のメモリーセールは抵抗を必要とす
るものではない。本メモリセルの集積回路実施例に於い
ては、この特徴は半導体製造技術に関する改良がなされ
るに従い個々のセルの寸法を減少させることを可能とす
るものである。個々のセルは、１２０ミリボルト程度の
小さな論理状態の振れを有するに過ぎず、従って本メモ
リアレイは極めて高速の動作を可能とするものである。

何故ならば、各セルは２個のトランジスタと２個のダイ
オードのみを有しており、本発明のセルは多数のコンポ
ーネントを有する従来のメモリアレイのセルと比べて一
層小型に形成するこ゛とが可能だからである。また、セ
ルの非アドレス状態は全ての周辺回路への電力を取除い
た状態と同じであるので、メモリアレイ内のデータの状
態を維持する為には少量の電力が必要とされるに過ぎな
い。

第１０図は、本発明の４個のメモリセルの結合状態を示
した集積回路構造の平面図である。第１０図に於いて、
埋設層１２がその上方に設けられたセルの全てに対しワ
ード線として機能している状態を示しである。個々のセ
ルを相互接続する為に、第１０図に示した構成の上にピ
ット線の対を形成することが可能である。

第１図乃至第１０図に示した本発明のスタティック型バ
イポーラメモリセルは、従来のメモリセルと比較して種
々の利点を有している。例えば、各セルに必要とされる
コンポーネントの数は少なく、即ち２個のトランジスタ
と２個のダイオードのみを必要とするものであり、セル
のコンポーネントの配置が簡単化されると共に、極めて
小さな面積内に形成することが可能である。このことは
、従来の寸法を有する集積回路に於いて著しく集積度を
向上させたメモリを形成することが可能であることを意
味している。２ｐ−設計基準を使用した場合には、本発
明のメモリセルは集積回路内に於いて約１１２ｍ”の面
積を占有するに過ぎない。このように極めて小型の寸法
のセルとすることが可能であるので、妥当な寸法を有す
るチップ上に２５６．０００ピツトのランダムアクセス
メモリを製造することを可能とする。埋設層がワード線
として機能するので、ビット線を形成する為に１層の金
属が必要とされるに過ぎない。このように個々のトラン
ジスタが極めて小さな寸法であるので、極めて低容量で
あり且つ高速動作が可能なセルを構成することが可能で
ある。また、フィールド酸化領域の上にダイオード負荷
を形成することにより、ダイオードの分離容最を無視可
能な七のとしている。

以上、本発明の具体的構成に付いて詳細に説明したが、
本発明はこれら具体例に限定されるべきものでは無く、
本発明の技術的範囲を逸脱することなしに種々の変形が
可能であることは勿論である。

【図面の簡単な説明】

第１図は本発明を製造する出発物質として使用すること
が゛可能な集積回路構造（装置）を示した断面図、第２
図は金属シリサイド層及びポリシリコン層を形成した後
の状態を示した断面図、第３ａ図は第２図に示した構成
の平面図、第３ｂ図は第３ａ図に示した構造の１部の断
面図、第４図は金属シリサイドの１部及びドープしたポ
リシリコン層の１部を除去・した後の状態を示した断面
図、第５図はダイオード負荷装置を形成する為にドープ
したポリシリコン層を形成した後の状態を示した断面図
、第６図は第５図に示した構造の１部を示した斜視図、
第７図は第５図に示した構造の平面図、第８図は第６図
に示した構造の等価電気回路を示した説明図、第９図は
相互接続した複数個のメモリセルを示した回路図、第１
０図は集積回路の実施形態に構成した複数個のメモリセ
ルな示した平面図、である。 （符号の説明） １０：　シリコン基板 １２：　埋設層 １５：　エピタキシャルシリコン層　　　１６：　二酸
化シリコン分離層 ２１：　ポリシリコン層 ２５：　金属シリサイド層 ３１：　開口 ３５：　ポリシリコン層 ３６二　二酸化シリコン層 ４０：　　ＰＮ接合 １０３．２０３　：　　ワード線 ３０１．３０２　ニー　　ピット線 ＦＩＧ、１ 一←３ｂ ＦＩＧ、　４ ＦＩＧ、５ ＦＩＧ、　７ ＪＩ ＦＩＧ、８

Claims (1)

1. 【特許請求の範囲】 １、集積回路装置に於いて、１表面を具備した半導体基
   板を有しており、前記半導体基板内に形成され各々が前
   記基板の前記表面に隣接する第１導電型の第１領域と反
   対導電型の第２領域とを具備した第１トランジスタと第
   ２トランジスタとを有しており、前記基板の前記表面上
   に設けた半導体物質からなる第１接続体及び第２接続体
   を有しており、前記第１接続体と第２接続体の各々が前
   記第１トランジスタと第２トランジスタの一方のトラン
   ジスタ内に於ける第１導電型領域と他方のトランジスタ
   内に於ける反対導電型領域との闇に延在しており且つ前
   記第１接続体及び第２接続体の各々の離隔部分が前記接
   続体の前記部分の下側に於ける前記第１領域又は第２領
   域の導電型と対応する導電型であり、前記第１接続体及
   び第２接続体の各々の第１部分上に設けてあり前記接続
   体の前記離隔部分を電気的に接続させる導電性物質から
   なる層を有しており、前１第１接続体の第２部分と反対
   導電型にドープした半導体物質からなる第１上臥領域と
   の間に形成京れた第１ＰＮ接合を有しており、前記第２
   接続体の＃！２部分と反対導電型にドープされた半導体
   物質からなる第２１臥領域との間に形成された第２ＰＮ
   接合を有することを特徴とする装置。 ２、上記第１項に於いて、前記＠ｉ接続体及び第２接続
   体がドープされたポリシリコンを有することを特徴とす
   る装置。 ３、上記第１項又は第２項に於いて、前記第１接続体及
   び第２接続体の各々の前記第２部分がＮ導電型ポリシリ
   コンを有することを特徴とする装置。 ４、上記第１項乃至第３項の内の何れか１項に於いて、
   前記第１接続体及び第２接続体の各々の前記第１部分が
   Ｐ導電型ポリシリコンを有することを特徴とする装置。 ５、上記第２項乃至第４項の内の何れか１項に於いて、
   前記第１接続体及び第２接続体の各々がＰＮ接合を有す
   ることを特徴とする装置。 ６、上記第５項に於いて、前記第１接続体内のＰＮ接合
   を横断して金属シリサイドからなる第１領域が設けられ
   ており、前記第２接続体内に於けるＰＮ接合を横断して
   金属シリサイドからなる第２領域が設けられていること
   を特徴とする装置。 ７、上記第６項に於いて、前記第１領域及び第２領域の
   各々が耐火性金属シリサイドを有することを特徴とする
   装置。 ８、上記第６項又は第７項に於いて、前記第１接続体及
   び第２接続体を横断して設けられたポリシリコンからな
   る上臥層を有することを特徴とする装置。 ９、上記第８項に於いて、前記上臥層が第１導電型不純
   物でドープされていることを特徴とする装置。 １０、集積回路装置の製゛造、方法に於いて、基板上に
   半導体物質からなり第１導電型の第１部分と反対導電型
   の第２部分とを有する第１層を付着形成し、前記第１部
   分上と半導体物質からなる前記第１層の前記第２部分の
   選択箇所を除いた全ての上に導電性物質からなる層を形
   成し、前記導電性物質からなる層の全面上に電気的絶縁
   物質からなる層を設け、前記第１層の前記第２部分の前
   記選択箇所と接触させて第１導電型の半導体物質からな
   る第２層の第１領域を付着形成し、前記半導体物質から
   なる第１層から第１導電型不純物及び反対導電型不純物
   を部分的に前記基板内へ転移させる、上記各工程を有す
   ることを特徴とする方法。 １１６上記第１０項に於いて、前記第２層の第１領域を
   付着形成する呈程に於いて、前記基板と接触させて前記
   第２層の第２領域を付着形成させることを特徴とする方
   法。 １２、上記第１０項又は第１１項に於いて、半導体物質
   からなる前記第１層及び第２層がポリシリコンを有する
   ことを特徴とする方法。 １３、上記第１・２項に於いて、前記ポリシリコンから
   なるｊ１１層がＰ導電型不純物及びＮ導電型不純物の両
   方でドープされていることを特徴とする方法。 １４、上記第１０項乃至第１３項の内の何れか１項に於
   いて、前記導電性物質からなる層を形成する工程に於い
   て、金属シリサイドの層を付着形成することを特徴とす
   る方法。 １５、上記第１４項に於いて、前記金属シリサイドが耐
   火性金属シリサイドを有することを特徴とする方法。 １６、上記第１０項乃至第１５項の内の何れか１項に於
   いて、前記転移を行ｒう工程に於いて加熱することを特
   徴とする方法。 １７、上記第１０項乃至第１５項の内の何れか１項、に
   於いて、前記導電性物質からなる層を形成する工程に於
   いて、半導体物質からなる前記第１層の全面上に導電性
   物質からなる層を形成し、次いで前記第２部分の前記選
   択箇所から前記導電性物質を除去することを特徴とする
   方法。 １８、上記第１０項乃至第１７項の内の何れか１項に於
   いて、前記電気的絶縁物質からなる層を設ける工程に於
   いて、前記導電性物質を酸化することを特徴とする方法
   。 １９、上記第１０１Ｎ乃至第１８項の内の何れか１項に
   於いて、前記導電性物質からなる層及び前記半導体物質
   からなる第１層が選択的にエツチングされて少なくとも
   ２つのストリップを形成しており、各ストリップが前記
   半導体物質からなる第１層で構成される工区部分と前記
   導電性物質からなる層で構成される下臥部分とを有する
   ことを特徴とする方法。 ２０、上記第１９項に於いて、前記中なくとも２つのス
   トリップの各々の上に前記半導体物質からなる第１層の
   酸化物を形成することを特徴とする方法。 ２１、上記第１９項又は第２０項に於いて、各ストリッ
   プがＰ導電型ポリシリコンとＮ導電型ポリシリコンの両
   者を有することを特徴とする方法。 ２２、上記第１９項乃至第２１項の内の何れか１項に於
   いて、各ストリップが前記導電性物質によってショート
   されているＰＮ接合を有することを特徴とする特許