JPS58194368A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS58194368A JPS58194368A JP57077931A JP7793182A JPS58194368A JP S58194368 A JPS58194368 A JP S58194368A JP 57077931 A JP57077931 A JP 57077931A JP 7793182 A JP7793182 A JP 7793182A JP S58194368 A JPS58194368 A JP S58194368A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- memory
- source
- insulating film
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000011159 matrix material Substances 0.000 claims abstract description 7
- 230000005669 field effect Effects 0.000 claims abstract description 3
- 150000002500 ions Chemical class 0.000 abstract description 12
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 abstract description 4
- 238000010276 construction Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 241001424392 Lucia limbaria Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 101100055332 Pseudomonas oleovorans alkN gene Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- -1 ion ions Chemical class 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7886—Hot carrier produced by avalanche breakdown of a PN junction, e.g. FAMOS
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
仁の発明は半導体メモリ装置に関するものである。
半導体メモリ装置を構成するメモリアレイのメモリセル
として、絶縁膜に囲まれたフローティングゲートに電荷
を注入して、情報を保持する電界効果型トラシジスタを
用いたものがあり、この電界効果型トランジスタは通常
その構造及びその利用スル物理現象からFAMO8(F
loating gateムvalanche iw
rjection Metal 0xide 8
emiconducter)と呼ばれている。第1図に
このFAMO8の断面図を示す。半導体基板00に形成
されたソースap、ドレイン(2)及びこれにまたがり
絶縁膜(至)を介して形成されたフローティングゲート
(至)コシトロールゲートa4から構成されている。そ
してこのFAMO8においては、基板0Q、ソース(ロ
)をGNDレベルにし。
として、絶縁膜に囲まれたフローティングゲートに電荷
を注入して、情報を保持する電界効果型トラシジスタを
用いたものがあり、この電界効果型トランジスタは通常
その構造及びその利用スル物理現象からFAMO8(F
loating gateムvalanche iw
rjection Metal 0xide 8
emiconducter)と呼ばれている。第1図に
このFAMO8の断面図を示す。半導体基板00に形成
されたソースap、ドレイン(2)及びこれにまたがり
絶縁膜(至)を介して形成されたフローティングゲート
(至)コシトロールゲートa4から構成されている。そ
してこのFAMO8においては、基板0Q、ソース(ロ
)をGNDレベルにし。
ドレイン(6)及びコントロールグー) (141に高
電圧を印加し、ドレイン(2)近傍でアバランシェブレ
イクダウン現象を生せしめる。この結果、フローティン
グゲート(2)上に電子が注入されFAMO8の 値が
変化して、書き込みが行われることになり、この注入さ
れた電子はフローティングゲート(2)が絶縁膜(至)
に囲まれているためここ6c fll−持されることに
なる。また、消去は紫外線を照射して、電子にエネルギ
ーを与え、電子を放出させて、 値を元に戻すことで行
われるものである。
電圧を印加し、ドレイン(2)近傍でアバランシェブレ
イクダウン現象を生せしめる。この結果、フローティン
グゲート(2)上に電子が注入されFAMO8の 値が
変化して、書き込みが行われることになり、この注入さ
れた電子はフローティングゲート(2)が絶縁膜(至)
に囲まれているためここ6c fll−持されることに
なる。また、消去は紫外線を照射して、電子にエネルギ
ーを与え、電子を放出させて、 値を元に戻すことで行
われるものである。
ところで、この様に構成されたFAMO8にあって、書
き込まれた状態におけるフローティングゲートの電子注
入量を以下の様な簡単な試算で求めてみる。今、コント
ロールゲートα◆電位、ソースOI)、ドレイン(2)
電位をVS、VD、フローティングゲート(Lltff
lをVIGコントロールゲートα41フローティングゲ
ート(2)間容量なC2,70−ティングゲート(至)
、ドレイン(6)間容鳳をC8,フローティングゲー)
Ql及び基板01間容量の和をC,、フローティング
ゲート(至)にある電荷層をQとすると0、(VFG
−Vs )+O!(VFG −Vdo ) +03(V
FG −VD )−Q:0 ・・・・・・・・・(1
)が成立する。ここで−例としてVco = 7.5V
、 VD=lVにした場合VFGが0.6V程度とな
り、この時ソース(ロ)、ドレイン(2)間にチャネル
が形成されると仮定すれば1例えば C!= 256.2 X 1O−16FC,= s
、ss x to°161?C□= 102.9 X
1O−16FになつCいるとすると、(1)式から Qニア、402+ 0.40.− o、a C1=18
87.692 X 1O−16(クーロン)となり、電
子1ヶ当りの電荷を1.602 X 10″″1′クー
ロンとすると電alkNは。
き込まれた状態におけるフローティングゲートの電子注
入量を以下の様な簡単な試算で求めてみる。今、コント
ロールゲートα◆電位、ソースOI)、ドレイン(2)
電位をVS、VD、フローティングゲート(Lltff
lをVIGコントロールゲートα41フローティングゲ
ート(2)間容量なC2,70−ティングゲート(至)
、ドレイン(6)間容鳳をC8,フローティングゲー)
Ql及び基板01間容量の和をC,、フローティング
ゲート(至)にある電荷層をQとすると0、(VFG
−Vs )+O!(VFG −Vdo ) +03(V
FG −VD )−Q:0 ・・・・・・・・・(1
)が成立する。ここで−例としてVco = 7.5V
、 VD=lVにした場合VFGが0.6V程度とな
り、この時ソース(ロ)、ドレイン(2)間にチャネル
が形成されると仮定すれば1例えば C!= 256.2 X 1O−16FC,= s
、ss x to°161?C□= 102.9 X
1O−16FになつCいるとすると、(1)式から Qニア、402+ 0.40.− o、a C1=18
87.692 X 1O−16(クーロン)となり、電
子1ヶ当りの電荷を1.602 X 10″″1′クー
ロンとすると電alkNは。
N = 1837.692 X 10”/1.602
X 10−”片1.15 XIO’(個) 「なわち1つのフローティングゲートに約115ノj個
の電荷が蓄積されていることになる。この電荷が作詩さ
れているうちは、ソース(ロ)、ドレイン(6)。
X 10−”片1.15 XIO’(個) 「なわち1つのフローティングゲートに約115ノj個
の電荷が蓄積されていることになる。この電荷が作詩さ
れているうちは、ソース(ロ)、ドレイン(6)。
間にチャネル形成を非常に困轍とし°Cおり、コントロ
ールゲート(ロ)に7.6V以上印加しないとチャネル
が形成されないことになる。このように70−ティング
ゲート(至)に電荷が蓄積されたFAMO8にめって、
*荷の1つの消失要因として、フローティングゲート(
至)を囲む絶縁膜(至)に欠陥などが存在し、1そこか
ら電子が逃げ情報が消失してしまう場合ともう一つ70
−ティングゲート(至)に保持された電子に引かれて可
動イオン、この場合士イオンが70−ティングゲート(
至)近傍に蓄積され、フローティングゲート(2)の電
子の効果を相殺してしまう場合とがある。
ールゲート(ロ)に7.6V以上印加しないとチャネル
が形成されないことになる。このように70−ティング
ゲート(至)に電荷が蓄積されたFAMO8にめって、
*荷の1つの消失要因として、フローティングゲート(
至)を囲む絶縁膜(至)に欠陥などが存在し、1そこか
ら電子が逃げ情報が消失してしまう場合ともう一つ70
−ティングゲート(至)に保持された電子に引かれて可
動イオン、この場合士イオンが70−ティングゲート(
至)近傍に蓄積され、フローティングゲート(2)の電
子の効果を相殺してしまう場合とがある。
従来の場合においで、そのメカニズムを@1図の璽−1
断面図でゐる嫡2図に基づいてさらに説明を加えると、
もし、 yhmosのどこか(例えば半導体基板OQ中
9分艦用絶縁膜に)上)に他の素子から生じた可動イオ
ンが存在すれば、この可動イオンはフローティングゲー
ト(2)中の電子が作る電界によって移動し、フローテ
ィングケート(至)の1近、 傍に蓄積されることにな
る。この蓄積された電荷は、フローティングゲート(2
)中の電子の効果を相殺することになり、従ってフロー
ティングゲート(至)中の電荷は減少しないのに、全体
として、この電子が逃げたと同じ効果を及ぼし、情報が
消失することになるものである。
断面図でゐる嫡2図に基づいてさらに説明を加えると、
もし、 yhmosのどこか(例えば半導体基板OQ中
9分艦用絶縁膜に)上)に他の素子から生じた可動イオ
ンが存在すれば、この可動イオンはフローティングゲー
ト(2)中の電子が作る電界によって移動し、フローテ
ィングケート(至)の1近、 傍に蓄積されることにな
る。この蓄積された電荷は、フローティングゲート(2
)中の電子の効果を相殺することになり、従ってフロー
ティングゲート(至)中の電荷は減少しないのに、全体
として、この電子が逃げたと同じ効果を及ぼし、情報が
消失することになるものである。
この様な現象は、 FAMO8をマトリクス状に配列し
たメモリトランジスタ群を備えた半導体メモリ装置にお
いてはN装な問題となる。すなわち、@8図はFムM(
J8を用いたメモリ装置のブロック図の1例を示すもの
であり、 ui[相]四Q9はそれぞれ、アドレスバッ
ファ、アドレスデコータ、データ入出力回路プログラム
制御回路、(至)は上記第1図および叱2図でボした)
ル08を一つのメモリセルとしてマトリックス状に配列
したメモリアレイA、B。
たメモリトランジスタ群を備えた半導体メモリ装置にお
いてはN装な問題となる。すなわち、@8図はFムM(
J8を用いたメモリ装置のブロック図の1例を示すもの
であり、 ui[相]四Q9はそれぞれ、アドレスバッ
ファ、アドレスデコータ、データ入出力回路プログラム
制御回路、(至)は上記第1図および叱2図でボした)
ル08を一つのメモリセルとしてマトリックス状に配列
したメモリアレイA、B。
Cはそれぞれアドレス入力端子、データ入力端子。
ブロクラム制km子である。
仁の様に構成された半導体メモリ装置にあっては、近年
、メモリの製造技術か進歩し、R1細加工が急速に可能
になってきた。それに伴い、メモリ装置の記憶容臘が大
きくなってきている。すなわち第8図のメモリアレイに
含まれるトランジスタの数が飛躍的に増加してきている
。この#X果、書キ込み後にメモリアレイに蓄わえられ
る電子の緘も多くなっている。例えば64キロビツトの
メモリアレイでは前述したメモリトランジスタを使用す
るとすれば、その電子の数は。
、メモリの製造技術か進歩し、R1細加工が急速に可能
になってきた。それに伴い、メモリ装置の記憶容臘が大
きくなってきている。すなわち第8図のメモリアレイに
含まれるトランジスタの数が飛躍的に増加してきている
。この#X果、書キ込み後にメモリアレイに蓄わえられ
る電子の緘も多くなっている。例えば64キロビツトの
メモリアレイでは前述したメモリトランジスタを使用す
るとすれば、その電子の数は。
1、150.000個X 64000 = 7.8 X
10”個となり、他の素子に生じた司鯛イオンに対す
る引力も大きなものになってきており、みかけ上の電子
の数は減り情報の保持か問題となる。又さらにメモリ谷
販を増加させる時はさらに大きな同和となる。
10”個となり、他の素子に生じた司鯛イオンに対す
る引力も大きなものになってきており、みかけ上の電子
の数は減り情報の保持か問題となる。又さらにメモリ谷
販を増加させる時はさらに大きな同和となる。
この発明は上記した点に1みてなされたものであり、i
musをマトリックス状に配タリしたメモリトランジス
タ群の周囲に、 11MO8のドレイン、ソースを構成
する不純物と同一導電型の不純物層を形成して、他の素
子に生じた可動イ4ンの進行を阻止し、記憶保持の時間
を延長し、概信頼性を得ることを1的とするものである
。
musをマトリックス状に配タリしたメモリトランジス
タ群の周囲に、 11MO8のドレイン、ソースを構成
する不純物と同一導電型の不純物層を形成して、他の素
子に生じた可動イ4ンの進行を阻止し、記憶保持の時間
を延長し、概信頼性を得ることを1的とするものである
。
以下に、この発明の一実施例を銅4図おまび第5図を基
づいて説明する。第4図は第8図のメモリ装置を半導体
基板(11上に形成した時の集積回路チップのレイアウ
トを示したものである。第4凶においてαlI(財)は
それぞれ同一の半導体基板αQ上に形成されたアドレス
バッファアドレスデコーダ、データ入出力回路、プログ
ラム制御回路、 Qilは上記半導体基板(1)上に形
成された第1図および第2図に示された11MO8がマ
トリックス状に配夕Uされたメモリトランジスタ群であ
るメモリアレイ。
づいて説明する。第4図は第8図のメモリ装置を半導体
基板(11上に形成した時の集積回路チップのレイアウ
トを示したものである。第4凶においてαlI(財)は
それぞれ同一の半導体基板αQ上に形成されたアドレス
バッファアドレスデコーダ、データ入出力回路、プログ
ラム制御回路、 Qilは上記半導体基板(1)上に形
成された第1図および第2図に示された11MO8がマ
トリックス状に配夕Uされたメモリトランジスタ群であ
るメモリアレイ。
に)は上記FAMO8を構成するソース及びドレインを
形成する不純物と同一導電型の不純物拡散J−で。
形成する不純物と同一導電型の不純物拡散J−で。
メモリアレイ四の周囲を完全に環状にとり囲んで形成さ
れている。
れている。
第5図は、−34図に小したメモリアレイ0優領域の一
番@部に形成された1−)のメモリセルである11MO
8と、このに!ハ但Sの周囲で分離用絶縁膜QIQり同
に形成された不純物層(イ)である。
番@部に形成された1−)のメモリセルである11MO
8と、このに!ハ但Sの周囲で分離用絶縁膜QIQり同
に形成された不純物層(イ)である。
この様に474成された半導体メモリ装置にわい−(。
例えば第5図に小1゛ようにメモリアレイa1の外部(
この第5図では右側方向)に生じた可動イオン。
この第5図では右側方向)に生じた可動イオン。
この場合中イオンはFAMt)8のフローティングケー
ト榊の電子が作る電界によりFAMO8側この@5図に
おいでは人力へ移動してくるが、この可動イ”(ンは不
純物層(2)に逃−・いされて11MO8に影栂を与え
なくなる。このことは、不純物層に)によりその右方へ
及ぼすFAMU8のフローティングケート(至)の
H’1電子による電界効果か極めて少なくなるから
と推定される。さらにこの不純物層の不純物をリンとす
ればイオンがケッタリング作用をもっており固定化する
ためなおこの効果が大きくへるものでJ)る。
ト榊の電子が作る電界によりFAMO8側この@5図に
おいでは人力へ移動してくるが、この可動イ”(ンは不
純物層(2)に逃−・いされて11MO8に影栂を与え
なくなる。このことは、不純物層に)によりその右方へ
及ぼすFAMU8のフローティングケート(至)の
H’1電子による電界効果か極めて少なくなるから
と推定される。さらにこの不純物層の不純物をリンとす
ればイオンがケッタリング作用をもっており固定化する
ためなおこの効果が大きくへるものでJ)る。
このことを確認するため、銅4図に小すものと。
不純物層翰を有しないものにメモリアレイ(2)の外部
より可動イオンを与え、醋17時向とメモリトランジス
タの 値電圧との関係を調べたところ、第6図に示すよ
うな結果が得られた。直線(イ)はこの発明の実ん例の
ものを示し9曲線(0)は従来例のものをポす。この第
6図からないものは、 200hrで大きくトランジス
タの 値開るように、従来のものはメモリトランジスタ
の 値電圧(フローティングゲートに)上の電子の臘に
比例する)がtoov付近で急派に下がり始め、約2o
oV″C−oVに近くなるのに対してこの発明の実施例
のものは500hrを経過してもほとんどメモリトラン
ジスタの 値電圧は減涙していないものである。ずなわ
ら、この発明の実施例のものは長時間にわたって情報を
保持できることが判るものである。
より可動イオンを与え、醋17時向とメモリトランジス
タの 値電圧との関係を調べたところ、第6図に示すよ
うな結果が得られた。直線(イ)はこの発明の実ん例の
ものを示し9曲線(0)は従来例のものをポす。この第
6図からないものは、 200hrで大きくトランジス
タの 値開るように、従来のものはメモリトランジスタ
の 値電圧(フローティングゲートに)上の電子の臘に
比例する)がtoov付近で急派に下がり始め、約2o
oV″C−oVに近くなるのに対してこの発明の実施例
のものは500hrを経過してもほとんどメモリトラン
ジスタの 値電圧は減涙していないものである。ずなわ
ら、この発明の実施例のものは長時間にわたって情報を
保持できることが判るものである。
この発明は以上述べたように、 11MO8をマl−’
)クス状に配列したメモリトランジスタ8手を備えたも
のにわいて、にAA108 ?< ha &するソース
、ドレインと同−導電型の不純物層なメモリトランジス
タ群の周囲に形成したので、メモリトランジスタ群の外
部に生じる可動イオンの)AM(J8への影輸ヲ不純物
層により阻止でき、 FAMU8の情報の保持が長時間
可能であるという効果を有するものである。
)クス状に配列したメモリトランジスタ8手を備えたも
のにわいて、にAA108 ?< ha &するソース
、ドレインと同−導電型の不純物層なメモリトランジス
タ群の周囲に形成したので、メモリトランジスタ群の外
部に生じる可動イオンの)AM(J8への影輸ヲ不純物
層により阻止でき、 FAMU8の情報の保持が長時間
可能であるという効果を有するものである。
したかつて、大谷朧でかつ信頼度の高いFAMUS型の
半導体メモリ装置が容易に実現できるという効果も有す
るものである。
半導体メモリ装置が容易に実現できるという効果も有す
るものである。
第1図はI”a08の断面図、第2図は第1図の量−1
断面図、第8図は半導体メモリ装置の一例を駆すブロッ
ク図、第4図はこの発明の一実施例である半導体メモリ
装置のレイアウト図、第5図は第4図の要部断面図、亀
6図は保存時間とメモリトランジスタの 値電圧との関
係を示す図である。 図において01は半導体基板、αυ〜(ト)はそれぞれ
11MO8のソース、ドレイン、フローティングゲート
、コントロールゲート、絶縁膜、(ト)は分塵用絶縁膜
、a−はメモリトランジスタ鮮であるメモリセル、(2
)は不純物層である。 なお、各図中同一符号は同−又は相当部分をボす。 代理人 葛 野 信 − 第1図 ■ ■ 第2図 第4図 第5図 第6図 手続補正書(自発) 特許1)・艮官殴 )、・)G fi、の表示 特願昭SフーυF9
81号2、発明の名称 半導体メモリ装置 3、 補正をする者 代表者片山仁へ部 5、補正の対象 (1)明細書の発明の詳細な説明 (2)明細書の図面の簡単な説明 (3)図面 6、 @正の内容 (1)明細書中筒2頁第17行に「FAMO5の値」と
あるのを「FAMO8の閾値」と訂正する。 (2)同第8頁第2行に「放出させて、値」とあるのを
「放出させて、−値」とJ]圧する。 (3)同第8頁第8行に「電位をV8.VDJとあるの
を[電位をVoo、 Vs、Vn J ト訂正t ;
6゜(4)同第9頁第7行に「の値電圧」とあるのを「
の−値電圧」と訂正する。 (5)同第9頁第10行から第11行に「第6図から・
・・判るように、」とあるのを「第6図から判るように
」と訂正する。 (6)同第9頁第12行に「の値電圧」とあるのを「の
閾値電圧」と訂正する。 (7)同第9頁第18行ニ「100v」トアルノヲ「1
00hγ」と訂正する。 (3)同第9頁第16行から1ilT行に「の値電圧」
とあるのを「の−値電圧」と訂正する。 (9)同第10頁第17行に「の値電圧」とあるのを「
の−値電圧」とd」正する。 a0図面中、第6図を別紙のとおり訂正する。 以上 第6図
断面図、第8図は半導体メモリ装置の一例を駆すブロッ
ク図、第4図はこの発明の一実施例である半導体メモリ
装置のレイアウト図、第5図は第4図の要部断面図、亀
6図は保存時間とメモリトランジスタの 値電圧との関
係を示す図である。 図において01は半導体基板、αυ〜(ト)はそれぞれ
11MO8のソース、ドレイン、フローティングゲート
、コントロールゲート、絶縁膜、(ト)は分塵用絶縁膜
、a−はメモリトランジスタ鮮であるメモリセル、(2
)は不純物層である。 なお、各図中同一符号は同−又は相当部分をボす。 代理人 葛 野 信 − 第1図 ■ ■ 第2図 第4図 第5図 第6図 手続補正書(自発) 特許1)・艮官殴 )、・)G fi、の表示 特願昭SフーυF9
81号2、発明の名称 半導体メモリ装置 3、 補正をする者 代表者片山仁へ部 5、補正の対象 (1)明細書の発明の詳細な説明 (2)明細書の図面の簡単な説明 (3)図面 6、 @正の内容 (1)明細書中筒2頁第17行に「FAMO5の値」と
あるのを「FAMO8の閾値」と訂正する。 (2)同第8頁第2行に「放出させて、値」とあるのを
「放出させて、−値」とJ]圧する。 (3)同第8頁第8行に「電位をV8.VDJとあるの
を[電位をVoo、 Vs、Vn J ト訂正t ;
6゜(4)同第9頁第7行に「の値電圧」とあるのを「
の−値電圧」と訂正する。 (5)同第9頁第10行から第11行に「第6図から・
・・判るように、」とあるのを「第6図から判るように
」と訂正する。 (6)同第9頁第12行に「の値電圧」とあるのを「の
閾値電圧」と訂正する。 (7)同第9頁第18行ニ「100v」トアルノヲ「1
00hγ」と訂正する。 (3)同第9頁第16行から1ilT行に「の値電圧」
とあるのを「の−値電圧」と訂正する。 (9)同第10頁第17行に「の値電圧」とあるのを「
の−値電圧」とd」正する。 a0図面中、第6図を別紙のとおり訂正する。 以上 第6図
Claims (1)
- 【特許請求の範囲】 半導体基板の主面上に形成されたソースおよびドレイン
と、このソースおよびドレイン間に絶縁膜を介して形成
されたフローティングゲートと。 この70−ティングゲートに絶縁膜を介して形成された
コントロールゲートとを備え、70−ティングゲートに
電荷を保持することにより情報の記憶を行なう電界効果
型メモリトランジスタをマトリックス状に配列したメモ
リトランジスタ群を備えた半導体メモリ装置において、
上記半導体基板の主面上に、上記メモリトランジスタ群
の周囲に上記ソース・ドレインを構成する不純物と同−
4亀型の不純物層を形成したことを特徴とする半導体メ
モリ装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57077931A JPS58194368A (ja) | 1982-05-07 | 1982-05-07 | 半導体メモリ装置 |
DE19833316675 DE3316675A1 (de) | 1982-05-07 | 1983-05-06 | Halbleiterspeichervorrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57077931A JPS58194368A (ja) | 1982-05-07 | 1982-05-07 | 半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58194368A true JPS58194368A (ja) | 1983-11-12 |
Family
ID=13647823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57077931A Pending JPS58194368A (ja) | 1982-05-07 | 1982-05-07 | 半導体メモリ装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPS58194368A (ja) |
DE (1) | DE3316675A1 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4021786A (en) * | 1975-10-30 | 1977-05-03 | Fairchild Camera And Instrument Corporation | Memory cell circuit and semiconductor structure therefore |
JPS6041463B2 (ja) * | 1976-11-19 | 1985-09-17 | 株式会社日立製作所 | ダイナミツク記憶装置 |
DE2921993A1 (de) * | 1979-05-30 | 1980-12-04 | Siemens Ag | Halbleiterspeicher |
-
1982
- 1982-05-07 JP JP57077931A patent/JPS58194368A/ja active Pending
-
1983
- 1983-05-06 DE DE19833316675 patent/DE3316675A1/de not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
DE3316675A1 (de) | 1983-11-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4099196A (en) | Triple layer polysilicon cell | |
JPH01146371A (ja) | 半導体記憶装置 | |
JPS58130571A (ja) | 半導体装置 | |
KR950015763A (ko) | 불휘발성 반도체기억장치 | |
US7932551B2 (en) | Nonvolatile memory device and method of fabricating the same comprising a dual fin structure | |
JP2005537649A (ja) | 非コンタクト形態のトンネル分離pウェルを有する不揮発性メモリアレイの構造、製造方法及び操作方法 | |
TW201637018A (zh) | 降低電壓差之電子寫入抹除式可複寫唯讀記憶體及其操作方法 | |
US8159001B2 (en) | Graded junction high voltage semiconductor device | |
JP2008141150A (ja) | メモリセル、このメモリセルに記録された情報の消去方法、及びこのメモリセルを備える不揮発性半導体記憶装置 | |
TWI640084B (zh) | 低電壓差之電子寫入抹除式可複寫唯讀記憶體及其操作方法 | |
JPS58194368A (ja) | 半導体メモリ装置 | |
US20190088330A1 (en) | Low voltage difference operated eeprom and operating method thereof | |
KR920005298A (ko) | 박막 메모리셀 | |
CN109427793B (zh) | 低电压差的电子写入抹除式可复写只读存储器及操作方法 | |
US10418465B1 (en) | Non-volatile memory structure in silicon-on-insulator (SOI) technology | |
JPS5963766A (ja) | 半導体メモリ装置 | |
JP2784765B2 (ja) | 半導体不揮発性メモリの製造方法 | |
JPS58158973A (ja) | 不揮発性半導体メモリ | |
JPS59130475A (ja) | 半導体メモリ回路装置の製造方法 | |
JP2006310860A (ja) | バックバイアスを用いてsoi基板に形成されたフラッシュブロックを消去するためのフラッシュメモリ素子の製造方法、その消去方法及びその構造 | |
KR100206718B1 (ko) | 단일 다결정 실리콘으로 형성된 불휘발성 반도체 메모리 쎌 | |
JPS58139471A (ja) | Mis電界効果トランジスタ | |
JPH04179273A (ja) | 不揮発性半導体メモリ | |
JPH02177477A (ja) | Mos型半導体記憶装置の読出し・書込み方法 | |
JPH04253374A (ja) | 不揮発性半導体記憶装置およびその製造方法 |