JPS61148866A - 改良されたエミツタ結合型論理回路バイポーラメモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 この発明は、集積回路デバイス、さらに特定的に言えば
、改良されたエミッタ結合型論理回路（ＥＣＬ）バイポ
ーラメモリセルに関するものである。

背景技術 エミッタ結合型論理回路（ＥＣＬ）バイポーラメモリセ
ルの基本構造は、フリップフロップ回路を形成するため
に交差結合された１対のメモリド２ランジスタを含む。

メモリトランジスタのコレクタは、それぞれ、抵抗性負
荷かＰＮＰ負荷かどちらか一方を介して、Ｖｃｃワード
ラインへ接続される。セルをビットラインへ接続するた
めには、先行技術のＥＣＬ構造を表ｐす第１Ａ図および
第１Ｂ図−にそれぞれ示されるように、ダイオードの設
計か、追加されたエミッタの設計かどちらか一方が、使
用される。

集積注入論理回路（ＭＬ）、またはマーシトトランジス
タロンツク（ＭＴＬ）は、メモリの応用にも使用され、
Ｖｃｃワードライン■は、メモリトランジスタのベース
へ接続され′るコレクタを有するＰＮＰ負竺を介してメ
モリセルへ結合され、かつＰＮＰ負荷のベースはワード
ライン■へ接続される。そのような構成の典型的なもの
は、フルトン（ＦＵＩｔＯｎ）のアメリカ合衆国特許３
，９０９．８０７に示されるバイポーラメモリセルであ
る。しかしながら、このタイプの論理回路には、セルの
揺れが非常に小さく、すなわち約０．２ボルトであるた
め、セルの状態を検知することに関して問題が起きると
いう欠点がある。さらにこのために、設計はノイズによ
り敏感になり、それゆえにセルは読出すのが困難となる
。このような設計はまた、回路動作の飽和された性質の
ために、遅くなりがちである。１２Ｌ技術の問題のいく
つかは、アグラス・ゲレーナ（Ａ　０ｒａＺ　−Ｇ　ｕ
ｅｒｅｎａ）他によって、ＩＥＥＥ・ジャーナル・オブ
・ソリッドステート・サーキット（ＩＥＥＥ　　Ｊｏｕ
ｒｎａｌｏｆ　３ｏ１ｉｄ−３ｔａｔｅ　　Ｑｉｒｃｕ
ｉｔｓ　）　、ＳＧ　−１５巻、第４号、８月、１９８
０年、４６２−４６６頁のｒＯＸ　Ｉ　Ｌ、可動性バイ
ポーラＶＬＳ　Ｉ技術」の中で論じられている。

他方、ＥＣＬの設計は、上で説明したように、従来、大
きいセル、すなわちり、Ｓ、ｒ構造、場合によっては、
ＶＬＳＩ構造に使用されるセルに非常に適していた。デ
バイスでとられるスペースは重大ではなり、シたがって
多くのコンタクト領域および分離タブが得られる。たと
えば、ドーラ−（Ｄｏｒｌｅｒ　）他は、ＩＢＭ−ジー
−ナル・オプ・リナーチ・アンド・デベロップメント（
ＩＢＭＪｏｕｒｎａｌ　ｏｆ　Ｒｅ５ｅａｒｃｈ　ａｎ
ｄ　Ｄｅｖｅｌｏｐｍｅｎｔ）、２５巻、第３号、（５
月、１９８１年）、１２６−１３４頁、１２８頁を参照
されたい、の［コンプリメンタリトランジスタスイッチ
（ＣＴＳ＞セルを使用する１０２４バイトＥＣＬランダ
ムアクセスメモリ」の中で、多数のタブを有する変更さ
れたＥＣＬ構造を示している。

しかしながら、ＥＣＬ回路構成を使用するデバイスは、
大きさが収縮すると、コンタクトの数、および分離領域
の大きさが制約となって、このようなコンタクトの数を
減じ、分離領域の大きさを減じ、かつ特定のセルのすべ
そのコンポーネントを同じタブ内に置くことが必要とな
った。このため、記憶容量が減少することにもなり、そ
れが原因で集積回路構造にぶつかるα粒子（αストライ
ク）によって発生される寄生電荷に対する感度が増すと
いう問題が起き、その結果ソフトエラーが生じることが
ある。大きさが縮小した結果、通常のタブビットライン
のコンタクトのため、ＰＮＰＮラッチアップを生じるこ
ともある。

それゆえに、この発明の目的は、αストライクに対する
改良された抵抗を有する、改良されたＥＣＬバイポーラ
メモリセルを提供することである。

この発明の他の目的は、αストライクに対する改良され
た抵抗を有し、セルは反転したセルである、改良された
ＥＣＬバイポーラ、メモリセルを提供することである。

この発明のさらに他の目的は、αストライクに対する改
良された抵抗を有し、セルは、セルの７リツプ７０ツブ
回路を形成する各トランジスタのための埋込エミッタを
有する反転したセルである、改良されたＥＣＬバイポー
ラメモリセルを提供することである。

さらにこの発明の目的は、αストライクに対する改良さ
れた抵抗を有し、セルは、セルの７リツプ７０ツブ回路
を形成するトランジスタのための共通な埋込エミッタを
有する反転したセルである、改良されたＥＣＬバイポー
ラメモリセルを提供することである。

またさらにこの発明の目的は、フリツプフロツプ回路を
形成するメモリトランジスタは、共通の埋込エミッタを
有し、かつトランジスタのベース領域が埋込エミッタ層
からアップ拡散によって形成される、ＥＣＬバイポーラ
メモリセルを提供することである。

この発明のこれらおよび他の目的は、説明および図面か
ら明らかとなろう。

αストライクによって生じるソフトエラーに対する改良
された抵抗を特徴とする、集積回路構造の改良されたＥ
ＣＬバイポーラメモリセルが開示される。改良されたＥ
ＣＬセルは′、フリツプフロツプ回路を形成するために
交差結合された１対のメモリトランジスタを有する反転
したセルを含む。

各メモリトランジスタのコレクタは、負荷デバイスを介
して第１ワードラインへ結合される。両メモリトランジ
スタのための共通な埋込エミッタは、第２ワードライン
へ接続される。

ましい実　例の説明 第１Ａ図および第１Ｂ図に示されるように、ＥＣＬバイ
ポーラメモリセルの先行技術の設計は、セルをビットラ
インへ接続するために、ダイオードの設計か、追加され
たエミッタの設計かどうらか一方を使用した。したがっ
て、たとえば、第１Ａ図に示されるように、左ビツトラ
インは、ダイオード２を介して、メモリトランジスタ４
のコレクタ、およびメモリトランジスタ１４のベースへ
接続される。抵抗器６は、一端で同じ点へ接続されるが
、セルを第１すなわち頂部ワードラインへ結合する。同
様に、トランジスタ１４のコレクタおよびトランジスタ
４のベースは、ダイオード１２を介して右ビットライン
へ、および抵抗器１６によって第１ワードラインへ接続
される。両トランジスタ４および１４のエミッタは、共
に第２すなわち底部ワードラインへ接続される。第１８
図の先行技術のＥＣＬセルは、ダイオード２および１２
を省略し、その代わりに、トランジスタ４−および１４
′から追加されたエミッタを使用して、セルをそれぞれ
左ビットラインおよび右ビットラインへ接続する。

コンタクト閤の酸化物を用いて、ダイオードのフンタク
トをトランジスタのコンタクトから絶縁するのに十分な
スペースが利用できるなら、従来のダイオード、または
追加されたエミッタを用いてそのようなセルをビットラ
インへ結合するだけで十分である。しかしながら、ＥＣ
Ｌ集積回路構造の大きさが減少するため、またそれゆえ
にコンタクトおよび分離の数を減らすことが必要とされ
るため、ダイオードとトランジスタとの両方が、同じタ
ブまたは同じ分離領域に位置することになる。このため
′に、ダイオードのＰエミッタおよびトランジスタの３
つの領域との間で、ＰＮＰＮ効果によフて、ラッチアッ
プが起きることもある。

この発明の一実施例によれば、第２図に概略的に示され
るように、このラッチアップの問題は、ビットラインを
セルへ接続するショットキダイオード１８を用いて修正
される。ショットキダイオードのアノードは　半導体と
いうよりむしろ金属であるので、ショットキダイオード
は、少数キャリア注入効率が非常に低く、したがってア
ノードからシリコンカソードへの正孔放出（少数キャリ
ア注入）がないため、先行技術のＰＮＰＮラッチアップ
の問題を避けることができる。

ショットキダイオード１Ｂによってビットラインへ接続
されるＥＣＬバイポーラメモリセルの構造は、第３図お
よび第４図に図解される。第３図には、セルの半分が概
略的に示され、また第４図には、半分のセルの構成の細
部が示される。

第４図では、層２０は、シリコンサブストレート上に直
接形成されてもよいが、トランジスタ４のコレクタのた
めのＮ＋埋埋込フレツタ層表わす。

埋込コレクタ２０は、単位体積あたり１０′６な６ＮＬ
、、１０２＋の非常に高い濃度で、砒素またはアンチモ
ンのようなＮ型ドーパントでイオン注入または拡散して
シリコン層をドープすることによりて形成される。

次に、シリコン層２２は、埋込層２０上にエピタキシャ
ルに成長され、マスクされ、また酸化物１１２４は、エ
ピタキシャル層２２上に成長されて゛タブを形成し、そ
こでセルが製造される。それから、このタブはマスクさ
れ、かつ酸化物３４が成長され、第３図のショットキダ
イオード１８、トランジスタ４、およびレジスタ６を形
成するため、エピタキシャル層２２にドーピング領域だ
けでなくコンタクト開口Ｉ−Ｖを設ける。コンタクトの
くぼみまたはシンカー２８は、高い濃度のＮドーパント
、たとえば燐で、その点でエピタキシャルシリコン２２
をドープすることによって形成される。コンタクトのく
ぼみ２８またはシンカーは、コンタクト■を埋込コレク
タ２０と相互に接続する。次に説明されるが、コンタク
ト注入物４５は、エミッタ４０の形成と同時に、シ”シ
カ−２８上に形成される。

低抵抗ベース領域３０は、拡散または注入によって単位
体積あたり１０１７ないし１０＋９の澹度のホウ素でド
ープすることによって、エピタキシャル１１２２に設け
られる。隣接する活性ベース領域４４および４６も、ホ
ウ素で層２２をドープすることによって形成される。

抵抗器６は、単位体積あたり１０１４ないし１０１６の
濃度のホウ素で拡散またはイオン注入してシリコンをド
ープすることによって、エピタキシャルシリコン層２２
に、３２で形成される。抵抗器３２のコンタクト部分４
８は、コンタクトエの下に位置するが、イオン注入まは
た拡故によって単位体積あたり１０１７ないし１０＋９
のより高い濃度のホウ素でさらにシリコン層２２をドー
プすることによって形成される。高密度コンタクト注入
物４８ａは、金属コンタクトエとコンタクト領域４８と
の間に示され、コンタクトを抵抗性コンタクトにする。

同様のコンタクト注入物４６ａはベース領域４６上に用
いられる。

ショットキダイオード１８は、シリコン層２２と反応し
て金属シリサイドを形成することが可能な金属を析出す
ることによって、かつ焼結してＮタイプのエピタキシャ
ルシリコン層上にショットキダイオードの金属シリサイ
ドアノードを形成することによって、３８に形成される
。この焼結は、約４００ないし９００℃の温度で行なわ
れる。

シリコンと反応して金属シリサイドを形成することが可
能な金属は、コバルト、クロム、ハフニウム、イリジウ
ム、マンガン、モリブデン、ニッケル、パラジウム、白
金、レニウム、タンタル、チタン、タングステン、およ
びジルコニウムを含む。白金が好ましい金属である。

トランジスタ４のエミッタは、イオン注入によって単位
体積あたり１０１９ないし１０２Ｉの温度の砒素で層２
２をドープすることによって、４０に形成される。トラ
ンジスタ４の真性ベースは、イオン注入によって単位体
積あたり１０１１′ないし１０１８の濃度のホウ素で層
２２をドープすることによって、４４に形成される。ベ
ース４４は、既に閣２２に形成されているベース３０へ
接続される。さらにベース４６の部分も、ベース４４と
同時に、層２２に形成され、ベースのコンタクトＶの下
に位置する。

コンタクトＩ−Ｖは、ダイオード１８が形成された後析
出される、アルミニウム層２０、抵抗器６、およびトラ
ンジスタ４から形成される。アルミニウム層は、金属接
点を提供するために適当にマスクされる。これらのロー
マ数字は、第３図に示された数字に対応し、それぞれ抵
抗＠６、ショットキダイオード１８、およびトランジス
タ４の３１１極の両端での接点を表わす。

第５Ａ図および第５Ｂ図を参照すると、ポリシリコン層
がＥＣＬデバイスのショットキダイオードとポリ抵抗器
との両方を形成するために用いられている好ましい実施
例が示される。この実施例では、第５Ａ図に示されるよ
うに、ポリシリコン層２５が、先にマスクされたシリコ
ン層２２上に析出される。次に、酸化物部分３４を成長
させるために、ポリシリコンがマスクされる。代わりに
、所望すれば、ポリシリコン層２５の析出の前に、酸化
物部分３４が形成されてもよく、その場合には、酸化物
３４上に析出されるポリシリコンは、選択的に除去され
なければならないであろう。

ショットキダイオードは、上で説明したように、ドープ
されていないか、または単位体積あたり１゜０１ｓない
し１０１ｒ″の濃度の型の注入物で少しドープされてい
るポリシリコンの部分上に、シリサイドを形成すること
によって第５Ｂ図の３８−で形成される。シンカー２８
上のポリシリコン部分２８ａ・は、良好な導電性を保証
するために、注入によって単位体積あたり１０１８ない
し１０２１の濃度の燐または砒素でＮドープされる。ポ
リシリコンの、抵抗器領域３２−は、注入によって必要
なシート抵抗を与えるのに十分な濃度のホウ素で酸化物
５２下のポリシリコン部分をドープすることによって形
成される。エミッタ４０′は、砒素または燐でポリシリ
コンをドープすることによって、ポリシリコン部分４４
ａ下に形成される。

抵抗器領域３２−の一端は、下にあるエピタキシャル層
２２のベースコンタクト領域４６−上にある。コンタク
トＶ下のポリシリコン抵抗器領域３２−の頂部は、抵抗
器６およびトランジスタ４のベースのために共通なコン
タクトを形成する。

上述のとおり、この発明の構造の構成にポリシリコンを
使用するのが、多くの点で好ましい。第１に、トランジ
スタのエミッタ上にポリシリコン層を使用することによ
り、エミッタ効率は非常に高くなるという利点が生じ、
またトランジスタの垂直収縮が得られ、それによって動
作の速度を増加する。第２に、このタイプの構成により
、ポリシリコン抵抗器は酸化物分離領域上に位置し、セ
ルにとっての面積要求を減じる。さらに、ショットキダ
イオードにポリシリコンを使用することにより、より高
い電圧降下を生じ、所望すれば、電界めっきで端縁での
漏れを減じることができる。

したがって、ポリシリコンを使用することにより、デバ
イスの水平収縮と、垂直収縮との両方が得られる。これ
を鑑み、この発明の以下の全実施例が、ポリシリコンの
使用に関して図解される。

第６図および第７図では、ショットキダイオード１８を
組込むＥＣＬバイポーラメモリセルのさらに他の実施例
が示され、抵抗器６の代わりに、負荷トランジスタ１５
が用いられ、それはＰＮＰ負荷として示されるが、適当
な状況では、ＮＰＮ負荷が使用されるであろう。第６図
には、メモリセルのもう半分が、はっきりさせるために
点線で概略的に示される。しかしながら、第６図の実線
で示される半分のセル部分だけが、第７図に示される集
積回路構造に構成されて示される。この実施例では、先
に説明された図で示されたのと同じ数字が同じ部分を示
し、ショットキダイオードは再び３８−に形成されて示
される。

コレクタ部分５６およびエミッタ部分５８は、第７図で
は、それぞれポリシリコン部分５６ａおよび５８ａの下
にあり、ラテラルＰＮＰ注入物を表わし、負荷デバイス
として働＜ＰＮＰトランジスタ１５を形成する。トラン
ジスタ１５のコレクタ部分５６およびエミッタ部分５８
は、イオン注入によって単位体積あたり１０１７ないし
１０′９の濃度のホウ素でエピタキシャル層２２をドー
プすることによって形成される。ポリシリコン部分５６
ａおよび５８ａも、良好なＳ電性を提供するだめにホウ
素でドープされる。部分５６ａは、部分５６および３０
とともに、メモリトランジスタ４のベースコンタクトも
形成する。エピタキシャル層２２は、トランジスタ１５
のベースを形成する。

ＥＣＬバイポーラメモリセルの大きさが収縮すると、セ
ルの記憶容量を減じることにもなりがらで、そのためα
感度の問題が起こってα粒子がオフトランジスタのコレ
クターへ−ス接合にぶつかるため、陰電荷がそのコレク
ターベース接合に生じ、それが原因で７リツプフロツプ
回路が変化するであろう。

第８図および第９図を参照すると、ＥＣＬバイポーラメ
モリセルの他の実施例が示され、αストライクの問題は
、反転したＥＣＬセルを構成することによって防止され
、または軽減される。次の実施例だけでなく、第８図お
よび第９図の実施例でも、コレクタよりむしろトランジ
スタ４および１４のエミッタを埋込み、かつそれらをα
ストライクによって発生した主１シリアのための共通収
集接続点とすることによって、αストライクに対する保
護が強化されており、したがってソフトエラーの発生が
減じられる。

この構成には、セルの７リツプ７０ツブ回路で両トラン
ジスタ４および１４のために用いられる共通の埋込エミ
ッタが必要とされるコンタクトの数を減じる、すなわち
独立したエミッタをコンタクトを介して、共に１個のワ
ードラインで接続する必要を除去するという点において
利点が加わっている。

埋込エミッタ６０はシリコン層を含み、それはイオン注
入または拡散によって、単位体積あたり１ｏ１６ないし
１０２１の濃度のアンチモンまたは砒素でＮドープされ
ている。

真性ベース部分８４は、アップ拡散方法で埋込エミッタ
６０上に形成されるが、その方法はまずマスクすること
、およびホウ素ま′たはその他のＰドーパントをマスク
を介して埋込層６０の開いた領域に選択的に注入するか
拡散することからなる。

このドーピング後、エピタキシャル層２２が成長される
。このとき、先にドープされた埋込層６０のＰドーパン
トが拡散してエピタキシャル層２２へ入り、真性ベース
領域８４を形成する。

コンタクトのくぼみまたはシンクロ８は、ポリシリコン
コンタクト部分６８ａを介して、埋込エミッタ６０をコ
ンタクト■と相互に接続する。コンタクトくぼみ６８は
、燐でドープされたシリコン震を良好な導電性を提供す
るのに十分な濃度でイオン注入してドープすることによ
って形成される。真性ベース８４と抵抗器９８の一方の
コンタクトとの間にコンタクトを設けるために、Ｐ＋コ
ンタクト領域９０は、ホウ素の拡散によらて、層２２に
形成される。Ｐ＋注入物９２は、ペースコンタク°トを
形成するために、ホウ素の注入によって層２２に形成さ
れる。コレクタピックアップ領域９４は、Ｎドーピング
層２２によって形成される。

前記領域を形成した優、ポリシリコン層は、その構造上
に析出されて、ダイオード２および抵抗器６を形成する
。抵抗器６は、第５図で図解される実施例で説明された
ように、ポリシリコンを適当にドープすることによって
９８に形成される。

ダイオード２は、単位面積あたり１０１４なｌ／Ｘシ１
０′６のａｌｌの燐または砒素で、コレクタ領域上のポ
リシリコン層へＮ＋が注入されることを除けば、抵抗器
と同様の方法で９６に形成される。

必要ならば、コレクタピックアップ領域９４を形成する
ために、これと同じ注入物が使用されてもよい。第９図
の結果として生じた構造は、共通の、埋込エミッタを設
けることによって、αストライクまたはその他のソフト
エラーに対し保護する。

さらに、ワードライン２は語長を含むセルの全行に共通
であるため、エミッタコンタクト６８および６８ａは、
酸化物６４によってセルから分離されて示されるが、各
セルごとに繰返される必要がなく、したがって空間が節
約される。

第１０図および第１１図を参照すると、第８図および第
９図の実施例で示される抵抗器６に代わって、ＰＮＰ負
荷またはトランジスタ１５が用いられる。またダイオー
ド２に代わって、マルチエミッタトランジスタ４−が用
いられる。

この実施例では、Ｐ＋注入物は、ポリシリコンコンタク
ト１０８ａ下の１０８で形成され、それはまたＰＮＰ負
荷トランジスタ１５のエミッタのためにＰドープされて
いる。コンタクトのくぼみ９０および９０ａが形成され
、それぞれベース８４から、注入物９２およびポリシリ
コン領域９２ａを介してベースコンタクトＶへ、および
ビットライントランジスタ４−のベース９３ヘコンタク
トを設ける。エミッタ１０６およびコレクタピックアッ
プ１０７は、それぞれ、ポリシリコン領域１０６ａおよ
び１０７ａを介して、砒素または燐注入物によっ【形成
される。

セルをビットラインへ結合するためにショットキダイオ
ードを用いること、および共通の埋込エミッタを用いる
ことは、それぞれ、Ｅ、ＯＬバイポーラメモリセルの性
能を高めることになるが、特にデバイスが寸法的にさら
に小さくされると、この発明の両局面が組合わされる結
果、ざらに性能が改良されるが、どちらかの局面だけで
は可能ではない。共通の、埋込エミッタの概念と組合わ
せで、ショットキダイオードを用いると、もしそうしな
ければ埋込エミッタを用いるために生じることがあるラ
ッチアップの問題が避けられることが保証される。

第１２図ないし第１９図で図解されるように、改、良さ
れたＥＣＬバイポーラメモリセルでは、セルはざらに小
さくなり、α感度に対してさらに強くなり、ラッチアッ
プに対しさらによく保護され、かつ好ましい実施例では
、パターン化されたポリシリコン層を使用すると、ショ
ットキダイオードのベース、メモリトランジスタ用のコ
レクタコンタクト、および負荷デバイス、すなわちレジ
スタまたはＰＮＰ負荷トランジスタのベースが使用でき
ることによって、構成が単純化される。

第１２図ないし第１５図は、発明の他の局面を、２実施
例で図解する。上述のとお″す、これらの実施例では、
ＥＣＬバイポーラメモリセルは反転される、すなわちエ
ミッタは埋込まれ、ショットキダイオードはセルをビッ
トラインへ相互に接続するために用いられる。第１２図
および第１３図に示された実施例の構成では、埋込エミ
ッタは再び１１６０として示される。ショットキダイオ
ードコンタクトは、先に論じられたように、適当な金属
を用い、かつその金属をポリシリコン層１２２ａへ焼結
してダイオードの金属シリサイドアノードを形成して、
ポリシリコン１２２ａ上の１２２に形成される。

１４４で示される注入されたコレクタは、Ｐエピタキシ
ャル層７６への燐注入物によって形成される。１６６で
示されるベースコンタクト領域は、ホウ素を使用するＰ
注入で形成される。１１８で示される、コレクタコンタ
クト注入物は、当業者に周知である斥、砒素または燐を
使用するＮ注入によって、ポリシリコン１１８ａを介し
て形成される。第１３図のショットキダイオード構成に
対してアップ拡散されたベースを形成するために、第９
図で説明された同様の方法を用いることができる。

同様の実施例が、第１４図および第１５図で示されるが
、前の実施例と同様、抵抗器６に代わって、ＰＮＰ負荷
またはトランジスタ１５が用いられる。再び、メモリト
ランジスタ４のエミッタは、埋込層６０に含まれる。コ
ンタクトくぼみ６８は、ポリシリコンロ８ａを介して、
埋込エミッタを金属コンタクト■へ接続する。真性ベー
ス８４は、９０．９２、および９２ａを介して、金属ベ
ースコンタクトＶへ接続される。エミッタのためのＰ“
注入物は、ポリシリコン１０８ａを介して１０８で示さ
れるが、一方Ｎ−エピタキシャルコレクタ層は２２で示
され、それは１０８の下で、ＰＮＰ負荷トランジスタ５
のベース、およびＮＰＮメモリトランジスタ４′のコレ
クタを形成する。コレクタコンタクト注入物は１０９で
示され、かつポリシリコン１０９ａはコレクタ２２を金
属コンタクト１ｖへ接続し、負荷トランジスタ１５のベ
ースおよびメモリトランジスタ４′のコレクタを表す。

ポリシリコン１２２ａ上の１２２に形成されるシ５−／
トキダイオードが、再び示される。

したがって、新規のメモリセルは、様々な局面で示され
たように、ＥＣＬバイポーラメモリセルの大きさを収縮
させるときに出くわす問題、たとえばラッチアップ、α
感度、および材用できるコンタクトスペースなどに取組
む。この特許請求された発明は、ＥＣＬメモリセルの７
リツプ７０ツブ回路を形成するトランジスタのために共
通な埋込エミッタを設けることによって、α粒子が集積
回路構造にぶつかって発生される寄生電荷に対し保護す
る。好ましい実施例では、底部ワードラインはワードラ
インのすべてのセルのために共通なエミッタである。

【図面の簡単な説明】

第１Ａ図は、先行技術゛のメモリセルの一実施例の概略
図である。 第１Ｂ図は、先行技術のメモリセルの他の実施例の概略
図である。 第２図は、この発明のメモリセルの一実施例の概略図で
ある。 第３図は、第２図のメモリセルの半分の概略図である。 第４図は、第３図に概略的に示された半分のセルに対応
する、集積回路構造の断面図である。 第５Ａ図は、第３図に概略的に示された半分のセルに対
応する、集積回路構造の他の実施例の構成の中間段階の
断面図である。 第５Ｂ図は、第５Ａ図の実施例の、セルの残りを構成し
た後の断面図である。 第６図は、第２図ないし第５図で示された、ショットキ
リードライトダイオードとともにＰＮＰ負荷を用いるメ
モリセルの他の実施例のための半分のセルを示す概略図
である。 第７図は、第６図に概略的に示された半分のセルに対応
する、集積回路構造の断面図である。 第８図は、メモリセルのざらに他の実施例の半分のセル
の概略図であり、そのセルは埋込エミッタを提供するた
めに反転している。 第９図は、第８図に概略的に示゛された半分のセルに対
応する、集積”回路構造の断面図である。 第１０図は、第８図に概略的に示された他の実施例の半
分のセルの概略図であり、抵抗器負荷の代わりにＰＮＰ
負荷が用いられている。 第１１図は、第１０図に概略的に示された半分のセルに
対応する、集積回路構造の断面図である。 第１２図は、第３図と第８図との両方に示された特徴を
取入れている、メモリセルのさらに他の実施例の半分の
セルの概略図である。 第１３図は、第１２図に概略的に示された半分のセルに
対応する、集積回路構成の断面図である。 第１４図は、第６図および第８図に概略的に示された両
特徴を取入れている、メモリセルの他の実施例の半分の
セルの概略図である。 第１５図は、第１４図に概略的に示された半分のセルに
対応する、集積回路構成の断面図である。 図において、４および１４はトランジスタ、６．１６お
よび３２は抵抗器、１８および３８はショットキダイオ
ード、２０はコレクタ層、２２はシリコン層、２４およ
び３４は酸化物層、２８はコンタクトくぼみまたはシン
カー、３０．４４、および４６はベース領域、４５．４
６ａ１および４８ａはコンタクト注入、４８はコンタク
ト領域、４０はエミッタ、Ｉ−Ｖはコンタクト開口であ
る。

Claims (1)

1. 【特許請求の範囲】 （１）αストライクによつて生じるソフトエラーに対す
   る改良された抵抗を特徴とする集積回路構造の改良され
   たエミッタ結合型論理回路バイポーラメモリセルであつ
   て、フリップフロップ回路を形成するために交差結合さ
   れた１対のメモリトランジスタを有する反転したセルを
   備え、各メモリトランジスタのコレクタは、それぞれ負
   荷デバイスを介して第１ワードラインへ結合され、第２
   ワードラインへ接続されるメモリトランジスタのための
   共通な埋込エミッタをさらに含む、メモリセル。 （２）前記負荷デバイスは、ＰＮＰ負荷を含む、特許請
   求の範囲第１項記載のメモリセル。（３）前記負荷デバ
   イスは、抵抗性負荷を含む、特許請求の範囲第１項記載
   のメモリセル。（４）前記抵抗性負荷は、ドープされた
   ポリシリコンを含む、特許請求の範囲第３項記載のメモ
   リセル。 （５）前記メモリセルは、第１ダイオードを介して第１
   ビットラインへ結合され、かつ第２ダイオードを介して
   第２ビットラインへ結合される、特許請求の範囲第４項
   記載のメモリセル。 （６）前記トランジスタの一方上のコレクタは、前記第
   １ダイオードによつて前記第１ビツトラインへ結合され
   、かつ前記１対の他方のトランジスタ上のコレクタは、
   前記第２ダイオードを介して前記第２ビットラインへ結
   合される、特許請求の範囲第５項記載のメモリセル。 （７）前記各トランジスタは、第２エミッタを介してビ
   ットラインへ結合される、特許請求の範囲第４項記載の
   メモリセル。 （８）フリップフロップを形成するために共に結合され
   る１対のトランジスタを含み、そのコレクタは、それぞ
   れ負荷デバイスを介して第１ワードラインへ結合され、
   かつその共通のエミッタは、第２ワードラインへ接続さ
   れかつ埋込層に形成されて、αストライクによるソフト
   エラーを防止する、ＥＣＬバイポーラ集積回路メモリセ
   ルの改良されたメモリセル。 （９）前記フリップフロップを形成する前記各トランジ
   スタ上のコレクタは、抵抗器を介して第１ワードライン
   へ接続される、特許請求の範囲第８項記載のセル。 （１０）前記抵抗器は、所望の抵抗を提供するために、
   ドープされたポリシリコンを使用して集積回路上に形成
   される、特許請求の範囲第９項記載のセル。 （１１）前記共通の埋込エミッタは、ワードラインのす
   べてのセルのために共通なエミッタである、特許請求の
   範囲第１０項記載のセル。（１２）第１メモリトランジ
   スタのビットラインとコレクタとの間に接続される第１
   のドープされたポリシリコンダイオードと、第２メモリ
   トランジスタの第２ビットラインとコレクタとの間に接
   続される第２のドープされたポリシリコンダイオードと
   、ドープされたポリシリコン抵抗器を介して前記第１お
   よび第２メモリトランジスタの前記コレクタへそれぞれ
   接続される第１ワードラインとを有し、前記第１トラン
   ジスタは、前記第２トランジスタの前記コレクタへ接続
   されるベースを有し、かつ前記第２トランジスタは、前
   記第１トランジスタのコレクタへ接続されるベースを有
   し、それによってフリップフロップ回路が形成され、か
   つ前記集積回路構造の埋込層と、前記埋込層の部分から
   形成され、かつ第２ワードラインへ接続される前記メモ
   リトランジスタのために共通なエミッタとをさらに有す
   る、集積回路構造のＥＣＬバイポーラメモリセル。 （１３）集積回路構造でのαストライクに対する保護を
   強めたＥＣＬバイポーラメモリセルを形成する方法であ
   つて、 ａ）埋込層を形成し、かつ ｂ）前記各メモリトランジスタのために共通なエミッタ
   として前記埋込層を使用し、前記メモリセルのフリップ
   フロップ回路を形成するメモリトランジタを構成する ことを含む、方法。 （１４）前記セルを第１および第２ビットラインへ結合
   するダイオードを形成し、かつ前記セルを第１ワードラ
   インへ結合する抵抗性負荷を形成するために、ドーパン
   トでポリシリコン層をドープするステップをさらに含む
   、特許請求の範囲第１３項記載の方法。 （１５）前記埋込層をＰドーパントでドープし、かつエ
   ピタキシャルシリコン層を前記埋込層上に成長させるス
   テップを含み、それによって前記Ｐドーパントは、前記
   埋込層から前記エピタキシャル層へ拡散して前記メモリ
   トランジスタに真性ベース領域を形成する、特許請求の
   範囲第１４項記載の方法。