JPS5813998B2 - メモリ装置 - Google Patents
メモリ装置Info
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- JPS5813998B2 JPS5813998B2 JP53153366A JP15336678A JPS5813998B2 JP S5813998 B2 JPS5813998 B2 JP S5813998B2 JP 53153366 A JP53153366 A JP 53153366A JP 15336678 A JP15336678 A JP 15336678A JP S5813998 B2 JPS5813998 B2 JP S5813998B2
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- circuit
- memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明はスタティック形のメモリ装置に関する。
スタティック形のメモリ装置に使用するメモリ回路とし
て、従来、第１図にて全体としてＵで示す如き、ドレイ
ンが負荷Ｌ１に、ソースが接地に夫々接続せる例えばｎ
チャンネル型のＭＩＳ電界効果型トランジスタ（以下簡
単の為トランジスタと称す）Ｑ１と、ドレインが負荷Ｌ
２及びトランジスタＱ１のゲートに、ソースが接地に、
ゲートがトランジスタＱ１のトレインに接続せるｎチャ
ンネル型のトランジスタＱ２と、ドレイン及びソースの
何れか一方がトランジスタＱ１のドレイン及び負荷Ｌ１
の接続中点Ｐ１に、他方が書込・読出用線（以下ビット
線と称す）Ｂ１ に、ゲートが制御用線（以下ワード線
と称す）Ｗに夫々接続せるｎチャンネル型のトランジス
タＱ３と、ドレイン及びソースの何れか一方がトランジ
スタＱ２のドレイン及び負荷Ｌ２の接続中点Ｐ２に、他
方が他のビット線Ｂ１’に、ゲートがワード線Ｗに夫々
接続せるｎチャンネル型のトランジスタＱ４とを具備し
、而してこの場合負荷Ｌ１及びＬ２のトランジスタＱ１
及びＱ２側が電源線路Ｆを介して正極性の電源端子ＶＤ
に接続されてなる構成のものが提案されている。
て、従来、第１図にて全体としてＵで示す如き、ドレイ
ンが負荷Ｌ１に、ソースが接地に夫々接続せる例えばｎ
チャンネル型のＭＩＳ電界効果型トランジスタ（以下簡
単の為トランジスタと称す）Ｑ１と、ドレインが負荷Ｌ
２及びトランジスタＱ１のゲートに、ソースが接地に、
ゲートがトランジスタＱ１のトレインに接続せるｎチャ
ンネル型のトランジスタＱ２と、ドレイン及びソースの
何れか一方がトランジスタＱ１のドレイン及び負荷Ｌ１
の接続中点Ｐ１に、他方が書込・読出用線（以下ビット
線と称す）Ｂ１ に、ゲートが制御用線（以下ワード線
と称す）Ｗに夫々接続せるｎチャンネル型のトランジス
タＱ３と、ドレイン及びソースの何れか一方がトランジ
スタＱ２のドレイン及び負荷Ｌ２の接続中点Ｐ２に、他
方が他のビット線Ｂ１’に、ゲートがワード線Ｗに夫々
接続せるｎチャンネル型のトランジスタＱ４とを具備し
、而してこの場合負荷Ｌ１及びＬ２のトランジスタＱ１
及びＱ２側が電源線路Ｆを介して正極性の電源端子ＶＤ
に接続されてなる構成のものが提案されている。
尚本例に於では負荷Ｌ１がドレイン及びゲートを電源線
路Ｆに、ソースをトランジスタＱ１のドレインに接続せ
るトランジスタＱ５でなり、又負荷Ｌ２が同様にドレイ
ン及びゲ−トを電源線路Ｆに、ソースをトランジスタＱ
２のドレインに接続せるトランジスタＱ６でなる場合が
示されている。
路Ｆに、ソースをトランジスタＱ１のドレインに接続せ
るトランジスタＱ５でなり、又負荷Ｌ２が同様にドレイ
ン及びゲ−トを電源線路Ｆに、ソースをトランジスタＱ
２のドレインに接続せるトランジスタＱ６でなる場合が
示されている。
又斯るメモリ回路を使用したメモリ装置として第２図に
示す如き、複数Ｍ×Ｎ個のメモリ回路Ｕｌｌ ｔ ＵＩ
２・・・・・・・・・Ｕ１Ｎ；Ｕ２，，Ｕ２・・・・・
・・・・・Ｕ２ Ｎ＋・・・・・・・・・ＵＭｌ ＋
ＵＭ２・・・・・・・・・ＵＭＮと、複数Ｍ本のワード
線Ｗ１，Ｗ２・・・・・・・・・ＷＭと、複数Ｎ対のビ
ット線Ｂ１及びＢ１′，Ｂ２及びＢ２′，・・・・・・
・・・ＢＮ及び及びＢ／と、複数Ｎ本の電源線Ｆ１，Ｆ
２・・・・・・・・・ＦＮとを具備し、而してこの場合
メモリ回路Ｕ１１（ｉ＝１，２・・・・・・・・・Ｍ，
ｊ＝１．２・・・・・・・・・Ｎ）が、第１図のメモリ
回路Ｕと同様の構成を有し、但しメモリ回路Ｕｉ のト
ランジスタＱ３のドレイン及びソースの他方がビツド線
Ｂｊに、ゲートがワード線Ｗｉに夫々接続され、メモリ
回路ＵｉｉのトランジスタＱ４のドレイン及びソースの
他方がビット線Ｂ′に、ゲートがワード線Ｗ，に夫々接
続され、メモリ回路Ｕｉｉの負荷Ｌ１及びＬ２のトラン
ジスタＱ１及びＱ２側とは反対側が電源線路Ｆを介して
正極性の電源端子ＶＤに接続され、一方ビット線Ｂｉ及
びＢ！が充電用回路Ｄｉ、及び入力回路Ｈ１及び出力回
路Ｈ２を接続せる選択接続回路Ｇに接続されてなる構成
のものが提案されている。
示す如き、複数Ｍ×Ｎ個のメモリ回路Ｕｌｌ ｔ ＵＩ
２・・・・・・・・・Ｕ１Ｎ；Ｕ２，，Ｕ２・・・・・
・・・・・Ｕ２ Ｎ＋・・・・・・・・・ＵＭｌ ＋
ＵＭ２・・・・・・・・・ＵＭＮと、複数Ｍ本のワード
線Ｗ１，Ｗ２・・・・・・・・・ＷＭと、複数Ｎ対のビ
ット線Ｂ１及びＢ１′，Ｂ２及びＢ２′，・・・・・・
・・・ＢＮ及び及びＢ／と、複数Ｎ本の電源線Ｆ１，Ｆ
２・・・・・・・・・ＦＮとを具備し、而してこの場合
メモリ回路Ｕ１１（ｉ＝１，２・・・・・・・・・Ｍ，
ｊ＝１．２・・・・・・・・・Ｎ）が、第１図のメモリ
回路Ｕと同様の構成を有し、但しメモリ回路Ｕｉ のト
ランジスタＱ３のドレイン及びソースの他方がビツド線
Ｂｊに、ゲートがワード線Ｗｉに夫々接続され、メモリ
回路ＵｉｉのトランジスタＱ４のドレイン及びソースの
他方がビット線Ｂ′に、ゲートがワード線Ｗ，に夫々接
続され、メモリ回路Ｕｉｉの負荷Ｌ１及びＬ２のトラン
ジスタＱ１及びＱ２側とは反対側が電源線路Ｆを介して
正極性の電源端子ＶＤに接続され、一方ビット線Ｂｉ及
びＢ！が充電用回路Ｄｉ、及び入力回路Ｈ１及び出力回
路Ｈ２を接続せる選択接続回路Ｇに接続されてなる構成
のものが提案されている。
尚本例に於ては充電回路Ｄｉがドレインが電源端子ＶＤ
に、ソースがビット線Ｂ に、ゲートがクロックパルス
源Ｋに夫々接続せるトランジスタＱ７と、ドレインが電
源端子ＶＤに、ソースがビット線Ｂ ′，に、ゲートが
クロツクパルス源Ｋに夫々接続せるトランジスタＱ８と
を以って構成されている場合が示されている。
に、ソースがビット線Ｂ に、ゲートがクロックパルス
源Ｋに夫々接続せるトランジスタＱ７と、ドレインが電
源端子ＶＤに、ソースがビット線Ｂ ′，に、ゲートが
クロツクパルス源Ｋに夫々接続せるトランジスタＱ８と
を以って構成されている場合が示されている。
所で第２図に示されているメモリ装置によれば、以下述
べる機能が得られるものである。
べる機能が得られるものである。
即ちクロツクパルス源Ｋより第３図Ａに示す如き周期Ｔ
。
。
を有する負極性のクロツクパルス列ＣＰを得、而してワ
ード線Ｗｉに第３図Ｂに示す如きクロツクパルス列ＣＰ
の一のパルスの得られる周期Ｔｋに於てその期間Ｔｋの
頭初の時点ｔ１又はこれより僅かに遅れた時点より期間
Ｔｋの終りの時点ｔ３又はこれより僅かに遅れた時点迄
の区間Ｔｗに於て高レベルをとるクロツクパルス列ＣＰ
と同期せる正極性の制御パルスＷＰ１を与え、又ビット
線Ｂｉ（又はＢ′・）に入力回路Ｈ１及び選択接続回路
Ｇを介して第３図Ｃに示す如きクロックパルス列ＣＰの
一のパルスの得られる期間Ｔｋに於ける制御パルスＷＰ
ｉの得られる時点より遅れた時点ｔ２より期間Ｔｋの終
りの時点ｔ３迄の区間ＴＢに於て低レベルをとる負極性
の書込パルスＢＰｉ（又はＢＰ／ ）を与えるものとす
れば、ビット線Ｂｉ及びＢ′，と接地との間の浮遊容量
Ｃｊ及びＣ′，が、期間Ｔｋの前及び後に於て充電用回
路ＤｊのトランジスタＱ７及びＱ８がオンであることに
より、電源端子ＶＤよりの正極性の電源にて充電され、
又浮遊容量Ｃ （又はＣ′・）が、期間ＴＢの前后に於
てビット線Ｂｊ （又はＢ勺に入力回路Ｈ１及び選択接
続回路Ｇを介して高レベルが与えられていることにより
、選択接続回路Ｇ側より充電され、更に浮遊容量Ｃ’（
又はＣｉ）が、期間ＴＢの前后を問わずビット線Ｂ’（
又はＢｉ）に入力回路Ｈ１及び選択接続回路Ｇを介して
高レ１ベルが与えられていることにより、選択接続回路
Ｇ側より充電されるものであるが、期間Ｔｋに於ける制
御パルスＷＰｉが高レベルの区間をとる期間に於てメモ
リ回路ＵｉｉのトランジスタＱ３及びＱ４がオンとなり
、一方ビット線Ｂｉ（又はＢ′）に入力回路Ｈ１及び選
択接続回路Ｇを介して低レベルが与えられることにより
、期間ＴＢに於て浮遊容量Ｃｉ（又はＣ′）の充電電荷
が選択接続回路Ｇ側に放電し、この為期間ＴＢに於てメ
モリ回路ＵＩｊの接続中点Ｐ１が強制的に低レベルとな
つてメモリ回路ＵｉｉのトランジスタＱ２（又はＱｌ）
がオフ、これに応じてトランジスタＱｌ（又はＱ２）が
オンとなり、そしてその状態が期間ＴＢを過ぎても２値
表示で例えば「１」の情報として維持され、斯くてメモ
リ回路Ｕｉｉへの情報「１」の書込がなされることとな
るものである。
ード線Ｗｉに第３図Ｂに示す如きクロツクパルス列ＣＰ
の一のパルスの得られる周期Ｔｋに於てその期間Ｔｋの
頭初の時点ｔ１又はこれより僅かに遅れた時点より期間
Ｔｋの終りの時点ｔ３又はこれより僅かに遅れた時点迄
の区間Ｔｗに於て高レベルをとるクロツクパルス列ＣＰ
と同期せる正極性の制御パルスＷＰ１を与え、又ビット
線Ｂｉ（又はＢ′・）に入力回路Ｈ１及び選択接続回路
Ｇを介して第３図Ｃに示す如きクロックパルス列ＣＰの
一のパルスの得られる期間Ｔｋに於ける制御パルスＷＰ
ｉの得られる時点より遅れた時点ｔ２より期間Ｔｋの終
りの時点ｔ３迄の区間ＴＢに於て低レベルをとる負極性
の書込パルスＢＰｉ（又はＢＰ／ ）を与えるものとす
れば、ビット線Ｂｉ及びＢ′，と接地との間の浮遊容量
Ｃｊ及びＣ′，が、期間Ｔｋの前及び後に於て充電用回
路ＤｊのトランジスタＱ７及びＱ８がオンであることに
より、電源端子ＶＤよりの正極性の電源にて充電され、
又浮遊容量Ｃ （又はＣ′・）が、期間ＴＢの前后に於
てビット線Ｂｊ （又はＢ勺に入力回路Ｈ１及び選択接
続回路Ｇを介して高レベルが与えられていることにより
、選択接続回路Ｇ側より充電され、更に浮遊容量Ｃ’（
又はＣｉ）が、期間ＴＢの前后を問わずビット線Ｂ’（
又はＢｉ）に入力回路Ｈ１及び選択接続回路Ｇを介して
高レ１ベルが与えられていることにより、選択接続回路
Ｇ側より充電されるものであるが、期間Ｔｋに於ける制
御パルスＷＰｉが高レベルの区間をとる期間に於てメモ
リ回路ＵｉｉのトランジスタＱ３及びＱ４がオンとなり
、一方ビット線Ｂｉ（又はＢ′）に入力回路Ｈ１及び選
択接続回路Ｇを介して低レベルが与えられることにより
、期間ＴＢに於て浮遊容量Ｃｉ（又はＣ′）の充電電荷
が選択接続回路Ｇ側に放電し、この為期間ＴＢに於てメ
モリ回路ＵＩｊの接続中点Ｐ１が強制的に低レベルとな
つてメモリ回路ＵｉｉのトランジスタＱ２（又はＱｌ）
がオフ、これに応じてトランジスタＱｌ（又はＱ２）が
オンとなり、そしてその状態が期間ＴＢを過ぎても２値
表示で例えば「１」の情報として維持され、斯くてメモ
リ回路Ｕｉｉへの情報「１」の書込がなされることとな
るものである。
又斯る状態より、クロックパルス源Ｋより第３図Ａに示
す如きクロツクパルス列ＣＰを得、而してワード線Ｗｉ
に第３図Ｂに示す如き制御パルスＷＰｉを与え、更にビ
ット線Ｂｉ（又はＢ′・）を第３図Ｃにて上述せる書込
パルスＴＢの期間ＴＢと同じ期間に於て選択接続回路Ｇ
を介して出力回路Ｈ２に接続するものとすれば、期間Ｔ
ｋに於ける制御パルスＷＰｉが高レベルをとる区間に於
てメモリ回路ＵｉｊのトランジスタＱ３及びＱ４がオン
となり、この場合メモリ回路ＵｉｊのトランジスタＱ１
（又はＱ２）がオン、トランジスタＱ２（又はＱｌ）
がオンであることにより、浮遊容量Ｃｉ（又はＣ１）の
充電電荷がトランジスタＱ３（又はＱ４）及びＱ１（又
はＱ２）を通じて接地に放電し、この為期間ＴＢに於て
ビット線Ｂｉ（又はＢ１）が低レベルとなり、そしてそ
れが選択接続回路Ｇを介して出力回路Ｈ２にてメモリ回
路Ｕｉｊの情報が「１」であるとして読出され、斯くて
メモリ回路Ｕｉｊの「１」の情報の読出しがなされるこ
ととなるものである。
す如きクロツクパルス列ＣＰを得、而してワード線Ｗｉ
に第３図Ｂに示す如き制御パルスＷＰｉを与え、更にビ
ット線Ｂｉ（又はＢ′・）を第３図Ｃにて上述せる書込
パルスＴＢの期間ＴＢと同じ期間に於て選択接続回路Ｇ
を介して出力回路Ｈ２に接続するものとすれば、期間Ｔ
ｋに於ける制御パルスＷＰｉが高レベルをとる区間に於
てメモリ回路ＵｉｊのトランジスタＱ３及びＱ４がオン
となり、この場合メモリ回路ＵｉｊのトランジスタＱ１
（又はＱ２）がオン、トランジスタＱ２（又はＱｌ）
がオンであることにより、浮遊容量Ｃｉ（又はＣ１）の
充電電荷がトランジスタＱ３（又はＱ４）及びＱ１（又
はＱ２）を通じて接地に放電し、この為期間ＴＢに於て
ビット線Ｂｉ（又はＢ１）が低レベルとなり、そしてそ
れが選択接続回路Ｇを介して出力回路Ｈ２にてメモリ回
路Ｕｉｊの情報が「１」であるとして読出され、斯くて
メモリ回路Ｕｉｊの「１」の情報の読出しがなされるこ
ととなるものである。
尚上述せるメモリ回路Ｕｉｉへの情報「１」の書込がな
されて居らずメモリ回路ＵｉｊのトランジスタＱ１（又
はＱ２）がオフ、トランジスタＱ２（又はＱ１）がオン
である場合は、メモリ回路Ｕｉｊに情報「０１の書込が
なされていることを意味し、又斯る状態より上述せる読
出しをなせば、浮遊容量Ｃｉ（又はＣ１）の充電電荷が
メモリ回路Ｕｉ，のトランジスタＱｌ（又はＱ２）のオ
フの為に放電されず、従って期間ＴＢに於てビット線Ｂ
ｊ （又はＢ′ｊ）が低レベルとなることはなく、従っ
て出力回路Ｈ２にてメモリ回路Ｕｉｉの情報が「０」で
あるとして読出されるものである。
されて居らずメモリ回路ＵｉｊのトランジスタＱ１（又
はＱ２）がオフ、トランジスタＱ２（又はＱ１）がオン
である場合は、メモリ回路Ｕｉｊに情報「０１の書込が
なされていることを意味し、又斯る状態より上述せる読
出しをなせば、浮遊容量Ｃｉ（又はＣ１）の充電電荷が
メモリ回路Ｕｉ，のトランジスタＱｌ（又はＱ２）のオ
フの為に放電されず、従って期間ＴＢに於てビット線Ｂ
ｊ （又はＢ′ｊ）が低レベルとなることはなく、従っ
て出力回路Ｈ２にてメモリ回路Ｕｉｉの情報が「０」で
あるとして読出されるものである。
然し乍ら第２図に示されている従来のメモリ回路の場合
、そのメモリ回路ＵｉｉのトランジスタＱ１及びＱ２の
負荷Ｌ１及びＬ２のトランジスタＱ１及びＱ２側とは反
対側が、電源線路Ｆ を介して電源端子ＶＤに接続され
ていることにより、上述せるメモリ機能が得られる様に
なされている為、メモリ回路Ｕｉｉの負荷Ｌ１及びＬ２
及び電源端子ＶＤ間に電源線路Ｆｉを要するものである
。
、そのメモリ回路ＵｉｉのトランジスタＱ１及びＱ２の
負荷Ｌ１及びＬ２のトランジスタＱ１及びＱ２側とは反
対側が、電源線路Ｆ を介して電源端子ＶＤに接続され
ていることにより、上述せるメモリ機能が得られる様に
なされている為、メモリ回路Ｕｉｉの負荷Ｌ１及びＬ２
及び電源端子ＶＤ間に電源線路Ｆｉを要するものである
。
この為従来のメモリ装置は、それを所謂半導体モノリシ
ックに半導体集積化して構成するものとした場合、その
構成を高密度、小型化するに一定の限度を有したという
欠点を有していたものである。
ックに半導体集積化して構成するものとした場合、その
構成を高密度、小型化するに一定の限度を有したという
欠点を有していたものである。
依って本発明は上述せる欠点のない新規なメモリ装置を
提案せんとするもので、以下詳述する所より明らかとな
るであろう。
提案せんとするもので、以下詳述する所より明らかとな
るであろう。
第４図は本発明によるメモリ装置に使用するメモリ回路
の一例を示し、第１図との対応部分には同一符号を附し
詳細説明はこれを省略するも、第１図にて上述せる構成
に於てその負荷Ｌ１及びＬ２のトランジスタＱ１及びＱ
２側とは反対側が電源線Ｆを介して電源端子ＶＤに接続
されているに代え、ビット線Ｂｌ’に接続されているこ
とを除いては第１図の場合と同様の構成を有する。
の一例を示し、第１図との対応部分には同一符号を附し
詳細説明はこれを省略するも、第１図にて上述せる構成
に於てその負荷Ｌ１及びＬ２のトランジスタＱ１及びＱ
２側とは反対側が電源線Ｆを介して電源端子ＶＤに接続
されているに代え、ビット線Ｂｌ’に接続されているこ
とを除いては第１図の場合と同様の構成を有する。
又第５図は第４図に示されているよるメモリ回路Ｕを使
用した本発明によるメモリ装置の一例を示し、第２図と
の対応部分には同一符号を附し詳細説明はこれを省略す
るも、第２図にて上述せる構成に於て複数Ｎ本の電源線
Ｆ１〜ＦＮが省略され、又メモリ回路Ｕｉ，が第４図の
メモリ回路Ｕと同様の構成を有し、而してそのメモリ回
路Ｕｉｊの負荷ＬＩ及びＬ２のトランジスタＱ１及びＱ
２側とは反対側が電源線Ｆｊを介して電源端子ＶＤに接
続されているに代え、今Ｍが奇数であるものとすれ？メ
モリ回路Ｕ１１，Ｕ３１・・・・・・・・・ＵＭｔ ’
Ｕ１，Ｕ３・・・・・・・・・ＵＭ２’・・・・・・
・・・” Ｉ Ｎ＋ Ｕ３Ｎ・・・・・・・・・ＵＭＮ
の負荷Ｌ１及びＬ２のトランジスタＱ１及びＱ２側とは
反対側が夫々ビット線Ｂ′． ； Ｂ′， ；・・・・
・・・・・Ｂ′Ｎに、メモリ回路Ｕ２１， Ｕ４，・・
・・・・・・・Ｕ（Ｍ−＋）ｔ’ＵＵ ・・・・・・
・・・Ｕ ゛ ・・・・・・ｉ； Ｕ２Ｎ ，２
２フ ４２ （Ｍ−１）２ ”Ｕ４Ｎ・
・・・・・・・・Ｕ（Ｍ−＋）Ｎの負荷Ｌ１及びＬ２の
トランジスタＱ１及びＱ２側とは反対側が夫々ビット線
Ｂ１； Ｂ２；・・・・・・・・・ＢＮに夫々接続され
ていることを除いては第２図の場合と同様の構成を有す
る。
用した本発明によるメモリ装置の一例を示し、第２図と
の対応部分には同一符号を附し詳細説明はこれを省略す
るも、第２図にて上述せる構成に於て複数Ｎ本の電源線
Ｆ１〜ＦＮが省略され、又メモリ回路Ｕｉ，が第４図の
メモリ回路Ｕと同様の構成を有し、而してそのメモリ回
路Ｕｉｊの負荷ＬＩ及びＬ２のトランジスタＱ１及びＱ
２側とは反対側が電源線Ｆｊを介して電源端子ＶＤに接
続されているに代え、今Ｍが奇数であるものとすれ？メ
モリ回路Ｕ１１，Ｕ３１・・・・・・・・・ＵＭｔ ’
Ｕ１，Ｕ３・・・・・・・・・ＵＭ２’・・・・・・
・・・” Ｉ Ｎ＋ Ｕ３Ｎ・・・・・・・・・ＵＭＮ
の負荷Ｌ１及びＬ２のトランジスタＱ１及びＱ２側とは
反対側が夫々ビット線Ｂ′． ； Ｂ′， ；・・・・
・・・・・Ｂ′Ｎに、メモリ回路Ｕ２１， Ｕ４，・・
・・・・・・・Ｕ（Ｍ−＋）ｔ’ＵＵ ・・・・・・
・・・Ｕ ゛ ・・・・・・ｉ； Ｕ２Ｎ ，２
２フ ４２ （Ｍ−１）２ ”Ｕ４Ｎ・
・・・・・・・・Ｕ（Ｍ−＋）Ｎの負荷Ｌ１及びＬ２の
トランジスタＱ１及びＱ２側とは反対側が夫々ビット線
Ｂ１； Ｂ２；・・・・・・・・・ＢＮに夫々接続され
ていることを除いては第２図の場合と同様の構成を有す
る。
以上で本発明によるメモリ装置の一例構成が明らかとな
ったが、斯るメモリ装置の構成によれば、第２図のメモ
リ装置につき前述せると同様のメモリ機能を得ることが
出来るものである。
ったが、斯るメモリ装置の構成によれば、第２図のメモ
リ装置につき前述せると同様のメモリ機能を得ることが
出来るものである。
即ち、第５図のメモリ装置の構成によれば、そ？が第２
図にて上述せる構成に於てそのメモリ回路Ｕｉｊの負荷
Ｌ１及びＬ２のトランジスタＱ１及びＱ２側とは反対側
が電源線Ｆｉを介して電源端子ＶＤに接続されているに
代え、メモリ回路Ｕ，１，Ｕ３１・・・・・・・・・Ｕ
Ｍ１；Ｕ，２，Ｕ３。
図にて上述せる構成に於てそのメモリ回路Ｕｉｊの負荷
Ｌ１及びＬ２のトランジスタＱ１及びＱ２側とは反対側
が電源線Ｆｉを介して電源端子ＶＤに接続されているに
代え、メモリ回路Ｕ，１，Ｕ３１・・・・・・・・・Ｕ
Ｍ１；Ｕ，２，Ｕ３。
・・・・・・・・・ＵＭ２；・・・・・・・・・；ＵＩ
ＮＩＵ３Ｎ・・・・・・・・・ＵＭＮの負荷Ｌ１及びＬ
２のトランジスタＱ１及びＱ２側とは反対側が夫々ビツ
ト線Ｂ］’ ； Ｂ２’ ；・・・・・・・・・；ＢＮ
′に接続され、又メモリ回路Ｕ２１，Ｕ４Ｉ・・・・・
・・・・Ｕ（Ｍ−１）１ ； Ｕ２２ １Ｕ４・・・・
・・・・・Ｕ（Ｍ−１）２ ’・・・・・・・・・：
Ｕ２Ｎ ｔ Ｕ４Ｎ・・・・・・・・・Ｕ（Ｍ−ｔ）Ｎ
の負荷Ｌ１及びＬ２のトランジスタＱ１及びＱ２側とは
反対側が夫々ビット線Ｂ，；）Ｂ２・・・・・・・・・
ＢＮに夫々接続されていることを除いては第２図の場合
と同様であるので、メモリ回路ＵｉｊのトランジスタＱ
１のゲート容量と負荷Ｌ２のインピーダンスとによる時
定数、及びトランジスタＱ２のゲート容量と負荷Ｌ１の
インピーダンスとによる時定数が、クロツクパルス源Ｋ
より得られる第３図Ａにて上述せるクロツクパルスＣＰ
の周期Ｔ。
ＮＩＵ３Ｎ・・・・・・・・・ＵＭＮの負荷Ｌ１及びＬ
２のトランジスタＱ１及びＱ２側とは反対側が夫々ビツ
ト線Ｂ］’ ； Ｂ２’ ；・・・・・・・・・；ＢＮ
′に接続され、又メモリ回路Ｕ２１，Ｕ４Ｉ・・・・・
・・・・Ｕ（Ｍ−１）１ ； Ｕ２２ １Ｕ４・・・・
・・・・・Ｕ（Ｍ−１）２ ’・・・・・・・・・：
Ｕ２Ｎ ｔ Ｕ４Ｎ・・・・・・・・・Ｕ（Ｍ−ｔ）Ｎ
の負荷Ｌ１及びＬ２のトランジスタＱ１及びＱ２側とは
反対側が夫々ビット線Ｂ，；）Ｂ２・・・・・・・・・
ＢＮに夫々接続されていることを除いては第２図の場合
と同様であるので、メモリ回路ＵｉｊのトランジスタＱ
１のゲート容量と負荷Ｌ２のインピーダンスとによる時
定数、及びトランジスタＱ２のゲート容量と負荷Ｌ１の
インピーダンスとによる時定数が、クロツクパルス源Ｋ
より得られる第３図Ａにて上述せるクロツクパルスＣＰ
の周期Ｔ。
に比し大である（２倍程度以上大であるを可とする）様
に例えば負荷Ｌ１及びＬ２のインピーダンスを予め選ん
で置けば、又周期Ｔ。
に例えば負荷Ｌ１及びＬ２のインピーダンスを予め選ん
で置けば、又周期Ｔ。
及びＴｋがＴｋ／Ｔｏく１なる関係を有していれば、第
２図にて上述せる場合と同様に、クロツクパルス源Ｋよ
り第３図Ａに示す如きクロツクパルス列ＣＰを得、而し
てワード線Ｗｉに第３図Ｂに示す如き制御パルスＷＰｉ
を与え、又ビット線Ｂｉ（又はＢ′ｉ）に第３図Ｃに示
す如き期間ＴＢに於て低レベルをとる書込パルスＢＰｉ
（又はＢＰ’ｊ）を与えるものとすることにより、第２
図にて上述せる場合と同様にビット線Ｂｉ及びＢ／と接
地との間の浮遊容量Ｃｉ及びＣ′ｉが期間Ｔｋの前后に
於て電源端子ＶＤよりの電源により充電され、浮遊容量
Ｃｉ（又はＣ′ｉ）が期間ＴＢの前后に於て選択接続回
路Ｇ側より充電され、浮遊容量Ｃ′（又はＣｉ ）が期
間ＴＢの前后を問わず選択接続回路Ｇ側より充電される
ものであるが、第２図にて上述せる場合と同様に期間Ｔ
ｋに於ける制御パルスＷＰｉが高レベルをとりメモリ回
路ＵｉｉのトランジスタＱ３及びＱ４がオンとなり、一
方第２図にて上述せる場合と同様に周期ＴＢに於てビッ
ト線Ｂｉ（又はＢ′ｉ）が低レベルとなることにより期
間ＴＢに於て浮遊容量Ｃｊ （又はＣ′ｉ ）の充電電
荷が選択接続回路側に放電し、この為期間ＴＢに於て第
２図の場合と同様にトランジスタＱ１（又はＱ２）がオ
ンとなり、その状態が情報「１」として維持され、斯く
てメモリ回路Ｕｉｉへの情報「１」の書込がなされるこ
ととなるものである。
２図にて上述せる場合と同様に、クロツクパルス源Ｋよ
り第３図Ａに示す如きクロツクパルス列ＣＰを得、而し
てワード線Ｗｉに第３図Ｂに示す如き制御パルスＷＰｉ
を与え、又ビット線Ｂｉ（又はＢ′ｉ）に第３図Ｃに示
す如き期間ＴＢに於て低レベルをとる書込パルスＢＰｉ
（又はＢＰ’ｊ）を与えるものとすることにより、第２
図にて上述せる場合と同様にビット線Ｂｉ及びＢ／と接
地との間の浮遊容量Ｃｉ及びＣ′ｉが期間Ｔｋの前后に
於て電源端子ＶＤよりの電源により充電され、浮遊容量
Ｃｉ（又はＣ′ｉ）が期間ＴＢの前后に於て選択接続回
路Ｇ側より充電され、浮遊容量Ｃ′（又はＣｉ ）が期
間ＴＢの前后を問わず選択接続回路Ｇ側より充電される
ものであるが、第２図にて上述せる場合と同様に期間Ｔ
ｋに於ける制御パルスＷＰｉが高レベルをとりメモリ回
路ＵｉｉのトランジスタＱ３及びＱ４がオンとなり、一
方第２図にて上述せる場合と同様に周期ＴＢに於てビッ
ト線Ｂｉ（又はＢ′ｉ）が低レベルとなることにより期
間ＴＢに於て浮遊容量Ｃｊ （又はＣ′ｉ ）の充電電
荷が選択接続回路側に放電し、この為期間ＴＢに於て第
２図の場合と同様にトランジスタＱ１（又はＱ２）がオ
ンとなり、その状態が情報「１」として維持され、斯く
てメモリ回路Ｕｉｉへの情報「１」の書込がなされるこ
ととなるものである。
又斯る状態より第２図の場合と同様にクロツクパルス源
Ｋより第３図Ａに示す如きクロックパルス列ＣＰを得、
ワード線Ｗｉに第３図Ｂに示す如き制御パルスＷＰｉを
与え、更にビット線Ｂｊ （又はＢ′ｉ）を期間ＴＢと
同じ期間に於て出力回路Ｈ２に接続するものとすれば、
第２図の場合と同様に期間ＴＢに於てビット線Ｂｉ（又
はＢ′ｉ ）が低レベルとなりそしてそれが出力回路Ｈ
２にてメモリ回路Ｕｉｉの「１」の情報の読出しがなさ
れることとなるものである。
Ｋより第３図Ａに示す如きクロックパルス列ＣＰを得、
ワード線Ｗｉに第３図Ｂに示す如き制御パルスＷＰｉを
与え、更にビット線Ｂｊ （又はＢ′ｉ）を期間ＴＢと
同じ期間に於て出力回路Ｈ２に接続するものとすれば、
第２図の場合と同様に期間ＴＢに於てビット線Ｂｉ（又
はＢ′ｉ ）が低レベルとなりそしてそれが出力回路Ｈ
２にてメモリ回路Ｕｉｉの「１」の情報の読出しがなさ
れることとなるものである。
勿論第２図の場合と同様に上述せるメモリ回路Ｕｉｉへ
の情報「１」の書込がなされていない場合は、メモリ回
路Ｕｉｊに情報「０」の書込がなされていることを意味
し、又斯る状態より上述せる読出しをなせば出力回路Ｈ
２にてメモリ回路Ｕｉｊの情報が「０」であるとして読
出されるものである。
の情報「１」の書込がなされていない場合は、メモリ回
路Ｕｉｊに情報「０」の書込がなされていることを意味
し、又斯る状態より上述せる読出しをなせば出力回路Ｈ
２にてメモリ回路Ｕｉｊの情報が「０」であるとして読
出されるものである。
従って第５図に示す本発明によるメモリ装置に依れば、
第２図に示す従来のメモリ装置と同様のメモリ機能が得
られるものであるが、この場合、そのメモリ回路Ｕｉｉ
のトランジスタＱ１及びＱ２の負荷Ｌ１及びＬ２のトラ
ンジスタＱ１及びＱ２側とは反対側が、ビット線Ｂｉ及
びＢ′の何れかに接続されていて第２図の場合の如くに
電源線Ｆｊを介して電源端子ＶＤに接続されていないの
で、第２図の場合の如くに電源線Ｆｉを要さず、この為
本発明のメモリ装置によれば、それを所謂半導体モノリ
シックに半導体集積化して構成するものとした場合その
構成を第２図の場合に比し高密度、小型化することが出
来る大なる特徴を有するものである。
第２図に示す従来のメモリ装置と同様のメモリ機能が得
られるものであるが、この場合、そのメモリ回路Ｕｉｉ
のトランジスタＱ１及びＱ２の負荷Ｌ１及びＬ２のトラ
ンジスタＱ１及びＱ２側とは反対側が、ビット線Ｂｉ及
びＢ′の何れかに接続されていて第２図の場合の如くに
電源線Ｆｊを介して電源端子ＶＤに接続されていないの
で、第２図の場合の如くに電源線Ｆｉを要さず、この為
本発明のメモリ装置によれば、それを所謂半導体モノリ
シックに半導体集積化して構成するものとした場合その
構成を第２図の場合に比し高密度、小型化することが出
来る大なる特徴を有するものである。
又上述せる本発明のメモリ装置の場合、メモリ回路Ｕ１
，Ｕ漏・・・・・・・・・ｉＵＭＩ ： Ｕ１２ｔ Ｕ
３２・・・・・・・・・ＵＭ２ ｒ・・・・・・・・・
；ＵＩＮｔＵ３Ｎ・・・・・・・・・ＵＭＮの負荷Ｌ１
及びＬ２のトランジスタＱ１及びＱ２側とは反対側が夫
々ビット線Ｂ’， ， Ｂ；・・・・・・・・・；Ｂ（
に、メモリ回路Ｕ２１，Ｕ４、・・・・・・・・・Ｕ（
Ｍ−ｔ ），： Ｕ２２ ，Ｕ４２・・・・・・・・・
Ｕ（Ｍ−１）２’・・・・・・・・・’ Ｕ２Ｎ ＋
Ｕ４Ｎ・・・・・・・・・Ｕ（Ｍ−ｔ）Ｎの負荷Ｌ１及
びＬ２のトランジスタＱ１及びＱ２側とは反対側がビッ
ト線Ｂ １ ： Ｂ２ ：・・・・・・・・・；ＢＮに
夫々接続されていることにより各ビット線に接続せるメ
モリ回路の数が略々等しいので、各メモリ回路に流れ込
む電流が互に略々等しいものとなり、従って安定なメモ
リ機能が得られるものである。
，Ｕ漏・・・・・・・・・ｉＵＭＩ ： Ｕ１２ｔ Ｕ
３２・・・・・・・・・ＵＭ２ ｒ・・・・・・・・・
；ＵＩＮｔＵ３Ｎ・・・・・・・・・ＵＭＮの負荷Ｌ１
及びＬ２のトランジスタＱ１及びＱ２側とは反対側が夫
々ビット線Ｂ’， ， Ｂ；・・・・・・・・・；Ｂ（
に、メモリ回路Ｕ２１，Ｕ４、・・・・・・・・・Ｕ（
Ｍ−ｔ ），： Ｕ２２ ，Ｕ４２・・・・・・・・・
Ｕ（Ｍ−１）２’・・・・・・・・・’ Ｕ２Ｎ ＋
Ｕ４Ｎ・・・・・・・・・Ｕ（Ｍ−ｔ）Ｎの負荷Ｌ１及
びＬ２のトランジスタＱ１及びＱ２側とは反対側がビッ
ト線Ｂ １ ： Ｂ２ ：・・・・・・・・・；ＢＮに
夫々接続されていることにより各ビット線に接続せるメ
モリ回路の数が略々等しいので、各メモリ回路に流れ込
む電流が互に略々等しいものとなり、従って安定なメモ
リ機能が得られるものである。
尚上述に於ては本発明の僅かな例を示したに留まり、図
示説明はこれを省略するも例えば第５図にて上述せる構
成に於ける充電用回路ＤＩに於て点線図示の如くトラン
ジスタＱ７及びＱ８と並列にインピーダンス素子Ｘ１及
びＸ２を接続して、メモリ回路Ｕｉ の負荷Ｌ１及びＬ
２のトランジスタＱ１及びＱ２がビット線に接続されて
いることによりメモリ回路Ｕｉ での電流消費に基きビ
ット線Ｂ 及びＢ ′，の電圧レベルが無視し得ないも
のとした場合、それを補償する様にすることも出来、更
にメモリ回路の負荷Ｌ１及びＬ２を第６図に示す如くダ
イオードの如き単方向性素子ＤＬとインピーダンス素子
ＸＬとの直列回路とし、而してその場合の負荷Ｌ１及び
Ｌ２をビット線側よりトランジスタＱ１及びＱ２側に素
子ＤＬを通じて電流が供給される極性を以って接続し、
メモリ回路側よりビット線側への不必要な放電を回避す
る様になすことも出来、勿論メモリ回路に用いられてい
るトランジスタをＰチャンネル型に代え、これに応じて
クロツクパルス列、制御パルス及び書込用パルスの極性
も上述せる場合とは逆とすることも出来、その他本発明
の精神を脱することなしに種種の変更をなし得るであろ
う。
示説明はこれを省略するも例えば第５図にて上述せる構
成に於ける充電用回路ＤＩに於て点線図示の如くトラン
ジスタＱ７及びＱ８と並列にインピーダンス素子Ｘ１及
びＸ２を接続して、メモリ回路Ｕｉ の負荷Ｌ１及びＬ
２のトランジスタＱ１及びＱ２がビット線に接続されて
いることによりメモリ回路Ｕｉ での電流消費に基きビ
ット線Ｂ 及びＢ ′，の電圧レベルが無視し得ないも
のとした場合、それを補償する様にすることも出来、更
にメモリ回路の負荷Ｌ１及びＬ２を第６図に示す如くダ
イオードの如き単方向性素子ＤＬとインピーダンス素子
ＸＬとの直列回路とし、而してその場合の負荷Ｌ１及び
Ｌ２をビット線側よりトランジスタＱ１及びＱ２側に素
子ＤＬを通じて電流が供給される極性を以って接続し、
メモリ回路側よりビット線側への不必要な放電を回避す
る様になすことも出来、勿論メモリ回路に用いられてい
るトランジスタをＰチャンネル型に代え、これに応じて
クロツクパルス列、制御パルス及び書込用パルスの極性
も上述せる場合とは逆とすることも出来、その他本発明
の精神を脱することなしに種種の変更をなし得るであろ
う。
第１図及び第２図は夫々従来のメモリ回路及びメモリ装
置を示す接続図、第３図はその説明に供する波形図、第
４図及び第５図は夫々本発明によるメモリ回路及びメモ
リ装置の一例を示す接続図、第６図はそれに用いる負荷
の他の例を示す接続図である。
置を示す接続図、第３図はその説明に供する波形図、第
４図及び第５図は夫々本発明によるメモリ回路及びメモ
リ装置の一例を示す接続図、第６図はそれに用いる負荷
の他の例を示す接続図である。
Claims (1)
- １ 複数Ｍ個のメモリ回路Ｕ， ， Ｕ２・・・・・・
・・ＵＭと、複数Ｍ本の制御用線Ｗ，，Ｗ，・・・・・
・・・・ｗＭと、第１及び第２の書込・読出用線とを具
備し、上記メモリ回路Ｕ，（ｉ＝１，２・・・・・・・
・・Ｍ）が、ドレインが第１の負荷に、ソースが接地に
夫々接続せる第１のＭＩＳ電界効果型トランジスタと、
ドレインが第２の負荷及び上記第１のＭＩＳ電界効果型
トランジスタのゲートに、ソースが接地に、ゲートが上
記第１のＭＩＳ電界効果型トランジスタのドレインに夫
々接続せる第２のＭＩＳ電界効果型トランジスタと、ド
レイン及びソースの何れか一方が上記第１のＭＩＳ電界
効果型トランジスタのドレイン及び上記第１の負荷の接
続中点に、他方が上記第１の書込・読出用線に、ゲート
が上記制御用線Ｗ，に夫々接続せる第３のＭＩＳ電界効
果型トランジスタと、ドレイン及びソースの何れか一方
が上記第２のＭＩＳ電界効果型トランジスタのドレイン
及び上記第２の負荷の接続中点に、他方が上記第２の書
込・読出用線に、ゲートが上記制御用信号線Ｗｉに夫々
接続せる第４のＭＩＳ電界効果型トランジスタとを具備
するメモリ装置に於いて、上記複数Ｍ個のメモリ回路Ｕ
，，Ｕ２−・・・・・・・ＵＭを２分した場合のその一
方のメモリ回路に関し、その上記第１及び第２の負荷の
上記第１及び第２のＭＩＳ電界効果型トランジスタ側と
は反対側が上記第１の書込・読出用線に、他方のメモリ
回路に関し、その上記第１及び第２の負荷の上記第１及
び第２のＭＩＳ電界効果型トランジスタ側とは反対側が
上記第２の書込・読出用線に夫々共通に接続されてなる
事を特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53153366A JPS5813998B2 (ja) | 1978-12-11 | 1978-12-11 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53153366A JPS5813998B2 (ja) | 1978-12-11 | 1978-12-11 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5580885A JPS5580885A (en) | 1980-06-18 |
| JPS5813998B2 true JPS5813998B2 (ja) | 1983-03-16 |
Family
ID=15560874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53153366A Expired JPS5813998B2 (ja) | 1978-12-11 | 1978-12-11 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5813998B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4976437A (ja) * | 1972-11-24 | 1974-07-23 | ||
| JPS5255336A (en) * | 1975-10-30 | 1977-05-06 | Fairchild Camera Instr Co | Memory cell |
-
1978
- 1978-12-11 JP JP53153366A patent/JPS5813998B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4976437A (ja) * | 1972-11-24 | 1974-07-23 | ||
| JPS5255336A (en) * | 1975-10-30 | 1977-05-06 | Fairchild Camera Instr Co | Memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5580885A (en) | 1980-06-18 |
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