JPH03201564A - ラテラル型半導体装置 - Google Patents
ラテラル型半導体装置Info
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- JPH03201564A JPH03201564A JP1342408A JP34240889A JPH03201564A JP H03201564 A JPH03201564 A JP H03201564A JP 1342408 A JP1342408 A JP 1342408A JP 34240889 A JP34240889 A JP 34240889A JP H03201564 A JPH03201564 A JP H03201564A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、ラテラル（Ｌａｔｅｒａｌり型半導体装置に
関し、特に、高速論理動作及び高周波動作を行う集積回
路素子に利用する。
関し、特に、高速論理動作及び高周波動作を行う集積回
路素子に利用する。
（従来の技術）
高速動作を行うバイポーラ（ＢｉｐｏＱａ）型集積回路
素子では、縦型ＮＰＮトランジスタ（Ｔｒａ−ｎｓｉｓ
ｔａｒ）ベース・エミッタ（Ｂａｓｓ−Ｅｍｉｔｔｅｒ
）接合を浅くしたいわゆるシャロージヤンクション（Ｓ
ｈａｍ！ｌｏｗ Ｊｕｎｃｔｉｏｎ）を利用しており、
しかも自己整合法により形成して寄生容量及び寄生抵抗
を低減することなどにより高速化が遠戚されてきた。
素子では、縦型ＮＰＮトランジスタ（Ｔｒａ−ｎｓｉｓ
ｔａｒ）ベース・エミッタ（Ｂａｓｓ−Ｅｍｉｔｔｅｒ
）接合を浅くしたいわゆるシャロージヤンクション（Ｓ
ｈａｍ！ｌｏｗ Ｊｕｎｃｔｉｏｎ）を利用しており、
しかも自己整合法により形成して寄生容量及び寄生抵抗
を低減することなどにより高速化が遠戚されてきた。
このような縦型ＮＰＮトランジスタを第１図の断面図に
より説明すると、Ｂを１０１５程度含有したＰ型のシリ
コン半導体基板１の表面を被覆する絶縁物層に公知のり
ソグラフィ（ＬｉｔｈｏｇｒａｐｈＹ）技術により設け
た窓から内部に向けて導入拡散するＰやｓｂなどのＮ型
不純物により表面濃度が１０■／ｃｄ程度のＮ◆領域２
を形成する。
より説明すると、Ｂを１０１５程度含有したＰ型のシリ
コン半導体基板１の表面を被覆する絶縁物層に公知のり
ソグラフィ（ＬｉｔｈｏｇｒａｐｈＹ）技術により設け
た窓から内部に向けて導入拡散するＰやｓｂなどのＮ型
不純物により表面濃度が１０■／ｃｄ程度のＮ◆領域２
を形成する。
次に、このＮ＋領域２を形成したシリコン半導体基板１
には、Ｐを約１０”／ａＪ含有するＮ−気相成長層３を
堆積して後述するバイポーラトランジスタのコレクター
（Ｃｏｉｎｏｃｔｏｒ）として機能させると゛共に、Ｎ
◆領域２に含有する不純物層がオート・デイフュージョ
ン（Ａｕｔｏ Ｄｉｆｆｕｓｉｏｎ） Ｌ／て界面付近
が最高濃度を示す埋込領域２が完成される。
には、Ｐを約１０”／ａＪ含有するＮ−気相成長層３を
堆積して後述するバイポーラトランジスタのコレクター
（Ｃｏｉｎｏｃｔｏｒ）として機能させると゛共に、Ｎ
◆領域２に含有する不純物層がオート・デイフュージョ
ン（Ａｕｔｏ Ｄｉｆｆｕｓｉｏｎ） Ｌ／て界面付近
が最高濃度を示す埋込領域２が完成される。
Ｎ″″気相成長層３には、窒化珪素層を利用する選択酸
化法（ＬｏｃａｌＯｘｉｄａｔｉｏｎ ｏｆ ５ｅｐａ
ｒａｔｉｏｎ）により分離用絶縁物層４を所定の位置に
形成後。
化法（ＬｏｃａｌＯｘｉｄａｔｉｏｎ ｏｆ ５ｅｐａ
ｒａｔｉｏｎ）により分離用絶縁物層４を所定の位置に
形成後。
リソグラフィ技術によって形成する窓から拡散法または
、イオン注入法によりＢなどのＰ型不純物を導入して表
面濃度が１０”／ｄ位の内部ベース領相成長層３表面部
分には、熱酸化法などにより分離用絶縁物ｌＩ４に連続
して形成した薄い酸化物層１１を形成する。
、イオン注入法によりＢなどのＰ型不純物を導入して表
面濃度が１０”／ｄ位の内部ベース領相成長層３表面部
分には、熱酸化法などにより分離用絶縁物ｌＩ４に連続
して形成した薄い酸化物層１１を形成する。
更にまた。このような部品を設置したシリコン半導体基
板１の表面には、Ｂなどを含むＰ型番結晶珪素層６を堆
積・パターニング（Ｐａｔｔｅｒｎｉｎｇ）後、含有不
純物を拡散して１０”／ｃｄ程度の環状外部ベース領域
７を形成し、更に多結晶珪素層６表面を酸化してからＣ
ＶＤ被膜または熱酸化被膜８を形成する。次に多結晶珪
素層５部分及びＣＶＤ被膜または熱酸化被膜７にパター
ニング工程を施して開口を設け、ここに新たにＮ型多結
晶珪素層８を含有不純物とする多結晶珪素層９を堆積・
パターニングし、この含有不純物を拡散して表面濃度が
約ｔｏ”／ｆｆｌのＮ型エミッタ領域１０を形成する。
板１の表面には、Ｂなどを含むＰ型番結晶珪素層６を堆
積・パターニング（Ｐａｔｔｅｒｎｉｎｇ）後、含有不
純物を拡散して１０”／ｃｄ程度の環状外部ベース領域
７を形成し、更に多結晶珪素層６表面を酸化してからＣ
ＶＤ被膜または熱酸化被膜８を形成する。次に多結晶珪
素層５部分及びＣＶＤ被膜または熱酸化被膜７にパター
ニング工程を施して開口を設け、ここに新たにＮ型多結
晶珪素層８を含有不純物とする多結晶珪素層９を堆積・
パターニングし、この含有不純物を拡散して表面濃度が
約ｔｏ”／ｆｆｌのＮ型エミッタ領域１０を形成する。
このようなドープド（Ｄｏｐｅｄ）多結晶珪素Ｍ９６か
らの不純物の拡散・導入工程における熱負荷または再酸
化工程により Ｎ−気相成長層３の表面には。
らの不純物の拡散・導入工程における熱負荷または再酸
化工程により Ｎ−気相成長層３の表面には。
淳さの薄い酸化物Ｍ１１が分離用絶縁物層４に連続して
形成され、Ｎ型番結晶珪素Ｊ２７９は、堆積後のパター
ニング工程により所定の形状としてエミッタ電極として
も機能させる。このような自己整合技術により形成する
縦型トランジスタでは、エミッタ領域ｌＯの取出ｆｆｉ
極には、Ｎ型多結晶珪素層９が、外部ベース領域７のそ
れには多結晶珪素層６が利用される。しかし、コレクタ
ーの取出電極は、このような縦型トランジスタとモノリ
シック（Ｍｏｎｏｊ２ｙｔｈｉｃ）にシリコン半導体基
板１に形成した半導体素子（図示せず）との分離領域な
どと埋込領域２を接続して設置する。
形成され、Ｎ型番結晶珪素Ｊ２７９は、堆積後のパター
ニング工程により所定の形状としてエミッタ電極として
も機能させる。このような自己整合技術により形成する
縦型トランジスタでは、エミッタ領域ｌＯの取出ｆｆｉ
極には、Ｎ型多結晶珪素層９が、外部ベース領域７のそ
れには多結晶珪素層６が利用される。しかし、コレクタ
ーの取出電極は、このような縦型トランジスタとモノリ
シック（Ｍｏｎｏｊ２ｙｔｈｉｃ）にシリコン半導体基
板１に形成した半導体素子（図示せず）との分離領域な
どと埋込領域２を接続して設置する。
一方、従来のラテラルトランジスタを第１図の同じ部品
に同一番号を付けた第２図に示した。即ち、Ｐ導電型を
示すシリコン半導体基板１に形成する埋込領域３を覆っ
て堆積しラテラルトランジスタのコレクターとして機能
する Ｎ−気相成長層３に分離用絶縁物層４を設け、こ
れに囲まれたＮ−気相成長層３部分にエミッタ領域ｌＯ
とコレクター領域１３をイオン注入法または拡散法によ
り形成する。この工程に先立って分離用絶縁物層４に重
ねて酸化物層１４をＣＶＤ法または熱酸化法により設け
てからパターニングして第２図に明らかにした窓１５・
・・を介して各領域を形成する。
に同一番号を付けた第２図に示した。即ち、Ｐ導電型を
示すシリコン半導体基板１に形成する埋込領域３を覆っ
て堆積しラテラルトランジスタのコレクターとして機能
する Ｎ−気相成長層３に分離用絶縁物層４を設け、こ
れに囲まれたＮ−気相成長層３部分にエミッタ領域ｌＯ
とコレクター領域１３をイオン注入法または拡散法によ
り形成する。この工程に先立って分離用絶縁物層４に重
ねて酸化物層１４をＣＶＤ法または熱酸化法により設け
てからパターニングして第２図に明らかにした窓１５・
・・を介して各領域を形成する。
（発明が解決しようとするａ題）
高速バイポーラ素子の特徴が発揮できる分野の一つには
、ＮＰＮトランジスタとラテラル（Ｌａｔｅｒａ０型ト
ランジスタを使用した高速アナ９グ（Ａｎａｇｏｇｕｅ
）型集積回路素子が知られているが。
、ＮＰＮトランジスタとラテラル（Ｌａｔｅｒａ０型ト
ランジスタを使用した高速アナ９グ（Ａｎａｇｏｇｕｅ
）型集積回路素子が知られているが。
このラテラル型トランジスタが集積回路素子の高速化に
寄与している場合が多い、ところで、コレクター電流／
ベース電流によりトランジスタのゲイン（Ｇａｉｎ）が
決定されるのは周知事項であるが、上記ラテラルトラン
ジスタで得られるコレクター電流は、当然エミッタ領域
が関係することになる。
寄与している場合が多い、ところで、コレクター電流／
ベース電流によりトランジスタのゲイン（Ｇａｉｎ）が
決定されるのは周知事項であるが、上記ラテラルトラン
ジスタで得られるコレクター電流は、当然エミッタ領域
が関係することになる。
しかし、コレクター領域に対向するエミッタ領域だけが
実効的な電流供給に関与しているために。
実効的な電流供給に関与しているために。
ラテラルトランジスタとモノリシックに形成したアナロ
グ型集積回路素子の高速化を妨げている。
グ型集積回路素子の高速化を妨げている。
本発明は、このような事情により成されたもので、ラテ
ラルトランジスタの寄生容量を低減して。
ラルトランジスタの寄生容量を低減して。
モノリシックに集積した素子の高速性をもたらすことを
目、的とする。
目、的とする。
（ｉＩ題を解決するための手段）
ある導電型を示す半導体基板と、この半導体基板に形成
する反対導電型の埋込領域と、この半導体基板に堆積す
る埋込領域より低濃度の反対導電型半導体層と、この反
対導電型半導体層を囲んで形成する分離用絶縁物層と、
この絶縁物層から露出する反対導電型半導体層表面に向
けて延長するＨさが分離用絶縁物層より薄い第１の環状
絶縁物層と、この内部に露出する反対導電型半導体層に
形成する厚さが第１の環状絶縁物層と同じ第２の絶縁物
層と、第１及び第２の絶縁物層端に隣接して形成するあ
る導電型の第１及び第２の環状不純物領域を具備する点
に本発明に係わるブレイナー型半導体装置の特徴がある
。
する反対導電型の埋込領域と、この半導体基板に堆積す
る埋込領域より低濃度の反対導電型半導体層と、この反
対導電型半導体層を囲んで形成する分離用絶縁物層と、
この絶縁物層から露出する反対導電型半導体層表面に向
けて延長するＨさが分離用絶縁物層より薄い第１の環状
絶縁物層と、この内部に露出する反対導電型半導体層に
形成する厚さが第１の環状絶縁物層と同じ第２の絶縁物
層と、第１及び第２の絶縁物層端に隣接して形成するあ
る導電型の第１及び第２の環状不純物領域を具備する点
に本発明に係わるブレイナー型半導体装置の特徴がある
。
（作 用）
ラテラルトランジスタに不可欠なエミッタ領域及びコレ
クタ領域を自己整合法により環状に形成することにより
画電極を引出し構造にし更に、エミッタ領域をコレクタ
領域に対向する部分だけに形成して不要な部分を除去す
ると共にコレクター領域の周辺長を従来構造と同様な値
とした。これにより寄生容量は、１７１０程度に抑制さ
れ、このようなラテラルトランジスタを利用するアナロ
グ型集積回路素子にゲート速度を従来型素子の１／３程
度に向上した。
クタ領域を自己整合法により環状に形成することにより
画電極を引出し構造にし更に、エミッタ領域をコレクタ
領域に対向する部分だけに形成して不要な部分を除去す
ると共にコレクター領域の周辺長を従来構造と同様な値
とした。これにより寄生容量は、１７１０程度に抑制さ
れ、このようなラテラルトランジスタを利用するアナロ
グ型集積回路素子にゲート速度を従来型素子の１／３程
度に向上した。
（実施例）
アナログ型集積回路素子とモノリシックに形成するラテ
ラルトランジスタを本発明に係わる一実施例として第３
図により説明する。Ｂを１０”／ｄ程度含有するシリコ
ン半導体基板２０の表面付近に、ラテラルトランジスタ
の埋込領域２１として機能するＮ型領域を公知の手法に
より形成する。即ち、シリコン半導体基板２０表面を被
覆する酸化物層に、リソグラフィ技術により設けた開口
部を介してＮ型不純物例えばＰを導入してＮ型領域を形
成する。次いで、この酸化物層を溶除してからラテラル
トランジスタのベース層として動作するＰを含んだＮ−
気相成長層２２を化学的気相成長法（ＣｈｅｍｉｃａＱ
Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）により１ 、５
μｍ程度堆積する。
ラルトランジスタを本発明に係わる一実施例として第３
図により説明する。Ｂを１０”／ｄ程度含有するシリコ
ン半導体基板２０の表面付近に、ラテラルトランジスタ
の埋込領域２１として機能するＮ型領域を公知の手法に
より形成する。即ち、シリコン半導体基板２０表面を被
覆する酸化物層に、リソグラフィ技術により設けた開口
部を介してＮ型不純物例えばＰを導入してＮ型領域を形
成する。次いで、この酸化物層を溶除してからラテラル
トランジスタのベース層として動作するＰを含んだＮ−
気相成長層２２を化学的気相成長法（ＣｈｅｍｉｃａＱ
Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）により１ 、５
μｍ程度堆積する。
この工程では、Ｎ型領域用として導入されたＰなどがオ
ートデイフュージョンして不純物濃度は両層の境界面付
近が最大の１０２０／ｃｉで、厚さ方向に向かって徐々
に減少して１０１″／−が最低のいわゆる埋込領域２１
が完成する。 また、Ｎ−気相成長層２２の不純物濃度
は、はぼ１０１Ｇ／ ａｊになる。
ートデイフュージョンして不純物濃度は両層の境界面付
近が最大の１０２０／ｃｉで、厚さ方向に向かって徐々
に減少して１０１″／−が最低のいわゆる埋込領域２１
が完成する。 また、Ｎ−気相成長層２２の不純物濃度
は、はぼ１０１Ｇ／ ａｊになる。
このようなベース領域２２形成後上記アナログ集積回路
素子に必要な各半導体素子との電気的分離用として窒化
珪素層をマスクとして厚さ５０００〜１０００００大の
選択酸化物層即ち分離用絶縁物Ｍ２３を所定の位置に形
成後、マスク材を除去して第３図に明らかなように分離
用絶縁物層２３により囲まれた島領域（図示せず）が形
成される。この島領域表面を構成する Ｎ−気相成長層
２２には、ラテラル１−ランジスタに不可欠な環状エミ
ッタ領域２４及び環状コレクター領域２５を形成するた
めに先ず分離用絶縁物層２３に隣接しかつ、これよりＨ
さが薄い第１の環状絶縁物層２６を例えば５００人程度
に設置する。形成力−法としては、化学的気相成長法ま
たは熱酸化法により形成するが、熱負荷による影響が大
きい後者より前者が一般的である。
素子に必要な各半導体素子との電気的分離用として窒化
珪素層をマスクとして厚さ５０００〜１０００００大の
選択酸化物層即ち分離用絶縁物Ｍ２３を所定の位置に形
成後、マスク材を除去して第３図に明らかなように分離
用絶縁物層２３により囲まれた島領域（図示せず）が形
成される。この島領域表面を構成する Ｎ−気相成長層
２２には、ラテラル１−ランジスタに不可欠な環状エミ
ッタ領域２４及び環状コレクター領域２５を形成するた
めに先ず分離用絶縁物層２３に隣接しかつ、これよりＨ
さが薄い第１の環状絶縁物層２６を例えば５００人程度
に設置する。形成力−法としては、化学的気相成長法ま
たは熱酸化法により形成するが、熱負荷による影響が大
きい後者より前者が一般的である。
この工程では、当然上記処理を終えたシリコン半導体基
板２０表面に形成されるために、環状エミッタ領域２４
及び環状コレクター領域２５形成予定位置以外は、リソ
グラフィ技術によるエツチング処理により除去する。こ
の時１ｇＸ状エミッタ領域２４の中間に位置する Ｎ−
気相成長層２２部分にも厚さが分離用絶縁物層２３より
薄く第１の環状絶縁物層２Ｇと同じ厚さの第２の絶縁物
層２７を同時に形成し、当然厚さは５００Å程度となる
。
板２０表面に形成されるために、環状エミッタ領域２４
及び環状コレクター領域２５形成予定位置以外は、リソ
グラフィ技術によるエツチング処理により除去する。こ
の時１ｇＸ状エミッタ領域２４の中間に位置する Ｎ−
気相成長層２２部分にも厚さが分離用絶縁物層２３より
薄く第１の環状絶縁物層２Ｇと同じ厚さの第２の絶縁物
層２７を同時に形成し、当然厚さは５００Å程度となる
。
ここで、Ｐ型不純物例えばＢを約１０”／ＣＩ？含んだ
多結晶珪素層２８を減圧化学的気相成長法（Ｌｏｗ Ｐ
ｒｅｓｓｕｒｅ ＣｈｅｍｉｃａＱＶａｐｏｕｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）により厚さ３０００〜４０００人堆
積する。
多結晶珪素層２８を減圧化学的気相成長法（Ｌｏｗ Ｐ
ｒｅｓｓｕｒｅ ＣｈｅｍｉｃａＱＶａｐｏｕｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）により厚さ３０００〜４０００人堆
積する。
次に多結晶珪素層２８にパターニング処理を施して第３
図に明らかにしたように環状エミッタ領域２４及び環状
コレクター領域２５形成予定位置に対向させると共に、
第ｔの環状絶縁物層２６及び第２の絶縁物［２７を覆う
ように設置する。更に、化学的気相成長法によりＣＶＤ
被膜２９を厚さ３０００〜４０００Å堆積して、露出し
たＮ−気相成長層２２及び多結晶珪素層２８を覆って形
成する。ここで、加熱工程を施して多結晶珪素層２８を
Ｐ型不純物Ｂを Ｎ−気相成長層２２内に導入拡散して
濃度が一桁低い１０１１／ｄ程度の環状エミッタ領域２
４及び環状コレクター領域２５を形成する。このような
工程では、ＣＶＤ被膜に施される加熱工程も兼ねること
ができる利点があるが、多結晶珪素層２８からの不純物
層の拡散工程とＣＶＤ被膜の形成工程を別にしても良い
。この場合には、当然多結晶珪素層２８のバターニング
工程後に加熱して不純物の拡散を行うことになる。
図に明らかにしたように環状エミッタ領域２４及び環状
コレクター領域２５形成予定位置に対向させると共に、
第ｔの環状絶縁物層２６及び第２の絶縁物［２７を覆う
ように設置する。更に、化学的気相成長法によりＣＶＤ
被膜２９を厚さ３０００〜４０００Å堆積して、露出し
たＮ−気相成長層２２及び多結晶珪素層２８を覆って形
成する。ここで、加熱工程を施して多結晶珪素層２８を
Ｐ型不純物Ｂを Ｎ−気相成長層２２内に導入拡散して
濃度が一桁低い１０１１／ｄ程度の環状エミッタ領域２
４及び環状コレクター領域２５を形成する。このような
工程では、ＣＶＤ被膜に施される加熱工程も兼ねること
ができる利点があるが、多結晶珪素層２８からの不純物
層の拡散工程とＣＶＤ被膜の形成工程を別にしても良い
。この場合には、当然多結晶珪素層２８のバターニング
工程後に加熱して不純物の拡散を行うことになる。
また、環状エミッタ領域２４及び環状コレクター領域２
５用電極３０．３１の形成は、第２の絶縁物層２７及び
第１の環状絶縁物層２６を覆って形成する多結晶珪素ｊ
ｉ５２８とＣ，ＶＤ被膜２９を貫通する孔部を設置後、
導電性金属例えば胸または利合金（Ａｊ！ −Ｓｉ、＾
Ｑ−５ｉ、−Ｃｕなと）のデボ（［）ａｐｏｓｉｔｉｏ
ｎ）により孔部を埋めて形成する。チラルトランジスタ
を完成する。なお、ベース領域即ちＮ−気相成長Ｍ２２
用電極は、このチラルトランジスタとモノリシックにシ
リコン半導体基板２０に形成する図示していない集積回
路素子用分離層などに埋込領域２１を接続して取出す。
５用電極３０．３１の形成は、第２の絶縁物層２７及び
第１の環状絶縁物層２６を覆って形成する多結晶珪素ｊ
ｉ５２８とＣ，ＶＤ被膜２９を貫通する孔部を設置後、
導電性金属例えば胸または利合金（Ａｊ！ −Ｓｉ、＾
Ｑ−５ｉ、−Ｃｕなと）のデボ（［）ａｐｏｓｉｔｉｏ
ｎ）により孔部を埋めて形成する。チラルトランジスタ
を完成する。なお、ベース領域即ちＮ−気相成長Ｍ２２
用電極は、このチラルトランジスタとモノリシックにシ
リコン半導体基板２０に形成する図示していない集積回
路素子用分離層などに埋込領域２１を接続して取出す。
更に、最終工程としてオン・アル（Ｏｎ ｉ）パッシベ
イション（Ｐａｓｓｉｖａｔｉｏｎ）層としてＰＳＧ（
Ｐｈｏｓｐｈｏｒ ５ｉｆｆｉｉｃａｔａ Ｇｊｌａｓ
ｓ）層か窒化珪素層または両者の積層体を被覆して、ラ
テラルトランジスタ即ちラテラル型半導体装置を完成す
る。
イション（Ｐａｓｓｉｖａｔｉｏｎ）層としてＰＳＧ（
Ｐｈｏｓｐｈｏｒ ５ｉｆｆｉｉｃａｔａ Ｇｊｌａｓ
ｓ）層か窒化珪素層または両者の積層体を被覆して、ラ
テラルトランジスタ即ちラテラル型半導体装置を完成す
る。
このような本発明に係わるラテラル型半導体装置では、
エミッタ領域をコレクター領域に対向する部分だけとな
るように環状に形成しており、その上コレクター領域の
周辺長を従来構造のそれと同等とした。これにより寄生
容量は、 １／１０程度に抑制されるので、適用するア
ナログ型集積回路素子のゲート速度を従来素子の１／３
程度に向上することができた。
エミッタ領域をコレクター領域に対向する部分だけとな
るように環状に形成しており、その上コレクター領域の
周辺長を従来構造のそれと同等とした。これにより寄生
容量は、 １／１０程度に抑制されるので、適用するア
ナログ型集積回路素子のゲート速度を従来素子の１／３
程度に向上することができた。
第１図は従来の縦型トランジスタの構造を示す断面図、
第２図は従来のラテラル型トランジスタの断面図、第３
図は本発明に係わるラテラル型トランジスタの断面図で
ある。 １．２０・・・半導体基板、 ２．２１・・・埋込領
域、３．２２・・・気相成長層、 ５．７・・・ベ
ース領域、１０．２４・・・エミッタ領域、 ２５・・
・コレクター領域、４．２３・・・第１の環状絶縁物層
、 ２７・・・第２の絶縁物層、 ６．９，２８・・・多結晶シリコン層。 ２９・ＣＶ Ｄ層、 ３０．３１−・・電極。
第２図は従来のラテラル型トランジスタの断面図、第３
図は本発明に係わるラテラル型トランジスタの断面図で
ある。 １．２０・・・半導体基板、 ２．２１・・・埋込領
域、３．２２・・・気相成長層、 ５．７・・・ベ
ース領域、１０．２４・・・エミッタ領域、 ２５・・
・コレクター領域、４．２３・・・第１の環状絶縁物層
、 ２７・・・第２の絶縁物層、 ６．９，２８・・・多結晶シリコン層。 ２９・ＣＶ Ｄ層、 ３０．３１−・・電極。
Claims (1)
- ある導電型を示す半導体基板と、この半導体基板に形成
する反対導電型の埋込領域と、この半導体基板に堆積す
る埋込領域より低濃度の反対導電型半導体層と、この反
対導電型半導体層を囲んで形成する分離用絶縁物層と、
この絶縁物層から露出する反対導電型半導体層表面に向
けて延長する厚さが分離用絶縁物層より薄い第１の環状
絶縁物層と、この内部に露出する反対導電型半導体層に
形成する厚さが第１の環状絶縁物層と同じ第２の絶縁物
層と、第１及び第２の絶縁物層端に隣接して形成するあ
る導電型の第１及び第２の環状不純物領域を具備するこ
とを特徴とするラテラル型半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342408A JPH03201564A (ja) | 1989-12-28 | 1989-12-28 | ラテラル型半導体装置 |
| KR1019900021727A KR910013565A (ko) | 1989-12-28 | 1990-12-26 | 래터럴형 반도체장치 |
| EP90125654A EP0435308A1 (en) | 1989-12-28 | 1990-12-28 | Lateral semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342408A JPH03201564A (ja) | 1989-12-28 | 1989-12-28 | ラテラル型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201564A true JPH03201564A (ja) | 1991-09-03 |
Family
ID=18353500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1342408A Pending JPH03201564A (ja) | 1989-12-28 | 1989-12-28 | ラテラル型半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0435308A1 (ja) |
| JP (1) | JPH03201564A (ja) |
| KR (1) | KR910013565A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187109A (en) * | 1991-07-19 | 1993-02-16 | International Business Machines Corporation | Lateral bipolar transistor and method of making the same |
| JPH05343413A (ja) * | 1992-06-11 | 1993-12-24 | Fujitsu Ltd | バイポーラトランジスタとその製造方法 |
| DE69714575D1 (de) * | 1997-05-30 | 2002-09-12 | St Microelectronics Srl | Laterales PNP-bipolares elektronisches Bauelement und dessen Herstellungsverfahren |
| EP0881688A1 (en) * | 1997-05-30 | 1998-12-02 | STMicroelectronics S.r.l. | PNP lateral bipolar electronic device |
| KR102615070B1 (ko) | 2016-10-12 | 2023-12-19 | 삼성전자주식회사 | 디스플레이 장치, 및 그 제어방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4507171A (en) * | 1982-08-06 | 1985-03-26 | International Business Machines Corporation | Method for contacting a narrow width PN junction region |
| US4546536A (en) * | 1983-08-04 | 1985-10-15 | International Business Machines Corporation | Fabrication methods for high performance lateral bipolar transistors |
-
1989
- 1989-12-28 JP JP1342408A patent/JPH03201564A/ja active Pending
-
1990
- 1990-12-26 KR KR1019900021727A patent/KR910013565A/ko not_active IP Right Cessation
- 1990-12-28 EP EP90125654A patent/EP0435308A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR910013565A (ko) | 1991-08-08 |
| EP0435308A1 (en) | 1991-07-03 |
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