JP3057770B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、絶縁基板上に形成さ
れ、液晶表示装置やイメージスキャナーなどへの応用が
有効な、薄膜トランジスタの製造方法に関する。
れ、液晶表示装置やイメージスキャナーなどへの応用が
有効な、薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】従来の、絶縁基板上に形成された薄膜ト
ランジスタの製造方法の、一般的な例を図３に示す。ま
ず、透明絶縁基板３０１上に、ソース・ドレイン領域と
して高濃度不純物を添加した半導体薄膜層３０２を形成
し、パターニングし図３（ａ）とする。この後、能動領
域としての半導体層３０３を積層・パターニングし、つ
いでゲート絶縁膜３０４を積層して図３（ｂ）になる。
その後、ゲート電極３０５を積層・パターニングし、層
間絶縁膜３０６を積層し、コンタクトホール３０７を開
口した後、ソース電極端子３０８、ドレイン電極端子３
０９を形成して図３（ｃ）の様な薄膜トランジスタが完
成する。
ランジスタの製造方法の、一般的な例を図３に示す。ま
ず、透明絶縁基板３０１上に、ソース・ドレイン領域と
して高濃度不純物を添加した半導体薄膜層３０２を形成
し、パターニングし図３（ａ）とする。この後、能動領
域としての半導体層３０３を積層・パターニングし、つ
いでゲート絶縁膜３０４を積層して図３（ｂ）になる。
その後、ゲート電極３０５を積層・パターニングし、層
間絶縁膜３０６を積層し、コンタクトホール３０７を開
口した後、ソース電極端子３０８、ドレイン電極端子３
０９を形成して図３（ｃ）の様な薄膜トランジスタが完
成する。
【０００３】前記従来の技術では、ソース・ドレイン領
域を、不純物を含んだ半導体薄膜により形成したが、こ
の方法によると、ゲート電極と、ソース及びドレイン領
域との重なりが、寄生容量となり、薄膜トランジスタの
高速化に不利である。また、ソース及びドレイン領域
と、能動領域である半導体層とのコンタクトにおいて、
接合欠陥が存在するため、オフ電流を下げられない。そ
こで、考えられたのが、ソース及びドレイン領域の形成
を、イオン打ち込み法などにより自己整合的に形成する
方法である。この方法により形成された薄膜トランジス
タの構造を図４に示す。４０１は絶縁基板、４０２はイ
オン打ち込み法などにより自己整合的に形成されたソー
ス・ドレイン領域、４０３は能動領域、４０４はゲート
絶縁膜、４０５はゲート電極、４０６は層間絶縁膜、４
０７はコンタクトホール、４０８はソース電極、４０９
はドレイン電極をそれぞれ表している。
域を、不純物を含んだ半導体薄膜により形成したが、こ
の方法によると、ゲート電極と、ソース及びドレイン領
域との重なりが、寄生容量となり、薄膜トランジスタの
高速化に不利である。また、ソース及びドレイン領域
と、能動領域である半導体層とのコンタクトにおいて、
接合欠陥が存在するため、オフ電流を下げられない。そ
こで、考えられたのが、ソース及びドレイン領域の形成
を、イオン打ち込み法などにより自己整合的に形成する
方法である。この方法により形成された薄膜トランジス
タの構造を図４に示す。４０１は絶縁基板、４０２はイ
オン打ち込み法などにより自己整合的に形成されたソー
ス・ドレイン領域、４０３は能動領域、４０４はゲート
絶縁膜、４０５はゲート電極、４０６は層間絶縁膜、４
０７はコンタクトホール、４０８はソース電極、４０９
はドレイン電極をそれぞれ表している。
【０００４】この図４に示されたように、ソース及びド
レイン領域を、自己整合的に形成する事に依って、ソー
ス及びドレイン領域と、ゲート電極との重なり部分は、
不純物の拡散領域だけとなり、薄膜トランジスタの高速
化も可能となる。また前述のような接合欠陥もなくな
り、オフ電流を抑える事ができる。
レイン領域を、自己整合的に形成する事に依って、ソー
ス及びドレイン領域と、ゲート電極との重なり部分は、
不純物の拡散領域だけとなり、薄膜トランジスタの高速
化も可能となる。また前述のような接合欠陥もなくな
り、オフ電流を抑える事ができる。
【０００５】近年、この様にして得られた薄膜トランジ
スタの用途として、液晶装置への応用などが考えられて
来ている。そのため、絶縁基板としては安価で大面積化
が可能な硝子基板の使用が望まれている。しかしながら
硝子基板は耐熱性に欠けており、ゲート絶縁膜の形成法
に気相成長法を用いざるをえない。従って前記従来の技
術に述べたようなコプラナー型の薄膜トランジスタにお
いては、能動領域である半導体層と、ゲート絶縁膜との
界面において組成のずれが大きく、しかも能動領域表面
に不純物などの付着物が存在しているため、清浄な界面
を形成する事が困難であり、良好な電気的特性を得る事
が難しかった。
スタの用途として、液晶装置への応用などが考えられて
来ている。そのため、絶縁基板としては安価で大面積化
が可能な硝子基板の使用が望まれている。しかしながら
硝子基板は耐熱性に欠けており、ゲート絶縁膜の形成法
に気相成長法を用いざるをえない。従って前記従来の技
術に述べたようなコプラナー型の薄膜トランジスタにお
いては、能動領域である半導体層と、ゲート絶縁膜との
界面において組成のずれが大きく、しかも能動領域表面
に不純物などの付着物が存在しているため、清浄な界面
を形成する事が困難であり、良好な電気的特性を得る事
が難しかった。
【０００６】一方、能動領域の易動度を高める手段とし
て能動領域を再結晶化する方法が提案されている。しか
し、前述の従来の技術により形成された、清浄な界面を
持たない薄膜トランジスタにおいては、能動領域表面に
付着した不純物が、再結晶化の際に能動領域内部に進入
し欠陥となるため、再結晶化の効果も小さかった。
て能動領域を再結晶化する方法が提案されている。しか
し、前述の従来の技術により形成された、清浄な界面を
持たない薄膜トランジスタにおいては、能動領域表面に
付着した不純物が、再結晶化の際に能動領域内部に進入
し欠陥となるため、再結晶化の効果も小さかった。
【０００７】本発明は、このような能動領域形成後にゲ
ート絶縁膜を形成する工程を含む、薄膜トランジスタの
製造方法の問題点を解決するもので、その目的とすると
ころは、清浄な界面を形成し、良好な電気的特性を得る
とともに、ソース及びドレイン領域の形成を、自己整合
的に行い、さらに能動領域であるシリコン層を再結晶化
することによって、高速化・高性能化・低消費電力化が
可能で、信頼性の高い薄膜トランジスタの製造方法を提
供するところにある。
ート絶縁膜を形成する工程を含む、薄膜トランジスタの
製造方法の問題点を解決するもので、その目的とすると
ころは、清浄な界面を形成し、良好な電気的特性を得る
とともに、ソース及びドレイン領域の形成を、自己整合
的に行い、さらに能動領域であるシリコン層を再結晶化
することによって、高速化・高性能化・低消費電力化が
可能で、信頼性の高い薄膜トランジスタの製造方法を提
供するところにある。
【０００８】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、チャンバー内に配置された基板上に水
素ガスを流しながらシリコン層を形成し、前記シリコン
層が形成された後にも所定期間前記水素ガスを流し続
け、前記所定期間経過後に前記チャンバー内に酸素を導
入することにより、前記基板上に前記シリコン層と第１
ゲート絶縁膜とを連続形成する工程と、前記シリコン層
と前記第１ゲート絶縁膜とをパターニングする工程と、
前記第１ゲート絶縁膜上に第２ゲート絶縁膜を形成する
工程とを有することを特徴とする。本発明の薄膜トラン
ジスタの製造方法は、チャンバー内に配置された基板上
に水素ガスを流しながらシリコン層を形成し、前記チャ
ンバー内に導入する水素ガスの流量を減らすとともに酸
素の流量を増やすことにより前記基板上に前記シリコン
層と第１ゲート絶縁膜とを連続形成する工程と、前記シ
リコン層と前記第１ゲート絶縁膜とをパターニングする
工程と、前記第１ゲート絶縁膜上に第２ゲート絶縁膜を
形成する工程とを有することを特徴とする。本発明の薄
膜トランジスタの製造方法は、前記第１ゲート絶縁膜を
形成した後であって、前記シリコン層と前記第1ゲート
絶縁膜とをパターニングする工程の前に、前記シリコン
層を結晶化する工程を有することを特徴とする。
タの製造方法は、チャンバー内に配置された基板上に水
素ガスを流しながらシリコン層を形成し、前記シリコン
層が形成された後にも所定期間前記水素ガスを流し続
け、前記所定期間経過後に前記チャンバー内に酸素を導
入することにより、前記基板上に前記シリコン層と第１
ゲート絶縁膜とを連続形成する工程と、前記シリコン層
と前記第１ゲート絶縁膜とをパターニングする工程と、
前記第１ゲート絶縁膜上に第２ゲート絶縁膜を形成する
工程とを有することを特徴とする。本発明の薄膜トラン
ジスタの製造方法は、チャンバー内に配置された基板上
に水素ガスを流しながらシリコン層を形成し、前記チャ
ンバー内に導入する水素ガスの流量を減らすとともに酸
素の流量を増やすことにより前記基板上に前記シリコン
層と第１ゲート絶縁膜とを連続形成する工程と、前記シ
リコン層と前記第１ゲート絶縁膜とをパターニングする
工程と、前記第１ゲート絶縁膜上に第２ゲート絶縁膜を
形成する工程とを有することを特徴とする。本発明の薄
膜トランジスタの製造方法は、前記第１ゲート絶縁膜を
形成した後であって、前記シリコン層と前記第1ゲート
絶縁膜とをパターニングする工程の前に、前記シリコン
層を結晶化する工程を有することを特徴とする。
【０００９】
【実施例】図１は、薄膜トランジスタの製造方法におけ
る、本発明の１つの実施例を製造工程順に示した図であ
る。まず、図１（ａ）に示すように絶縁基板１０１上
に、シリコン層１０２を、ＥＣＲ−プラズマ技術によっ
て形成し、真空を破らずに同一チャンバー内で、連続し
て第１のゲート絶縁膜層１０３を形成する。その後、レ
ーザーアニール処理を行う事によって、能動領域となる
シリコン層の再結晶化を行う。その後第１のゲート絶縁
膜１０３及びシリコン層１０２を同時にパターニング
し、続いて第２のゲート絶縁膜１０４を全面に形成す
る。前記第２のゲート絶縁膜１０４には、二酸化珪素膜
や窒化珪素膜などが、常圧ＣＶＤ法、減圧ＣＶＤ法、プ
ラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、光ＣＶＤ
法、またはこれらの組合わせにより、形成され、使用さ
れる。ついでゲート電極となる導体薄膜層をスパッタ法
などにより形成した後、ゲート電極１０５となる部分を
除きエッチングして、第１図（ｂ）を得る。ゲート電極
には、Ａｌ・Ｃｒ等の金属や、多結晶シリコン等の導体
薄膜が使用される。ついで、図１（ｃ）に示されるよう
に、イオンインプランテーション法や、イオンドーピン
グ法などの、イオン打ち込み法により、不純物１０６を
打ち込む事によって、ソース及びドレイン領域１０７を
形成する。次に、層間絶縁膜層１０８を積層、ついで、
ソース・ドレイン電極を形成する部分の第１のゲート絶
縁膜１０３、第２のゲート絶縁膜１０４及び層間絶縁膜
１０８を除去し、コンタクトホール１０９とし、その部
分にソース電極１１０、ドレイン電極１１１を形成し、
第１図（ｄ）となる。上記層間絶縁膜１０８には、前記
第２のゲート絶縁膜１０４の形成において、用いられた
方法と同様な方法で形成される絶縁膜の他に、ポリイミ
ド等が使用されることもある。
る、本発明の１つの実施例を製造工程順に示した図であ
る。まず、図１（ａ）に示すように絶縁基板１０１上
に、シリコン層１０２を、ＥＣＲ−プラズマ技術によっ
て形成し、真空を破らずに同一チャンバー内で、連続し
て第１のゲート絶縁膜層１０３を形成する。その後、レ
ーザーアニール処理を行う事によって、能動領域となる
シリコン層の再結晶化を行う。その後第１のゲート絶縁
膜１０３及びシリコン層１０２を同時にパターニング
し、続いて第２のゲート絶縁膜１０４を全面に形成す
る。前記第２のゲート絶縁膜１０４には、二酸化珪素膜
や窒化珪素膜などが、常圧ＣＶＤ法、減圧ＣＶＤ法、プ
ラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、光ＣＶＤ
法、またはこれらの組合わせにより、形成され、使用さ
れる。ついでゲート電極となる導体薄膜層をスパッタ法
などにより形成した後、ゲート電極１０５となる部分を
除きエッチングして、第１図（ｂ）を得る。ゲート電極
には、Ａｌ・Ｃｒ等の金属や、多結晶シリコン等の導体
薄膜が使用される。ついで、図１（ｃ）に示されるよう
に、イオンインプランテーション法や、イオンドーピン
グ法などの、イオン打ち込み法により、不純物１０６を
打ち込む事によって、ソース及びドレイン領域１０７を
形成する。次に、層間絶縁膜層１０８を積層、ついで、
ソース・ドレイン電極を形成する部分の第１のゲート絶
縁膜１０３、第２のゲート絶縁膜１０４及び層間絶縁膜
１０８を除去し、コンタクトホール１０９とし、その部
分にソース電極１１０、ドレイン電極１１１を形成し、
第１図（ｄ）となる。上記層間絶縁膜１０８には、前記
第２のゲート絶縁膜１０４の形成において、用いられた
方法と同様な方法で形成される絶縁膜の他に、ポリイミ
ド等が使用されることもある。
【００１０】本実施例において、能動領域であるシリコ
ン層とゲート絶縁膜層とをＥＣＲ−プラズマ技術により
連続成膜した際の、形成ガス流量の時間変化を図２
（ａ）に示す。この方法を用いると、能動領域であるシ
リコン層とゲート絶縁膜層との界面は大気にさらされる
事がないため、自然酸化膜や表面への不純物の付着など
がない清浄な界面となり、良好な電気的特性が得られ
る。さらに別な方法として、図２（ｂ）に示されるよう
に、形成ガス流量を変化させる事も可能である。この方
法を用いると、先の方法で得られる利点に加えて、能動
領域であるシリコン層とゲート絶縁膜層との、物質の不
連続性を解消する事ができる。その結果、接合欠陥が小
さくなるため、能動領域であるシリコン層の端面でトラ
ップされる電荷を少なくする事ができる。一方、図２
（ｃ）のようにガス流量を変化させても、シリコン端面
における電荷のトラップを少なくする事ができる。この
方法によれば、シリコン層を形成した後、水素ガスを流
し続ける事によって、電荷のトラップの原因であるシリ
コン端面のダングリングボンド（不対電子対）を埋める
事ができる。その結果やはり良好な電気的特性が得られ
る。それに加えて、ＥＣＲ−プラズマ技術によりシリコ
ン層及びゲート絶縁膜層を形成する際には、その形成圧
力が、ミリメートル程度の高真空になっているため、大
気中の不純物が成膜された薄膜中に混入する恐れもな
く、それによるトラップのない、理想的な薄膜が形成で
きる。
ン層とゲート絶縁膜層とをＥＣＲ−プラズマ技術により
連続成膜した際の、形成ガス流量の時間変化を図２
（ａ）に示す。この方法を用いると、能動領域であるシ
リコン層とゲート絶縁膜層との界面は大気にさらされる
事がないため、自然酸化膜や表面への不純物の付着など
がない清浄な界面となり、良好な電気的特性が得られ
る。さらに別な方法として、図２（ｂ）に示されるよう
に、形成ガス流量を変化させる事も可能である。この方
法を用いると、先の方法で得られる利点に加えて、能動
領域であるシリコン層とゲート絶縁膜層との、物質の不
連続性を解消する事ができる。その結果、接合欠陥が小
さくなるため、能動領域であるシリコン層の端面でトラ
ップされる電荷を少なくする事ができる。一方、図２
（ｃ）のようにガス流量を変化させても、シリコン端面
における電荷のトラップを少なくする事ができる。この
方法によれば、シリコン層を形成した後、水素ガスを流
し続ける事によって、電荷のトラップの原因であるシリ
コン端面のダングリングボンド（不対電子対）を埋める
事ができる。その結果やはり良好な電気的特性が得られ
る。それに加えて、ＥＣＲ−プラズマ技術によりシリコ
ン層及びゲート絶縁膜層を形成する際には、その形成圧
力が、ミリメートル程度の高真空になっているため、大
気中の不純物が成膜された薄膜中に混入する恐れもな
く、それによるトラップのない、理想的な薄膜が形成で
きる。
【００１１】さらにこのようにして得られたシリコン層
を再結晶化すると、シリコン層の易動度が上がる。先に
述べたように、シリコン層とゲート絶縁膜層との界面に
は不純物の付着がなく清浄であるため、シリコン層を再
結晶化した場合には、界面の不純物により薄膜中にトラ
ップが形成される事もなく、再結晶化の効果を最大限に
引き出す事ができる。本実施例においては、能動領域で
あるシリコン層の再結晶化の為のレーザーアニール処理
を、前記第１のゲート絶縁膜形成後に行ったが、これは
前記第１のゲート絶縁膜を形成した後であれば、いつ行
っても良い。一方、能動領域であるシリコン層の再結晶
化に、固相成長法を用いた場合にも同様の事が言える。
を再結晶化すると、シリコン層の易動度が上がる。先に
述べたように、シリコン層とゲート絶縁膜層との界面に
は不純物の付着がなく清浄であるため、シリコン層を再
結晶化した場合には、界面の不純物により薄膜中にトラ
ップが形成される事もなく、再結晶化の効果を最大限に
引き出す事ができる。本実施例においては、能動領域で
あるシリコン層の再結晶化の為のレーザーアニール処理
を、前記第１のゲート絶縁膜形成後に行ったが、これは
前記第１のゲート絶縁膜を形成した後であれば、いつ行
っても良い。一方、能動領域であるシリコン層の再結晶
化に、固相成長法を用いた場合にも同様の事が言える。
【００１２】また、本実施例においては、ソース・ドレ
イン領域の形成を自己整合的に形成したが、不純物を添
加した半導体薄膜層を用いた場合も、清浄な界面を形成
できる事は言うまでもない。
イン領域の形成を自己整合的に形成したが、不純物を添
加した半導体薄膜層を用いた場合も、清浄な界面を形成
できる事は言うまでもない。
【００１３】
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタの製造方法によれば、以下の効果を奏すること
ができる。 （ａ）能動領域であるシリコン層とゲート絶縁膜とを連
続形成してからパターニングするため、シリコン層表面
への不純物等の付着がなく、また自然酸化膜も存在しな
いため、清浄な界面を形成できる。 （ｂ）能動領域であるシリコン層と、それと接するゲー
ト絶縁膜との成膜の際に、境界面を物質的に連続するこ
とによって、薄膜層端面での組成のずれを少なくするこ
とができ、良好な電気的特性が得られる。 （ｃ）シリコン層とゲート絶縁膜とを連続形成する際に
水素ガスを流すため、電荷のトラップの原因であるシリ
コン端面のダングリングボンドを埋めることができ、良
好な電気的特性が得られる。
ンジスタの製造方法によれば、以下の効果を奏すること
ができる。 （ａ）能動領域であるシリコン層とゲート絶縁膜とを連
続形成してからパターニングするため、シリコン層表面
への不純物等の付着がなく、また自然酸化膜も存在しな
いため、清浄な界面を形成できる。 （ｂ）能動領域であるシリコン層と、それと接するゲー
ト絶縁膜との成膜の際に、境界面を物質的に連続するこ
とによって、薄膜層端面での組成のずれを少なくするこ
とができ、良好な電気的特性が得られる。 （ｃ）シリコン層とゲート絶縁膜とを連続形成する際に
水素ガスを流すため、電荷のトラップの原因であるシリ
コン端面のダングリングボンドを埋めることができ、良
好な電気的特性が得られる。
【００１４】以上の数多くの効果によって、高速化・高
性能化・低消費電力化が可能で、信頼性の高い、薄膜ト
ランジスタを構成できる。
性能化・低消費電力化が可能で、信頼性の高い、薄膜ト
ランジスタを構成できる。
【図１】（ａ）〜（ｄ）本発明の、実施例に示した薄膜
トランジスタの、製造工程ごとの断面図。
トランジスタの、製造工程ごとの断面図。
【図２】（ａ）〜（ｃ）本発明の、実施例において、シ
リコン層とゲート絶縁膜層との連続成膜の際のガス流量
の時間変化を表す図。
リコン層とゲート絶縁膜層との連続成膜の際のガス流量
の時間変化を表す図。
【図３】（ａ）〜（ｃ）従来のコプラナー型薄膜トラン
ジスタの、製造工程ごとの断面図。
ジスタの、製造工程ごとの断面図。
【図４】従来のコプラナー型で、ソース・ドレイン領域
を自己整合的に形成した薄膜トランジスタの素子断面
図。
を自己整合的に形成した薄膜トランジスタの素子断面
図。
１０１、３０１、４０１ 絶縁基板 １０７、３０２、４０２ ソース・ドレイン領域 １０２、３０３、４０３ 能動領域となる半導体層 １０３、１０４、３０４、４０４ ゲート絶縁膜 １０５、３０５、４０５ ゲート電極 １０６ 不純物 １０８、３０６、４０６ 層間絶縁膜 １０９、３０７、４０７ コンタクトホール １１０、３０８、４０８ ソース電極 １１１、３０９、４０９ ドレイン電極
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/205 H01L 21/31 H01L 21/336
Claims (3)
- 【請求項１】 チャンバー内に配置された基板上に水素
ガスを流しながらシリコン層を形成し、前記シリコン層
が形成された後にも所定期間前記水素ガスを流し続け、
前記所定期間経過後に前記チャンバー内に酸素を流すこ
とにより、前記基板上に前記シリコン層と第１ゲート絶
縁膜とを連続形成する工程と、前記シリコン層と前記第
１ゲート絶縁膜とをパターニングする工程と、前記第１
ゲート絶縁膜上に第２ゲート絶縁膜を形成する工程とを
有することを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 チャンバー内に配置された基板上に水
素ガスを流しながらシリコン層を形成し、前記チャンバ
ー内に導入する水素ガスの流量を減らすとともに酸素の
流量を増やすことにより前記基板上に前記シリコン層と
第１ゲート絶縁膜とを連続形成する工程と、前記シリコ
ン層と前記第１ゲート絶縁膜とをパターニングする工程
と、前記第１ゲート絶縁膜上に第２ゲート絶縁膜を形成
する工程とを有することを特徴とする薄膜トランジスタ
の製造方法。 - 【請求項３】 前記第１ゲート絶縁膜を形成した後であ
って、前記シリコン層と前記第1ゲート絶縁膜とをパタ
ーニングする工程の前に、前記シリコン層を結晶化する
工程を有することを特徴とする請求項１又は請求項２に
記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3007605A JP3057770B2 (ja) | 1991-01-25 | 1991-01-25 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3007605A JP3057770B2 (ja) | 1991-01-25 | 1991-01-25 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04240733A JPH04240733A (ja) | 1992-08-28 |
| JP3057770B2 true JP3057770B2 (ja) | 2000-07-04 |
Family
ID=11670437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3007605A Expired - Fee Related JP3057770B2 (ja) | 1991-01-25 | 1991-01-25 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3057770B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100367461C (zh) | 1993-11-05 | 2008-02-06 | 株式会社半导体能源研究所 | 一种制造薄膜晶体管和电子器件的方法 |
| JP3917205B2 (ja) | 1995-11-30 | 2007-05-23 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JPH1012882A (ja) * | 1996-06-20 | 1998-01-16 | Toshiba Corp | 薄膜トランジスタ及びその製造方法 |
| US7303945B2 (en) | 2002-06-06 | 2007-12-04 | Nec Corporation | Method for forming pattern of stacked film and thin film transistor |
| JP4932133B2 (ja) * | 2002-06-06 | 2012-05-16 | 日本電気株式会社 | 積層膜パターンの形成方法 |
| CN101263604B (zh) * | 2005-09-16 | 2012-05-30 | 夏普株式会社 | 薄膜晶体管 |
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| JPH04240733A (ja) | 1992-08-28 |
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