JPH06105555B2 - Ｒａｍ回路 - Google Patents
Ｒａｍ回路Info
- Publication number
- JPH06105555B2 JPH06105555B2 JP61275953A JP27595386A JPH06105555B2 JP H06105555 B2 JPH06105555 B2 JP H06105555B2 JP 61275953 A JP61275953 A JP 61275953A JP 27595386 A JP27595386 A JP 27595386A JP H06105555 B2 JPH06105555 B2 JP H06105555B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- switch means
- data
- sense amplifier
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理集積回路に内蔵されるRAM回路に関する。
RAM回路を含む論理集積回路を実現した場合にその試験
をいかに効率良く行なうかが大きな問題となっている。
従来は内蔵されたRAM回路とこのRAM回路にデータ入力信
号，アドレス信号及び各種制御信号（ライトイネーブ
ル，チップセレクト信号など）を供給すると共にRAM回
路からデータ出力信号を受ける論理回路とのインタフェ
ース信号を外部端子に取出して直接外部端子から制御及
び観測を行なう方法（物理的方法）と、セレクタなどを
介して論理回路とRAM回路とを論理的に分離する方法
（論理的方法）とが用いられている。
をいかに効率良く行なうかが大きな問題となっている。
従来は内蔵されたRAM回路とこのRAM回路にデータ入力信
号，アドレス信号及び各種制御信号（ライトイネーブ
ル，チップセレクト信号など）を供給すると共にRAM回
路からデータ出力信号を受ける論理回路とのインタフェ
ース信号を外部端子に取出して直接外部端子から制御及
び観測を行なう方法（物理的方法）と、セレクタなどを
介して論理回路とRAM回路とを論理的に分離する方法
（論理的方法）とが用いられている。
上述した物理的方法は端子数の増加を招き、論理的方法
はセレクタなどの挿入によりパフォーマンスの低下を免
れ得ない。
はセレクタなどの挿入によりパフォーマンスの低下を免
れ得ない。
本発明のRAM回路はデータ，アドレス信号及び各種制御
信号を供給する論理回路を含む論理集積回路に内蔵さ
れ、書込み時に存在しないアドレス指定が行なわれると
全てのメモリセルを非選択状態にしてデータ書込みを禁
止する第１のスイッチ手段と、書込みデータをセンスア
ンプを介して前記論理回路に出力させる第２のスイッチ
手段とを備え、前記メモリセル，前記第１のスイッチ手
段，前記センスアンプ及び前記第２のスイッチ手段を列
方向に順次接続した構成である。
信号を供給する論理回路を含む論理集積回路に内蔵さ
れ、書込み時に存在しないアドレス指定が行なわれると
全てのメモリセルを非選択状態にしてデータ書込みを禁
止する第１のスイッチ手段と、書込みデータをセンスア
ンプを介して前記論理回路に出力させる第２のスイッチ
手段とを備え、前記メモリセル，前記第１のスイッチ手
段，前記センスアンプ及び前記第２のスイッチ手段を列
方向に順次接続した構成である。
次に、本発明の実施例について図面を参照して説明す
る。
る。
本発明の一実施例を示す図を参照すると、アドレス信号
入力端子30及びアドレス信号入力端子31,32はデコーダ
６及びデコーダ７の入力に接続される。アドレス信号2
0,21,22のうちのアドレス信号22は存在しないメモリセ
ルアドレスを指定する信号である。アドレス信号22によ
り存在しないアドレスが指定されると、デコーダ６及び
デコーダ７の出力の全てが非選択となり、MOSトランス
ファゲート12,13,14,15をオフ状態にさせてメモリセル
８を全て非選択とする。一方、アドレス信号22は書込み
制御回路４を動作させる。書込み制御回路４は信号29に
よって書込みドライバ回路３を動作させると共に、信号
25によってMOSトランスファゲート10,11をオン状態にさ
せる。さらに、アドレス信号22はセンスアンプ制御回路
２を動作させ、信号26によってセンスアンプ回路１を動
作させる。従って、書込みデータ入力端子35から入力さ
れる書込みデータ40が書込みドライバ回路３、MOSトラ
ンスファゲート10,11及びセンスアンプ回路１を経てテ
ータ出力端子33に出力される。データ出力端子33からの
出力データは図示省略の論理回路に入力される。この
時、メモリセル８は非選択となっているため、データ書
込みは行なわれない。即ち、書込みデータ40はメモリセ
ル８に書込まれることなくセンスアンプ回路１を介して
出力される。なお、通常の書込み及び読出しはアドレス
信号20,21により存在するメモリセルアドレスを指定す
ることにより行なわれる。図中、参照数字５はディジッ
ト線負荷回路、34は書込み制御信号入力端子及び41は書
込み制御信号である。
入力端子30及びアドレス信号入力端子31,32はデコーダ
６及びデコーダ７の入力に接続される。アドレス信号2
0,21,22のうちのアドレス信号22は存在しないメモリセ
ルアドレスを指定する信号である。アドレス信号22によ
り存在しないアドレスが指定されると、デコーダ６及び
デコーダ７の出力の全てが非選択となり、MOSトランス
ファゲート12,13,14,15をオフ状態にさせてメモリセル
８を全て非選択とする。一方、アドレス信号22は書込み
制御回路４を動作させる。書込み制御回路４は信号29に
よって書込みドライバ回路３を動作させると共に、信号
25によってMOSトランスファゲート10,11をオン状態にさ
せる。さらに、アドレス信号22はセンスアンプ制御回路
２を動作させ、信号26によってセンスアンプ回路１を動
作させる。従って、書込みデータ入力端子35から入力さ
れる書込みデータ40が書込みドライバ回路３、MOSトラ
ンスファゲート10,11及びセンスアンプ回路１を経てテ
ータ出力端子33に出力される。データ出力端子33からの
出力データは図示省略の論理回路に入力される。この
時、メモリセル８は非選択となっているため、データ書
込みは行なわれない。即ち、書込みデータ40はメモリセ
ル８に書込まれることなくセンスアンプ回路１を介して
出力される。なお、通常の書込み及び読出しはアドレス
信号20,21により存在するメモリセルアドレスを指定す
ることにより行なわれる。図中、参照数字５はディジッ
ト線負荷回路、34は書込み制御信号入力端子及び41は書
込み制御信号である。
以上説明したように本発明によれば、論理集積回路に内
蔵され、存在しないアドレス信号の入力を可能とし、書
込み時に存在しないアドレス指定が行なわれると全ての
メモリセルを非選択状態として書込みを禁止し、書込み
データをセンスアンプを介して論理回路に出力すること
により、メモリセルに記憶されたデータを破壊すること
なく書込みデータを通過させることができる。したがっ
て、このデータスルーモードを利用して論理回路とRAM
回路とを分離しパフォーマンスを低下させることなく試
験を遂行できる。また、データスルーモードにより、既
に書込まれているデータの破壊を招くことはないため、
装置に組み込んだ状態で試験（オンライン試験）をする
ことが可能となる。更に、RAM回路内部のセンスアンプ
なども同時に試験できる。
蔵され、存在しないアドレス信号の入力を可能とし、書
込み時に存在しないアドレス指定が行なわれると全ての
メモリセルを非選択状態として書込みを禁止し、書込み
データをセンスアンプを介して論理回路に出力すること
により、メモリセルに記憶されたデータを破壊すること
なく書込みデータを通過させることができる。したがっ
て、このデータスルーモードを利用して論理回路とRAM
回路とを分離しパフォーマンスを低下させることなく試
験を遂行できる。また、データスルーモードにより、既
に書込まれているデータの破壊を招くことはないため、
装置に組み込んだ状態で試験（オンライン試験）をする
ことが可能となる。更に、RAM回路内部のセンスアンプ
なども同時に試験できる。
図は本発明の一実施例を示す構成図である。 １…センスアンプ回路、２…センスアンプ制御回路、３
…書込みドライバ回路、４…書込み制御回路、6,7…デ
コーダ、８…メモリセル、10〜15…MOSトランスファゲ
ート、20〜22…アドレス信号、30〜32…アドレス信号入
力端子、33…データ出力端子、35…書込みデータ入力端
子、40…書込みデータ。
…書込みドライバ回路、４…書込み制御回路、6,7…デ
コーダ、８…メモリセル、10〜15…MOSトランスファゲ
ート、20〜22…アドレス信号、30〜32…アドレス信号入
力端子、33…データ出力端子、35…書込みデータ入力端
子、40…書込みデータ。
Claims (1)
- 【請求項１】データ，アドレス信号及び各種制御信号を
供給する論理回路を含む論理集積回路に内蔵され、書込
み時に存在しないアドレス指定が行なわれると全てのメ
モリセルを非選択状態にしてデータ書込みを禁止する第
１のスイッチ手段と、書込みデータをセンスアンプを介
して前記論理回路に出力させる第２のスイッチ手段とを
備え、前記メモリセル，前記第１のスイッチ手段，前記
センスアンプ及び前記第２のスイッチ手段を列方向に順
次接続したことを特徴とするRAM回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275953A JPH06105555B2 (ja) | 1986-11-18 | 1986-11-18 | Ｒａｍ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275953A JPH06105555B2 (ja) | 1986-11-18 | 1986-11-18 | Ｒａｍ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63129595A JPS63129595A (ja) | 1988-06-01 |
| JPH06105555B2 true JPH06105555B2 (ja) | 1994-12-21 |
Family
ID=17562726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61275953A Expired - Lifetime JPH06105555B2 (ja) | 1986-11-18 | 1986-11-18 | Ｒａｍ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105555B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01249982A (ja) * | 1988-03-30 | 1989-10-05 | Matsushita Electric Ind Co Ltd | 求心型送風機 |
-
1986
- 1986-11-18 JP JP61275953A patent/JPH06105555B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63129595A (ja) | 1988-06-01 |
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