JPS61168051A - シングルチツプ・マイクロコンピユ−タ - Google Patents
シングルチツプ・マイクロコンピユ−タInfo
- Publication number
- JPS61168051A JPS61168051A JP60009438A JP943885A JPS61168051A JP S61168051 A JPS61168051 A JP S61168051A JP 60009438 A JP60009438 A JP 60009438A JP 943885 A JP943885 A JP 943885A JP S61168051 A JPS61168051 A JP S61168051A
- Authority
- JP
- Japan
- Prior art keywords
- internal
- built
- external terminal
- signal
- ram5
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は内蔵するメモリのテストを容易にしたシングル
チップｅマイクロコンピュータに関する。
チップｅマイクロコンピュータに関する。
一般に、シングルチップ・マイクロコンピュータ（以下
シングルチップ・マイコンという）に内蔵するＲＡＭは
、内蔵する中央演算処理装置（ＣＰＵ）と内部データ噂
バス、アドレス・バス、制御バスを通して第１図のブロ
ック図の様に接続されている。図において、この内蔵Ｒ
ＡＭの動作をテストする場合、内蔵するＣＰＵ１０から
テストする几ＡＭ５ヘアドレス情報、読出しゃ書込み制
御信号。
シングルチップ・マイコンという）に内蔵するＲＡＭは
、内蔵する中央演算処理装置（ＣＰＵ）と内部データ噂
バス、アドレス・バス、制御バスを通して第１図のブロ
ック図の様に接続されている。図において、この内蔵Ｒ
ＡＭの動作をテストする場合、内蔵するＣＰＵ１０から
テストする几ＡＭ５ヘアドレス情報、読出しゃ書込み制
御信号。
読出し・書込みデータの各々を内部バス９，８．７１に
介して与えてやり正しくデータが書込まれたか、読出し
たか否かｆｔＣＰＵ１ｏによってチェックしていた。
介して与えてやり正しくデータが書込まれたか、読出し
たか否かｆｔＣＰＵ１ｏによってチェックしていた。
このシングルチップ・マイコンに内蔵されるＲＡＭｔ−
テストするための手法は内蔵するＣＰＵ １０４ＣＨ，
ＡＭ ５をアクセスさせる命令の実行、及びアクセスさ
せたＢ、ＡＭの内容を外部出力端子へ出力する命令の実
行等を行なわせており、そのテストのための時間はそれ
らの命令の実行時間の合計時間を必要とする。つマリ、
従来のシングルチップ・マイコンは、ＲＡＭのテスト時
間が）ＬＡＭのアクセス時間によるものではなく、シン
グルチップ・マイコンのもつ命令実行速度に依存してお
り、内蔵するＲＡＭの容量が大きいシングルチップ働マ
イコンではＲＡＭの容量に比例してその内容をテストす
るためのＣＰＵの命令実行回数が増加し、結果としてテ
スト時間が大きくかかるという欠点を有する。
テストするための手法は内蔵するＣＰＵ １０４ＣＨ，
ＡＭ ５をアクセスさせる命令の実行、及びアクセスさ
せたＢ、ＡＭの内容を外部出力端子へ出力する命令の実
行等を行なわせており、そのテストのための時間はそれ
らの命令の実行時間の合計時間を必要とする。つマリ、
従来のシングルチップ・マイコンは、ＲＡＭのテスト時
間が）ＬＡＭのアクセス時間によるものではなく、シン
グルチップ・マイコンのもつ命令実行速度に依存してお
り、内蔵するＲＡＭの容量が大きいシングルチップ働マ
イコンではＲＡＭの容量に比例してその内容をテストす
るためのＣＰＵの命令実行回数が増加し、結果としてテ
スト時間が大きくかかるという欠点を有する。
本発明の目的は、このような従来の欠点を改良し、内蔵
されるランダム・アクセス・メモリ（以下ＲＡＭという
）のテストｔ−短時間に簡単にできるようにしたシング
ルチップ・マイコンを提供することにある。
されるランダム・アクセス・メモリ（以下ＲＡＭという
）のテストｔ−短時間に簡単にできるようにしたシング
ルチップ・マイコンを提供することにある。
本発明のシングルチップ・マイコンは、外部信号又は内
部信号により内蔵する几ＡＭ ｔ−テストするテストモ
ード信号を発生する手段と、前記テストモード信号に基
づいて内蔵するＣＰＵとこのＣＰＵが制御する内部デー
タ・バス、内部アドレス・バスおよび内部制御バスとを
電気的に分離する手段と、前記各種内部バスを外部端子
から直接駆動し前記内蔵するＲＡＭをアクセスする手段
とを含んで構成される。
部信号により内蔵する几ＡＭ ｔ−テストするテストモ
ード信号を発生する手段と、前記テストモード信号に基
づいて内蔵するＣＰＵとこのＣＰＵが制御する内部デー
タ・バス、内部アドレス・バスおよび内部制御バスとを
電気的に分離する手段と、前記各種内部バスを外部端子
から直接駆動し前記内蔵するＲＡＭをアクセスする手段
とを含んで構成される。
〔実施例〕 ・
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のシングルチップ・マイコン
のブロック図である。本実施例は、入出力ボート２，１
３．１４と、その外部接続端子１ 、１１゜１２と、こ
れら入出カポ−）２，１３．１４にデータを入出力する
内部データ・バス７と、外部端子２１からの信号ま九は
内部制御信号２２により内蔵ＲＡＭのテストモードを選
択し信号Ｓ工＋ ８２ ｔ−出力するテストモード選択
部２０と、ＣＰＵｌ０と、内蔵されるＲＡＭ５と、この
ＲＡＭ５のアドレスデコーダ４と、ＲＡＭ５の読出し・
書込み制御部６と、ＣＰＵｌ０によシ駆動される内部ア
ドレス・バス９及び内部制御バス８とから構成される。
のブロック図である。本実施例は、入出力ボート２，１
３．１４と、その外部接続端子１ 、１１゜１２と、こ
れら入出カポ−）２，１３．１４にデータを入出力する
内部データ・バス７と、外部端子２１からの信号ま九は
内部制御信号２２により内蔵ＲＡＭのテストモードを選
択し信号Ｓ工＋ ８２ ｔ−出力するテストモード選択
部２０と、ＣＰＵｌ０と、内蔵されるＲＡＭ５と、この
ＲＡＭ５のアドレスデコーダ４と、ＲＡＭ５の読出し・
書込み制御部６と、ＣＰＵｌ０によシ駆動される内部ア
ドレス・バス９及び内部制御バス８とから構成される。
−このシングルチップ・マイコンは、内蔵ＲＡＭ ５の
テストモードを外部端子２１からの信号または内部制御
信号２２によって起動することによシテストモード選択
部２０の出力信号Ｓ□がアクティブに、また出力信号Ｓ
２がインアクティブに制御され、この出力信号Ｓ２がゲ
ート回路２４．２５および切替回路２６によって内部デ
ータ・バス７゜内部アドレス・バス９．内部制御バス８
とＣＰＵ゛１０を電気的に切断し、かつ入出力ポート２
．１３゜１４の制御信号２３０制御機能を停止させてい
る。
テストモードを外部端子２１からの信号または内部制御
信号２２によって起動することによシテストモード選択
部２０の出力信号Ｓ□がアクティブに、また出力信号Ｓ
２がインアクティブに制御され、この出力信号Ｓ２がゲ
ート回路２４．２５および切替回路２６によって内部デ
ータ・バス７゜内部アドレス・バス９．内部制御バス８
とＣＰＵ゛１０を電気的に切断し、かつ入出力ポート２
．１３゜１４の制御信号２３０制御機能を停止させてい
る。
この時出力信号Ｓ８によシ入出力ボート１３は内部アド
レス・バス９を駆動、入出力ボート１４は内部制御バス
８を駆動する。入出力ポート２は。
レス・バス９を駆動、入出力ボート１４は内部制御バス
８を駆動する。入出力ポート２は。
内部制御バス８の内容を制御部２７で選択し決定された
制御信号Ｃによシ、内蔵する几ＡＭの読出し時には出力
状態に、ＲＡＭの書込み時には入力状態に制御される。
制御信号Ｃによシ、内蔵する几ＡＭの読出し時には出力
状態に、ＲＡＭの書込み時には入力状態に制御される。
この状態において、外部端子１１から内蔵するＲＡＭ５
のアドレスを入力し、外部端子１２から内蔵するＲＡＭ
への読出しか、書込みかの信号を入力することにより、
読出し制御時においては外部端子ＩＶ−は内蔵するＲＡ
Ｍの読出し出力が出力され、書込み制御時においては外
部端子１には内蔵するＲＡＭへ書込むためのデータを入
力する。
のアドレスを入力し、外部端子１２から内蔵するＲＡＭ
への読出しか、書込みかの信号を入力することにより、
読出し制御時においては外部端子ＩＶ−は内蔵するＲＡ
Ｍの読出し出力が出力され、書込み制御時においては外
部端子１には内蔵するＲＡＭへ書込むためのデータを入
力する。
この様に本実施例のシングルチップ・マイコンにおいて
は、内蔵ＲＡＭテストモードを設定すると。
は、内蔵ＲＡＭテストモードを設定すると。
外部端子から内蔵するＲＡＭに直接データの読出し／書
込みが行なえ、外部端子から見た場合１個のランダム・
アクセス・メモリ・デバイスとして見ることができる。
込みが行なえ、外部端子から見た場合１個のランダム・
アクセス・メモリ・デバイスとして見ることができる。
本発明によれば、以上説明した様に、シングルチップ・
マイコンに内蔵されるＲＡＭのテストｔ−ＣＰＵの命令
を繰返し実行して行うのではなく、外部端子から直接メ
モリーデバイスの様に扱ってテストすることができ、内
ｇＲＡＭのアクセス拳タイムに合せてテストできるため
、テスト時間の短縮が可能となり、また従来からあるメ
モリ・テスト手法が使用できるという効果が得られる。
マイコンに内蔵されるＲＡＭのテストｔ−ＣＰＵの命令
を繰返し実行して行うのではなく、外部端子から直接メ
モリーデバイスの様に扱ってテストすることができ、内
ｇＲＡＭのアクセス拳タイムに合せてテストできるため
、テスト時間の短縮が可能となり、また従来からあるメ
モリ・テスト手法が使用できるという効果が得られる。
第１図は本発明の一実施例のブロック図、第２図は従来
のシングルチップ・マイコンの内蔵几ＡＭとＣＰＵとの
ブロック図である。図において、１゜１１．１２・・・
・・・入出力ボート外部端子、２，１３゜１４・・・・
・・入出力ボート、３，１５．１６・・・・・・入出力
ボートの制御信号、４・・・・・・アドレス・デコーダ
、５・・・・・・内蔵メモリ、６・・・・・・読出し・
書込み制御回路、７・・・・・・内部データ舎パス、８
・・・・・・内部コントＣＩ−Ａ／・パス、９・・・・
・・内部アドレス拳バス、１０・・・・・・中央演算処
理装置（ＣＰＵ）、２０・・・・・・テストモード選択
部、２１・・・・・・テストモード外部端子、２２・・
・・・・内部テストモード信号、２３・・・・・・制御
信号、２４．２５・・・・・・ＡＮＤゲート、２６・・
・・・・切替回路。 ２７・・・・・・制御部、である。 ｙ＝Ｚ−＼ 代理人 弁理士 内 原 晋ｆ７′と）１、
７゛ ゛・、−一一
のシングルチップ・マイコンの内蔵几ＡＭとＣＰＵとの
ブロック図である。図において、１゜１１．１２・・・
・・・入出力ボート外部端子、２，１３゜１４・・・・
・・入出力ボート、３，１５．１６・・・・・・入出力
ボートの制御信号、４・・・・・・アドレス・デコーダ
、５・・・・・・内蔵メモリ、６・・・・・・読出し・
書込み制御回路、７・・・・・・内部データ舎パス、８
・・・・・・内部コントＣＩ−Ａ／・パス、９・・・・
・・内部アドレス拳バス、１０・・・・・・中央演算処
理装置（ＣＰＵ）、２０・・・・・・テストモード選択
部、２１・・・・・・テストモード外部端子、２２・・
・・・・内部テストモード信号、２３・・・・・・制御
信号、２４．２５・・・・・・ＡＮＤゲート、２６・・
・・・・切替回路。 ２７・・・・・・制御部、である。 ｙ＝Ｚ−＼ 代理人 弁理士 内 原 晋ｆ７′と）１、
７゛ ゛・、−一一
Claims (1)
- 外部信号又は内部信号により内蔵するランダム・アク
セス・メモリをテストするテストモード信号を発生する
手段と、前記テストモード信号に基づいて内蔵する中央
演算処理装置とこの中央演算処理装置が制御する内部デ
ータ・バス、内部アドレス・バスおよび内部制御バスと
を電気的に分離する手段と、前記各種内部バスを外部端
子から直接駆動し前記ランダム・アクセス・メモリをア
クセスする手段とを含むシングルチップ・マイクロコン
ピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60009438A JPS61168051A (ja) | 1985-01-22 | 1985-01-22 | シングルチツプ・マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60009438A JPS61168051A (ja) | 1985-01-22 | 1985-01-22 | シングルチツプ・マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61168051A true JPS61168051A (ja) | 1986-07-29 |
Family
ID=11720314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60009438A Pending JPS61168051A (ja) | 1985-01-22 | 1985-01-22 | シングルチツプ・マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61168051A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6458028A (en) * | 1987-08-29 | 1989-03-06 | Toshiba Corp | Data processor |
| JPH01184549A (ja) * | 1988-01-19 | 1989-07-24 | Ricoh Co Ltd | シングルチップマイクロコンピュータのテスト制御回路 |
| DE3911840A1 (de) * | 1988-09-02 | 1990-03-15 | Mitsubishi Electric Corp | Testschaltung fuer logische schaltungen |
| JPH02112036A (ja) * | 1988-10-21 | 1990-04-24 | Nec Corp | 入出力回路 |
| JPH02130638A (ja) * | 1988-11-11 | 1990-05-18 | Hitachi Ltd | データ処理装置 |
| JPH02289999A (ja) * | 1989-04-28 | 1990-11-29 | Nec Corp | マイクロコンピュータ |
| JPH03105799A (ja) * | 1989-09-20 | 1991-05-02 | Hitachi Ltd | 冗長メモリを有する半導体記憶装置 |
| JPH04276396A (ja) * | 1991-03-01 | 1992-10-01 | Fujitsu Ltd | 半導体集積回路 |
-
1985
- 1985-01-22 JP JP60009438A patent/JPS61168051A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6458028A (en) * | 1987-08-29 | 1989-03-06 | Toshiba Corp | Data processor |
| JPH01184549A (ja) * | 1988-01-19 | 1989-07-24 | Ricoh Co Ltd | シングルチップマイクロコンピュータのテスト制御回路 |
| DE3911840A1 (de) * | 1988-09-02 | 1990-03-15 | Mitsubishi Electric Corp | Testschaltung fuer logische schaltungen |
| JPH02112036A (ja) * | 1988-10-21 | 1990-04-24 | Nec Corp | 入出力回路 |
| JPH02130638A (ja) * | 1988-11-11 | 1990-05-18 | Hitachi Ltd | データ処理装置 |
| JPH02289999A (ja) * | 1989-04-28 | 1990-11-29 | Nec Corp | マイクロコンピュータ |
| JPH03105799A (ja) * | 1989-09-20 | 1991-05-02 | Hitachi Ltd | 冗長メモリを有する半導体記憶装置 |
| JPH04276396A (ja) * | 1991-03-01 | 1992-10-01 | Fujitsu Ltd | 半導体集積回路 |
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