JPS63263480A - 半導体集積論理回路 - Google Patents

半導体集積論理回路

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JPS63263480A
JPS63263480A JP62098816A JP9881687A JPS63263480A JP S63263480 A JPS63263480 A JP S63263480A JP 62098816 A JP62098816 A JP 62098816A JP 9881687 A JP9881687 A JP 9881687A JP S63263480 A JPS63263480 A JP S63263480A
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circuit
shift register
delay
circuits
flip
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Hideharu Ozaki
尾崎　英晴
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318552—Clock circuits details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積論理回路に関し、特にスキャンパス
構成でなる回路においてスキャンパス用シフトレジスタ
を構成するフリップフロップ回路の出力端子を通常出力
のほかにディレィ回路を挿入した出力端子を新たにもう
け、この端子をスキャンパスのシフトレジスタ構成に用
いることによってスキャンパステスト時の各フリップフ
ロップ回路に加えるクロックのスキューによる誤動作を
少なくすることができる新しい論理回路に関する。
〔従来の技術〕
従来この種のスキャンパス構成でなる集積回路は、スキ
ャンパステスト時のシフトレジスタが順にデータをシフ
トできるように、シフトレジスタモードにおけるクロッ
ク信号のタイミングを微調整するが如き方法が用いられ
ていた。
第４図は従来公知のスキャンパス構成を示す回路図であ
る。同図において４０１〜４０５はシフトレジスタ構成
でなるフリップフロップ回路群、４１１〜４１５はスキ
ャンパステスト時におけるシフトレジスタモードとノー
マルモードを切り換えるセレクタ、４３１はセレクタ４
１１〜４１５を制御するスキャンモードコントロール、
４３２はスキャンイン、４３４はスキャンアウト、４３
３はシフトレジスタのクロック、４４１は組合せ回路で
なる被測定回路、４２１〜４２５はノーマルモード時に
おけるフリップフロップ回路４０１〜４０５のクロック
入力を制御する論理回路をそれぞれ示す。
かかる構成においては、論理回路４２１〜４２５による
ディレイ値によってはスキャンパステスト時におけるシ
フトレジスタモードが正常に動作しない場合がある。し
たがってスキャンパステストを行なう場合にはシフトレ
ジスタのクロック信号の論理のディレイ値を合せるか、
またはシフトレジスタモード時にクロック信号の論理の
ディレイ値が合うように付加回路を挿入するがしている
。
〔発明が解決しようとする問題点〕
上述した従来の方法においては、使用全温度。
全電圧等にかかわらずシフトレジスタが正常動作するた
めにはシフトレジスタの各フリップフロップ回路のクロ
ックのタイミング設計が困難になるという欠点がある。
すなわち本発明が解決しようとする問題点、換言すれば
本発明の目的は各フリップフロップ回路にディレィ回路
を組込むようにして上記の欠点を改善した半導体集積論
理回路を提供することにある。
したがって上述した従来のスキャンパステスト回路に対
し、本発明はスキャンパスのシフトレジスタのクロック
信号のタイミング制御の設計を容易にすることができる
という特徴を有する。
〔問題点を解決するための手段〕
本発明の半導体集積論理回路は、スキャンパス構成の可
能な複数のフリップフロップ回路を直列接続したシフト
レジスタ回路において、前記複数のフリップフロップ回
路はそれぞれディレィ回路を介して出る出力端子を有し
、前記出力端子を使用して前記シフトレジスタ回路を構
成して実現される。
〔実施例〕
以下、本発明による半導体集積論理回路について図面を
参照□しながら説明する。
第１図は本発明の第一の実施例を示すブロック図である
。同図において１０１〜１０５はそれぞれ出力に十分な
ディレィをもつディレィ回路を有するフリップフロップ
回路（後述する。）であり、セレクタ１１１〜１１５に
よってスキャンパス構成にすることができる。また１４
１は組合せでなる被測定回路、１３２はスキャンイン、
１３４はスキャンアウト、１３３はスキャンクロック、
１２１〜１２５はクロック信号を制御する論理回路、１
３１はスキャンモードコントロールをそれぞれ示す。
かかる構成によって論理回路１２１と１２２のディレィ
差によってフリップフロップ回路１０１のクロックタイ
ミングがフリップフロップ回路１０２のクロックタイミ
ングより速くても、フリップフロップ回路１０１のディ
レィ回路を介した出力ＳＱによってフリップフロップ回
路１０１のクロックの入る前のＳＱの値を取りこむこと
ができるので、シフトレジスタの動作は正常に行なわれ
ることになる。同様にしてフリップフロップ回路１０２
〜１０５のシフトレジスタ動作についても同じである。
またこのシフトレジスタ動作はスキャンパステスト時の
み使用されるので、各フリップフロップ回路にあるディ
レィ回路は通常動作にまったく影響しない。
第２図はフリップフロップ回路１０１の構成を示すブロ
ック図である。同図においてフリップフロップ回路１０
１は通常のフリップフロップ回路２０１とディレィ回路
２４１とを有し、フリップフロップ回路２０１のＱ出力
２５４はディレィ回路２４１を介してＳＱ出力２５３と
して送出されている。なお、２５１はデータ端子、２５
２はクロック端子である。またフリップフロップ回路１
０２〜１０５も上記のフリップフロップ回路１゜１と同
様にして構成されている。
第３図は本発明の第二の実施例を示すブロック図である
。同図において３０１，３０２，３０３はすでに内部に
おいてスキャンパス構成になっている回路、３１１はス
キャンイン、３１２はスキャンモードコントロール、３
１３はシステムクロック、３１４はスキャンアウト、３
２１〜３２２はディレィ回路をそれぞれ示す。
このようにすでにスキャンパス構成になっている回路群
全体をスキャンパス構成する場合、各回路群の出力にデ
ィレィ回路３２１，３２２を挿入することによって、従
来、スキャンパス構成になっている回路群全体をスキャ
ンパス構成する場合に問題となっていた各クロックのタ
イミング設計が容易になる。このようにディレィ回路は
一部のフリップフロップ回路の出力のみにあっても本発
明の主旨に反しない。
〔発明の効果〕
以上詳細に説明したように本発明はスキャンパス構成可
能なブリップフロップ回路を含む半導体集積論理回路に
おいて各フリップフロップにディレィ回路を介した出力
端子を準備することによって、シフトレジスタのクロッ
ク信号のタイミング設計を容易にできる効果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示すブロック図、第２
図は新しいフリップフロップ回路の構成図、第３図は本
発明の第２の実施例を示すブロック図、第４図は従来例
を示すブロッ図である。 １０１〜１０５・・・フリップフロップ回路、１１１〜
１１５・・・セレクタ、１２１〜１２５・・・論理回路
、２４１・・・ディレ身回路。 代理人　弁理士　内　原　　晋１′− ／Ｑｆ

Claims (1)

    【特許請求の範囲】
  1. スキャンパス構成の可能な複数のフリップフロップ回路
    を直列接続したシフトレジスタ回路において、前記複数
    のフリップフロップ回路はそれぞれディレィ回路を介し
    て出る出力端子を有し、前記出力端子を使用して前記シ
    フトレジスタ回路を構成したことを特徴とする半導体集
    積論理回路。
JP62098816A 1987-04-21 1987-04-21 半導体集積論理回路 Expired - Lifetime JPH0746122B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP62098816A JPH0746122B2 (ja) 1987-04-21 1987-04-21 半導体集積論理回路
US07/184,315 US4942577A (en) 1987-04-21 1988-04-21 Logic circuit system with latch circuits for reliable scan-path testing

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JP62098816A JPH0746122B2 (ja) 1987-04-21 1987-04-21 半導体集積論理回路

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JPS63263480A true JPS63263480A (ja) 1988-10-31
JPH0746122B2 JPH0746122B2 (ja) 1995-05-17

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