JPS58131761A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58131761A JPS58131761A JP57012832A JP1283282A JPS58131761A JP S58131761 A JPS58131761 A JP S58131761A JP 57012832 A JP57012832 A JP 57012832A JP 1283282 A JP1283282 A JP 1283282A JP S58131761 A JPS58131761 A JP S58131761A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に絶縁物によ
る素子分離技術を改良した相補製MO8半導体装置の製
造方法に係る。
る素子分離技術を改良した相補製MO8半導体装置の製
造方法に係る。
半導体集積回路における分離技術に関しては高集積化、
製造プロセスの容品化を図るものとして一般に分離領域
を選択酸化技術によって形成した酸化膜を使用するもの
が知られている。
製造プロセスの容品化を図るものとして一般に分離領域
を選択酸化技術によって形成した酸化膜を使用するもの
が知られている。
この方式によれば、能動領域の周囲が酸化膜によって取
り囲まれているため、ペース拡散等においてセルフアラ
インメントが可能で従来のようなマスク合せOための不
要な部分が省略でき高集積化が可能となシ、ま九11面
が深い酸化膜により構成され九ことによって接合容蓋は
桁違いに減少する。しかしながら、この方式ではシリコ
ン基板中KIII&酸化膜を選択的に埋没させる構造の
ため・ 7リコン基板に大きな歪が生じ、素子の電気的
特性を劣化させ、耐酸化性マスクの構造、構成、膜厚及
び選択酸化条件、時にはシリコン基板そのものの材料自
身の選択に著しい制限を与えている。これは、例えば文
献IKDM @H1gk Pr@5sure 0xid
ation for Itola−1iem of H
lgh 8p**d Bip@lar Devic@@
”1979年PP340〜343Kli!載されている
。
り囲まれているため、ペース拡散等においてセルフアラ
インメントが可能で従来のようなマスク合せOための不
要な部分が省略でき高集積化が可能となシ、ま九11面
が深い酸化膜により構成され九ことによって接合容蓋は
桁違いに減少する。しかしながら、この方式ではシリコ
ン基板中KIII&酸化膜を選択的に埋没させる構造の
ため・ 7リコン基板に大きな歪が生じ、素子の電気的
特性を劣化させ、耐酸化性マスクの構造、構成、膜厚及
び選択酸化条件、時にはシリコン基板そのものの材料自
身の選択に著しい制限を与えている。これは、例えば文
献IKDM @H1gk Pr@5sure 0xid
ation for Itola−1iem of H
lgh 8p**d Bip@lar Devic@@
”1979年PP340〜343Kli!載されている
。
また、窒化シリコン属をマスクとして熱酸化を行なうと
、1ホワイトリーン”と称するクリコンナイトライド膜
が窒化シリコン属の下の8亀基板中に形成され、これが
素子の耐圧不良の原因となる。更に、耐酸化性マスクと
して窒化シリコン膜と酸化膜からなる2重層のものを使
用する丸め、lμsK近いバーズビークが窒化シリコン
膜下に喰い込み、その結果2μm以下の素子間分離膜の
形成が困−であっ九、これは1例えば文献111rds
Il@ak C@nfiguration andE
口mi−matiom @f Gate 0xide
Thinmig Produ@eddur1mg 8@
l@at1on 0xidation −1980年P
216〜222 J、IC,0,8K記載1’している
。
、1ホワイトリーン”と称するクリコンナイトライド膜
が窒化シリコン属の下の8亀基板中に形成され、これが
素子の耐圧不良の原因となる。更に、耐酸化性マスクと
して窒化シリコン膜と酸化膜からなる2重層のものを使
用する丸め、lμsK近いバーズビークが窒化シリコン
膜下に喰い込み、その結果2μm以下の素子間分離膜の
形成が困−であっ九、これは1例えば文献111rds
Il@ak C@nfiguration andE
口mi−matiom @f Gate 0xide
Thinmig Produ@eddur1mg 8@
l@at1on 0xidation −1980年P
216〜222 J、IC,0,8K記載1’している
。
上記欠点を解消する丸めに本出願人は半導体基板上に被
酸化性材料層を形成し、この材料層上に直Ii!窒化シ
リコンからなる耐酸化性マスクを選択的に形成し死後、
該マスクを用いて材料層を選択酸化し、ひきつづき、i
スフ除去、その下の残存材料層の少なくとも一部除去を
行なうことによりて2選択酸化時、半導体基板への熱影
響による欠陥発生を防止し、かつ同選択酸化時のバーズ
ビークの発生を抑制すると共に材料層上へのオキシナイ
トライド膜の生成を防止でき、ひいては電気特性が喪好
で、変換差の小さい微細電子に適し死中導体装置の製造
方法を既に提案した。
酸化性材料層を形成し、この材料層上に直Ii!窒化シ
リコンからなる耐酸化性マスクを選択的に形成し死後、
該マスクを用いて材料層を選択酸化し、ひきつづき、i
スフ除去、その下の残存材料層の少なくとも一部除去を
行なうことによりて2選択酸化時、半導体基板への熱影
響による欠陥発生を防止し、かつ同選択酸化時のバーズ
ビークの発生を抑制すると共に材料層上へのオキシナイ
トライド膜の生成を防止でき、ひいては電気特性が喪好
で、変換差の小さい微細電子に適し死中導体装置の製造
方法を既に提案した。
しかしながら、窒化シリコンからなる耐酸化マスクの厚
さにはウェーハのそ9発生等による上限がめる九め嶺酸
化性材料を通してチャネルスト、/4′用イオン注入を
行う必要のある上記方法を相補型MO8LSIの製造方
法に適用する場合、注入イオンが窒化シリコンからなる
耐酸、化マスクをつきぬけて皺酸化性材料にまで打ち込
まれ。
さにはウェーハのそ9発生等による上限がめる九め嶺酸
化性材料を通してチャネルスト、/4′用イオン注入を
行う必要のある上記方法を相補型MO8LSIの製造方
法に適用する場合、注入イオンが窒化シリコンからなる
耐酸、化マスクをつきぬけて皺酸化性材料にまで打ち込
まれ。
その後の熱酸化中に基板にまで達し基板表面濃度が変化
するという問題が発生する。
するという問題が発生する。
本発明は上記事情に働みなされたもので、既Km案し丸
方法と同様な効果を有すると共に・耐酸化性材料層のパ
ターンが存在する基板への不純物の侵入、これKよる基
板表面濃度の変化を肪止し九相補gMOB半導体装置等
の半導体装置の製造方法を提供しようとするものである
。
方法と同様な効果を有すると共に・耐酸化性材料層のパ
ターンが存在する基板への不純物の侵入、これKよる基
板表面濃度の変化を肪止し九相補gMOB半導体装置等
の半導体装置の製造方法を提供しようとするものである
。
本発明は半導体基板上に被酸化性材料層を形成する工程
と、この材料層上に耐酸化性材料層と不純物ドーピング
マスク材料層からなる二層構造のパターンを選択的に形
成する工程と、このパターンをマスクとして半導体基板
に不純物をイオン注入する工程と、前記不純物ドープマ
スク材料層を除去した後、耐酸化性材料層の14ターン
をマスクとして前記被酸化性材料層を少なくとも一部酸
化して酸化膜を形成する工程と、前記半導体基板が露出
するように前記耐酸化性材料層とその下の残存被酸化性
材料層を少なくとも一部除去する工程とを具備し九こと
を特徴とするものである。
と、この材料層上に耐酸化性材料層と不純物ドーピング
マスク材料層からなる二層構造のパターンを選択的に形
成する工程と、このパターンをマスクとして半導体基板
に不純物をイオン注入する工程と、前記不純物ドープマ
スク材料層を除去した後、耐酸化性材料層の14ターン
をマスクとして前記被酸化性材料層を少なくとも一部酸
化して酸化膜を形成する工程と、前記半導体基板が露出
するように前記耐酸化性材料層とその下の残存被酸化性
材料層を少なくとも一部除去する工程とを具備し九こと
を特徴とするものである。
本発明における被酸化性材料層は選択酸化により素子間
分離膜としての酸化膜を形成するために利用される。か
かる材料としては、例えば多結晶シリコン並びにリン、
砒素、Iロンなどの不純物が高濃度ドープされた多結晶
シリコン・或いはモリブデンシリサイド、タングステン
シリサイド、タンタルシリサイドなどの金属珪化物等を
挙けることができる。なお、材料層を半導体基板上に形
成するにあ九っては、酸化膜を介して材料層を形成して
もよい、このように基板と材料層の間に酸化膜を介在さ
せることにより、%に材料層として高1lIIFjIL
不純物ドープ多結晶シリコン層を用いた場合、選択酸化
時に該多結晶シリコン層中の不純物が基板中に拡散する
のを#酸化膜により阻止できる利点を有する。
分離膜としての酸化膜を形成するために利用される。か
かる材料としては、例えば多結晶シリコン並びにリン、
砒素、Iロンなどの不純物が高濃度ドープされた多結晶
シリコン・或いはモリブデンシリサイド、タングステン
シリサイド、タンタルシリサイドなどの金属珪化物等を
挙けることができる。なお、材料層を半導体基板上に形
成するにあ九っては、酸化膜を介して材料層を形成して
もよい、このように基板と材料層の間に酸化膜を介在さ
せることにより、%に材料層として高1lIIFjIL
不純物ドープ多結晶シリコン層を用いた場合、選択酸化
時に該多結晶シリコン層中の不純物が基板中に拡散する
のを#酸化膜により阻止できる利点を有する。
また、材料層として不純物ドープ多結晶シリコン層を用
い、この残存多結晶シリコン層をエツチングするK11
lしても、前記酸化膜が基板に対するエッチングストッ
/譬として作用する。
い、この残存多結晶シリコン層をエツチングするK11
lしても、前記酸化膜が基板に対するエッチングストッ
/譬として作用する。
本発明においてはパターンの一部を構成する 。
窪化シリ;ンからなる耐酸化性材料層を被酸化性材料層
上に直接形成することを特長とし、かかる状態において
選択酸化を行なうことによって、耐酸化性マスク下に酸
化膜が峻い込む、いわゆるバーズビークを着しく抑制で
きると共に・マスク下の材料層表面の一部にオキ7ナイ
トライド膜が生成されるのを防止できる。なお、オキシ
ナイトライド膜が生成されないことによる効果は以下の
如くである。即ち、選択酸化によプ材料層の露出部付近
に厚い酸化膜を形成し、マスクを除去した後、残存材料
層を除去するが。
上に直接形成することを特長とし、かかる状態において
選択酸化を行なうことによって、耐酸化性マスク下に酸
化膜が峻い込む、いわゆるバーズビークを着しく抑制で
きると共に・マスク下の材料層表面の一部にオキ7ナイ
トライド膜が生成されるのを防止できる。なお、オキシ
ナイトライド膜が生成されないことによる効果は以下の
如くである。即ち、選択酸化によプ材料層の露出部付近
に厚い酸化膜を形成し、マスクを除去した後、残存材料
層を除去するが。
この除去にあたっては形成すべき素子間分離膜がオーバ
ーハング構造となるのを避けるために反応性スパッタイ
オンエツチングにより除去する。しかし、このエツチン
グ時に残存した帯状のオキシナイトライド膜がエツチン
グマスクとして作用し、厚い酸化膜に沿って材料層が残
る。
ーハング構造となるのを避けるために反応性スパッタイ
オンエツチングにより除去する。しかし、このエツチン
グ時に残存した帯状のオキシナイトライド膜がエツチン
グマスクとして作用し、厚い酸化膜に沿って材料層が残
る。
こうした状態で残った被酸化性材料層を熱酸化して酸化
11に変換すると、素子間分離膜の面積が広くなる、つ
まり寸法変換差が大きくなり、素子の微細化の妨げとな
る。したがって1選択酸化時に、耐酸化性材料層下の被
酸化性材料層表面の一部にオキシナイトライド膜が生じ
ないことは、素子の微細化の点から極めて有益である。
11に変換すると、素子間分離膜の面積が広くなる、つ
まり寸法変換差が大きくなり、素子の微細化の妨げとな
る。したがって1選択酸化時に、耐酸化性材料層下の被
酸化性材料層表面の一部にオキシナイトライド膜が生じ
ないことは、素子の微細化の点から極めて有益である。
また、輩化シリコンからなる耐酸化性材料層上jCCV
D 6102からなる不純物ドーピングマスク材料層を
積層して二層構造のパターンを被酸化性材料層に形成す
ることによ多チャネルストッパ形成用イオン注入時にマ
スクの下の半導体表面に鋲ってチャネルスト、パが形成
されることを防止できる0%に相補型MO8I Cにお
けるようにp−ウェル領域上のチャネルストッパ形成と
mfJ基板上のチャネルストツノ臂形成を別々に行う必
要のある構造のものでは上述の耐酸化性材料の・母ター
ンのみを形成するための例えばtム系レノストをそのt
ま使えず七のノ臂ターン形成後−たん除去し、改めてチ
ャネルストッパ形成用のレノストマスクパターンを形成
せねばならない、しかし、こうし友方法では1回目と2
回目の/母ターン形成の合わせずれKよシ耐酸化性材料
のノ譬ターンに対してチャネルス) y /譬f自己整
合的に形成することは困難となる。これに対し、本発明
のようにイオン注入マスクとして不純物ドーグマスク材
料層を耐酸化材料層上に被覆してパターンを形成するこ
とにより、チャネルストツ/譬を耐酸化性材料層の・9
ターンに対して自己整合的に形成でき、その結果相補型
(転)BICOH造方法にまで用途を広げることができ
る。なお、チャネルストッパ形成のイオン注入を行った
後1選択酸化する前K C’VD 8102からなる不
純物ドーグマスク材料層を除去しなければならない、そ
の場内は選択酸化後、耐酸化材料層のパターンで覆われ
ない領域の4リシリコン等の微酸化性材料は二酸化シリ
コンに変化するのでCVD aio2のみを選択的に除
去することは不可能な丸めである。
D 6102からなる不純物ドーピングマスク材料層を
積層して二層構造のパターンを被酸化性材料層に形成す
ることによ多チャネルストッパ形成用イオン注入時にマ
スクの下の半導体表面に鋲ってチャネルスト、パが形成
されることを防止できる0%に相補型MO8I Cにお
けるようにp−ウェル領域上のチャネルストッパ形成と
mfJ基板上のチャネルストツノ臂形成を別々に行う必
要のある構造のものでは上述の耐酸化性材料の・母ター
ンのみを形成するための例えばtム系レノストをそのt
ま使えず七のノ臂ターン形成後−たん除去し、改めてチ
ャネルストッパ形成用のレノストマスクパターンを形成
せねばならない、しかし、こうし友方法では1回目と2
回目の/母ターン形成の合わせずれKよシ耐酸化性材料
のノ譬ターンに対してチャネルス) y /譬f自己整
合的に形成することは困難となる。これに対し、本発明
のようにイオン注入マスクとして不純物ドーグマスク材
料層を耐酸化材料層上に被覆してパターンを形成するこ
とにより、チャネルストツ/譬を耐酸化性材料層の・9
ターンに対して自己整合的に形成でき、その結果相補型
(転)BICOH造方法にまで用途を広げることができ
る。なお、チャネルストッパ形成のイオン注入を行った
後1選択酸化する前K C’VD 8102からなる不
純物ドーグマスク材料層を除去しなければならない、そ
の場内は選択酸化後、耐酸化材料層のパターンで覆われ
ない領域の4リシリコン等の微酸化性材料は二酸化シリ
コンに変化するのでCVD aio2のみを選択的に除
去することは不可能な丸めである。
本発明における残専被酸化性材料層の除去手段としては
、酸化膜端部下がオーバーハング構造となるのを避ける
ために、基板に対して略喬直に残存材料層を工、チング
し得る反応性スノ臂ツタイオンエツチング法、イオンビ
ームエツチング法などの異方性エツチング法を採用する
ことが望ましい。
、酸化膜端部下がオーバーハング構造となるのを避ける
ために、基板に対して略喬直に残存材料層を工、チング
し得る反応性スノ臂ツタイオンエツチング法、イオンビ
ームエツチング法などの異方性エツチング法を採用する
ことが望ましい。
実施例
〔1〕まず、mWiの単結晶シリコン基板JK&ロンを
ドーズ量8.5 X 10 /cs2の条件でイオン注
入し、1190℃で30時間活性化(ドライツイン)し
て深さ約10j調、表面濃度的8 X 10 /lx2
のp−ウェル2を選択的に形成しえ、つづいて、熱酸化
処理を施して基板1及びp−ウェル2上に厚さ1000
XO熱酸化膜3を成長させ死後、熱酸化膜3上に多結晶
シリコンを気相成長させ被酸化材料層としての厚さ40
00Xの多結晶クリコン層4を堆積し九(・11111
図図示)。
ドーズ量8.5 X 10 /cs2の条件でイオン注
入し、1190℃で30時間活性化(ドライツイン)し
て深さ約10j調、表面濃度的8 X 10 /lx2
のp−ウェル2を選択的に形成しえ、つづいて、熱酸化
処理を施して基板1及びp−ウェル2上に厚さ1000
XO熱酸化膜3を成長させ死後、熱酸化膜3上に多結晶
シリコンを気相成長させ被酸化材料層としての厚さ40
00Xの多結晶クリコン層4を堆積し九(・11111
図図示)。
(ii〕次いで、多結晶シリコン一層4上に直豪厚さ2
000Xの窒化シリコン層及び厚さ5000Xo 5t
o2層を気相成長法によシ頴次堆積し九後、反応性スフ
中ツタイオンエツチングを用いたフォトエツチングプロ
セスによりノ臂ターニングして基1110嵩子領域予定
W(、チャネルMO8)ランジスタ領域予定部)及びシ
ーウェル2の素子領域予定II(mチャネルMOB )
ランジスタ領域予定部)K対応する多結晶シリコン層4
上部分に窒化シリコン層5 @ # J 富、810
2層61+6gからなる積層/母ターンF1eF1を夫
々形成した。つづいてpチャネル鵬8トランジスタ領域
予定部上にレジストパターン1を形成し死後これら積層
パターン71s71及びレジストパターン1をマスクと
して一ロンを加速電圧180に@Vb ドーズ量4X
1G/al12の条件でイオン注入し、活性化してp+
履のチャネルストッパ9・・・管形成した(112#A
図示)。
000Xの窒化シリコン層及び厚さ5000Xo 5t
o2層を気相成長法によシ頴次堆積し九後、反応性スフ
中ツタイオンエツチングを用いたフォトエツチングプロ
セスによりノ臂ターニングして基1110嵩子領域予定
W(、チャネルMO8)ランジスタ領域予定部)及びシ
ーウェル2の素子領域予定II(mチャネルMOB )
ランジスタ領域予定部)K対応する多結晶シリコン層4
上部分に窒化シリコン層5 @ # J 富、810
2層61+6gからなる積層/母ターンF1eF1を夫
々形成した。つづいてpチャネル鵬8トランジスタ領域
予定部上にレジストパターン1を形成し死後これら積層
パターン71s71及びレジストパターン1をマスクと
して一ロンを加速電圧180に@Vb ドーズ量4X
1G/al12の条件でイオン注入し、活性化してp+
履のチャネルストッパ9・・・管形成した(112#A
図示)。
〔■〕次イで7ツ化アンモニウム液で5id2層#1+
11を除去し、残り九I4ターン化され走電化シリコン
層l@ml露を耐酸化性マスクとして多結晶クリコン層
4を選択酸化した。この時・多結晶シリコン層4の露出
部付近が酸化されて寸法度換差が0.15#mの素子間
分離用の厚さ8000Xの厚い酸化膜1o・・・が形成
された(第3図図示)、ま走電化シリコン層111 j
g下の酸化されずに残った多結晶シリコン層411゜
41′の前記酸化@10・・・K沿う表面部分にはオキ
シナイトライド膜が全く生じなかつ九。
11を除去し、残り九I4ターン化され走電化シリコン
層l@ml露を耐酸化性マスクとして多結晶クリコン層
4を選択酸化した。この時・多結晶シリコン層4の露出
部付近が酸化されて寸法度換差が0.15#mの素子間
分離用の厚さ8000Xの厚い酸化膜1o・・・が形成
された(第3図図示)、ま走電化シリコン層111 j
g下の酸化されずに残った多結晶シリコン層411゜
41′の前記酸化@10・・・K沿う表面部分にはオキ
シナイトライド膜が全く生じなかつ九。
〔1v〕次いで・窒化シリコン層5凰 ・5露をCF4
系のドライエツチングにより除去し死後、残存多結晶
シリコン層41’+4B’をcct4系の反応性スノ母
、タイオンエ、チングで除去した。この時、残存多結晶
シリコン層41/ 、 4.1表面にはオキシナイトラ
イド膜が存在しない九め、厚い酸化膜10・−に対して
セルファラインで鋏多結晶シリコン層41’m4雪’が
略喬直にエツチングされ、第4図に示す如く厚い酸化7
7410・・・の素子領域予定部側の側面のオーバーハ
ング部に多結晶シリコン層4“が残った。ひきつづき、
露出した熱酸化膜3をフッ化アンモニウム液で除去して
基板1及びp−ウェル2の素子領域を露出させ九(同纏
4図図示)。
系のドライエツチングにより除去し死後、残存多結晶
シリコン層41’+4B’をcct4系の反応性スノ母
、タイオンエ、チングで除去した。この時、残存多結晶
シリコン層41/ 、 4.1表面にはオキシナイトラ
イド膜が存在しない九め、厚い酸化膜10・−に対して
セルファラインで鋏多結晶シリコン層41’m4雪’が
略喬直にエツチングされ、第4図に示す如く厚い酸化7
7410・・・の素子領域予定部側の側面のオーバーハ
ング部に多結晶シリコン層4“が残った。ひきつづき、
露出した熱酸化膜3をフッ化アンモニウム液で除去して
基板1及びp−ウェル2の素子領域を露出させ九(同纏
4図図示)。
(V)次いで、熱酸化処理を施した。この時n型単結晶
シリコン基板1及びp−ウェル2の露出し九素子領域K
f−)酸化膜となる厚さ4001の酸化膜111 al
l諺が成長されると同時K、オー/l−ハング部に残−
)九多結晶ンリコン層4′が酸化膜とな)前記厚い酸化
膜と共にオーバーハング部のない素子間分離膜12・・
・が形成された(第5図図示)。
シリコン基板1及びp−ウェル2の露出し九素子領域K
f−)酸化膜となる厚さ4001の酸化膜111 al
l諺が成長されると同時K、オー/l−ハング部に残−
)九多結晶ンリコン層4′が酸化膜とな)前記厚い酸化
膜と共にオーバーハング部のない素子間分離膜12・・
・が形成された(第5図図示)。
〔v1〕次いで、常法に従って素子間分離膜12・・・
で分離された基板1及びp−ウェル2の素子領域上の酸
化ilI[J 11 m 171 K夫々多結晶シリ
コンのゲート電極JJ1*JJ1を形成し、同ダート電
極171 + 11重をマスクとして酸化膜11B+
11Bをエツチングしてダート酸化膜141”+ 14
gを形成し、更にn型の単結晶シリコン基板1にlロン
を選択的にイオン注入し、活性化してp+雛のソース、
ドレイン領域15! ・161を形成してシチャネル!
1408 )ランジスメを作製し、一方p−ウェル2に
砒素を選択的にイオン注入し、活性化してn+型のソ−
ス、ドレイン領域15m、16.を形成してnチャネル
MO8)ランジスタを作製し、 cMOgを造った(第
6図図示)。
で分離された基板1及びp−ウェル2の素子領域上の酸
化ilI[J 11 m 171 K夫々多結晶シリ
コンのゲート電極JJ1*JJ1を形成し、同ダート電
極171 + 11重をマスクとして酸化膜11B+
11Bをエツチングしてダート酸化膜141”+ 14
gを形成し、更にn型の単結晶シリコン基板1にlロン
を選択的にイオン注入し、活性化してp+雛のソース、
ドレイン領域15! ・161を形成してシチャネル!
1408 )ランジスメを作製し、一方p−ウェル2に
砒素を選択的にイオン注入し、活性化してn+型のソ−
ス、ドレイン領域15m、16.を形成してnチャネル
MO8)ランジスタを作製し、 cMOgを造った(第
6図図示)。
しかして、本発明はam単結晶シリコン基板1及びこれ
に選択的に形成されたp−ウェル2上に多結晶シリコン
層4を形成し、これを選択酸化することにより素子間分
離膜12・・・を形成するため、従来の選択酸化法に比
べて酸化時間を著しく短かくでき、ひいては基I[1及
びp−ウェル2への熱影響を抑制できp−ウェルドライ
ノイン中に導入され九欠陥のI[Kよる多数の欠陥発生
を少なくできると共に、予め形成されたp−ウェル2の
不純物の再拡散を着しく少なくできる。を九、従来の選
択酸化法の如く基板及びp−ウェルの一部を直接酸化し
て素子間分離膜を造るのではなく、基板1及びp−ウェ
ル2上の、多結晶シリコン層4の選択酸化によシ素子間
分離膜12・・・を形成するため、基板1及びp−ウェ
ル2への多大なストレス発生を防止できる。 罠に、多
結晶シリコン層4上に直@Aターン化した電化シリコン
層61m5Bを形成し九遺択酸化においては、オキシナ
イトライド膜が多結晶yリコン層4表面上の一部に形成
されないことは勿論、基板1及びウェル2上にも全く形
成されない。し九がりて、選択酸化後においても*Wi
単結晶シリコン基I[1及びp−ウェル2に欠陥発生が
極めて少ないため、リーク電流の発生を抑生じた電気特
性の嵐好な0MO8を高歩留シで製造できる。
に選択的に形成されたp−ウェル2上に多結晶シリコン
層4を形成し、これを選択酸化することにより素子間分
離膜12・・・を形成するため、従来の選択酸化法に比
べて酸化時間を著しく短かくでき、ひいては基I[1及
びp−ウェル2への熱影響を抑制できp−ウェルドライ
ノイン中に導入され九欠陥のI[Kよる多数の欠陥発生
を少なくできると共に、予め形成されたp−ウェル2の
不純物の再拡散を着しく少なくできる。を九、従来の選
択酸化法の如く基板及びp−ウェルの一部を直接酸化し
て素子間分離膜を造るのではなく、基板1及びp−ウェ
ル2上の、多結晶シリコン層4の選択酸化によシ素子間
分離膜12・・・を形成するため、基板1及びp−ウェ
ル2への多大なストレス発生を防止できる。 罠に、多
結晶シリコン層4上に直@Aターン化した電化シリコン
層61m5Bを形成し九遺択酸化においては、オキシナ
イトライド膜が多結晶yリコン層4表面上の一部に形成
されないことは勿論、基板1及びウェル2上にも全く形
成されない。し九がりて、選択酸化後においても*Wi
単結晶シリコン基I[1及びp−ウェル2に欠陥発生が
極めて少ないため、リーク電流の発生を抑生じた電気特
性の嵐好な0MO8を高歩留シで製造できる。
また、基板1へのがロンのイオン注入に際し、窒化シリ
コン層81m1Bと8102層f*6寓とからなる積層
パターンFl#Fmをマスクとしてイオン注入する丸め
、基板1への応力発生要因となる窒化クリコン層lib
mlBを厚くしなくとも、骸積層パターンFB $
1B (素子形成予定iり下0JliI板1及びシーウ
ェル2への一ロンの注入を阻止でき、素子形成領域の表
面濃度の変化、つt)閾値電圧の変動を防止できる。
コン層81m1Bと8102層f*6寓とからなる積層
パターンFl#Fmをマスクとしてイオン注入する丸め
、基板1への応力発生要因となる窒化クリコン層lib
mlBを厚くしなくとも、骸積層パターンFB $
1B (素子形成予定iり下0JliI板1及びシーウ
ェル2への一ロンの注入を阻止でき、素子形成領域の表
面濃度の変化、つt)閾値電圧の変動を防止できる。
しかも、積層ノ々ターン11 mr露の上層となる81
伽層#1.d嘗は窒化シリコン層s1.s。
伽層#1.d嘗は窒化シリコン層s1.s。
と同一とレジストパターンをマスクとして形成され、別
のレジストパターンを窒化シリコン層上に形成すること
による該窒化シリコン層とレゾストパターンのマスク合
わせずれは生じない。
のレジストパターンを窒化シリコン層上に形成すること
による該窒化シリコン層とレゾストパターンのマスク合
わせずれは生じない。
このため、チャネルストッパ9t−窒化シリコンNj5
1 +5mに対してセルファラインで形成できる。
1 +5mに対してセルファラインで形成できる。
更に多結晶シリコン層4上に直接窒化シリコンt4ター
ン5B+lBを形成して選択酸化すれば、窒化シリコン
ノ臂ターフ5! 、5倉下の多結晶シリコン層4部分へ
の酸化膜の喰い込み、つ 。
ン5B+lBを形成して選択酸化すれば、窒化シリコン
ノ臂ターフ5! 、5倉下の多結晶シリコン層4部分へ
の酸化膜の喰い込み、つ 。
まりバーズビークは0.15岸隋に抑えられること、並
びに残存多結晶シリコン層41’+4B’表面の一部に
オキシナイトライド膜が生成せず、厚い酸化膜6・・・
に対してセルファラインで残存多結晶シリコン層41’
m4雪’を略喬直にエツチングできることによシ、寸法
変換差が少なく微細な素子分離膜8・−・を形成でき、
その結果νチャネル、nチャネルのMO8)ランジスタ
の微細化が達成されたCB&)lを得ることができる自
以上詳述した如く、本発明によれば選択酸化時において
半導体基板及びこれに選択的に形成され九基板と逆導電
層のウェルへの多大な熱影響、ストレス発生を招くこと
なく十分耐圧の高い素子間分離膜の形成並びにチャネル
ストッ・臂を素子間分離膜に対してセル7アラインで形
成することを可能とする仁とKよシ、基板及びウェルに
欠陥が極めて少なくリーク電流の発生が抑制された電気
特性の良好なCMOBを高歩留シで製造できる等顕著な
効果を有する。
びに残存多結晶シリコン層41’+4B’表面の一部に
オキシナイトライド膜が生成せず、厚い酸化膜6・・・
に対してセルファラインで残存多結晶シリコン層41’
m4雪’を略喬直にエツチングできることによシ、寸法
変換差が少なく微細な素子分離膜8・−・を形成でき、
その結果νチャネル、nチャネルのMO8)ランジスタ
の微細化が達成されたCB&)lを得ることができる自
以上詳述した如く、本発明によれば選択酸化時において
半導体基板及びこれに選択的に形成され九基板と逆導電
層のウェルへの多大な熱影響、ストレス発生を招くこと
なく十分耐圧の高い素子間分離膜の形成並びにチャネル
ストッ・臂を素子間分離膜に対してセル7アラインで形
成することを可能とする仁とKよシ、基板及びウェルに
欠陥が極めて少なくリーク電流の発生が抑制された電気
特性の良好なCMOBを高歩留シで製造できる等顕著な
効果を有する。
II1図〜fs6図は本発明の実施NKおけるCMOB
の製造工程を示す断面図である。 1−・m1li単結晶シリコン基板、2・・・p−ウェ
ル、3・−熱酸化膜、4・−多結晶シリコン層・、1.
4s1.、残存多結晶シリコン層、sl、53・・・窒
化シリコン層、ila6m−・・8102層、21゜7
m・”積層パターン% 10・・・厚い酸化膜、12・
・・素子間分離膜% 131m11B・・・r−)電極
、J 4. 、14.−r−)酸化膜、151m15
m・・・ツース領域、16HeJ61・・・ドレイン領
域。 出願人代理人 弁理士 鈴 江 武 彦第1図 第4図 第5図 6図
の製造工程を示す断面図である。 1−・m1li単結晶シリコン基板、2・・・p−ウェ
ル、3・−熱酸化膜、4・−多結晶シリコン層・、1.
4s1.、残存多結晶シリコン層、sl、53・・・窒
化シリコン層、ila6m−・・8102層、21゜7
m・”積層パターン% 10・・・厚い酸化膜、12・
・・素子間分離膜% 131m11B・・・r−)電極
、J 4. 、14.−r−)酸化膜、151m15
m・・・ツース領域、16HeJ61・・・ドレイン領
域。 出願人代理人 弁理士 鈴 江 武 彦第1図 第4図 第5図 6図
Claims (1)
- 【特許請求の範囲】 (1)半導体基板上に被酸化性材料層を形成する王権と
、この材料層上に耐酸化性材料層と不純物ドーピングマ
スク材料層からなる二層構造のノ母ターンを選択的に形
成する工程と、このI譬ターンをマスクとして半導体基
板に不純物をイオン注入する工程と、前記不純物ドーピ
ングマスク材料層を除去し丸後、耐酸化性材料層のノ4
ターンをマスクとして前記被酸化性材料層を少なくとも
一部酸化して酸化11i[を形成する工程と、前記半導
体基板の一部が露出するように前記耐酸化性材料層の)
臂ターンとその下の残存被酸化性材料層を少なくとも一
部除去する工程とを真備し九ことを特徴とする半導体装
置の製造方法。 (2) 半導体基板と被酸化性材料層との間に酸化膜
を介在させることを特徴とする特許請求の 3範v!
Uw41項記載の半導体装置の製造方法。 (3)耐酸化性材料として電化シリコンを、不純物ドー
ピングマスク材料として気相成長酸化シリコンを、用い
ることを特徴とする特許請求の範囲1111項記載の半
導体装置の製造方法。 (4) 被酸化性材料として高不純物濃度多結晶シリ
コンあるいはそりff”ンシリナイドあるいはタングス
テンシリナイrを用いることを特徴とする特許 装置の製造方法。 《5》 露出し九残存皺酸化材料層の少なくとも一部
を除去するκ際し、異方性エツチングを用いて行なうこ
とを特徴とする特許請求の範sagl項ないし1s4項
いずれか記載の半導体装置の製造方法。 (6)選択酸化によシ形成され九酸化膜が素子間分離膜
であることを特徴とする特許請求の範囲111項ないし
11115項いずれか記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57012832A JPS58131761A (ja) | 1982-01-29 | 1982-01-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57012832A JPS58131761A (ja) | 1982-01-29 | 1982-01-29 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58131761A true JPS58131761A (ja) | 1983-08-05 |
JPH023306B2 JPH023306B2 (ja) | 1990-01-23 |
Family
ID=11816345
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57012832A Granted JPS58131761A (ja) | 1982-01-29 | 1982-01-29 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58131761A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04252066A (ja) * | 1991-01-25 | 1992-09-08 | Nec Corp | 半導体装置の製造方法 |
JPH0518435U (ja) * | 1991-08-13 | 1993-03-09 | 象印マホービン株式会社 | 真空二重容器 |
JPH09123504A (ja) * | 1995-08-30 | 1997-05-13 | Alps Electric Co Ltd | サーマルヘッドおよびサーマルヘッドの製造方法 |
-
1982
- 1982-01-29 JP JP57012832A patent/JPS58131761A/ja active Granted
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04252066A (ja) * | 1991-01-25 | 1992-09-08 | Nec Corp | 半導体装置の製造方法 |
JPH0518435U (ja) * | 1991-08-13 | 1993-03-09 | 象印マホービン株式会社 | 真空二重容器 |
JPH09123504A (ja) * | 1995-08-30 | 1997-05-13 | Alps Electric Co Ltd | サーマルヘッドおよびサーマルヘッドの製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH023306B2 (ja) | 1990-01-23 |
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