JPH0766214A

JPH0766214A - バイポーラ型半導体集積回路装置の製造方法

Info

Publication number: JPH0766214A
Application number: JP21139793A
Authority: JP
Inventors: Kazuhide Rikuta; 和秀陸田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-08-26
Filing date: 1993-08-26
Publication date: 1995-03-10

Abstract

(57)【要約】（修正有）【目的】ベース領域を中心にした一つの素子領域を素
子分離膜間にホトリソグラフィ技術で形成するために
は、その寸法をマスク合わせの余裕を十分にとって形成
する必要があり、ホトリソグラフィ技術の最小寸法にす
ることができなかった問題点を解消し、より高性能のバ
イポーラ型半導体集積回路装置を製造する。【構成】不活性ベース領域（外部ベース）１１６ａ，
ｂを活性ベース領域（内部ベース）１１５の周辺のみ
に、必要最小限の大きさに自己整合的に形成するように
した。そのために、半導体基板上の不活性ベース領域１
１６ａ，ｂ形成対応部分が、ひさし状になる多結晶シリ
コン酸化膜１０７を形成し、そのひさし下に不純物を含
んだ多結晶シリコン１０８ａを形成し、熱処理によりそ
の多結晶シリコン１０８ａからの拡散で活性ベース領域
１１５周辺のみに不活性ベース領域１１６ａ，ｂを形成
するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高集積、高速動作が可能
なバイポーラ型半導体集積回路装置の製造方法に関する
ものである。

【０００２】

【従来の技術】半導体集積回路装置の用途として、特に
高速動作を必要とする分野では、一般にＥＣＬ／ＣＭＬ
系のバイポーラ型半導体回路装置が用いられる。

【０００３】ＥＣＬ／ＣＭＬ系回路において論理振幅を
一定とした場合には、回路を構成する素子・配線の寄生
容量及びトランジスタのベース抵抗、電流利得帯域帯積
によって回路の動作速度が決定される。寄生容量は低減
することが必要であるが、その中でも特に動作速度への
寄与の大きいベース・コレクタ間接合容量を低減するた
めに、多結晶シリコンを用いてベース電極を素子領域の
外部に引き出し、ベース面積を縮小する方法がある。ま
た、多結晶シリコン抵抗および金属配線を厚い分離酸化
膜上に形成して配線容量を低減する方法が一般に採用さ
れる。

【０００４】一方、ベース抵抗を低減する必要がある。
これには、不活性ベース層を低抵抗化すると共に、可能
な限りエミッタ領域に近接させ、また、エミッタ幅を細
くしてエミッタ直下の活性ベース層の抵抗を減少させる
ことが考えられる。

【０００５】また、電流利得帯域幅積は大きくすること
が必要である。これはエミッタ接合およびベース接合を
浅接合化すると共にコレクタのエピタキシャル層を薄く
することが有効である。

【０００６】これらの事項を実現することを目的として
提案された従来技術として、特開昭６３−１０７１６７
に開示された製造方法があり、それを図４に示し、以下
に説明する。

【０００７】まず、図４（Ａ）に示すように、素子分離
工程後Ｎ⁺領域５を形成したシリコン基板１上に２００
０〜３０００Åの多結晶シリコン６を形成し、ベース電
極を形成する部分に１０００〜２０００Åの窒化膜７を
選択的に形成する。次に、多結晶シリコン６を選択酸化
し、図４（Ｂ）に示すように多結晶シリコン６ａ，６ｃ
を前記選択酸化で形成された多結晶シリコン酸化膜９に
よって分離し、この多結晶シリコン６ａ，６ｃに窒化膜
７を介して１０¹⁵〜１０¹⁶ｃｍ^-2の硼素をイオン注入す
る。次に、図４（Ｃ）に示すように、酸化膜９を選択除
去し、エミッタおよびコレクタとなるシリコン基板１
（Ｎ⁺領域５などを形成されている。）の表面を露出す
る。次に、該表面と多結晶シリコン６ａ，６ｃの露出面
を熱酸化し、１０００Å程度の酸化膜１４を形成する。
このとき、同時に多結晶シリコン６ａ，６ｃから硼素が
拡散し、高濃度不活性ベース（外部ベース）１０が形成
される。次に、酸化膜１４を介して硼素を１〜５×１０
¹³ｃｍ^-2イオン注入し、アニールを行って図４（Ｄ）に
示すように不活性ベース１０に延在する活性ベース（内
部ベース）１１を形成し、ＣＶＤ膜（気相成長膜）１５
を全面に被着する。次に、ＣＶＤ膜１５を反応性イオン
エッチングを用いてエッチングする。続いてエミッタ形
成部分の側壁に残存したＣＶＤ膜１５をマスクとして酸
化膜１４をエッチングし、エミッタ開口を行う。同時に
コレクタ電極取出部も開口され、図４（Ｅ）に示す構造
となる。次に、図４（Ｆ）に示すように、砒素ドープ多
結晶シリコン１６を２０００〜４０００Å形成し、熱酸
化により酸化膜１７を形成すると同時にエミッタ１２を
拡散形成する。最後に、コンタクトホール開口および金
属電極１３ａ〜１３ｄの形成を行う。

【０００８】以上の方法により、活性ベースおよびエミ
ッタの浅接合化並びにエミッタ幅の微細化を実現した。
また、ベース・コレクタ間接合容量も大幅に低減するこ
とが可能になり、トランジスタの高速動作性能を改善で
きた。

【０００９】

【発明が解決しようとする課題】しかしながら、上記製
造方法を用いて得られる装置は以下に述べる問題点を有
していた。

【００１０】上記製造方法では、素子分離が完了した基
板に多結晶シリコンを形成した後、シリコン窒化膜のパ
ターンをホトリソグラフィ技術を用いて形成していた。
このシリコン窒化膜のパターンで分離領域に対するエミ
ッタ領域の位置が基本的に決定されることになる。バイ
ポーラ・トランジスタの高速性能を向上させる為に、ベ
ース抵抗は小さい方が好ましく、図４（Ｆ）で示したよ
うにエミッタ領域の両側からベース（外部ベース）を引
き出す構造がしばしば用いられる。このためその外部ベ
ースは一般に素子分離膜に接触しており、また、その領
域形成のためのシリコン窒化膜のパターンは分離された
領域の中心に対して対称になっていることが望ましい
が、ホトリソグラフィ技術を用いる為、合わせずれを生
じて極端な場合、片側のベース引き出しが不可能となる
場合がある。したがって、このホトリソグラフィ工程に
よってバイポーラ・トランジスタの性能が大きく変化す
る。従って分離領域形成の際、シリコン窒化膜パターン
形成の為のマスク合せ余裕をあらかじめ充分確保してお
く必要があり、素子動作上の必要以上に、ベース・コレ
クタ接合面積を拡大せざるを得ないという欠点があっ
た。

【００１１】更に、上記製造方法では素子分離された領
域の内側にホトリソグラフィ技術の最小寸法まで微細化
することは不可能であった。

【００１２】この発明は、以上述べたように、従来の製
造方法では素子分離された領域の内側にホトリソグラフ
ィ技術を用いてさらに微細パターンを形成しなければな
らない為、素子分離間の寸法をホトリソグラフィ技術の
最小寸法にすることができず、バイポーラ・トランジス
タの高性能化を妨げているという問題点を、不活性ベー
ス領域（外部ベース）を活性ベース領域（内部ベース）
周辺のみに自己整合的に形成することで解決して、より
高性能な素子を実現する製造方法を提供することを目的
とする。

【００１３】

【課題を解決するための手段】前記目的達成のため本発
明は、バイポーラ型半導体集積回路装置の製造方法とし
て、不活性ベース領域（外部ベース）を活性ベース領域
（内部ベース）の周辺のみに、つまり素子分離酸化膜に
接触しないような必要最小限の大きさの不活性ベース領
域を自己整合的に形成するようにしたものである。その
形成方法として、半導体基板上の不活性ベース領域形成
対応部分が、ひさし状になる多結晶シリコン酸化膜を形
成し、そのひさし下に不純物を含んだ多結晶シリコンを
形成し、熱処理によりその多結晶シリコンからの拡散で
活性ベース領域周辺のみに不活性ベース領域を形成する
ようにしたものである。

【００１４】

【作用】前述したように本発明は、不活性ベース領域を
活性ベース領域の周辺に自己整合的に必要最小限の大き
さ形成するようにしたので、前述した窒化膜パターン形
成のマスク合わせの余裕を従来のように確保しておく必
要はなく、寄生容量の削減ができ、トランジスタの高速
動作の向上が図れる。

【００１５】

【実施例】以下この発明の実施例を図面を参照して詳細
に説明する。

【００１６】図１ないし図３（Ａ）〜（Ｍ）は、この発
明の一実施例の製造工程を示す断面構造図である。

【００１７】図１（Ａ）は、従来同様ｐ型基板１０１に
アンチモン等のＮ⁺埋込拡散層１０２を形成しその上に
燐を１０¹⁶／ｃｍ程度含んだ単結晶シリコン１０３を約
０．８μｍエピタキシャル成長させた後、素子分離膜１
０４を形成した構造である。

【００１８】続いて、図１（Ｂ）に示すように、約０．
３μｍ厚の導電性膜である第１の多結晶シリコン膜１０
５をＣＶＤ（化学気相成長）法で形成し、続いて、ホト
リソグラフィ技術とエッチング技術を用いて将来素子領
域を形成する領域上に、約０．１５μｍ程度の耐酸化性
膜であるシリコン窒化膜１０６ａ，ｂを選択的に形成す
る。

【００１９】このとき、図示しないが、前記多結晶シリ
コン膜１０５の下に、絶縁膜である酸化膜を形成しても
よい。これは、図２（Ｅ）に示す後工程で、エミッタ・
コレクタ引き出し領域の多結晶シリコン１０８ａをエッ
チングする際のストッパーとなり、エピタキシャル層１
０３にエッチングダメージを与えないためである。

【００２０】また、このとき、高速性能を必要とするト
ランジスタには、ホトリソグラフィ技術の最小寸法で１
０６ａ，１０６ｂを形成することが望ましい。

【００２１】続いて、図１（Ｃ）に示すように、シリコ
ン窒化膜１０６ａ，１０６ｂをマスクとして選択酸化を
行ない、多結晶シリコン酸化膜１０７を得る。この時、
シリコン窒化膜１０６ａ，１０６ｂの底面に添った横方
向の酸化を進行させて、いわゆるバーズビークを形成す
ると、第１の多結晶シリコン膜１０５に傾斜形状が形成
される。ここで、選択酸化されずに残ったシリコン窒化
膜１０６ａ，ｂ下の第１の多結晶シリコンを１０８ａ，
１０８ｂとする。（このとき、前記多結晶シリコン酸化
膜１０７は約６０００Å程度になる）続いて、図１
（Ｄ）に示すように、シリコン窒化膜１０６ａ，１０６
ｂを除去し、イオン注入法を用いて、２０〜４０ｋｅＶ
の加速エネルギーでドーズ量１０¹⁵〜１０¹⁶ｃｍ^-2の硼
素を全面に打ち込み導電膜化し、その後、９００℃〜１
０００℃、４０分程度の熱処理を行う事により、多結晶
シリコン１０８ａ，１０８ｂ中に硼素を拡散させる。

【００２２】次に、図２（Ｅ）に示すように、異方性エ
ッチングを行って、エミッタ・コレクタ引き出し領域の
多結晶シリコン１０８ａ，１０８ｂをエッチングする。
このとき、前述したように、多結晶シリコン膜１０５
（この工程では一部多結晶シリコン酸化膜１０７となっ
て）の下に酸化膜があれば、前記エッチングのストッパ
ーとなるが、この後、露出した酸化膜は除く。そして、
Ｎ^-型エピタキシャル層１０３を露出させる。この時、
多結晶シリコン酸化膜１０７のひさしの下には、多結晶
シリコン１０８ａ，１０８ｂが残る。その後、レジスト
パターンを用い、コレクタ領域側（図の右側）の多結晶
シリコン１０８ｂを除去し（エミッタ側（図の左側）は
残す）、その後レジストを除去する。

【００２３】続いて、図２（Ｆ）に示すように、緩衝弗
酸液を用いて多結晶シリコン酸化膜１０７を約４０００
Å程度エッチングする。この時、多結晶シリコン１０８
ａの傾斜部分が露出する。また、そのエッチングで、前
述した多結晶シリコン膜１０５下に酸化膜を形成してお
れば、露出したその酸化膜はここで完全に除去される。

【００２４】次に、図２（Ｇ）に示すように、ＣＶＤ法
を用いて全面に約３０００Å程度の第２の多結晶シリコ
ン膜１０９を形成する。その後、レジスト１１０を用い
て段差部（前記工程までにできたエミッタ側、コレクタ
側の凹部）を埋め込み、その後、イオン注入法を用い
て、硼素を１５〜２０ｋｅＶ程度の加速エネルギーでド
ーズ量３〜５×１０¹⁶ｃｍ^-2を打ち込み、約９００℃、
３０〜４０分程度の熱処理を行う事により、第２の多結
晶シリコン１０９に拡散させる（図示した多結晶シリコ
ン１１１の部分には硼素は拡散されない）。

【００２５】次に、図２（Ｈ）に示すように、ＫＯＨ等
のアルカリ性エッチング溶液を用いて、多結晶シリコン
１０９をエッチングする。すると、前記レジスト１１０
がないため硼素を高濃度に含んだ部分はエッチングされ
ず、硼素の拡散していない多結晶シリコン１１１が図示
したようにエッチングされ、Ｎ^-型エピタキシャル層１
０３が露出する。

【００２６】続いて、図３（Ｉ）に示したように、ＣＶ
Ｄ法を用いて第３の多結晶シリコン膜１１３を形成す
る。次に凹部１１２にレジストを埋め込んだ後、イオン
注入法を用いて２０〜４０ｋｅＶの加速エネルギーでド
ーズ量１０¹⁵〜１０¹⁶ｃｍ^-2の硼素を多結晶シリコン１
１３に打ち込み、凹部１１２のレジストを除去した後、
８００〜９００℃で熱酸化を行って凹部１１２の底部他
全面に形成された多結晶シリコン１１３を図３（Ｊ）に
示すようにシリコン酸化膜１１４とする。

【００２７】このとき、前記レジストがないため、高濃
度に硼素がドープされた凹部１１２以外の多結晶シリコ
ン領域は、凹部１１２底部の多結晶シリコン領域に比べ
て酸化速度が速く、２〜３倍の膜厚のシリコン酸化膜１
１４が形成されることになる。

【００２８】次に、図３（Ｋ）に示すように、シリコン
酸化膜１１４を異方性エッチングによって、Ｎ^-型エピ
タキシャル層１０３を露出させる。このとき第２の多結
晶シリコン１０９上のシリコン酸化膜１１４は膜厚差の
ため残留する。

【００２９】続いて、Ｎ^-型エピタキシャル層１０３を
薄く酸化して５０〜１００Å程度シリコン酸化膜（図示
せず）を形成した後、レジストパターンを用い、内部ベ
ース領域１１５のみ選択的にイオン注入法で硼素を打ち
込み（加速エネルギーは１０〜３０ｋｅＶ、ドーズ量は
１０¹³ｃｍ^-2程度）、そのベース領域１１５形成後レジ
ストを除去する。

【００３０】次にアニールを行って、内部ベース領域
（活性ベース）１１５と、多結晶シリコン１０８ａから
の硼素の拡散によって形成される外部ベース領域（不活
性ベース）１１６ａ，１１６ｂを内部ベース１１５と接
続する。また、このとき、外部ベース１１６ａ，１１６
ｂは拡散により、内部ベース１１５と反対側の部分は導
電性膜である多結晶シリコン酸化膜１０７と接触する。

【００３１】つまり、外部ベース領域１１６ａ，１１６
ｂを内部ベース領域１１５の周辺に、自己整合的に形成
するのである。

【００３２】次に、図３（Ｌ）に示すように、Ｎ^-型エ
ピタキシャル層１０３上の薄いシリコン酸化膜（図示せ
ず）を除去した後、多結晶シリコンを形成しイオン注入
法を用いて砒素をこの多結晶シリコンに注入し（加速エ
ネルギーは４０ｋｅＶ、ドーズ量は１０¹⁶ｃｍ^-2程
度）、エミッタ多結晶シリコン電極１１７ａ、コレクタ
多結晶シリコン電極１１７ｂを形成する。

【００３３】砒素をドーピングした多結晶シリコン１１
７ａ，１１７ｂをシリコン酸化膜１１８で覆った後、ア
ニールを行なって多結晶シリコン１１７ａ，１１７ｂか
らの砒素の拡散により、エミッタ領域１１９を形成す
る。

【００３４】このとき、コレクタ引き出し部１２０にも
砒素が拡散されてコレクタ抵抗を引き下げる。この後、
図３（Ｍ）に示すように、エミッタ・ベースコレクタの
コンタクトホールを開孔し、さらに金属電極１２１ａ，
１２１ｂ，１２１ｃを形成する。

【００３５】

【発明の効果】以上詳細に説明したように、この発明に
よれば、バイポーラ型半導体集積回路装置における不活
性ベース領域を活性ベース領域の周辺のみに自己整合的
に形成するようにしたので、ベース・コレクタ間の接合
容量を大幅に削減することが可能になった。すなわち、
従来は活性ベース領域と素子分離酸化膜領域とのマスク
合わせ余裕を含んだ分離酸化膜端までの広い領域に、不
活性ベース領域を形成する必要があったが、本発明で
は、自己接合化により、窒化膜パターンのマスク合わせ
余裕にかかわらず、活性ベース領域周辺のみに素子分離
膜に接触もせず、必要最小限の不活性ベース領域を形成
できるようになり、寄生容量の削減ができ、一層の高速
動作が可能になった。また、従来のように窒化膜パター
ン形成の際のマスク合わせの余裕を大きく確保する必要
もないので、微細化に寄与すること大である。

【図面の簡単な説明】

【図１】本発明の実施例の工程断面図（その１）

【図２】本発明の実施例の工程断面図（その２）

【図３】本発明の実施例の工程断面図（その３）

【図４】従来例の工程断面図

【符号の説明】

１０１基板（ｐ型）１０３エピタキシャル層（ｎ型）１０４素子分離膜１０５第１の多結晶シリコン膜１０６ａ，ｂシリコン窒化膜１０７多結晶シリコン酸化膜１０８ａ，ｂ多結晶シリコン膜１０９，１１１第２の多結晶シリコン膜１１０，１１２レジスト１１３第３の多結晶シリコン膜１１４，１１８シリコン酸化膜１１５内部ベース領域（活性ベース）１１６ａ，ｂ外部ベース領域（不活性ベース）１１７ａエミッタ電極１１７ｂコレクタ電極１１９エミッタ領域

Claims

【特許請求の範囲】

【請求項１】（ａ）半導体基板上に、第１の導電性膜
を形成し、その上に少なくともトランジスタのエミッタ
・ベース領域となる部分に対応した所定箇所に耐酸化性
膜を形成する工程、（ｂ）前記第１の導電性膜を前記耐酸化性膜をマスクに
して酸化し、前記第１の導電性膜を前記酸化によって前
記耐酸化性膜下にバーズビークが形成されるようにし、
その後、前記耐酸化性膜を除去して、不純物を導入し
て、前記酸化された第１の導電性膜も前記耐酸化性膜の
マスクのため酸化されなかった第１の導電性膜も導電性
膜化する工程、（ｃ）前記バーズビークによるひさし形状の下に、前記
第１の導電性膜が残るように前記耐酸化性膜下にあった
第１の導電性膜を除去する工程、（ｄ）全面に第２の導電性膜を形成し、ここまで形成さ
れた構造の少なくともエミッタ形成領域対応の部分の凹
部をレジストで埋め込んで不純物を導入し、該凹部底面
に該不純物が拡散されないようにする工程、（ｅ）前記第２の導電性膜の少なくともエミッタ形成領
域対応部分に開口部を形成する工程、（ｆ）全面に第３の導電性膜を形成して、これでできた
構造の少なくともエミッタ形成領域対応の部分の凹部に
レジストを埋め込んで不純物を導入し、該凹部底面に該
不純物が拡散されないようにする工程、（ｇ）前記レジストを除去し、前記第３の導電性膜を絶
縁膜化し、少なくともエミッタ形成領域対応の部分に開
口部を形成する工程、（ｈ）前記開口部底面の半導体基板に不純物を導入して
活性ベース領域を形成し、前記（ｃ）項の工程で残って
いる不純物を含んだ第１の導電性膜より、その下部の半
導体基板に不純物を拡散して不活性ベース領域を形成す
る工程、以上の工程を含むことを特徴とするバイポーラ型半導体
集積回路装置の製造方法。
【請求項２】前記（ａ）工程の第１の導電性膜の下に
絶縁膜を形成し、前記（ｃ）工程の耐酸化性膜下にあっ
た第１の導電性膜を除去した後、少なくともエミッタ形
成領域対応部分の前記絶縁膜を除去する工程を加えたこ
とを特徴とする請求項１記載のバイポーラ型半導体集積
回路装置の製造方法。