JPS62244163A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62244163A JPS62244163A JP61088801A JP8880186A JPS62244163A JP S62244163 A JPS62244163 A JP S62244163A JP 61088801 A JP61088801 A JP 61088801A JP 8880186 A JP8880186 A JP 8880186A JP S62244163 A JPS62244163 A JP S62244163A
- Authority
- JP
- Japan
- Prior art keywords
- film
- region
- insulating film
- type
- active region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 230000005669 field effect Effects 0.000 claims abstract description 6
- 238000002955 isolation Methods 0.000 claims description 18
- 238000009792 diffusion process Methods 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 12
- 238000005530 etching Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 4
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 239000010410 layer Substances 0.000 description 7
- 238000000926 separation method Methods 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 239000004020 conductor Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- -1 arsenic ions Chemical class 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果半導体集積回路装置に関し、特にゲ
ート絶縁膜と同程度の薄い絶縁膜と、基板と同電位のフ
ィールド電極により、素子間分離を行ういわゆるフィー
ルド・プレート分離の改良された構造とその製造方法に
関する。
ート絶縁膜と同程度の薄い絶縁膜と、基板と同電位のフ
ィールド電極により、素子間分離を行ういわゆるフィー
ルド・プレート分離の改良された構造とその製造方法に
関する。
電界効果半導体集積回路装置に於ける素子分離には、第
５図の選択酸化分離と第６図のフィールド・プレート分
離等がある。現在の前記集積回路装置に用いられる分離
法は、活性領域とフィールド領域とが自己整合で形成さ
れる選択酸化分離が多用されており、後者のフィールド
・プレート分離は、自己整合でない事と、製造方法の困
難さから全くといっていい程、実甲化されていない。
５図の選択酸化分離と第６図のフィールド・プレート分
離等がある。現在の前記集積回路装置に用いられる分離
法は、活性領域とフィールド領域とが自己整合で形成さ
れる選択酸化分離が多用されており、後者のフィールド
・プレート分離は、自己整合でない事と、製造方法の困
難さから全くといっていい程、実甲化されていない。
従来のフィールド・プレート分離法は、活性領域（ＭＯ
Ｓ）ランジスタ、拡散層等）と活性領域以外の領域（以
後フィールド領域と呼ぶ）とが自己整合に形成されない
為、フィールド領域と、活性領域を異なるマスクパター
ング加工する為、相互に重ならない様、１〜２μｍ程度
の合せ余裕を設ける必要があり、大規模集積回路を構成
する上での高密度化に障害となっている。
Ｓ）ランジスタ、拡散層等）と活性領域以外の領域（以
後フィールド領域と呼ぶ）とが自己整合に形成されない
為、フィールド領域と、活性領域を異なるマスクパター
ング加工する為、相互に重ならない様、１〜２μｍ程度
の合せ余裕を設ける必要があり、大規模集積回路を構成
する上での高密度化に障害となっている。
更にフィールド・プレート用導体とその側部、上部に設
けられる各檀配線導体との容量を少くする為に、フィー
ルド・プレート表面を適度の厚さの絶縁膜で被接する必
要があるが、その製造上、上記合せ余裕領域にも、同程
度の厚い絶縁膜が成長する事になる。この厚い絶縁膜は
、耐放射線性に関し、絶縁膜一基板界面の界面準位生成
、絶縁膜中の多数の電子−正孔対発生により、拡散層−
基板間漏洩電流が増大する欠点となる。又、ソース−ド
レイン間チャンネル性漏洩電流を防止する為にゲート電
極は、フィールド領域に重ねる必要があるが、合せ余裕
分だけ、基板との容量が増大し、回路の動作速度低下と
なる等、多くの欠点がある。
けられる各檀配線導体との容量を少くする為に、フィー
ルド・プレート表面を適度の厚さの絶縁膜で被接する必
要があるが、その製造上、上記合せ余裕領域にも、同程
度の厚い絶縁膜が成長する事になる。この厚い絶縁膜は
、耐放射線性に関し、絶縁膜一基板界面の界面準位生成
、絶縁膜中の多数の電子−正孔対発生により、拡散層−
基板間漏洩電流が増大する欠点となる。又、ソース−ド
レイン間チャンネル性漏洩電流を防止する為にゲート電
極は、フィールド領域に重ねる必要があるが、合せ余裕
分だけ、基板との容量が増大し、回路の動作速度低下と
なる等、多くの欠点がある。
本発明のフィールド・プレート分離部分の構成は、ＭＩ
Ｓ型電界効果トランジスタの構成要素であるゲート絶縁
膜と同程度の薄い絶縁膜、シリコン窒化膜及びフィール
ド・プレート電極としてのＮ型多結晶シリコンから成る
。又、ＮチャネルＭＩＳ）ランジスタを含む領域のフィ
ールド領域には、寄生ＭＩＳトランジスタの閾値電圧を
高くする為のチャネル・ストッパー用Ｐ型拡散層を備え
ている。
Ｓ型電界効果トランジスタの構成要素であるゲート絶縁
膜と同程度の薄い絶縁膜、シリコン窒化膜及びフィール
ド・プレート電極としてのＮ型多結晶シリコンから成る
。又、ＮチャネルＭＩＳ）ランジスタを含む領域のフィ
ールド領域には、寄生ＭＩＳトランジスタの閾値電圧を
高くする為のチャネル・ストッパー用Ｐ型拡散層を備え
ている。
本発明のフィールド・プレート分離を活性領域と自己整
合に形成する方法は、以下の通りである。
合に形成する方法は、以下の通りである。
すなわち、前記シリコン窒化膜上に形成されたＮ型多結
晶シリコンを選択的にエツチングした後、熱酸化を行う
事によ抄、多結晶シリコン表面に厚いシリコン酸化膜を
成長させ、その後、活性領域とガる部分の前記シリコン
窒化膜及びその下層の薄いシリコン酸化膜をエツチング
除去する。以後は、従来技術に従って、ゲート絶縁膜を
熱酸化により成長させ、ゲート電極を形成した後、ソー
スドレイン等の拡散層をゲート電極と自己整合で形成す
る事によシ、本発明の集積回路装置が形成される。
晶シリコンを選択的にエツチングした後、熱酸化を行う
事によ抄、多結晶シリコン表面に厚いシリコン酸化膜を
成長させ、その後、活性領域とガる部分の前記シリコン
窒化膜及びその下層の薄いシリコン酸化膜をエツチング
除去する。以後は、従来技術に従って、ゲート絶縁膜を
熱酸化により成長させ、ゲート電極を形成した後、ソー
スドレイン等の拡散層をゲート電極と自己整合で形成す
る事によシ、本発明の集積回路装置が形成される。
次に本発明について図面を参照して説明する。
第１図から、第４回道は、本発明のフィールド・プレー
ト分離を用いて、相補型ＭＯ８集積回路を形成する工程
別断面図である。
ト分離を用いて、相補型ＭＯ８集積回路を形成する工程
別断面図である。
まず、第１図は、Ｐ型シリコン基板ｌの表面に５００Ａ
程度のシリコン酸化膜２を熱酸化により成長させ、次に
ＰチャネルＭＯＳトランジスタを形成する領域に７オト
レジストをマスクに、Ｎ型不純物としてリンのイオン打
込や行い、Ｎウェル３を形成。更にＮチャネルＭＯ８）
ランジスタを形成する領域のフィールド領域４にチャネ
ル・ストッパー用のＰｆｉ不純物例えばボロンを同様に
イオン打込により形成する。第２図は、全面にシリコン
窒化膜５を５００Ａ程度、気相成長法により成長させ、
更に１μｍ程度の厚さのＮ型多結晶シリコン６．６′を
選択的に形成した後、多結晶シリコン６．６′、表面に
１μｍ程度のシリコン酸化膜７が成長する程度の熱酸化
を行う。こめ時、露出しているシリコン窒化膜５には、
高さ１００Ａ程度のシリコン酸化膜しか成長しない。次
に第３図では、シリコン酸化膜７をマスクに露出してい
るシリコン窒化膜５及びその下層のシリコン酸化膜２を
エツチングした後熱酸化により、３００Ａ程度のシリコ
ン酸化膜８を成長させ、これをゲート酸化膜とする。ゲ
ート酸化膜成長後、Ｐチャネル、Ｎチャネルトランジス
タの閾値電圧制御用イオン打込を各々必要に応じて行っ
た後、ゲート電極及び配線導体としてのＮ型多結晶シリ
コン９を選択的に形成する。更に、Ｎチャネルトランジ
スタ領域のソース、ドレイン１０及びＮウェル電位取出
用拡散ＪｍｌＯ’ として、ヒ素のイオン打込、又、
Ｐチャネルトランジスタ領域のソース、ドレイン１１及
びＰ型シリコン基板電位取出用拡散層１１′として、ボ
ロンのイオン打込をアルミニウムをマスクに行う。第４
図では層間絶縁膜として、気相成長法によるＰＳＧ膜１
２を１μｍ程度付着した後、コンタクト孔を開孔し、更
に配線導体として１／ａ程度の厚さのアルミニウム１３
．１３’ 、１３″を選択的に付着したもので、アルミ
ニウム１３′、によシＰ型基板１とシールド・プレート
６が同電位となる。又、アルミニウム１３１により、シ
ールドプレ−トロ′ とＮウェル３が同電位となり、
Ｎチャネルトランジスタ間、Ｐチャネルトランジスタ間
の寄生ＭＯＳトランジスタによる絶縁が確保されるので
ある。
程度のシリコン酸化膜２を熱酸化により成長させ、次に
ＰチャネルＭＯＳトランジスタを形成する領域に７オト
レジストをマスクに、Ｎ型不純物としてリンのイオン打
込や行い、Ｎウェル３を形成。更にＮチャネルＭＯ８）
ランジスタを形成する領域のフィールド領域４にチャネ
ル・ストッパー用のＰｆｉ不純物例えばボロンを同様に
イオン打込により形成する。第２図は、全面にシリコン
窒化膜５を５００Ａ程度、気相成長法により成長させ、
更に１μｍ程度の厚さのＮ型多結晶シリコン６．６′を
選択的に形成した後、多結晶シリコン６．６′、表面に
１μｍ程度のシリコン酸化膜７が成長する程度の熱酸化
を行う。こめ時、露出しているシリコン窒化膜５には、
高さ１００Ａ程度のシリコン酸化膜しか成長しない。次
に第３図では、シリコン酸化膜７をマスクに露出してい
るシリコン窒化膜５及びその下層のシリコン酸化膜２を
エツチングした後熱酸化により、３００Ａ程度のシリコ
ン酸化膜８を成長させ、これをゲート酸化膜とする。ゲ
ート酸化膜成長後、Ｐチャネル、Ｎチャネルトランジス
タの閾値電圧制御用イオン打込を各々必要に応じて行っ
た後、ゲート電極及び配線導体としてのＮ型多結晶シリ
コン９を選択的に形成する。更に、Ｎチャネルトランジ
スタ領域のソース、ドレイン１０及びＮウェル電位取出
用拡散ＪｍｌＯ’ として、ヒ素のイオン打込、又、
Ｐチャネルトランジスタ領域のソース、ドレイン１１及
びＰ型シリコン基板電位取出用拡散層１１′として、ボ
ロンのイオン打込をアルミニウムをマスクに行う。第４
図では層間絶縁膜として、気相成長法によるＰＳＧ膜１
２を１μｍ程度付着した後、コンタクト孔を開孔し、更
に配線導体として１／ａ程度の厚さのアルミニウム１３
．１３’ 、１３″を選択的に付着したもので、アルミ
ニウム１３′、によシＰ型基板１とシールド・プレート
６が同電位となる。又、アルミニウム１３１により、シ
ールドプレ−トロ′ とＮウェル３が同電位となり、
Ｎチャネルトランジスタ間、Ｐチャネルトランジスタ間
の寄生ＭＯＳトランジスタによる絶縁が確保されるので
ある。
以上説明したように本発明のフィールド・プレート分離
法は、活性領域とフィールド領域が自己整合に形成され
るので、素子間隔を小さくでき、高密度化による大規模
集積回路に適した技術である。
法は、活性領域とフィールド領域が自己整合に形成され
るので、素子間隔を小さくでき、高密度化による大規模
集積回路に適した技術である。
フィールド領域と活性領域が自己整合に形成される為、
従来のフィールド・プレート分離法で問題となったフィ
ールド領域と活性領域の間の合せ余裕が不要となり、合
せ余裕領域に起因する耐放射線性の劣化やゲート−基板
間容量の増加も無視できる事になる。
従来のフィールド・プレート分離法で問題となったフィ
ールド領域と活性領域の間の合せ余裕が不要となり、合
せ余裕領域に起因する耐放射線性の劣化やゲート−基板
間容量の増加も無視できる事になる。
更に本発明によれば、選択酸化分離法で微細化を進めた
時、問題となるバーズビークによる活性領域の細りもな
くなり、マスクパターンと同じ形状の活性領域が実現で
きる等、微細化に適した素子分離法である。
時、問題となるバーズビークによる活性領域の細りもな
くなり、マスクパターンと同じ形状の活性領域が実現で
きる等、微細化に適した素子分離法である。
第１図から第４回道は、本発明の自己整合によるフィー
ルド・プレート分離による相補型電界効果半導体集積回
路の製造工程別断面図である。又、第５図、第６図には
、従来の素子分離による同集積回路の断面図で第３図と
対比したもので、それぞれ、選択分離法、自己整合でな
いフィールドプレート分離の場合である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・シリ
コン窒化Ｒ化膜、３・・・・・・Ｎフェル領域、４・・
・・・・Ｎチャネル・チャネル・ストッパー用Ｐ型拡散
層、５・・・・・・シリコン窒化［ｊ４，６．６’・−
・・・・フィールド・プレート用Ｎ＋型多結晶シリコン
、７・・・・・・シリコン酸化膜、８・・・ゲート絶＆
ｔ Ｈａとしてのシリコン酸化膜、９・・・・・・ゲー
ト電極用Ｎ 型多結晶シリコン、１０．１０’・・・・
・・Ｎ 拡散層、１１．１１’・・・・・・Ｐ 拡散層
、１２・・・・・・ＰＳＧ膜、１３．１３’、１３”・
・・・・・アルミニウム配線。 代理人 弁理士 内 原 １ 白 １ ・ 箒 、５′″ 図 ？キシ 乙 ｐ４
ルド・プレート分離による相補型電界効果半導体集積回
路の製造工程別断面図である。又、第５図、第６図には
、従来の素子分離による同集積回路の断面図で第３図と
対比したもので、それぞれ、選択分離法、自己整合でな
いフィールドプレート分離の場合である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・シリ
コン窒化Ｒ化膜、３・・・・・・Ｎフェル領域、４・・
・・・・Ｎチャネル・チャネル・ストッパー用Ｐ型拡散
層、５・・・・・・シリコン窒化［ｊ４，６．６’・−
・・・・フィールド・プレート用Ｎ＋型多結晶シリコン
、７・・・・・・シリコン酸化膜、８・・・ゲート絶＆
ｔ Ｈａとしてのシリコン酸化膜、９・・・・・・ゲー
ト電極用Ｎ 型多結晶シリコン、１０．１０’・・・・
・・Ｎ 拡散層、１１．１１’・・・・・・Ｐ 拡散層
、１２・・・・・・ＰＳＧ膜、１３．１３’、１３”・
・・・・・アルミニウム配線。 代理人 弁理士 内 原 １ 白 １ ・ 箒 、５′″ 図 ？キシ 乙 ｐ４
Claims (1)
- 一導電型半導体基板上に形成されるＭＩＳ型電界効果半
導体集積回路に於いて、少くともＮチャネル型素子領域
の素子分離にチャネル・ストッパー用Ｐ＾＋拡散層を有
する事と、素子分離全領域が活性領域と接して形成され
、その構成が、ゲート絶縁膜と同程度の厚さの絶縁膜と
シリコン窒化膜とＮ型多結晶シリコンとから成り、且つ
前記Ｎ型多結晶シリコンが直下の半導体表面と同電位で
ある事を特徴とする素子分離法を用いた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61088801A JPS62244163A (ja) | 1986-04-16 | 1986-04-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61088801A JPS62244163A (ja) | 1986-04-16 | 1986-04-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62244163A true JPS62244163A (ja) | 1987-10-24 |
Family
ID=13952969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61088801A Pending JPS62244163A (ja) | 1986-04-16 | 1986-04-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62244163A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5067000A (en) * | 1988-09-29 | 1991-11-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having field shield isolation |
| DE4116690A1 (de) * | 1990-05-23 | 1991-11-28 | Mitsubishi Electric Corp | Elementisolationsaufbau einer halbleitereinrichtung und verfahren zur herstellung derselben |
| US5164803A (en) * | 1988-12-24 | 1992-11-17 | Mitsubishi Denki Kabushiki Kaisha | Cmos semiconductor device with an element isolating field shield |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113456A (ja) * | 1983-11-24 | 1985-06-19 | Nec Corp | 集積回路装置 |
| JPS6142860B2 (ja) * | 1979-10-03 | 1986-09-24 | Hitachi Seisakusho Kk |
-
1986
- 1986-04-16 JP JP61088801A patent/JPS62244163A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142860B2 (ja) * | 1979-10-03 | 1986-09-24 | Hitachi Seisakusho Kk | |
| JPS60113456A (ja) * | 1983-11-24 | 1985-06-19 | Nec Corp | 集積回路装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5067000A (en) * | 1988-09-29 | 1991-11-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having field shield isolation |
| US5930614A (en) * | 1988-09-29 | 1999-07-27 | Mitsubishi Denki Kabushiki Kaisha | Method for forming MOS device having field shield isolation |
| US5164803A (en) * | 1988-12-24 | 1992-11-17 | Mitsubishi Denki Kabushiki Kaisha | Cmos semiconductor device with an element isolating field shield |
| DE4116690A1 (de) * | 1990-05-23 | 1991-11-28 | Mitsubishi Electric Corp | Elementisolationsaufbau einer halbleitereinrichtung und verfahren zur herstellung derselben |
| US5164806A (en) * | 1990-05-23 | 1992-11-17 | Mitsubishi Denki Kabushiki Kaisha | Element isolating structure of semiconductor device suitable for high density integration |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4306915A (en) | Method of making electrode wiring regions and impurity doped regions self-aligned therefrom | |
| EP0104233A1 (en) | Process for forming complementary integrated circuit devices | |
| JPH0348457A (ja) | 半導体装置およびその製造方法 | |
| JPH10214907A (ja) | 半導体装置およびその製造方法 | |
| JPH0557741B2 (ja) | ||
| KR970005146B1 (ko) | Bi-CMOS 반도체장치 | |
| JPS60163452A (ja) | バイポーラデバイスおよび電界効果デバイスを有する集積回路およびその製造方法 | |
| JPS62244163A (ja) | 半導体装置 | |
| JPH021159A (ja) | 半導体装置の製造方法 | |
| JPH0738095A (ja) | 半導体装置及びその製造方法 | |
| JP2605757B2 (ja) | 半導体装置の製造方法 | |
| JPH0471236A (ja) | 半導体装置の製造方法 | |
| JPS59168675A (ja) | 半導体装置の製法 | |
| JPH023270A (ja) | Ｈｃｔ半導体装置の製造方法 | |
| JP2610906B2 (ja) | ＢｉＭＯＳ半導体回路装置の製造方法 | |
| JP2890532B2 (ja) | 半導体装置の製造方法 | |
| JPS6251248A (ja) | 半導体装置の製造方法 | |
| JPS63244768A (ja) | バイポーラ―ｃｍｏｓ半導体装置の製造方法 | |
| JPS60211867A (ja) | 半導体装置及びその製造方法 | |
| JPS59151467A (ja) | 縦型ｍｏｓｆｅｔ | |
| JPS6395664A (ja) | 半導体装置の製造方法 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| JPH10289961A (ja) | 半導体装置の製造方法 | |
| JPS61251164A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 | |
| JPS6292359A (ja) | 半導体装置の製造方法 |