JPS58146089A - デコ−ダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）　　発明の利用分野 本発明は、ＲＡＭ、ＰＬＡに係シ、特に計算機等のシス
テムにおいて変換テーブルを構成するのに適したデコー
ダ。

（匂　従来技術 Ｒ，ＡＭ、ＲＯＭ、ＰＬＡｈ４は第１図のように、デコ
ーダ部（ＡＮＤアレー）１とセル部（ＯＲアレー）２と
から構成されている。デコーダ部に入力されたアドレス
３はデーコードされ、その結果出力される制御信号４が
、読出しあるいは書込みをするセル内の位置を指定する
。

デコーダ部は第２図のような回路で構成されている。ア
ドレスは正転信号Ａｋとその反転信号Ａｈのベアとして
アドレス入力線５より入力される。Ｄ−ＭＯＳ６はライ
ン７に電力を供給する。

アドレスがデコードされる過程を説明する。

デコーダ内は、アドレス入力線５とライン７との交点８
のように、Ｎ−Ｎ０８９（目）が形成されているものと
、交点１０のように形成されていなものとから構成され
ている。例えば、アドレス（Ａｏ　−Ａｓ−・・・・・
・ＡＩ　　）＝（０，０，・・・・・・、１）が入力さ
れた場合を考えよう。この時、反転アドレスは−（Ａｏ
　＝　Ａｔ−・・・・・・、ＡＩ　）＝（１，１゜・・
・・・・、０）となる。Ｎ−ＭＯＳはレベル１１”入力
でＯＮ状態、レベル＠１０”でＯＦＦ状態となる。

そのため、ライン７はＮ−ＭＯ８１１によって、ライン
１３はＮ−ＭＯＳ−１４等によって、ライン１５はＮ−
ＭＯＳ　１６．１７等によって接地され、それぞれのラ
イン・レベルは”Ｌ”となる。

ところが、ライン１２上には、接地の役割を果たすＮ−
ＭＯＳが存在しないため、Ｄ−ＭＯＳの電力供給により
、レベルは＠Ｈ”となる。即ち、アドレス信号（Ａ６−
　Ａ１−・・・・・・、ＡＩ）＝（０゜０、・・・・・
・、１）に対しては、ライン１２のみがレベル＠Ｈ＃と
なり、その他のラインはレベル１Ｌ”となるので、アド
レス信号が変わると、レベル＠Ｈ”になるラインは変化
するが、レベル１Ｈ”になるライン数は常に１本である
。この、ライン・レベルはバッファ１８，１９によって
駆動力を与えられ、セル部にワード線２０の信号として
供給される。セル内で、このレベルが“Ｈ”のライン上
に位置された内容が、読み書きされるのである。

デコード機能を決定する、交点上のＮ−ＭＯＳのパター
ンは、ＲＯＭ、Ｒ，ＡＭの場合にはマスクパターンで形
成され最初から決められている。一方、ＰＬＡの一部に
は、全交点上にＮ−ＭＯＳを配列し、ヒユーズ等により
ライ／〜接地間の接続を決められるものもある瀘二　こ
の方式においても、一度、その接続を決めてしまえば、
その後の変更は不可能である。

（３）発明の目的 本発明は、デコード機能を任意に変更するととを可能と
したデコーダを提供することを目的とすデコード機能を
決定するデコーダ内の交点部分をＮ−ＭＯＳと記憶素子
とで構成し、記憶素子内に格納された情報（＠０”又は
″１”）によって目のパターンを決める。記憶素子内に
情報を格納するため、データ線と制御線とを設けたこと
を特徴とする。

（５）　　実施例 以下１本発明を実施例を参照して詳細に説明する。

回路を第３図に示す。アドレスは正転信号Ａｋ。

その反転信号Ａｋのペアでアドレス入力線２１より入力
される。Ｄ−ＭＯ８２２等は、２３等のラインに電力を
供給する。アドレス入力線２１とライン２３等の交点２
５等の上には全てＮ−ＭＯ８２４等が形成される。この
Ｎ−ＭＯ８２４等は、直接、接地されるのでなく、もう
１つのＮ−ＭＯ８２６を通して接地される。

Ｎ−ＭＯ８２６のゲートは、記憶素子である。

４ＭＯ８（Ｄ−ＭＯ８２７，２８及びＮ−ＭＯ８２９，
３０）構成のラッチ回路（既知）に接続されている。こ
のラッチ回路は、ライン３１より入力される信号値を保
持し、反転信号を出力する。

まず、記憶素子の出力３２によって、デコーダの目が構
成されることを説明する。、出力３２のレベルが１Ｈ”
の時、Ｎ−ＭＯ８２６はＯＮ状態となる。そのため、Ｎ
−ＭＯ８２４ｉ通して、ライン２３は接地可能となる。

この状態は、デコーダの目が構成されたのと等価である
。一方、出力３２０レベルが１Ｌ”の時は、Ｎ−ＭＯ８
２６はＯＦＦ状態となる。そのため、Ｎ−ＭＯ８２４が
ＯＮ状態になっても、ライン２３は接地されることはな
い。即ち、目が構成されていない交点と等価になる。こ
のようにして記憶素子の出力により、デコーダの目のパ
ターンを生成することができる。

゛　記憶素子に情報を書込むのには、データ線３３と、
書込み制御線３４〜３６を用いる。書込み情報をデータ
線上に出力しておいて、書込み制御線３４〜３６のうち
のどれか１本を”Ｈ”レベルにする。すると、３７等の
Ｎ−ＭＯＳのうち、その”Ｈ″レベルゲート入力された
亀のだｉがＯＮ状態となり、データ線上の値が取込まれ
る。

デコーダの目を構成するために、記憶素子の出力３２等
を″Ｈ”レベルにしたい時は、データ線上に″Ｌ”レベ
ルを出力しておいて、その値を記憶素子に格納すればよ
い。逆に、目を構成しない場合にｆｌ、”Ｈ”レベルを
記憶素子に入力すればよい。

このようにすれば、記憶素子内に格納された情報により
、デコーダの目のパターンを生成することが可能である
。

（６）まとめ 以上説明したごとく本発明によれば、記憶素子内に格納
された情報によって、デコーダの目のパターンを生成可
能である。そのため゛、デコーダ内の記憶素子内情報を
書換えることによって、デコーダ機能を任意に変更する
ことができる。

【図面の簡単な説明】

第１図は、ＲＯＭ、ＲＡＭ、ＰＬＡのブロック図、第２
図は、従来のデコーダ、５が入力アドレス線、２０がワ
ード線、第３図が本発明によるデコーダ、２１が入力ア
ドレス線、３８はワード線。 ２７〜３０が記憶素子部、３４〜３６が記憶素子部　　
１　　口

Claims (1)

【特許請求の範囲】
1. １、デコード機能を可変にするため、内部パターンを記
   憶素子で構成し、そのパターンの変更のために制御線を
   設けた事を特徴とするデコーダ。