JPS5811106B2 - 記憶セル - Google Patents
記憶セルInfo
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- JPS5811106B2 JPS5811106B2 JP53079713A JP7971378A JPS5811106B2 JP S5811106 B2 JPS5811106 B2 JP S5811106B2 JP 53079713 A JP53079713 A JP 53079713A JP 7971378 A JP7971378 A JP 7971378A JP S5811106 B2 JPS5811106 B2 JP S5811106B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4113—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access to base or collector of at least one of said transistors, e.g. via access diodes, access transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
- H01L27/0237—Integrated injection logic structures [I2L] using vertical injector structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- Static Random-Access Memory (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明はメモリ回路、より具体的には■２Ｌ（ｉｎｔｅ
ｇｒａｔｅｄ １ｎｊｅｃｔｉｏｎ ｌｏｇｉｃ）技術
で作られたスタティックＲＡＭ型の超小形電子集積メモ
リセルに関する。
ｇｒａｔｅｄ １ｎｊｅｃｔｉｏｎ ｌｏｇｉｃ）技術
で作られたスタティックＲＡＭ型の超小形電子集積メモ
リセルに関する。
多くのスタティックＲＡＭセルが提案されそれらのいく
つかはバイポーラトランジスタ技術を用いて作られてい
る。
つかはバイポーラトランジスタ技術を用いて作られてい
る。
最近では、Ｌ２Ｌ技術を用いた高密度のスタティックバ
イポーラメモリセルの設計に注意が向けられてきており
、例えば、固体回路に関する雑誌である。
イポーラメモリセルの設計に注意が向けられてきており
、例えば、固体回路に関する雑誌である。
ＩＥＥＥ Ｊｏｕｒｎａｌ 。Ｖｏｌ、５Ｃ−８，Ｎｏ
、５，０ｃｔｏｂｅｒ１９７３＋ｐｐ、３３２−３３７
にＳ、に、Ｗｌｅｄｍａｎｎが［Ｉｎｊｅｃｔｉｏｎ−
Ｃｏｕｐｌｅｄ ＭｅｍｏｒｙＪセルを発表している。
、５，０ｃｔｏｂｅｒ１９７３＋ｐｐ、３３２−３３７
にＳ、に、Ｗｌｅｄｍａｎｎが［Ｉｎｊｅｃｔｉｏｎ−
Ｃｏｕｐｌｅｄ ＭｅｍｏｒｙＪセルを発表している。
この注入結合セルは直接キャリア注入原理を利用してい
て、ラテラル型ＰＮＰの負荷およびセンストランジスタ
が反転動作のＮＰＮのフリップフロップトランジスタと
組合わされたコンパクトなセル構造になっている０ビツ
トの読出し選択時に、横型ＰＮＰの負荷トランジスタと
センストランジスタの第１位のものの積の分だけ減少さ
れたセンスラインに選択電流が現われる。
て、ラテラル型ＰＮＰの負荷およびセンストランジスタ
が反転動作のＮＰＮのフリップフロップトランジスタと
組合わされたコンパクトなセル構造になっている０ビツ
トの読出し選択時に、横型ＰＮＰの負荷トランジスタと
センストランジスタの第１位のものの積の分だけ減少さ
れたセンスラインに選択電流が現われる。
読出し動作には２つの比較的長い横型ＰＮＰトランジス
タの走行時間遅れとチップ上に内部発生のクロックタイ
ミングが必要であり、書込み動作には１つの横型ＰＮＰ
トランジスタと１つのＮＰＮトランジスタの走行時間遅
れが必要である。
タの走行時間遅れとチップ上に内部発生のクロックタイ
ミングが必要であり、書込み動作には１つの横型ＰＮＰ
トランジスタと１つのＮＰＮトランジスタの走行時間遅
れが必要である。
従って、本発明の目的は、内部発生クロックタイミング
の複雑さを伴なわなくて、読出し選択電流が増大され、
走行時間遅れが少なくされ、それによって電力消費が少
なくなった高密度のスタティックバイポーラＲＡＭセル
を提供することである０ 本発明の一観点によれば、第１および第２のマルチショ
ットキコレクタ（ＰＮＭ）のスイッチングトランジスタ
を備えていて、各トランジスタの第１コレクタが読出し
・書込みデータの第１および第２の源にそれぞれ結合さ
れ、各トランジスタの第２コレクタが他方のトランジス
タのベースに交差結合されている記憶セルが与えられる
。
の複雑さを伴なわなくて、読出し選択電流が増大され、
走行時間遅れが少なくされ、それによって電力消費が少
なくなった高密度のスタティックバイポーラＲＡＭセル
を提供することである０ 本発明の一観点によれば、第１および第２のマルチショ
ットキコレクタ（ＰＮＭ）のスイッチングトランジスタ
を備えていて、各トランジスタの第１コレクタが読出し
・書込みデータの第１および第２の源にそれぞれ結合さ
れ、各トランジスタの第２コレクタが他方のトランジス
タのベースに交差結合されている記憶セルが与えられる
。
特定の実施例においては、本発明の記憶セルは前記第１
および第２スイツチングトランジスタのエミッタに電気
的に共通になったベースと前記第１スイツチングトラン
ジスタのベースに結合された第１コレクタと前記第２ス
イツチングトランジスタのベースに結合された第２コレ
クタとを有する相補的なマルチコレクタの負荷トランジ
スタをさらに備えている。
および第２スイツチングトランジスタのエミッタに電気
的に共通になったベースと前記第１スイツチングトラン
ジスタのベースに結合された第１コレクタと前記第２ス
イツチングトランジスタのベースに結合された第２コレ
クタとを有する相補的なマルチコレクタの負荷トランジ
スタをさらに備えている。
本発明の装置の等何回路を示す図面の第１図に示されて
いるように、本発明のＲＡＭセルは、第２のマルチコレ
クタ（ショットキ）スイッチングトランジスタＴ２と交
差結合された第１の反転型マルチコレクタ（ショットキ
）スイッチングトランジスタＴ１を含んでいる。
いるように、本発明のＲＡＭセルは、第２のマルチコレ
クタ（ショットキ）スイッチングトランジスタＴ２と交
差結合された第１の反転型マルチコレクタ（ショットキ
）スイッチングトランジスタＴ１を含んでいる。
ＴＩとＴ２のエミッタは互いにそして相補的なマルチコ
レクタ負荷トランジスタＴ３のベースと電気的に共通に
なっている。
レクタ負荷トランジスタＴ３のベースと電気的に共通に
なっている。
Ｔ１のベースとＴ２のベースはＴ３のコレクタＣ１とＣ
２にそれぞれ結合されている。
２にそれぞれ結合されている。
Ｔｌがオンのとき、ラインＹからのセル電流１０ＥＬＩ
の一部はＴ１のエミッターベース接合を通りその後負荷
トランジスタＴｓ（コレクタＣＩ）を通って接地に流れ
る。
の一部はＴ１のエミッターベース接合を通りその後負荷
トランジスタＴｓ（コレクタＣＩ）を通って接地に流れ
る。
そして一部は負荷トランジスタＴ；のベースに直接通さ
れる。
れる。
残りのセル電流はＣ１とＣ２で利用され、Ｔ２をオフ状
態に保ちなからＴ３の０２に供給され、またデータ源ラ
インＳ１をチャージする。
態に保ちなからＴ３の０２に供給され、またデータ源ラ
インＳ１をチャージする。
書込みは、例えば選択されたデータ源ラインの電圧レベ
ルを上げることによって行なわれる。
ルを上げることによって行なわれる。
これにより、ＴｌのコレクタＣ２が飽和されてコレクタ
Ｃ１からベース駆動を失効させる（奪取する。
Ｃ１からベース駆動を失効させる（奪取する。
）その結果、コレクタＣ１電流が下がり、Ｔ２をターン
オンさせＴ１をオフに保ち、セルのバイナリイ状態が変
えられる。
オンさせＴ１をオフに保ち、セルのバイナリイ状態が変
えられる。
電流の奪取はＰＮＭトランジスタでの下降電流利得が無
視できるのでセル中での極めて有効な「書込み」機構で
ある。
視できるのでセル中での極めて有効な「書込み」機構で
ある。
ショットキコレクタＣ２は低い少数キャリア注入率（０
，００３）を有する多数キャリア装置である。
，００３）を有する多数キャリア装置である。
このセルの寸法（例えば３．７９平方ミル）は、Ｉ２Ｌ
装置についての周知の設計基準を用いた注入結合セルよ
りも１８％小さい。
装置についての周知の設計基準を用いた注入結合セルよ
りも１８％小さい。
負荷トランジスタＴ３のエミッタはエピタキシャル層下
へのＮ十拡散によって形成されるものである。
へのＮ十拡散によって形成されるものである。
また、ＮＰＮ真性ベースは硼素のイオンインプランテー
ションによって形成され、Ｔ１とＴ２のエミッタと結合
される。
ションによって形成され、Ｔ１とＴ２のエミッタと結合
される。
このような共用または共通性がセル寸法を小さくさせる
鍵になっている。
鍵になっている。
さらに、縦型活性トランジスタ特性はホトリングラフィ
ではなく専らよく制御されたイオンインプランテーショ
ンに依存しており、その結果セル密度の付加的な増加に
もつながる迅速で高歩留の装置が得られる。
ではなく専らよく制御されたイオンインプランテーショ
ンに依存しており、その結果セル密度の付加的な増加に
もつながる迅速で高歩留の装置が得られる。
第２図および第３図に示されているように、本発明の記
憶セルはＩ２Ｌ技術を用いて容易に集積化される。
憶セルはＩ２Ｌ技術を用いて容易に集積化される。
金属化ストリップ１１と１２はＴ１とＴ２のベースとコ
レクタ間で交差結合している。
レクタ間で交差結合している。
即ち、金属化ストリップ１１は、第１トランジスタＴｌ
の第１シヨツトキコレタＣ１と第２トランジスタＴ２の
ベースをコンタクト２０を介して結合し、また金属化ス
トリップ１２は、第１トランジスタＴ１のベースと第２
トランジスタＴ２の第１シヨツトキコレクタＣ１とをコ
ンタクト２１および２２を介して結合している。
の第１シヨツトキコレタＣ１と第２トランジスタＴ２の
ベースをコンタクト２０を介して結合し、また金属化ス
トリップ１２は、第１トランジスタＴ１のベースと第２
トランジスタＴ２の第１シヨツトキコレクタＣ１とをコ
ンタクト２１および２２を介して結合している。
データ源ラインＳｌはパス１３とコンタクト１４を介し
てＴ１のコレクタＣ２に接続しており、データ源ライン
Ｓ２はパス１７とコンタクト１８を介してＴ２Ｏコレク
タＣ２に接続している。
てＴ１のコレクタＣ２に接続しており、データ源ライン
Ｓ２はパス１７とコンタクト１８を介してＴ２Ｏコレク
タＣ２に接続している。
ラインＸは負荷トランジスタＴ３（第２図には示されて
いない）のエミッタであるＮ＋拡散領域１９と接触して
いる。
いない）のエミッタであるＮ＋拡散領域１９と接触して
いる。
領域１９の上のＮ−エピタキシャル層も負荷トランジス
タＴ３のエミッタの一部として働き、その上のイオン注
入Ｐ型領域（Ｔ１ｓＴ２のエミッタ）は負荷トランジス
タＴ３のベースとして働き、更にその上のＮ−エピタキ
シャル層（Ｔ１ｔＴ２のベース）は負荷トランジスタＴ
３のコレクタとして働く。
タＴ３のエミッタの一部として働き、その上のイオン注
入Ｐ型領域（Ｔ１ｓＴ２のエミッタ）は負荷トランジス
タＴ３のベースとして働き、更にその上のＮ−エピタキ
シャル層（Ｔ１ｔＴ２のベース）は負荷トランジスタＴ
３のコレクタとして働く。
オーミックコンタクト２０はＴ２のベースに対するもの
であり、ショットキコンタクト２１はＴ２のコレクタＣ
１を形成している。
であり、ショットキコンタクト２１はＴ２のコレクタＣ
１を形成している。
【図面の簡単な説明】
第１図は本発明の装置の等何回路の概略図、第２図はマ
ルチセル配列の単一セルのレイアウトを示す集積回路の
拡大破断頂面図、第３図は本発明の装置の製造の一実施
例を示す第２図の回路の線■−■に沿った断面図である
。 Ｔ１，１２・・・・・・マルチコレクタ（ショットキ）
トランジスタ、Ｔ３・・・・・・相補的マルチコレクタ
負荷トランジスタ。
ルチセル配列の単一セルのレイアウトを示す集積回路の
拡大破断頂面図、第３図は本発明の装置の製造の一実施
例を示す第２図の回路の線■−■に沿った断面図である
。 Ｔ１，１２・・・・・・マルチコレクタ（ショットキ）
トランジスタ、Ｔ３・・・・・・相補的マルチコレクタ
負荷トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 第１および第２のマルチショットキコレクタのスイ
ッチングトランジスタを半導体基板の互に近接する位置
に備えていて、上記両トランジスタのエミッタが互に共
通になっており、各トランジスタの第１コレクタが読出
し・書込みデータの第１および第２の源にそれぞれ結合
され、各トランジスタの第２コレクタが他方のトランジ
スタのベースに交差結合されているモノリシック半導体
集積回路の記憶セル。 ２ （ａ）第１および第２のマルチショットキコレクタ
のスイッチングトランジスタを半導体基板の互に近接す
る位置に備えていて、上記両トランジスタのエミッタが
互に共通になっており、各スイッチングトランジスタの
第１コレクタが読出し・書込みデータの第１および第２
の源にそれぞれ結合され、各スイッチングトランジスタ
の第２コレクタか他方のスイッチングトランジスタのベ
ースに交差結合されており、（ｂ）負荷トランジスタの
ベースが前記スイッチングトランジスタのエミッタと共
通であり、前記負荷トランジスタのコレクタが前記スイ
ッチングトランジスタ各々のベースと共通であるモノリ
シック半導体集積回路の記憶セル。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/821,068 US4104732A (en) | 1977-08-02 | 1977-08-02 | Static RAM cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5427383A JPS5427383A (en) | 1979-03-01 |
| JPS5811106B2 true JPS5811106B2 (ja) | 1983-03-01 |
Family
ID=25232418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53079713A Expired JPS5811106B2 (ja) | 1977-08-02 | 1978-06-30 | 記憶セル |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4104732A (ja) |
| JP (1) | JPS5811106B2 (ja) |
| DE (1) | DE2833594A1 (ja) |
| FR (1) | FR2399711A1 (ja) |
| GB (1) | GB2001819B (ja) |
| IT (1) | IT1109432B (ja) |
| NL (1) | NL7808151A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4274891A (en) * | 1979-06-29 | 1981-06-23 | International Business Machines Corporation | Method of fabricating buried injector memory cell formed from vertical complementary bipolar transistor circuits utilizing mono-poly deposition |
| EP0028354A1 (en) * | 1979-11-05 | 1981-05-13 | Texas Instruments Incorporated | Vertical Schottky logic |
| US4400712A (en) * | 1981-02-13 | 1983-08-23 | Bell Telephone Laboratories, Incorporated | Static bipolar random access memory |
| US4543595A (en) * | 1982-05-20 | 1985-09-24 | Fairchild Camera And Instrument Corporation | Bipolar memory cell |
| US4503521A (en) * | 1982-06-25 | 1985-03-05 | International Business Machines Corporation | Non-volatile memory and switching device |
| JPS6048090A (ja) * | 1983-08-26 | 1985-03-15 | 伊勢電子工業株式会社 | 螢光表示装置 |
| TW335503B (en) | 1996-02-23 | 1998-07-01 | Semiconductor Energy Lab Kk | Semiconductor thin film and manufacturing method and semiconductor device and its manufacturing method |
| US7528459B2 (en) * | 2003-05-27 | 2009-05-05 | Nxp B.V. | Punch-through diode and method of processing the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3427598A (en) * | 1965-12-09 | 1969-02-11 | Fairchild Camera Instr Co | Emitter gated memory cell |
| DE2418079B2 (de) * | 1974-04-13 | 1977-12-01 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Binaere frequenzteilerstufe |
| DE2442773C3 (de) * | 1974-09-06 | 1978-12-14 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Integrierte Master-Slave-Flipflopschaltung |
| DE2455125C2 (de) * | 1974-11-21 | 1982-05-19 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Frequenzteilerstufe |
-
1977
- 1977-08-02 US US05/821,068 patent/US4104732A/en not_active Expired - Lifetime
-
1978
- 1978-06-19 GB GB787827287A patent/GB2001819B/en not_active Expired
- 1978-06-30 JP JP53079713A patent/JPS5811106B2/ja not_active Expired
- 1978-07-31 DE DE19782833594 patent/DE2833594A1/de not_active Ceased
- 1978-08-01 IT IT50565/78A patent/IT1109432B/it active
- 1978-08-02 FR FR7822805A patent/FR2399711A1/fr active Granted
- 1978-08-02 NL NL787808151A patent/NL7808151A/xx not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| DE2833594A1 (de) | 1979-02-15 |
| GB2001819A (en) | 1979-02-07 |
| FR2399711B1 (ja) | 1983-05-27 |
| GB2001819B (en) | 1982-02-10 |
| JPS5427383A (en) | 1979-03-01 |
| FR2399711A1 (fr) | 1979-03-02 |
| US4104732A (en) | 1978-08-01 |
| IT7850565A0 (it) | 1978-08-01 |
| IT1109432B (it) | 1985-12-16 |
| NL7808151A (nl) | 1979-02-06 |
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