JPS618970A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔背景技術〕 高速半導体記憶装置（以下メモリーともいう）として、
ＴＴＬ　（）ランジスタ・トランジスタ・ロジック）や
ＥＣＬ　（エミッタ・カップルド・ロジック）を用いた
バイポーラメモリーが知られている。

その概要と技術動向については、１９８３年１１月２８
日株式会社サイエンスフォーラム社発行の超ＬＳＩハン
ドブック３３５項〜３４１項に詳しく記載されている。

上記文献３４０項、３４１項には、メそリセルの新技術
としてＰＮＰ　）ランジスタを負荷として用いるＰＮＰ
負荷型メモリセル回路につき説明がなされている。この
回路は、高抵抗を用いずに、情報保持電流を減少させ、
メモリーの低消費電力化、高集積化を可能にするもので
ある。

本発明者等は、上記ＰＮＰ負荷凰メモリ七ルを用いたバ
イポーラメモリーにつき、高速化の観点からさらに検討
を行なったが、その結果下記の事項が明らかとなった。

すなわち、ＰＮＰ負荷型メモリセルを用いたバイポーラ
メモリーにおい℃、データ読出し時のアクセス時間を遅
延させる主たる要因と、データ書込み時の書込時間を遅
延させる主たる要因とが、異なっていることが明らかと
なった。

すなわち、アクセス時間を遅延させる主たる要因は、ア
ドレスデコーダ等、メモリセル以外の周辺回路を構成す
るトランジスタのベース・コレクタ間忙寄生する容量Ｃ
Ｔｃによる信号伝達遅延であり、書込み時間を遅延させ
る主たる要因は、メそリセルを構成するトランジスタが
飽和することによってＰＮＰ　）ランジスタのベース（
ＮＰＮ）ランジスタのコレクタ）に多量の蓄積電荷が蓄
えられ、これによってメモリセルを構成するトランジス
タのスイッチスゲ速度がおそくなることであることがわ
かった。

本発明は前記した考察にもとづいてなされたものである
。

〔発明の目的〕 本発明の目的は、集積密度を何ら低下させることな（、
データの読出し、書込み時間を短縮し、ｌ　　　　　　
　　大容量でかつ高速のバイポーラメモリーを提供する
ことにある。

〔発明の概要〕

本発明は、ＰＮＰ負荷型メモリセルを用いたバイポーラ
メモリーにおいて、書込み時間が遅い主たる要因がメモ
リセルを構成するＰＮＰ　）ランジスタ、およびＮＰＮ
）ランジスタの双方が飽和することにより、蓄積電荷量
が大となり、トランジスタのオンからオフへの移行する
際の遅延時間が長いことにあること、および読出し時間
を遅くする主たる要因が、ワード線、データ線を選択す
るためのデコーダ回路等のメモリセル周辺回路を構成す
るトランジスタのベース・コレクタ間寄生容量（ＣＴＣ
）に起因するスイッチング速度の遅れにあるという考察
にもとづいてなされており、上記した読出し時、書込み
時のスピードに関係する要素を別個独立に制御すること
によりバイポーラメモリーの高速化を達成するものであ
る。

その具体的構成を説明すれば、以下の通りである。すな
わち、メモリセルの形成されるエピタキシャル層の実効
厚さを薄くし蓄積電荷の低減を図　　　　　　−り、一
方、メモリセル周辺回路の形成されるエピタキシャル層
の厚さを厚（してｎ＋埋込層からの不純物のわき上りが
あった後もエピタキシャル層の実効厚さをある程度確保
することにより、トランジスタのベース・コレクタ間寄
生容量（ＣＴＣ）る。また、前記構成は、通常のバイポ
ーラＩＣの製造プロセスを用い容易に達成できるもので
あり、また何ら、付加構成を必要としないためバイポー
ラメモリーの集積密度の向上を図るという目的も達成す
ることができる。

〔実施例１〕 まず、第１図を用いＰＮＰ負荷型メモリセルいた記憶装
置のデータ読出し動作、およびデータ書込み動作につぎ
説明する。

例えば、ＰＮＰ　）ランジスタ。ａ　、Ｑｏ　、ＮＰＮ
トランジスタＱ＋ｏ　ｓ　ＱｔｔよりなるメモリセルＡ
から情報を読出す場合を考え暮。いま、トランジスタＱ
　＋ｏがオンし、そのコレクタ電位力″Ｌ″　レベルで
あり、トランジスタＱＩＩがオフし、そのコレクタ電位
が”Ｈ”　レベルであるとする。

まず、ワード線選択信号ＶＤによりトランジスタＱ、が
オフし、トランジスタＱ、がオンしワード線Ｗ１がＨ”
レベルとなる。すなわちワード線Ｗｌが選択される。一
方、データ線選択信号Ｙ。

がＬ”レベル、Ｙ！がＨ”レベルとなりカラされる。

次に、センス／書込み回路を構成するトランジスタＱ４
ツＱ！　　（Ｑｌ　、Ｑ７）のベース電位を、読出し／
書込み制御信号■ｓ１．■ｓ□によって、メモリセルＡ
のトランジスタＱ１゜、Ｑｌ、のそれぞれのコレクタ電
位の中間電位に保持する。トランジスタＱ、はオフして
いるから、データＭ　Ｄ　Ｉの電位はＬ”レベルあり、
トランジスタ。、がオンし、トランジスタＱ、を介して
定電流Ｉｓ２に等しい電流が流れる。一方、トランジス
タ。１ｏはオンしているから、メモリセルＡを構成する
トランジスタＱ、、Ｑ、。を介してデータ線Ｄ１に定電
流Ｉ、１に等しい電流が流れる。

このように、選択されたメモリセルＡのフリップフロッ
プ回路において、どちらのトランジスタがオンしている
かどうか（記憶情報が０か山か）はセンス／書込回路の
トランジスタＱ、、Ｑ、のどちらがオンするか（どちら
のトランジスタのコレクタに電流が流れるか）によって
検出することができる。

次に、メモリセルＡへ情報を書込む場合について説明す
る。トランジスタＱ＋ｔをオンさせる場合を考える。読
出し／書込み制御信号ｖＢ１によりトランジスタＱ、の
ベース電位に負パルス（書込みパルス）を印加し、一方
ｖｓ２は読出し時のレベルに保持する。トランジスタＱ
、はオフするから、メモリセルＡのトランジスタＱ　＋
ｔが強制的にオンし、メモリセルＡを構成するトランジ
スタＱ９　。

ＱＩＩを介して定電施工８□に等しい電流がデータ線ｊ
　　　　　　　　Ｄ＋　に流れる。このようにしてトラ
ンジスタＱｔ＋のコレクタ電位が′Ｌ”レベル、Ｑｌ。

のコレクタレベルが′Ｈ”レベルとなり情報が書込まれ
る。

次にこのような書込み、読出しに要する時間を長くする
主たる要因につき説明する。第１図、第２図に示すよう
にＰＮＰ負荷型メモリセルにおいては、゛負荷であるＰ
ＮＰ　）ランジスタＱ８（Ｑ、）と駆動トランジスタで
あるＮＰＮ）ランジスタＱＩｏ（ＱＩＩ）の双方が飽和
し、ＰＮＰ）ランジスタＱａ（Ｑｓ）のベース（ＮＰＮ
）ランジスタＱｔ。

（Ｑｕ）のコレクタ）に多量のホール（図中■記号で示
す）が蓄積される。このため上述したデータ書込み時に
、メモリセルを構成するフリップフロップの状態を変化
させる場合、例えば２図において、導通しているトラン
ジスタＱ１゜をオフしトランジスタＱ＋ｔをオン状態に
切換える場合、ＰＮＰ）ランジスタＱ、のベース（ＮＰ
Ｎ）ランジスタＱ＋ｏのコレクタ）に蓄積された多量の
ホールが、トランジスタＱ１゜を介して、あるいは、ト
ランジスタＱｕのベース電流となって放電されるまで、
トランジスタＱａ　＃　Ｑ＋ｏがオフしない。ペース電
　　　　　　　　１流は小であるから、電荷引抜き効果
はあまり期待できず切換り速度が遅れる。このことがデ
ータ書込時間が長い（書込みパルス幅が大きい）ことの
主たる要因となる。

一方、データ読出し時には、上述したように、メモリセ
ルの記憶状態は何ら変化することはない　。

から、メモリセルな構成するトランジスタが深く飽和す
ることは、読出し時間（アクセス時間）には影響を与え
ない。ゆえにこの場合は、メモリセルを選択するために
ワード線やカラムスイッチを選択するまでの記号伝達遅
延がアクセス時間を長くする主たる要因となる。

信号伝達の遅延を招く要因として、前述した如（トラン
ジスタのベース・コレクタ間の寄生容量ＣＴｃがある。

例えば第１図におけるトランジスタＱｌに寄生するＣＴ
Ｃを考えてみると、この容量はミラー効果によってＲ，
、／Ｒ，（ＲＭ！はトランジスタＱ１のエミッタ抵抗）
倍になり、負荷抵抗Ｒ。

とで、大きな時定数を形成するため大きな信号伝達遅延
を生じさせる。

後述するが、このＣＴＣは、バイポーラメモリーの大容
量化を目的と１−て微細化が進み、エピタキシャル層の
厚さが薄くなればなるほど、ｎ＋埋込層からの不純物の
湧き上りの影響を受けて、増大する。

この実施例では、上記した問題点にかんがみて、メモリ
セルが形成される領域のエピタキシャル層の厚さと、デ
コーダ等のメモリセル以外の回路が形成される領域のエ
ピタキシャル層の厚さとを、それぞれ別個独立に制御し
、それぞれの最適値に設定することにより、読出し速度
、および書込み速度双方の高速化を図る。以下図面を用
いて説明する。

第３図は、本発明である記憶装置の平面レイアウト状態
を模式的に示すものであり、同図に示す如く、チップ中
央部にメモリセルが配置され、その周辺部にデコーダや
ドライバー等が配置されている。

第４図は第３図において、Ａ−Ａ’部分の切断断面図で
ある。

同図に示される２つの島領域のうち島領域■がメモリセ
ルが形成される領域であり、例えば第１図に示されるメ
モリセルＡを構成するＰＮＰ　）うンジスタＱ＋＋　　
（Ｑｏ）　　、　Ｎ　Ｐ　Ｎ　）ランジスタＱ＋。

（Ｑ、）が形成されている。また、島領域■は、デコー
ダ等が形成される領域であり、例えば、第１図に示すト
ランジスタＱ、が構成されている。

同図かられかるようにメモリセルが形成される領域Ｉの
エピタキシャル層の厚さｄｌ　と、周辺回路が形成され
る領域■のエピタキシャル層の厚さｄ。

とが異なっており、ｄ＋＜ｄ＊の関係になされている。

島領域Ｉのｎｆｌ！エビタキシャｙ層６はＰＮＰトラン
ジスタＱｓ　（Ｑｏ）のベース、およびＮＰＮトランジ
スタＱ＋ｏ　（Ｑ＋ｔ）のコレクタに相当し、この厚さ
が薄いことにより、この部分に蓄積する蓄積電荷量を減
らすことができ、この結果、トランジスタＱａ　（Ｑｏ
）　、　Ｑ＋ｏ　（Ｑｌｔ）のターンオフ時間を短かく
することができる。

また、この構成は、クランプ用ショットキーダイオード
などを設け、トランジスタの飽和を防止したり蓄積電荷
を積極的に引抜くための回路を特別に設ける場合と異な
り、なんらメモリセルな構成する素子数が増加せず、集
積密度の低下をまねくことがない。

一方、島領域■においては、エピタキシャル層（ＮＰＮ
）ランジスタＱ１のコレクタに相当）の厚さが厚いため
、製造工程で加えられる熱によってｎ＋埋込層からドナ
ー不純物がエピタキシャル層中に湧き上っても、ベース
・コレクタ接合が形成される部分のコレクタ不純物濃度
は、それほど高くならず接合の不純物濃度の傾きが大き
くなることを防止できる。

第５図は第４図中、トランジスタＱ１のｘ−ｘ’方向の
不純物濃度分布を示し、図中、実線で示す不純物濃度曲
線が本実施例のように島領域■のエピタキシャル層を厚
くした場合を示し、仮に領域■のエピタキシャル層の厚
さｄ、を領域Ｉのエピタキシャル層と等しくした場合は
、例えば、点線で示すような不純物濃度曲線となって、
不純物濃度の傾きは大になる。ベース・コレクタ接合の
よ　　　　　　７５？ｚＭＭ！、ｎ＊ｅ。よ、や、□０
．よ　　　　　　□゛ｉで表わされる（（１）式におい
てＡはＰＮ接合の面積、ｑは電子電荷、εｓｉ＊’ｏは
それぞれＳｉ、真空の比誘電率ａは、不純物濃度の傾き
、φは拡散電位である）。

本発明によれば、前記したようにベース・コレクタ接合
の不純物濃度の傾きａが増大することをおさえることが
できるから第（１）式よりベース・コレクタ間寄生容量
ＣＴＣの増大をおさえることができる。

なお、領域Ｉにおいては、トランジスタＱ８（ＱρＱ、
、（Ｑ、、）のｃ’ｒｃが増大するが、ＣＴＣ増大によ
るディメリットよりは蓄積電荷量を少なくすることによ
るメリットが大きくこの結果読出し速度が改善される。

次に、第４図に示す構造の記憶装置の製造プロセスを第
６図（ａ）〜（ｄ）を用いて説明する。

まずｐ−型半導体基板３の一生表面に通常のホトリソグ
ラフィー技術によって不純物導入マスクを形成しく図示
せず）、ついでボロン■、およびひ素（Ａｓ）を選択的
にｐ−半導体基板３中にイオン打込み（あるいはデポジ
ット）する（第６図（ａ））。

次に半導体基板３の主面上にエピタキシャル層６を形成
する。この時に加えられる熱によって半導体基板３に導
入されていた不純物が拡散し、ｐ＋層５．ｎ＋埋込層４
が形成される（第６図（ｂ））。

次にナイトライド（ＳｉｌＮａ）膜１５をマスクとして
、表面酸化膜１４、およびエピタキシャル層６の一部を
選択的にエツチングする（第６図（Ｃ））。

次にアインレーシｌノ形成領域に溝を形成し、その部分
を選択的罠酸化し厚い酸化膜７を形成する。この酸化膜
７とｐ＋拡散層５とによってアイソレーション領域が形
成される。以下通常のホトリソグラフィー技術、拡散技
術を用いてエピタキシャル層６の主面に選択的に不純物
拡散層８，９゜１０．１１，１２，１３　を形成し、第
６図（ｄ）に示す記憶装置が完成する。以上述べたよう
に本発明の構成は通常のバイポーラプロセスを用いて容
易に製造でき、何らプ四セスな複雑にすることがない。

〔実施例２〕 第７図を用いて本発明の第２実施例を説明する。

なお、同図では、第４図と同じあるいは相当する部分に
は同じ記号を符しである。

本実施例では、領域Ｉ、■のエピタキシャル層の厚さは
同じであるが、領域Ｉ内に形成されるｎ＋埋込層のドナ
ー不純物と領域■内に形成されるｎ＋埋込層のドナー不
純物の種類を異ならせ、それぞれの不純物のシリコン中
の拡散係数の違いを利用して、領域ｌおよび領域■にお
ける実効エピタキシャル層厚さｄ、、ｄ、を変化させる
。

例えば、第６図（ａ）において領域Ｉ、領領域には、そ
れぞれＮ型不純物としてアスチモン、ひ素を導入する。

以下、第６図（ｂ）〜（ｄ）と同じ工程で製造すれば、
アンチモンの拡散係数はひ素の拡散係数よりも大である
から、アンチモンが導入されたｎ＋埋込層１６の厚さが
、ひ素が導入されたｎ＋埋込層１７の厚さよりも大とな
り、その結果、領域ＩＩ　　　　　　　　における実効
エピタキシャル層厚さｄｌを、領域■における実効エピ
タキシャル層厚さｄ、より小とすることができる。

この結果実施例１で述べた効果と同じ効果が得られる。

〔効果〕

１、データ読出し時間（アクセス時間）の遅延要因とデ
ータ書込み時間の遅延要因のちがいにかんがみて、それ
ぞれの要因を別個独立に制御するようになしたため、ア
クセス時間およびデータ書込み時間双方を短縮でき、記
憶装置の高速化が図れる。

２、本発明によれば、何ら素子数が増加することがない
ｋめ、集積密度が低下することがない。

３、本発明の記憶装置は、通常のバイポーラＩＣの製造
プロセスを用いて容易に製造でき、プロセスの複雑化を
まねくこともなく、コストも増大することがない。

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、この発明は上記実施例に限定さ
れるものではなく、その要旨を逸　　　　　　　□゛ｉ
脱しない範囲で種々変更可能である。

〔利用分野〕

本発明は、バイポーラトランジスタを用いた記憶装置全
般に適用可能である。

【図面の簡単な説明】

第１図は、本発明の記憶装置の主要部を示す回路図であ
り、 第２図は、ＰＮＰ負荷型メモリセルの回路図であり、 第３図は、本発明の記憶装置のレイアウト状態を模式的
に示す平面レイアウト図であり、第４図は、第３図にお
けるＡ−Ａ’に沿う切断断面図であり、 第５図は、第４図におけるｘ−ｘ’力方向不純物濃度ブ
ローファイルを示す図であり、 第６図（ａ）〜（ｄ）は、第４図に示される記憶装置の
製造工程を示す断面図であり、 第７図は、本発明の他の実施例である記憶装置の断面図
である。 １・・・メモリセル形成領域、２・・・周辺回路形成領
　′域、３・・・ｐ−型半導体基板、４・・・ｎ＋埋込
層、５・・・ｐ＋拡散層、６・・・エピタキシャル層、
７・・・フィールド酸化膜、８・・・ＰＮＰ）ランジス
タのエミッタ、９・・・ＮＰＮ）ランジスタのベース、
１０・・・ＮＰＮ）ランジスタのコレクタ、１１・・・
ＮＰＮ）ランジスタのエミッタ、１２・・・ＮＰＮ　）
ランジスタのペース、１３・・・ＮＰＮ）ランジスタの
コレクタ、１４・・・表面酸化膜、１５・・・ナイトラ
イド膜、１６・・・アンチモンを不純物とするＮ＋埋込
層、１７・・・ひ素を不純物とするＮ＋埋込層、Ｑ、−
Ｑ、、・・・トランジスタ、Ｉｓ８〜工。６・・・定電
流源、Ｒ６−Ｒ８・・・抵抗、Ｖ、、　、　Ｖ、・・・
センス／書込み制御信号、Ｙ＋　、Ｙｔ・・・Ｙ選択信
号、Ｗ、、Ｗ、・・・ワード線、第　　１　　図 第　　２　　図 第　　３　　図

Claims (1)

1. 【特許請求の範囲】 １、記憶セルが形成される半導体領域のたて方向の厚さ
   と、周辺回路を構成する素子が形成される半導体領域の
   たて方向の厚さとが異なることを特徴とする記憶装置。 ２、記憶セルが形成される半導体領域のたて方向の厚さ
   が、周辺回路を構成する素子が形成される半導体領域の
   たて方向の厚さに比べ薄いことを特徴とする特許請求の
   範囲第１項記載の記憶装置。 ３、記憶セルはＰＮＰ負荷型メモリセルであることを特
   徴とする特許請求の範囲第１項又は第２項記載の記憶装
   置。 ４、半導体領域は、エピタキシャル層であることを特徴
   とする特許請求の範囲第１項から第３項のいずれかに記
   載の記憶装置。