JP3217336B2 - 半導体装置 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/62—Protection against overvoltage, e.g. fuses, shunts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Description
【０００１】
【発明の属する技術分野】本発明は、外部からのサージ
に対する保護素子を備えた半導体装置に関する。
に対する保護素子を備えた半導体装置に関する。
【０００２】
【従来の技術】従来、半導体基板に集積回路を形成した
半導体集積回路においては、外部装置との信号のやり取
りを行う電極パッドと内部回路との間には保護素子が設
けられている。外部から電極パッドにサージが入力され
た場合、この保護素子によりサージを緩和し、内部回路
を保護することが可能となる。
半導体集積回路においては、外部装置との信号のやり取
りを行う電極パッドと内部回路との間には保護素子が設
けられている。外部から電極パッドにサージが入力され
た場合、この保護素子によりサージを緩和し、内部回路
を保護することが可能となる。
【０００３】
【発明が解決しようとする課題】しかしながら、ＳＯＩ
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）の基板
を用いて集積回路を製造する場合、保護素子は集積回路
素子が形成される半導体領域に形成される。このような
ＳＯＩ基板においては、半導体領域は、半導体基板と薄
い絶縁膜を挟んで構成される。このため、半導体領域内
に形成された保護素子に与えられたサージと基板との間
に高電圧がかかり、薄い絶縁膜が破壊されるという課題
があった。
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）の基板
を用いて集積回路を製造する場合、保護素子は集積回路
素子が形成される半導体領域に形成される。このような
ＳＯＩ基板においては、半導体領域は、半導体基板と薄
い絶縁膜を挟んで構成される。このため、半導体領域内
に形成された保護素子に与えられたサージと基板との間
に高電圧がかかり、薄い絶縁膜が破壊されるという課題
があった。
【０００４】
【課題を解決するための手段】本願発明では、上記課題
を解決するために、第１の半導体層と、この第１の半導
体層上に形成された第１の絶縁層と、絶縁層上の第２の
半導体層と、第２の半導体層に形成された保護素子と、
電極パッドと、電極パッドと保護素子とを接続する複数
の直列接続されたスルーホールとを含む構成としてい
る。
を解決するために、第１の半導体層と、この第１の半導
体層上に形成された第１の絶縁層と、絶縁層上の第２の
半導体層と、第２の半導体層に形成された保護素子と、
電極パッドと、電極パッドと保護素子とを接続する複数
の直列接続されたスルーホールとを含む構成としてい
る。
【０００５】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を詳細に説明する。
施例を詳細に説明する。
【０００６】図１は本発明の第１の実施形態における保
護素子部分の断面図であり、図２は保護素子部分の回路
図、図３は抵抗部分のパターン図である。
護素子部分の断面図であり、図２は保護素子部分の回路
図、図３は抵抗部分のパターン図である。
【０００７】この第１の実施形態では、本発明を出力回
路部分の保護素子に適用した例を説明する。
路部分の保護素子に適用した例を説明する。
【０００８】以下、これらの図を用いて、本発明の第１
の実施形態を説明する。
の実施形態を説明する。
【０００９】図１は出力回路部分の保護素子に本発明を
適用した例であり、ＳＯＩ基板４に形成された保護素子
が開示されている。このＳＯＩ基板４は以下のようにし
て形成される。まず、シリコン基板全面の所定の深さに
酸素イオンが注入され、アニールされることにより所定
の深さに酸化シリコン層２が形成される。これにより、
シリコン基板は、絶縁層である酸化シリコン層２でシリ
コン基板１とシリコン層３とに分離される。
適用した例であり、ＳＯＩ基板４に形成された保護素子
が開示されている。このＳＯＩ基板４は以下のようにし
て形成される。まず、シリコン基板全面の所定の深さに
酸素イオンが注入され、アニールされることにより所定
の深さに酸化シリコン層２が形成される。これにより、
シリコン基板は、絶縁層である酸化シリコン層２でシリ
コン基板１とシリコン層３とに分離される。
【００１０】また、その他のＳＯＩ基板の形成方法とし
ては、酸化膜の形成されたシリコン基板を２枚用意し、
この酸化膜の面を互いに張り合わせ、一方のシリコン基
板を研磨する。そして、この研磨された面をシリコン層
３として用いることもできる。
ては、酸化膜の形成されたシリコン基板を２枚用意し、
この酸化膜の面を互いに張り合わせ、一方のシリコン基
板を研磨する。そして、この研磨された面をシリコン層
３として用いることもできる。
【００１１】ＳＯＩ基板のシリコン層３には、ＰＭＯＳ
トランジスタ５、ＮＭＯＳトランジスタ６および拡散抵
抗７が形成される。ＰＭＯＳトランジスタ５におけるシ
リコン層３に形成されたＰ型のソース・ドレイン拡散
層、ＮＭＯＳトランジスタ６におけるシリコン層３に形
成されたＮ型のソース・ドレイン拡散層、および、拡散
抵抗７は、それぞれ酸化シリコン層２に接する深さまで
形成される。
トランジスタ５、ＮＭＯＳトランジスタ６および拡散抵
抗７が形成される。ＰＭＯＳトランジスタ５におけるシ
リコン層３に形成されたＰ型のソース・ドレイン拡散
層、ＮＭＯＳトランジスタ６におけるシリコン層３に形
成されたＮ型のソース・ドレイン拡散層、および、拡散
抵抗７は、それぞれ酸化シリコン層２に接する深さまで
形成される。
【００１２】また、ＰＭＯＳトランジスタ５、ＮＭＯＳ
トランジスタ６および拡散抵抗７はそれぞれ図示しない
素子分離領域により互いに電気的に絶縁されている。こ
の素子分離領域としては、例えば、シリコン領域３の表
面からシリコン酸化膜２まで達する厚い酸化膜が用いら
れる。
トランジスタ６および拡散抵抗７はそれぞれ図示しない
素子分離領域により互いに電気的に絶縁されている。こ
の素子分離領域としては、例えば、シリコン領域３の表
面からシリコン酸化膜２まで達する厚い酸化膜が用いら
れる。
【００１３】これらＰＭＯＳトランジスタ５、ＮＭＯＳ
トランジスタ６、拡散抵抗７が形成されたシリコン層３
上には、絶縁層８が形成される。この絶縁層８上には例
えばアルミニウム合金からなる第１層メタル配線９が形
成される。
トランジスタ６、拡散抵抗７が形成されたシリコン層３
上には、絶縁層８が形成される。この絶縁層８上には例
えばアルミニウム合金からなる第１層メタル配線９が形
成される。
【００１４】ＰＭＯＳトランジスタの一方の拡散層とＰ
ＭＯＳトランジスタのゲートは絶縁層８に形成された図
示しないスルーホールを介して電源電位が供給される第
１層メタル配線に接続され、他方の拡散層は絶縁層８に
形成されたスルーホール１２および第１層メタル配線を
介して拡散抵抗７の一端に接続される。
ＭＯＳトランジスタのゲートは絶縁層８に形成された図
示しないスルーホールを介して電源電位が供給される第
１層メタル配線に接続され、他方の拡散層は絶縁層８に
形成されたスルーホール１２および第１層メタル配線を
介して拡散抵抗７の一端に接続される。
【００１５】また、ＮＭＯＳトランジスタの一方の拡散
層とＮＭＯＳトランジスタのゲートは絶縁層８に形成さ
れた図示しないスルーホールを介して接地電位が供給さ
れる第１層メタル配線に接続され、他方の拡散層は絶縁
層８に形成されたコンタクトホール１２および第１層メ
タル配線を介して拡散抵抗７の一端に接続される。
層とＮＭＯＳトランジスタのゲートは絶縁層８に形成さ
れた図示しないスルーホールを介して接地電位が供給さ
れる第１層メタル配線に接続され、他方の拡散層は絶縁
層８に形成されたコンタクトホール１２および第１層メ
タル配線を介して拡散抵抗７の一端に接続される。
【００１６】拡散抵抗７の他端は、絶縁層８に形成され
たスルーホール１２を介して抵抗手段１５の一端に接続
される。
たスルーホール１２を介して抵抗手段１５の一端に接続
される。
【００１７】第１層メタル配線９上には層間絶縁膜１０
を介して例えばアルミニウム合金からなる第２層メタル
配線１４が形成される。層間絶縁膜１０には、複数のス
ルーホール１３が形成され、このスルーホールはタング
ステンで埋め込まれている。第１層メタル配線９と第２
層メタル配線１４とは、スルーホール１３に埋め込まれ
たタングステンを介して互いに接続される。このスルー
ホール１３は、電極パッド１１と拡散抵抗７との間に複
数個直列接続され、その個数によって抵抗値を設定する
ことが可能である。
を介して例えばアルミニウム合金からなる第２層メタル
配線１４が形成される。層間絶縁膜１０には、複数のス
ルーホール１３が形成され、このスルーホールはタング
ステンで埋め込まれている。第１層メタル配線９と第２
層メタル配線１４とは、スルーホール１３に埋め込まれ
たタングステンを介して互いに接続される。このスルー
ホール１３は、電極パッド１１と拡散抵抗７との間に複
数個直列接続され、その個数によって抵抗値を設定する
ことが可能である。
【００１８】このように直列接続された複数のスルーホ
ールは、それぞれ所定の抵抗値を持ち、第１の実施形態
においては、この直列接続された複数のスルーホールを
抵抗手段１５として用いている。
ールは、それぞれ所定の抵抗値を持ち、第１の実施形態
においては、この直列接続された複数のスルーホールを
抵抗手段１５として用いている。
【００１９】この抵抗手段の抵抗値については、例え
ば、スルーホールの径を０．５μｍ、高さを０．８μｍ
とし、スルーホール１個あたりの抵抗値を０．８Ωとす
ると、３個並列接続で、３７５段の接続を行った場合、
抵抗手段１５の抵抗値は１００Ωとなる。拡散抵抗の抵
抗値を２５Ωとした場合、電極パッド１１に入力された
サージ電圧のうち、拡散抵抗７部分にかかる電圧は１／
５に低減することができる。
ば、スルーホールの径を０．５μｍ、高さを０．８μｍ
とし、スルーホール１個あたりの抵抗値を０．８Ωとす
ると、３個並列接続で、３７５段の接続を行った場合、
抵抗手段１５の抵抗値は１００Ωとなる。拡散抵抗の抵
抗値を２５Ωとした場合、電極パッド１１に入力された
サージ電圧のうち、拡散抵抗７部分にかかる電圧は１／
５に低減することができる。
【００２０】このように、電極パッドから入力されるサ
ージ電圧を抵抗手段１５と拡散抵抗７に分散して、拡散
抵抗７にかかる電圧を十分に低減するためには、抵抗手
段１５を拡散抵抗７よりも高く設定することが望まし
い。
ージ電圧を抵抗手段１５と拡散抵抗７に分散して、拡散
抵抗７にかかる電圧を十分に低減するためには、抵抗手
段１５を拡散抵抗７よりも高く設定することが望まし
い。
【００２１】この構成により、電極パッド１１に入力さ
れたサージ電圧は、抵抗手段１５、拡散抵抗７およびＰ
ＭＯＳトランジスタ５とＮＭＯＳトランジスタ６の容量
により、サージの立ち上がり時間を遅らせつつ、ＰＭＯ
Ｓトランジスタ５とＮＭＯＳトランジスタ６に電荷を流
すことでサージを吸収することが可能となり、出力バッ
ファ１７を介して接続される図示しない内部回路を保護
することができる。さらに、拡散抵抗７にかかるサージ
電圧を低下させることが可能となり、拡散抵抗７の下部
分の酸化膜２の破壊を防ぐことが可能となる。
れたサージ電圧は、抵抗手段１５、拡散抵抗７およびＰ
ＭＯＳトランジスタ５とＮＭＯＳトランジスタ６の容量
により、サージの立ち上がり時間を遅らせつつ、ＰＭＯ
Ｓトランジスタ５とＮＭＯＳトランジスタ６に電荷を流
すことでサージを吸収することが可能となり、出力バッ
ファ１７を介して接続される図示しない内部回路を保護
することができる。さらに、拡散抵抗７にかかるサージ
電圧を低下させることが可能となり、拡散抵抗７の下部
分の酸化膜２の破壊を防ぐことが可能となる。
【００２２】本実施形態では、出力回路における保護素
子を例として説明したが、本発明は、入力保護素子にも
適用することが可能である。
子を例として説明したが、本発明は、入力保護素子にも
適用することが可能である。
【００２３】次に、図４を用いて本発明の第２の実施形
態について説明する。なお、第１の実施形態と同一構成
には同一符号を付し、その説明を省略する。
態について説明する。なお、第１の実施形態と同一構成
には同一符号を付し、その説明を省略する。
【００２４】この第２の実施形態では、第１層メタル配
線９と第２層メタル配線２２を接続するスルーホール２
１と、第２層メタル配線２２と第３層メタル配線２４と
を接続するスルーホール２３とが直列に接続され、さら
に、このスルーホール２２とスルーホール２３とが複数
個直列に接続されることにより抵抗手段２５が形成され
る。
線９と第２層メタル配線２２を接続するスルーホール２
１と、第２層メタル配線２２と第３層メタル配線２４と
を接続するスルーホール２３とが直列に接続され、さら
に、このスルーホール２２とスルーホール２３とが複数
個直列に接続されることにより抵抗手段２５が形成され
る。
【００２５】本実施形態でも第１の実施形態と同様に、
第１層メタル配線９、第２層メタル配線２２、第３層メ
タル配線２４はアルミニウム合金が、スルーホール２
２、２３を埋め込む金属としてはタングステンが、それ
ぞれ用いられる。
第１層メタル配線９、第２層メタル配線２２、第３層メ
タル配線２４はアルミニウム合金が、スルーホール２
２、２３を埋め込む金属としてはタングステンが、それ
ぞれ用いられる。
【００２６】このように、第１層、第２層、第３層のメ
タル配線間に直列接続されたスルーホールを抵抗として
用いることにより、第１の実施形態と比較して、より少
ない面積で抵抗手段を構成することができる。
タル配線間に直列接続されたスルーホールを抵抗として
用いることにより、第１の実施形態と比較して、より少
ない面積で抵抗手段を構成することができる。
【００２７】次に、図５を用いて本発明の第３の実施形
態について説明する。なお、第１の実施形態と同一構成
には同一符号を付し、その説明を省略する。
態について説明する。なお、第１の実施形態と同一構成
には同一符号を付し、その説明を省略する。
【００２８】この第３の実施形態では、抵抗手段３０と
して、ポリシリコンやタングステンなどの、アルミニウ
ム合金よりも高い抵抗値を有する材料を用いる。
して、ポリシリコンやタングステンなどの、アルミニウ
ム合金よりも高い抵抗値を有する材料を用いる。
【００２９】抵抗手段３０は、層間絶縁膜１０上に形成
され、スルーホール３１によりその両端が第１層メタル
配線９に接続される。このように、高抵抗のポリシリコ
ンやタングステンを抵抗手段として用いることにより、
第１の実施形態におけるスルーホール１３を用いて構成
した抵抗手段１５と比較して少ない面積で同等の抵抗値
を得ることが期待できる。
され、スルーホール３１によりその両端が第１層メタル
配線９に接続される。このように、高抵抗のポリシリコ
ンやタングステンを抵抗手段として用いることにより、
第１の実施形態におけるスルーホール１３を用いて構成
した抵抗手段１５と比較して少ない面積で同等の抵抗値
を得ることが期待できる。
【００３０】この第３の実施形態では、第１層メタル配
線９上に形成された層間絶縁膜１０上に抵抗手段１５を
形成した例について説明したが、第１層メタル配線９よ
りも下層にポリシリコンなどの配線層が形成されている
場合、このポリシリコンなどの配線層を用いて抵抗手段
３０を形成することもできる。
線９上に形成された層間絶縁膜１０上に抵抗手段１５を
形成した例について説明したが、第１層メタル配線９よ
りも下層にポリシリコンなどの配線層が形成されている
場合、このポリシリコンなどの配線層を用いて抵抗手段
３０を形成することもできる。
【００３１】
【発明の効果】本発明に係る半導体装置によれば、保護
素子を構成する拡散抵抗と電極パッドとの間に抵抗手段
を設けている。これにより、拡散抵抗にかかるサージ電
圧を緩和することが可能となり、拡散抵抗の下部の酸化
膜の破壊を防止できる。
素子を構成する拡散抵抗と電極パッドとの間に抵抗手段
を設けている。これにより、拡散抵抗にかかるサージ電
圧を緩和することが可能となり、拡散抵抗の下部の酸化
膜の破壊を防止できる。
【図１】本発明の第１の実施形態における断面図であ
る。
る。
【図２】本発明の第１の実施形態における等価回路図で
ある。
ある。
【図３】本発明の第１の実施形態における抵抗手段のレ
イアウト図である。
イアウト図である。
【図４】本発明の第２の実施形態における断面図であ
る。
る。
【図５】本発明の第３の実施形態における断面図であ
る。
る。
１ シリコン基板 ２ 酸化シリコン層 ３ シリコン層 ４ ＳＯＩ基板 ５ ＰＭＯＳトランジスタ ６ ＮＭＯＳトランジスタ ７ 拡散抵抗 ８ 絶縁層 ９ 第１層メタル配線 １０ 層間絶縁膜 １２ スルーホール １３ スルーホール １４ 第２層メタル配線 １５ 抵抗手段
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−66370（ＪＰ，Ａ) 特開 平９−172144（ＪＰ，Ａ) 特開 平８−88323（ＪＰ，Ａ) 特開 平９−289323（ＪＰ，Ａ) 特開 平11−284128（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/768 H01L 21/822 H01L 29/786
Claims (21)
- 【請求項１】 厚さ方向における所定の深さに設けられ
た第１の絶縁層を有する半導体基板であって、該第１の
絶縁層によって第１の半導体層と第２の半導体層とに区
分けされ、該第２の半導体層に回路素子が設けられた前
記半導体基板と、 前記第２の半導体層に設けられ、一端が前記回路素子と
電気的に接続される、拡散層から構成された第１の抵抗
素子と、 前記第２の半導体層に設けられ、前記第１の抵抗素子及
び前記回路素子と電気的に接続された保護素子用のトラ
ンジスタと、 前記第２の半導体層上に設けられた第２の絶縁層を介し
て該第２の半導体層の上方に設けられ、一端が該第２の
絶縁層に設けられた第１の接続孔を介して前記第１の抵
抗素子の他端と電気的に接続された第２の抵抗素子と、 前記第２の抵抗素子の他端と電気的に接続された電極パ
ッドと、 を有することを特徴とする半導体装置。 - 【請求項２】 第１の半導体層と、該第１の半導体層上
に設けられた第１の絶縁層と、該第１の絶縁層上に設け
られ、回路素子が設けられる第２の半導体層とで構成さ
れた基体部と、 前記第２の半導体層に設けられ、一端が前記回路素子と
電気的に接続される、拡散層から構成された第１の抵抗
素子と、 前記第２の半導体層に設けられ、前記第１の抵抗素子及
び前記回路素子と電気的に接続された保護素子用のトラ
ンジスタと、 前記第２の半導体層上に設けられた第２の絶縁層を介し
て該第２の半導体層の上方に設けられ、一端が該第２の
絶縁層に設けられた第１の接続孔を介して前記第１の抵
抗素子の他端と電気的に接続された第２の抵抗素子と、 前記第２の抵抗素子の他端と電気的に接続された電極パ
ッドと、 を有することを特徴とする半導体装置。 - 【請求項３】 第１の半導体層と、該第１の半導体層上
に設けられた第１の絶縁層と、該第１の絶縁層上に設け
られ、回路素子が設けられる第２の半導体層とで構成さ
れた基体部と、 前記第２の半導体層に設けられ、一端が前記回路素子と
電気的に接続される、前記第１の絶縁層に達する深さを
有する拡散層から構成された第１の抵抗素子と、 前記第２の半導体層に設けられ、前記第１の抵抗素子及
び前記回路素子と電気的に接続された保護素子用のトラ
ンジスタと、 前記第２の半導体層上に設けられた第２の絶縁層を介し
て該第２の半導体層の上方に設けられ、一端が該第２の
絶縁層に設けられた第１の接続孔を介して前記第１の抵
抗素子の他端と電気的に接続された第２の抵抗素子と、 前記第２の抵抗素子の他端と電気的に接続された電極パ
ッドと、 を有することを特徴とする半導体装置。 - 【請求項４】 前記第２の抵抗素子は、前記第２の絶縁
層上に設けられた第１の導電体及び前記第１の接続孔を
介して前記第１の抵抗素子の前記他端と電気的に接続さ
れることを特徴とする請求項１〜請求項３のいずれか１
つに記載の半導体装置。 - 【請求項５】 前記第２の抵抗素子は、少なくとも前記
第２の絶縁層上に設けられた第３の絶縁層上の第２の導
電体を用いて構成され、該第２の導電体を前記第３の絶
縁層に設けられた第２の接続孔を介して前記第１の導電
体と電気的に接続して構成されていることを特徴とする
請求項４記載の半導体装置。 - 【請求項６】 前記第２の抵抗素子は、前記第１の抵抗
素子を構成する前記拡散層より抵抗値が高い導電体を用
いて構成されることを特徴とする請求項１〜請求項４の
いずれか１つに記載の半導体装置。 - 【請求項７】 前記第２の導電体は、前記第１の抵抗素
子を構成する前記拡散層より抵抗値が高い材料からなる
ことを特徴とする請求項５記載の半導体装置。 - 【請求項８】 前記第２の接続孔内には高融点金属が設
けられ、該高融点金属を用いて前記第１の抵抗素子と前
記第２の抵抗素子とを電気的に接続することを特徴とす
る請求項５または請求項７記載の半導体装置。 - 【請求項９】 前記第２の絶縁層に設けられる前記第１
の接続孔は複数であり、該複数の第１の接続孔は前記第
１の抵抗素子の直上に位置し、該第１の抵抗素子は、該
第１の抵抗素子の一端側に位置する該複数の第１の接続
孔のいくつかを介して前記トランジスタと電気的に接続
され、該第１の抵抗素子の他端側に位置する該複数の第
１の接続孔のいくつかを介して前記第２の抵抗素子の前
記一端と電気的に接続されることを特徴とする請求項１
〜５のいずれか１つに記載の半導体装置。 - 【請求項１０】 前記第２の抵抗素子は前記第１の抵抗
素子より抵抗値が高いことを特徴とする請求項１〜５、
請求項９のいずれか１つに記載の半導体装置。 - 【請求項１１】 前記第２の抵抗素子は、複数の前記第
２の導電体を複数の前記第２の接続孔を介して電気的に
直列接続することで構成されていることを特徴とする請
求項５、請求項７、請求項８のいずれか１つに記載の半
導体装置。 - 【請求項１２】 前記第２の抵抗素子は、複数の前記第
２の導電体と、前記第３の絶縁層上に設けられた第４の
絶縁層上の複数の第３の導電体とを用いて構成され、複
数の前記第２の接続孔と前記第４の絶縁層に設けられた
複数の第３の接続孔とを介して電気的に直列接続するこ
とで構成されていることを特徴とする請求項５、請求項
７、請求項８のいずれか１つに記載の半導体装置。 - 【請求項１３】 前記第２の接続孔と前記第３の接続孔
とは、前記半導体基板の厚さ方向に延びる同一直線上に
配置されていることを特徴とする請求項１０記載の半導
体装置。 - 【請求項１４】 絶縁層を境にして第１の半導体領域と
第２の半導体領域とに分けられ、該第２の半導体領域内
に回路素子が設けられた半導体基板と、 前記回路素子と外部装置との間での信号の扱いに用いら
れる電極パッドと、 前記電極パッドと前記回路素子との間に設けられた保護
回路と、 を有し、該保護回路は、 一端が前記回路素子と電気的に接続され、前記第２の半
導体領域内に設けられる拡散層から構成された第１の抵
抗素子と、 前記第２の半導体領域内に設けられ、前記第１抵抗素子
と前記内部素子とに電気的に接続されたトランジスタ
と、 前記第２の半導体領域上に設けられた少なくとも１つ以
上の絶縁層上に設けられた１つ以上の導電体を、前記１
つ以上の絶縁層に設けられた１つ以上の接続孔を介して
電気的に直列接続して構成され、一端が前記第１の抵抗
素子の他端と電気的に接続され、他端が前記電極パッド
と電気的に接続された第２の抵抗素子と、 で構成したことを特徴とする半導体装置。 - 【請求項１５】 絶縁層を境にして第１の半導体領域と
第２の半導体領域とに分けられ、該第２の半導体領域内
に回路素子が設けられた半導体基板と、 前記回路素子と外部装置との間での信号の扱いに用いら
れる電極パッドと、 前記電極パッドと前記回路素子との間に設けられた保護
回路と、 を有し、該保護回路は、 一端で前記回路素子と電気的に接続され、前記第２の半
導体領域内に設けられる拡散層から構成された第１の抵
抗素子と、前記第２の半導体領域上に設けられた少なく
とも１つ以上の絶縁層上に設けられた１つ以上の導電体
を、前記１つ以上の絶縁層に設けられた１つ以上の接続
孔を介して電気的に直列接続して構成され、前記第１の
抵抗素子の他端と前記電極パッドとの間に設けられた第
２の抵抗素子と、で構成される抵抗手段と、 前記第２の半導体領域内に設けられ、前記一端と前記内
部素子とに電気的に接続される１つ以上のトランジスタ
と、 で構成し、該トランジスタはいずれも、前記抵抗手段と
は前記第１の抵抗素子の前記一端側で電気的に接続され
ることを特徴とする半導体装置。 - 【請求項１６】 第１の絶縁層を境にして第１の半導体
領域と第２の半導体領域とに分けられ、該第２の半導体
領域内に回路素子が設けられた半導体基板と、 前記回路素子と外部装置との間での信号の扱いに用いら
れる電極パッドと、 一端が前記回路素子と電気的に接続され、前記第２の半
導体領域内に設けられた拡散層から構成される第１の抵
抗素子と、 前記第１の抵抗素子と電気的に接続された保護素子用の
トランジスタと、 前記第２の半導体領域上に設けられた少なくとも１つ以
上の第２の絶縁層上に設けられた１つ以上の導電体を、
前記１つ以上の絶縁層に設けられた１つ以上の接続孔を
介して電気的に直列接続して構成され、一端が前記第１
の抵抗素子の他端と電気的に接続され、他端が前記電極
パッドと電気的に接続された第２の抵抗素子と、 を有することを特徴とする半導体装置。 - 【請求項１７】 前記第１の抵抗素子の拡散層は、前記
第１の絶縁層に達する深さを有することを特徴とする請
求項１４〜請求項１６のいずれか１つに記載の半導体装
置。 - 【請求項１８】 前記導電体は、前記第１の抵抗素子を
構成する前記拡散層より抵抗値が高い材料からなるもの
を用いていることを特徴とする請求項１４〜請求項１７
のいずれか１つに記載の半導体装置。 - 【請求項１９】 前記第２の抵抗素子は前記第１の抵抗
素子より抵抗値が高いことを特徴とする請求項１４〜請
求項１７のいずれか１つに記載の半導体装置。 - 【請求項２０】 前記接続孔内には高融点金属が設けら
れていることを特徴とする請求項１４〜請求項１９のい
ずれか１つに記載の半導体装置。 - 【請求項２１】 前記第２の絶縁層は複数設けられ、前
記第２の抵抗素子は、該複数の第２の絶縁層それぞれに
設けられた複数の接続孔を介して該各第２の絶縁層上に
設けられた各導電体をそれぞれ電気的に直列接続するよ
うにして構成されていることを特徴とする請求項１４〜
請求項２０のいずれか１つに記載の半導体装置。
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|---|---|---|---|---|
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|---|---|---|---|---|
| US6406948B1 (en) * | 2000-07-13 | 2002-06-18 | Chartered Semiconductor Manufacturing Ltd. | Method for forming an ESD protection network for SOI technology with the ESD device formed in an underlying silicon substrate |
| JP2002184944A (ja) * | 2000-12-12 | 2002-06-28 | Mitsubishi Electric Corp | 半導体装置 |
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| US6690082B2 (en) * | 2001-09-28 | 2004-02-10 | Agere Systems Inc. | High dopant concentration diffused resistor and method of manufacture therefor |
| KR100446293B1 (ko) * | 2002-01-07 | 2004-09-01 | 삼성전자주식회사 | 저항체를 포함하는 반도체 소자 제조 방법 |
| US6762466B2 (en) * | 2002-04-11 | 2004-07-13 | United Microelectronics Corp. | Circuit structure for connecting bonding pad and ESD protection circuit |
| JP4472232B2 (ja) | 2002-06-03 | 2010-06-02 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7692315B2 (en) * | 2002-08-30 | 2010-04-06 | Fujitsu Microelectronics Limited | Semiconductor device and method for manufacturing the same |
| US6943099B2 (en) * | 2004-02-02 | 2005-09-13 | Nanya Technology Corporation | Method for manufacturing gate structure with sides of its metal layer partially removed |
| US20060284256A1 (en) * | 2005-06-17 | 2006-12-21 | Taiwan Semiconductor Manufacturing Co. | Layout structure for ESD protection circuits |
| KR100760634B1 (ko) * | 2006-10-02 | 2007-09-20 | 삼성전자주식회사 | 낸드형 비휘발성 기억 소자 및 그 형성 방법 |
| CN103155412B (zh) * | 2010-09-02 | 2015-12-02 | 夏普株式会社 | 信号处理电路、逆变器电路、缓冲电路、驱动器电路、电平移位器、显示装置 |
| US9059168B2 (en) * | 2012-02-02 | 2015-06-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Adjustable meander line resistor |
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Family Cites Families (19)
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|---|---|---|---|---|
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| US5903184A (en) | 1995-12-19 | 1999-05-11 | Rohm Co., Ltd. | Semiconductor device having protection circuit |
| JPH09289323A (ja) | 1996-04-23 | 1997-11-04 | Matsushita Electric Works Ltd | 半導体装置の製造方法 |
| JP3719618B2 (ja) * | 1996-06-17 | 2005-11-24 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JP3090081B2 (ja) * | 1997-03-12 | 2000-09-18 | 日本電気株式会社 | 半導体装置 |
| US5923067A (en) * | 1997-04-04 | 1999-07-13 | International Business Machines Corporation | 3-D CMOS-on-SOI ESD structure and method |
| TW421874B (en) * | 1998-01-09 | 2001-02-11 | Winbond Electronics Corp | Integrated structure for output buffer and silicon controlled rectifier |
| JPH11261010A (ja) * | 1998-03-13 | 1999-09-24 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH11284128A (ja) | 1998-03-31 | 1999-10-15 | Nec Ic Microcomput Syst Ltd | 保護回路 |
| US6204537B1 (en) * | 1998-10-01 | 2001-03-20 | Micron Technology, Inc. | ESD protection scheme |
| US6369427B1 (en) * | 1998-11-03 | 2002-04-09 | Vlsi, Technology, Inc. | Integrated circuitry, interface circuit of an integrated circuit device, and cascode circuitry |
| US6329692B1 (en) * | 1998-11-30 | 2001-12-11 | Motorola Inc. | Circuit and method for reducing parasitic bipolar effects during eletrostatic discharges |
| US6172403B1 (en) * | 1998-12-15 | 2001-01-09 | Winbond Electronics Corp. | Electrostatic discharge protection circuit triggered by floating-base transistor |
| US6476445B1 (en) * | 1999-04-30 | 2002-11-05 | International Business Machines Corporation | Method and structures for dual depth oxygen layers in silicon-on-insulator processes |
| TW503439B (en) * | 2000-01-21 | 2002-09-21 | United Microelectronics Corp | Combination structure of passive element and logic circuit on silicon on insulator wafer |
-
1999
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7257196B2 (ja) | 2019-03-13 | 2023-04-13 | 株式会社Subaru | 車両用駆動装置 |
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