JP3010911B2 - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
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Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
CMOS又はBiCMOSのゲートアレイ半導体装置又
はスタンダードセル方式の半導体装置のレイアウトに関
する。
CMOS又はBiCMOSのゲートアレイ半導体装置又
はスタンダードセル方式の半導体装置のレイアウトに関
する。
【0002】
【従来の技術】CMOS又はBiCMOS半導体装置に
おいては、半導体チップ外部からの静電保護素子として
寄生NPNトランジスタおよび寄生MOSトランジスタ
を用いるものが多い。
おいては、半導体チップ外部からの静電保護素子として
寄生NPNトランジスタおよび寄生MOSトランジスタ
を用いるものが多い。
【0003】従来の半導体装置では、図3に示すよう
に、パッド107,108,109のそれぞれに入力さ
れた第1,第2,第3の信号はパッド107,108,
109のそれぞれに接続された信号線110,111,
112を通して内部回路へ伝達される。この途中で、第
1,第2,第3の信号はコンタクト孔113を介してN
型拡散層104,105,106のそれぞれに接続され
ている。N型拡散層104,105,106は、接地配
線301とP+ 型拡散層102から接地電位を与えられ
たP型ウェル101中に形成されており、製造上最小寸
法で作成された分離絶縁領域114をはさんでその反対
側には接地電位が与えられたN型拡散層103が配置さ
れている。
に、パッド107,108,109のそれぞれに入力さ
れた第1,第2,第3の信号はパッド107,108,
109のそれぞれに接続された信号線110,111,
112を通して内部回路へ伝達される。この途中で、第
1,第2,第3の信号はコンタクト孔113を介してN
型拡散層104,105,106のそれぞれに接続され
ている。N型拡散層104,105,106は、接地配
線301とP+ 型拡散層102から接地電位を与えられ
たP型ウェル101中に形成されており、製造上最小寸
法で作成された分離絶縁領域114をはさんでその反対
側には接地電位が与えられたN型拡散層103が配置さ
れている。
【0004】このような構成の回路では、パッド107
に絶対最大定格の範囲外の電位が印加された場合、N型
拡散層104をコレクタ、接地されたP型ウェル101
をベース、接地されたN型拡散層103をエミッタとす
る寄生NPNトランジスタが導通し、注入された電荷を
接地配線301から逃がして内部素子を静電破壊から保
護する働きを有している。
に絶対最大定格の範囲外の電位が印加された場合、N型
拡散層104をコレクタ、接地されたP型ウェル101
をベース、接地されたN型拡散層103をエミッタとす
る寄生NPNトランジスタが導通し、注入された電荷を
接地配線301から逃がして内部素子を静電破壊から保
護する働きを有している。
【0005】接地電位が与えられたN型拡散層103は
各信号線毎に独立に外部から注入される電荷を蓄積・放
電するのに十分な容量(面積)を設けられており、静電
保護素子部の面積増加を招いている。
各信号線毎に独立に外部から注入される電荷を蓄積・放
電するのに十分な容量(面積)を設けられており、静電
保護素子部の面積増加を招いている。
【0006】
【発明が解決しようとする課題】近年、半導体プロセス
の微細化技術の進歩によるトランジスタ素子サイズの微
細化が進展し、MOSトランジスタではゲート長0.6
μmレベルのデバイスが開発されている。このような微
細トランジスタでは素子耐圧が低下し、動作電圧も従来
の5Vから、3.3Vあるいはそれ以下へ下げる必要に
迫られている。しかし、半導体デバイスに要求されてる
静電耐圧は従来通り2000V以上といった厳しいもの
である。
の微細化技術の進歩によるトランジスタ素子サイズの微
細化が進展し、MOSトランジスタではゲート長0.6
μmレベルのデバイスが開発されている。このような微
細トランジスタでは素子耐圧が低下し、動作電圧も従来
の5Vから、3.3Vあるいはそれ以下へ下げる必要に
迫られている。しかし、半導体デバイスに要求されてる
静電耐圧は従来通り2000V以上といった厳しいもの
である。
【0007】また、特に論理LSIでは多ピン化の要求
が強く、パッドピッチの縮小と共に入出力バッファに接
続される静電保護素子の面積低減が強く求められてい
る。
が強く、パッドピッチの縮小と共に入出力バッファに接
続される静電保護素子の面積低減が強く求められてい
る。
【0008】以上の様な状況下で、従来の静電保護素子
を有する半導体チップのレイアウトは、プロセスの微細
化技術によりトランジスタ素子が縮小されていくのに対
し、外部から注入される電荷を蓄積・放電するのに十分
な容量を設ける必要があるため静電保護素子面積を縮小
できず、パッドピッチも縮小できないという問題点があ
る。
を有する半導体チップのレイアウトは、プロセスの微細
化技術によりトランジスタ素子が縮小されていくのに対
し、外部から注入される電荷を蓄積・放電するのに十分
な容量を設ける必要があるため静電保護素子面積を縮小
できず、パッドピッチも縮小できないという問題点があ
る。
【0009】
【課題を解決するための手段】本発明の第1の半導体装
置は、接地電位が与えられたP型ウェルまたはP型基板
に製造上最小となるように形成された素子分離絶縁領域
の両側に、接地された第1のN型拡散層と、信号線に接
続された第2のN型拡散層が配置され、かつ複数のバッ
ファ同士で前記第1のN型拡散層を共有する構造となっ
ている。
置は、接地電位が与えられたP型ウェルまたはP型基板
に製造上最小となるように形成された素子分離絶縁領域
の両側に、接地された第1のN型拡散層と、信号線に接
続された第2のN型拡散層が配置され、かつ複数のバッ
ファ同士で前記第1のN型拡散層を共有する構造となっ
ている。
【0010】また、本発明の第2の半導体装置は、接地
電位が与えられたP型ウェルまたはP型基板に製造上最
小となるように形成された素子分離絶縁領域の上に設け
て電源電位が与えられる金属配線、及び前記素子分離絶
縁領域の両側に設けて電源電位が与えられた第1のN型
拡散層及び信号線に接続された第2のN型拡散層とを配
置し、かつ複数のバッファ同士で前記第1のN型拡散層
を共有する構造となっている。
電位が与えられたP型ウェルまたはP型基板に製造上最
小となるように形成された素子分離絶縁領域の上に設け
て電源電位が与えられる金属配線、及び前記素子分離絶
縁領域の両側に設けて電源電位が与えられた第1のN型
拡散層及び信号線に接続された第2のN型拡散層とを配
置し、かつ複数のバッファ同士で前記第1のN型拡散層
を共有する構造となっている。
【0011】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0012】図1(a)は本発明の第1の実施例を示す
レイアウト図、図1(b)は図1(a)のA−A′線断
面図、図1(c)は図1(a),(b)に示す静電保護
素子の等価回路図である。
レイアウト図、図1(b)は図1(a)のA−A′線断
面図、図1(c)は図1(a),(b)に示す静電保護
素子の等価回路図である。
【0013】図1(a),(b),(c)に示すよう
に、パッド107,108,109のそれぞれに入力さ
れた第1,第2,第3の信号はパッド107,108,
109のそれぞれに接続された信号線110,111,
112を通して内部回路へ伝達される。この途中で第
1,第2,第3の信号はコンタクト孔113を介してN
型拡散層104,105,106のそれぞれに接続され
ている。N型拡散層104,105,106は、P+ 型
拡散層102から接地電位を与えられたP型ウェル10
1中に形成されており、製造上最小寸法で作成された分
離絶縁領域114をはさんでその反対側には接地電位が
与えられたN型拡散層103が配置されている。
に、パッド107,108,109のそれぞれに入力さ
れた第1,第2,第3の信号はパッド107,108,
109のそれぞれに接続された信号線110,111,
112を通して内部回路へ伝達される。この途中で第
1,第2,第3の信号はコンタクト孔113を介してN
型拡散層104,105,106のそれぞれに接続され
ている。N型拡散層104,105,106は、P+ 型
拡散層102から接地電位を与えられたP型ウェル10
1中に形成されており、製造上最小寸法で作成された分
離絶縁領域114をはさんでその反対側には接地電位が
与えられたN型拡散層103が配置されている。
【0014】以上のような構成の回路では、パッド10
7に絶対最大定格の範囲外の電位が印加された場合、N
型拡散層104をコレクタ、接地されたP型ウェル10
1をベース、接地されたN型拡散層103をエミッタと
する寄生NPNトランジスタが導通し、注入された電荷
を接地115から逃がして内部素子を静電破壊から保護
する働きを有している。このとき静電破壊の耐量は、静
電保護素子の容量(面積)すなわち接地されたN型拡散
層103の面積に大きく依存するが、本発明の半導体装
置では、接地されたN型拡散層103を複数の静電保護
素子で共有する構成のため、静電保護素子1個当たりの
面積を増加させずに静電破壊の耐量を上げることができ
る。
7に絶対最大定格の範囲外の電位が印加された場合、N
型拡散層104をコレクタ、接地されたP型ウェル10
1をベース、接地されたN型拡散層103をエミッタと
する寄生NPNトランジスタが導通し、注入された電荷
を接地115から逃がして内部素子を静電破壊から保護
する働きを有している。このとき静電破壊の耐量は、静
電保護素子の容量(面積)すなわち接地されたN型拡散
層103の面積に大きく依存するが、本発明の半導体装
置では、接地されたN型拡散層103を複数の静電保護
素子で共有する構成のため、静電保護素子1個当たりの
面積を増加させずに静電破壊の耐量を上げることができ
る。
【0015】図2(a)は本発明の第2の実施例を示す
レイアウト図、図2(b)は図2(a)のB−B′線断
面図、図2(c)は図2(a),(b)に示す静電保護
素子の等価回路図である。
レイアウト図、図2(b)は図2(a)のB−B′線断
面図、図2(c)は図2(a),(b)に示す静電保護
素子の等価回路図である。
【0016】図2(a),(b),(c)に示すよう
に、第1の実施例と同様に、パッド107,108,1
09のそれぞれに入力された第1,第2,第3の信号は
パッド107,108,109のそれぞれに接続された
信号線110,111,112を通して内部回路へ伝達
される。この途中で、第1,第2,第3の信号はスルー
ホール202およびコンタクト孔113を介してN型拡
散層104,105,106のそれぞれに接続されてい
る。N型拡散層104,105,106は、P+型拡散
層102から接地電位を与えられたP型ウェル101中
に形成されており、製造上最小寸法で作成された分離絶
縁領域114をはさんでその反対側には電源電位が与え
られたN型拡散層103が配置されている。また、製造
上最小寸法で作成された分離絶縁領域114上には、電
源電位が与えられた金属配線201が配線されている。
に、第1の実施例と同様に、パッド107,108,1
09のそれぞれに入力された第1,第2,第3の信号は
パッド107,108,109のそれぞれに接続された
信号線110,111,112を通して内部回路へ伝達
される。この途中で、第1,第2,第3の信号はスルー
ホール202およびコンタクト孔113を介してN型拡
散層104,105,106のそれぞれに接続されてい
る。N型拡散層104,105,106は、P+型拡散
層102から接地電位を与えられたP型ウェル101中
に形成されており、製造上最小寸法で作成された分離絶
縁領域114をはさんでその反対側には電源電位が与え
られたN型拡散層103が配置されている。また、製造
上最小寸法で作成された分離絶縁領域114上には、電
源電位が与えられた金属配線201が配線されている。
【0017】この回路構成では、パッド107に絶対最
大定格の範囲外の電位が印加された場合、N型拡散層1
04をソース、電源電位が与えられた金属配線201を
ゲート、電源電位が与えられたN型拡散層103をドレ
インとする寄生NMOSトランジスタが導通し、注入さ
れた電荷を電源電位203から逃がして内部素子を静電
破壊から保護する働きを有してる。この場合も静電破壊
の耐量は、静電保護素子の容量(面積)すなわち電源電
位が与えられたN型拡散層103の面積に大きく依存す
るが、本実施例においても電源電位が与えられたN型拡
散層103を複数の静電保護素子で共有する構成のた
め、静電保護素子1個当たりの面積を増加させずに静電
破壊の耐量を上げることができる。
大定格の範囲外の電位が印加された場合、N型拡散層1
04をソース、電源電位が与えられた金属配線201を
ゲート、電源電位が与えられたN型拡散層103をドレ
インとする寄生NMOSトランジスタが導通し、注入さ
れた電荷を電源電位203から逃がして内部素子を静電
破壊から保護する働きを有してる。この場合も静電破壊
の耐量は、静電保護素子の容量(面積)すなわち電源電
位が与えられたN型拡散層103の面積に大きく依存す
るが、本実施例においても電源電位が与えられたN型拡
散層103を複数の静電保護素子で共有する構成のた
め、静電保護素子1個当たりの面積を増加させずに静電
破壊の耐量を上げることができる。
【0018】
【発明の効果】以上説明したように本発明は、静電保護
素子に半導体チップの絶対最大定格範囲外の電圧が印加
された時、電荷の逃げ道となるN型拡散層103を複数
の静電保護素子で共有する構造としたので、1静電保護
素子当たりのN型拡散層103面積が小さくなり静電保
護素子部の面積を減少させることができるという効果を
有する。
素子に半導体チップの絶対最大定格範囲外の電圧が印加
された時、電荷の逃げ道となるN型拡散層103を複数
の静電保護素子で共有する構造としたので、1静電保護
素子当たりのN型拡散層103面積が小さくなり静電保
護素子部の面積を減少させることができるという効果を
有する。
【図1】本発明の第1の実施例を示すレイアウト図及び
A−A′線断面図並びに等価回路図。
A−A′線断面図並びに等価回路図。
【図2】本発明の第2の実施例を示すレイアウト図及び
B−B′線断面図並びに等価回路図。
B−B′線断面図並びに等価回路図。
【図3】従来の静電保護素子の一例を示すレイアウト
図。
図。
101 P型ウェル 102 P+ 型拡散層 103 N型拡散層 104,105,106 N型拡散層 107,108,109 パッド 110,111,112 信号線 113 コンタクト孔 114 分離絶縁領域 115 接地201 金属配線 202 スルーホール 203 電源電位 301 接地配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 27/06 27/092 (58)調査した分野(Int.Cl.7,DB名) H01L 27/06 H01L 27/08
Claims (3)
- 【請求項1】複数のパットと、前記複数のパットのうち
対応するパットから延びる複数の信号線と、前記複数の
信号線のうち対応する信号線に接続された複数の静電保
護素子を備える半導体装置において、第1導電型の半導
体層と、前記半導体層内に形成され、第1の方向に延在
した前記第1導電型の第1の半導体領域と、前記半導体層
内に形成され、前記第1の方向に延在した第2導電型の
単一の共通半導体領域と、前記半導体層内に夫々離れて
形成された前記第2導電型の複数の第2の半導体領域と
を備える半導体装置であって、 前記複数の第2の半導体領域は、前記共通半導体領域と
前記第1の半導体領域の間に設けられ、 前記静電保護素子の夫々は、対応する前記第2の半導体
領域、前記共通半導体領域、及び前記半導体層とから構
成され、 前記複数の信号線の各々は、対応する前記第2の半導体
領域、前記共通半導体領域、及び前記第1の半導体領域
上を前記第1の方向と垂直な第2の方向に延在するよう
に配置され、対応する前記第2の半導体領域と接続され
ていることを特徴とする半導体装置。 - 【請求項2】半導体基板と、 前記半導体基板内に形成された第1導電型の半導体層
と、 前記半導体層内に形成された前記第1導電型の第1の半
導体領域と、 前記半導体層内に形成され、前記第1の半導体領域と平
行に設けられた第2導電型の共通半導体領域と、 夫々が前記共通半導体領域と近接し前記半導体層内に形
成された前記第2導電型の複数の第2の半導体領域と、 複数のパットと、 夫々が前記複数の第2の半導体領域の各々の上に形成さ
れた複数のコンタクト孔と、 夫々が複数のパットのうち対応するパットから延在して
設けられ、前記第1の半導体領域及び前記共通半導体領
域と交差し、前記複数の第2の半導体領域のうち対応す
る第2の半導体領域と対応する前記コンタクト孔を介し
て接続された複数の信号線とを備えることを特徴とする
半導体装置。 - 【請求項3】前記半導体層、前記第1の半導体領域及び
前記共通半導体領域は、接地されていることを特徴とす
る請求項2記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4173924A JP3010911B2 (ja) | 1992-07-01 | 1992-07-01 | 半導体装置 |
US08/286,993 US5473182A (en) | 1992-07-01 | 1994-08-08 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4173924A JP3010911B2 (ja) | 1992-07-01 | 1992-07-01 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0621362A JPH0621362A (ja) | 1994-01-28 |
JP3010911B2 true JP3010911B2 (ja) | 2000-02-21 |
Family
ID=15969603
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4173924A Expired - Fee Related JP3010911B2 (ja) | 1992-07-01 | 1992-07-01 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5473182A (ja) |
JP (1) | JP3010911B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003031669A (ja) * | 2001-07-13 | 2003-01-31 | Ricoh Co Ltd | 半導体装置 |
US20070090385A1 (en) * | 2005-10-21 | 2007-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
UST934009I4 (en) * | 1974-04-11 | 1975-05-06 | Abel ching nam sheng composite transistor | |
JPS61144843A (ja) * | 1984-12-19 | 1986-07-02 | Hitachi Ltd | 半導体集積回路装置 |
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