JP2001189456A - 縦形ｍｏｓトランジスタ及びその製造方法 - Google Patents
縦形ｍｏｓトランジスタ及びその製造方法Info
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Abstract
(57)【要約】
【課題】 縦形ＭＯＳトランジスタにおいて、高周波特
性を向上させ低電圧動作を実現し、ばらつきの少ない安
定した特性を得る。 【解決手段】 トレンチゲート酸化後に傾斜イオン注入
で側壁にボディを形成し、ゲート電極形成後に低濃度ソ
ース領域を傾斜イオン注入で形成することにより、ゲー
ト・ソース間容量とゲート・ドレイン間容量を抑える。
上記ボディ領域形成方法を用いるとチャネル領域のドレ
イン・ソース間不純物分布も均一になる。また、チャネ
ル長はエッチング装置で決まるので、トレンチエッチン
グ及びゲート電極のエッチングは同一の装置を使うこと
で、安定したチャネル長を得ることができる。
性を向上させ低電圧動作を実現し、ばらつきの少ない安
定した特性を得る。 【解決手段】 トレンチゲート酸化後に傾斜イオン注入
で側壁にボディを形成し、ゲート電極形成後に低濃度ソ
ース領域を傾斜イオン注入で形成することにより、ゲー
ト・ソース間容量とゲート・ドレイン間容量を抑える。
上記ボディ領域形成方法を用いるとチャネル領域のドレ
イン・ソース間不純物分布も均一になる。また、チャネ
ル長はエッチング装置で決まるので、トレンチエッチン
グ及びゲート電極のエッチングは同一の装置を使うこと
で、安定したチャネル長を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチ構造を有
する縦形ＭＯＳＦＥＴ、及びその製造方法に関する。
する縦形ＭＯＳＦＥＴ、及びその製造方法に関する。
【０００２】
【従来の技術】ディスクリートのパワートランジスタと
して、近年はバイポーラトランジスタに替わり、駆動能
力の向上と低コスト化が進んできたＭＯＳトランジスタ
が使われ出している。このパワーＭＯＳトランジスタに
ついては基板に対して垂直方向に電流を流す構造となっ
ているので縦形ＭＯＳトランジスタと呼ばれており、例
えばアンペアクラスの大電流をコントロールする場合
や、低消費電力化ならびに低オン抵抗を必要とされる場
合のＩＣの外付けドライバーなどに多く用いられてい
る。その中で図３のようなトレンチ構造を用いた縦形ト
レンチＤＭＯＳトランジスタは、図２のようなそれまで
のプレーナタイプの縦形ＤＭＯＳトランジスタに比べ
て、寄生抵抗を増大させずにセルピッチを微細化できる
という利点があるので、小型・低コスト・低オン抵抗を
得ることができる構造として、主流になっている。
して、近年はバイポーラトランジスタに替わり、駆動能
力の向上と低コスト化が進んできたＭＯＳトランジスタ
が使われ出している。このパワーＭＯＳトランジスタに
ついては基板に対して垂直方向に電流を流す構造となっ
ているので縦形ＭＯＳトランジスタと呼ばれており、例
えばアンペアクラスの大電流をコントロールする場合
や、低消費電力化ならびに低オン抵抗を必要とされる場
合のＩＣの外付けドライバーなどに多く用いられてい
る。その中で図３のようなトレンチ構造を用いた縦形ト
レンチＤＭＯＳトランジスタは、図２のようなそれまで
のプレーナタイプの縦形ＤＭＯＳトランジスタに比べ
て、寄生抵抗を増大させずにセルピッチを微細化できる
という利点があるので、小型・低コスト・低オン抵抗を
得ることができる構造として、主流になっている。
【０００３】トレンチ構造を有する図３の構造は、Ｎチ
ャネルＭＯＳの例である。これはドレイン領域となる高
濃度Ｎ型基板１上に低濃度のＮ型層２をエピタキシャル
成長させた半導体基板を用意し、この半導体基板の表面
からボディ領域と称するＰ型拡散領域２０を不純物注入
及び１０００℃以上の高温熱処理で形成し、さらに表面
からソース領域となる高濃度Ｎ型不純物領域２１と、ボ
ディ領域の電位をオーミック・コンタクトにより電位固
定させるための高濃度Ｐ型不純物領域２２が形成されて
いる。
ャネルＭＯＳの例である。これはドレイン領域となる高
濃度Ｎ型基板１上に低濃度のＮ型層２をエピタキシャル
成長させた半導体基板を用意し、この半導体基板の表面
からボディ領域と称するＰ型拡散領域２０を不純物注入
及び１０００℃以上の高温熱処理で形成し、さらに表面
からソース領域となる高濃度Ｎ型不純物領域２１と、ボ
ディ領域の電位をオーミック・コンタクトにより電位固
定させるための高濃度Ｐ型不純物領域２２が形成されて
いる。
【０００４】このソース領域となる高濃度Ｎ型不純物領
域２１と高濃度Ｐ型不純物領域２２は図３では同電位と
するため、接触するレイアウトとし、図示はしないが１
つのコンタクトホールによって両方の領域のコンタクト
をとることになる。そしてＰ型拡散領域２０と高濃度Ｎ
型ソース領域２１を貫通して単結晶シリコンをエッチン
グしてシリコントレンチ２３を形成し、このシリコント
レンチ２３内にゲート酸化膜４及び多結晶シリコンから
なるゲート電極５を埋め込んでいる。
域２１と高濃度Ｐ型不純物領域２２は図３では同電位と
するため、接触するレイアウトとし、図示はしないが１
つのコンタクトホールによって両方の領域のコンタクト
をとることになる。そしてＰ型拡散領域２０と高濃度Ｎ
型ソース領域２１を貫通して単結晶シリコンをエッチン
グしてシリコントレンチ２３を形成し、このシリコント
レンチ２３内にゲート酸化膜４及び多結晶シリコンから
なるゲート電極５を埋め込んでいる。
【０００５】以上のような構造により、裏面側高濃度Ｎ
型ドレイン領域１及び低濃度Ｎ型ドレイン領域２から、
表面側高濃度Ｎ型ソース領域２１へ流れる電流を、トレ
ンチ側壁のゲート酸化膜４を介して、トレンチ２３内に
埋め込んだゲート電極５で制御する縦型ＭＯＳトランジ
スタとして機能させることができる。ＰチャネルＭＯＳ
の場合は、図３の拡散の導電型を逆にすることで作製す
ることができる。
型ドレイン領域１及び低濃度Ｎ型ドレイン領域２から、
表面側高濃度Ｎ型ソース領域２１へ流れる電流を、トレ
ンチ側壁のゲート酸化膜４を介して、トレンチ２３内に
埋め込んだゲート電極５で制御する縦型ＭＯＳトランジ
スタとして機能させることができる。ＰチャネルＭＯＳ
の場合は、図３の拡散の導電型を逆にすることで作製す
ることができる。
【０００６】このような縦形ＭＯＳトランジスタは、例
えば米国特許４７６７７２２などにその構造及び製造方
法の概略が開示されている。
えば米国特許４７６７７２２などにその構造及び製造方
法の概略が開示されている。
【０００７】しかし、このような縦形ＭＯＳトランジス
タの構造及び製造方法では以下のような問題点が存在す
る。
タの構造及び製造方法では以下のような問題点が存在す
る。
【０００８】まず第１に、トレンチ２３の深さとボディ
領域となるＰ型拡散領域２０の深さの関係が、この縦形
ＭＯＳトランジスタの特性に非常に重要な影響を及ぼ
す。例えば、トレンチ２３の深さに対して、ボディ領域
となるP型拡散領域２０の深さが深ければ、ゲート電極
５によってゲート酸化膜４に接するボディ領域を反転さ
せても、反転チャネル領域とＮ型低濃度ドレイン領域２
との間に、なお反転していないＰ型のボディ領域となる
P型拡散領域２０が存在するため、ドレイン・ソース間
に電流を流すことができない。また、トレンチ２３の深
さがボディ領域となるP型拡散領域２０よりも過剰に深
い場合は、トランジスタとして動作させることは可能で
あるが、ゲート酸化膜４を介して、Ｎ型低濃度ドレイン
領域２とゲート電極５がオーバーラップする面積が大き
くなり、これによりゲート・ドレイン容量が大きくな
る。そしてこの容量は高周波動作を阻害する。ここで、
ボディ領域となるP型拡散領域２０は注入不純物を高温
熱処理で拡散させて形成するが、高温熱処理条件のばら
つきが少ないために、この拡散長のばらつきは小さい。
領域となるＰ型拡散領域２０の深さの関係が、この縦形
ＭＯＳトランジスタの特性に非常に重要な影響を及ぼ
す。例えば、トレンチ２３の深さに対して、ボディ領域
となるP型拡散領域２０の深さが深ければ、ゲート電極
５によってゲート酸化膜４に接するボディ領域を反転さ
せても、反転チャネル領域とＮ型低濃度ドレイン領域２
との間に、なお反転していないＰ型のボディ領域となる
P型拡散領域２０が存在するため、ドレイン・ソース間
に電流を流すことができない。また、トレンチ２３の深
さがボディ領域となるP型拡散領域２０よりも過剰に深
い場合は、トランジスタとして動作させることは可能で
あるが、ゲート酸化膜４を介して、Ｎ型低濃度ドレイン
領域２とゲート電極５がオーバーラップする面積が大き
くなり、これによりゲート・ドレイン容量が大きくな
る。そしてこの容量は高周波動作を阻害する。ここで、
ボディ領域となるP型拡散領域２０は注入不純物を高温
熱処理で拡散させて形成するが、高温熱処理条件のばら
つきが少ないために、この拡散長のばらつきは小さい。
【０００９】それに対して、トレンチ２３形成のための
シリコンエッチングは、エッチングを所望のエッチング
深さで止める指標が無いため、エッチング深さを時間で
制御することになる。しかしここで使われる異方性ドラ
イエッチング装置は、エッチングレートが装置温度やガ
ス流量・分布などの変化でばらつくので、トータルのエ
ッチング量、すなわちトレンチ深さがばらつきやすい。
そこで通常は、トレンチ２３の深さがエッチングばらつ
きにより浅くなってもトランジスタ動作できるように、
このエッチング量を狙い値よりも多めに設定することに
なる。そのため、先に述べたようなゲート・ドレイン容
量が余分に付加されてしまい、高周波動作を向上させる
上で限界が生じてしまう。
シリコンエッチングは、エッチングを所望のエッチング
深さで止める指標が無いため、エッチング深さを時間で
制御することになる。しかしここで使われる異方性ドラ
イエッチング装置は、エッチングレートが装置温度やガ
ス流量・分布などの変化でばらつくので、トータルのエ
ッチング量、すなわちトレンチ深さがばらつきやすい。
そこで通常は、トレンチ２３の深さがエッチングばらつ
きにより浅くなってもトランジスタ動作できるように、
このエッチング量を狙い値よりも多めに設定することに
なる。そのため、先に述べたようなゲート・ドレイン容
量が余分に付加されてしまい、高周波動作を向上させる
上で限界が生じてしまう。
【００１０】２つめの問題点は、トレンチ２３内にゲー
ト電極５となる多結晶シリコンをＣＶＤで埋め込んだ
後、トレンチ内の多結晶シリコンを残して他の半導体基
板表面の多結晶シリコンを除くために、多結晶シリコン
のエッチバックを行うが、このエッチバック量が大きす
ぎると、トレンチ内の多結晶シリコンも幾分かがエッチ
ングされ、ゲート電極５となる多結晶シリコンとソース
領域となるＮ型高濃度領域２１の重なり部分が無くな
り、閾値電圧が大幅に増大するか、もしくは最悪の場合
トランジスタ動作をしなくなるということである。
ト電極５となる多結晶シリコンをＣＶＤで埋め込んだ
後、トレンチ内の多結晶シリコンを残して他の半導体基
板表面の多結晶シリコンを除くために、多結晶シリコン
のエッチバックを行うが、このエッチバック量が大きす
ぎると、トレンチ内の多結晶シリコンも幾分かがエッチ
ングされ、ゲート電極５となる多結晶シリコンとソース
領域となるＮ型高濃度領域２１の重なり部分が無くな
り、閾値電圧が大幅に増大するか、もしくは最悪の場合
トランジスタ動作をしなくなるということである。
【００１１】この多結晶シリコンのエッチング終了時間
は、基板表面の多結晶シリコンがエッチングされて下地
が露出したときの、プラズマ中の発光の違いやエッチン
グガス内ラジカル量などを検出して、そこからオーバー
エッチング量を調整して決める。このときの多結晶シリ
コンエッチング量は、先の検出方法を用いることで、ト
レンチ２３を形成するためのシリコンエッチングに比べ
て、ウェハー間、ロット間ばらつきが少なくできるが、
ウェハー面内ばらつきは抑えることはできない。そこで
ウェハー面内で最もエッチング量が大きい場所でもＮ型
高濃度ソース領域２１とゲート電極５となる多結晶シリ
コンがオーバーラップしてトランジスタ動作することを
考慮して、多結晶シリコンオーバーエッチング量を決め
ることになる。そのためウェハー面内では、Ｎ型高濃度
ソース領域２１とゲート電極５となる多結晶シリコンの
オーバーラップ量にばらつきがでることになり、このゲ
ート・ソース間オーバーラップ量が大きいサンプルは、
ゲート・ソース間容量が大きくなるので、やはり高周波
動作に支障をきたすことになる。
は、基板表面の多結晶シリコンがエッチングされて下地
が露出したときの、プラズマ中の発光の違いやエッチン
グガス内ラジカル量などを検出して、そこからオーバー
エッチング量を調整して決める。このときの多結晶シリ
コンエッチング量は、先の検出方法を用いることで、ト
レンチ２３を形成するためのシリコンエッチングに比べ
て、ウェハー間、ロット間ばらつきが少なくできるが、
ウェハー面内ばらつきは抑えることはできない。そこで
ウェハー面内で最もエッチング量が大きい場所でもＮ型
高濃度ソース領域２１とゲート電極５となる多結晶シリ
コンがオーバーラップしてトランジスタ動作することを
考慮して、多結晶シリコンオーバーエッチング量を決め
ることになる。そのためウェハー面内では、Ｎ型高濃度
ソース領域２１とゲート電極５となる多結晶シリコンの
オーバーラップ量にばらつきがでることになり、このゲ
ート・ソース間オーバーラップ量が大きいサンプルは、
ゲート・ソース間容量が大きくなるので、やはり高周波
動作に支障をきたすことになる。
【００１２】３つめの問題点は、ボディ領域となるP型
拡散領域２０はＮ型のエピタキシャル層２の主表面から
イオンを注入し、高温熱処理することで形成するので、
Ｎ型高濃度領域２１側が最も高濃度で、ドレインに近づ
くにつれて低濃度になるような不純物プロファイルとな
るが、N型高濃度領域２１の拡散ばらつきやボディ領域
となるP型拡散領域２０の注入深さばらつきにより、こ
こでのピーク濃度がばらつきやすく、これにより閾値電
圧がばらつきやすいということである。
拡散領域２０はＮ型のエピタキシャル層２の主表面から
イオンを注入し、高温熱処理することで形成するので、
Ｎ型高濃度領域２１側が最も高濃度で、ドレインに近づ
くにつれて低濃度になるような不純物プロファイルとな
るが、N型高濃度領域２１の拡散ばらつきやボディ領域
となるP型拡散領域２０の注入深さばらつきにより、こ
こでのピーク濃度がばらつきやすく、これにより閾値電
圧がばらつきやすいということである。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、第１導電型の高濃度層と、高濃度層の上
に第１導電型で高濃度層よりも薄い濃度のエピタキシャ
ル層とを有する半導体基板と、半導体基板の主表面から
第１導電型の高濃度層に向かって、第１導電型の高濃度
層まで達しない深さで形成された凹部と、凹部内側の側
面及び底面を覆う絶縁膜と、絶縁膜に接し、凹部内に埋
め込まれた多結晶シリコンからなるゲート電極と、凹部
の外側であって凹部に接し半導体基板の表面に形成され
た第１導電型のソース領域と、凹部に接し高濃度ソース
領域を囲むように形成し、凹部の底部と同じ深さまで形
成された第２導電型のボディ領域と、半導体基板裏面の
第1導電型の高濃度層に接続されたドレイン電極とを有
することを特徴とする縦形ＭＯＳトランジスタとした。
に、本発明は、第１導電型の高濃度層と、高濃度層の上
に第１導電型で高濃度層よりも薄い濃度のエピタキシャ
ル層とを有する半導体基板と、半導体基板の主表面から
第１導電型の高濃度層に向かって、第１導電型の高濃度
層まで達しない深さで形成された凹部と、凹部内側の側
面及び底面を覆う絶縁膜と、絶縁膜に接し、凹部内に埋
め込まれた多結晶シリコンからなるゲート電極と、凹部
の外側であって凹部に接し半導体基板の表面に形成され
た第１導電型のソース領域と、凹部に接し高濃度ソース
領域を囲むように形成し、凹部の底部と同じ深さまで形
成された第２導電型のボディ領域と、半導体基板裏面の
第1導電型の高濃度層に接続されたドレイン電極とを有
することを特徴とする縦形ＭＯＳトランジスタとした。
【００１４】また先のボディ領域においてソース領域か
ら第1導電型のエピタキシャル層にかけての深さ方向の
不純物濃度分布が一定であることを特徴とする縦形MOS
トランジスタとした。
ら第1導電型のエピタキシャル層にかけての深さ方向の
不純物濃度分布が一定であることを特徴とする縦形MOS
トランジスタとした。
【００１５】また先のボディ領域の、凹部に接しソース
領域から第1導電型のエピタキシャル層にかけての領域
の平面的な幅が０．５μｍ以下であることを特徴とする
縦形MOSトランジスタとした。
領域から第1導電型のエピタキシャル層にかけての領域
の平面的な幅が０．５μｍ以下であることを特徴とする
縦形MOSトランジスタとした。
【００１６】また先の絶縁膜に接し、凹部内の途中の深
さまで埋め込まれた多結晶シリコンからなるゲート電極
と、凹部の外側であって、凹部に接し多結晶シリコンと
は絶縁膜を介して重なり部分をもたないように半導体基
板の主表面に形成された第１導電型の高濃度ソース領域
と、凹部に接し高濃度ソース領域の下から、多結晶シリ
コンの上端まで形成された高濃度ソース領域よりも低濃
度である第１導電型の低濃度ソース領域とを有すること
を特徴とする縦形ＭＯＳトランジスタとした。
さまで埋め込まれた多結晶シリコンからなるゲート電極
と、凹部の外側であって、凹部に接し多結晶シリコンと
は絶縁膜を介して重なり部分をもたないように半導体基
板の主表面に形成された第１導電型の高濃度ソース領域
と、凹部に接し高濃度ソース領域の下から、多結晶シリ
コンの上端まで形成された高濃度ソース領域よりも低濃
度である第１導電型の低濃度ソース領域とを有すること
を特徴とする縦形ＭＯＳトランジスタとした。
【００１７】また第１導電型の高濃度層と、高濃度層の
上に第１導電型で高濃度層よりも薄い濃度のエピタキシ
ャル層とを有する半導体基板と、半導体基板の主表面か
ら第１導電型の高濃度層に向かって、第１導電型の高濃
度層まで達しない深さで形成された凹部と、凹部内側の
側面及び底面を覆う絶縁膜と、絶縁膜に接し、凹部内の
途中の深さまで埋め込まれた多結晶シリコンからなるゲ
ート電極と、凹部の外側であって、凹部に接し多結晶シ
リコンとは絶縁膜を介して重なり部分をもたないように
半導体基板の主表面に形成された第１導電型の高濃度ソ
ース領域と、凹部に接し高濃度ソース領域の下から、多
結晶シリコンの上端まで形成された高濃度ソース領域よ
りも低濃度である第１導電型の低濃度ソース領域と、凹
部に接し高濃度ソース領域及び低濃度ソース領域を囲む
ように形成する第２導電型のボディ領域と、半導体基板
裏面の第1導電型の高濃度層に接続されたドレイン電極
とを有することを特徴とする縦形ＭＯＳトランジスタと
した。
上に第１導電型で高濃度層よりも薄い濃度のエピタキシ
ャル層とを有する半導体基板と、半導体基板の主表面か
ら第１導電型の高濃度層に向かって、第１導電型の高濃
度層まで達しない深さで形成された凹部と、凹部内側の
側面及び底面を覆う絶縁膜と、絶縁膜に接し、凹部内の
途中の深さまで埋め込まれた多結晶シリコンからなるゲ
ート電極と、凹部の外側であって、凹部に接し多結晶シ
リコンとは絶縁膜を介して重なり部分をもたないように
半導体基板の主表面に形成された第１導電型の高濃度ソ
ース領域と、凹部に接し高濃度ソース領域の下から、多
結晶シリコンの上端まで形成された高濃度ソース領域よ
りも低濃度である第１導電型の低濃度ソース領域と、凹
部に接し高濃度ソース領域及び低濃度ソース領域を囲む
ように形成する第２導電型のボディ領域と、半導体基板
裏面の第1導電型の高濃度層に接続されたドレイン電極
とを有することを特徴とする縦形ＭＯＳトランジスタと
した。
【００１８】また先の凹部内の多結晶シリコンが、半導
体基板主表面から０．５から０．８μｍの深さまで埋め
込まれていることを特徴とする縦形ＭＯＳトランジスタ
とした。
体基板主表面から０．５から０．８μｍの深さまで埋め
込まれていることを特徴とする縦形ＭＯＳトランジスタ
とした。
【００１９】また第１導電型の低濃度ソース領域と多結
晶シリコンとの絶縁膜を介した深さ方向における重なり
が、０．１μｍ以下であることを特徴とする縦形ＭＯＳ
トランジスタとした。
晶シリコンとの絶縁膜を介した深さ方向における重なり
が、０．１μｍ以下であることを特徴とする縦形ＭＯＳ
トランジスタとした。
【００２０】また第１導電型の低濃度ソース領域の濃度
が５ｅ１７／ｃｍ3から４ｅ１８／ｃｍ3であって、第２
導電型のボディ領域の濃度が２ｅ１６／ｃｍ3から５ｅ
１７／ｃｍ3の間の濃度であることを特徴とする縦形Ｍ
ＯＳトランジスタとした。
が５ｅ１７／ｃｍ3から４ｅ１８／ｃｍ3であって、第２
導電型のボディ領域の濃度が２ｅ１６／ｃｍ3から５ｅ
１７／ｃｍ3の間の濃度であることを特徴とする縦形Ｍ
ＯＳトランジスタとした。
【００２１】第１導電型の半導体基板の主表面に酸化膜
を形成する工程と、また、酸化膜上に多結晶シリコンを
堆積する工程と、多結晶シリコン及び酸化膜をパターニ
ングして半導体基板の主表面を露出させる工程と、異方
性ドライエッチング法により多結晶シリコンとともに露
出した半導体基板をエッチングしてトレンチを形成する
工程と、トレンチ内側にゲート絶縁膜を形成する工程
と、トレンチ深さ及びトレンチ幅によって可変する照射
角度でイオン注入法により第２導電型のボディ領域を形
成する工程と、トレンチ内に多結晶シリコンを埋め込む
工程と、多結晶シリコンをエッチバックしてトレンチ内
にゲート電極を形成する工程と、垂直方向から３０°以
上傾けた照射角度でイオン注入法により第１導電型の低
濃度ソース領域を形成する工程と、垂直方向から７°以
下に傾けた照射角度でイオン注入法により第１導電型の
高濃度ソース領域を形成する工程とを有することを特徴
とする縦形ＭＯＳトランジスタの製造方法とした。
を形成する工程と、また、酸化膜上に多結晶シリコンを
堆積する工程と、多結晶シリコン及び酸化膜をパターニ
ングして半導体基板の主表面を露出させる工程と、異方
性ドライエッチング法により多結晶シリコンとともに露
出した半導体基板をエッチングしてトレンチを形成する
工程と、トレンチ内側にゲート絶縁膜を形成する工程
と、トレンチ深さ及びトレンチ幅によって可変する照射
角度でイオン注入法により第２導電型のボディ領域を形
成する工程と、トレンチ内に多結晶シリコンを埋め込む
工程と、多結晶シリコンをエッチバックしてトレンチ内
にゲート電極を形成する工程と、垂直方向から３０°以
上傾けた照射角度でイオン注入法により第１導電型の低
濃度ソース領域を形成する工程と、垂直方向から７°以
下に傾けた照射角度でイオン注入法により第１導電型の
高濃度ソース領域を形成する工程とを有することを特徴
とする縦形ＭＯＳトランジスタの製造方法とした。
【００２２】また先のトレンチの平面パターニングを形
成する積層膜が、半導体基板主表面から順番に酸化膜・
シリコン窒化膜であることを特徴とする縦形ＭＯＳトラ
ンジスタの製造方法とした。
成する積層膜が、半導体基板主表面から順番に酸化膜・
シリコン窒化膜であることを特徴とする縦形ＭＯＳトラ
ンジスタの製造方法とした。
【００２３】また先のトレンチの平面パターニングを形
成する積層膜が、半導体基板主表面から順番に酸化膜・
フォトレジストであることを特徴とする縦形ＭＯＳトラ
ンジスタの製造方法とした。
成する積層膜が、半導体基板主表面から順番に酸化膜・
フォトレジストであることを特徴とする縦形ＭＯＳトラ
ンジスタの製造方法とした。
【００２４】また先のトレンチを形成するためのエッチ
ング装置と、ゲート電極形成のために多結晶シリコンを
エッチバックするためのエッチング装置を、同一装置と
することを特徴とする縦形ＭＯＳトランジスタの製造方
法とした。
ング装置と、ゲート電極形成のために多結晶シリコンを
エッチバックするためのエッチング装置を、同一装置と
することを特徴とする縦形ＭＯＳトランジスタの製造方
法とした。
【００２５】
【発明の実施の形態】以下にこの発明の実施の形態を図
面に基づいて説明する。
面に基づいて説明する。
【００２６】図１は本発明のＮチャネル縦形ＭＯＳトラ
ンジスタの主要断面図である。
ンジスタの主要断面図である。
【００２７】本発明の特徴を明らかにするために、図４
に示す本発明によるＮチャネル縦形ＭＯＳトランジスタ
の製造方法をもとに説明する。まずＡｓまたはＳＢが、
抵抗率にして０．００１Ω・ｃｍから０．０１Ω・ｃｍ
になるまでドープされたＮ型高濃度基板１上に、２ｅ１
４／ｃｍ3から４ｅ１６／ｃｍ3の濃度のＰをドープした
数μｍから数１０μｍの厚さのＮ型低濃度エピタキシャ
ル層２を有する面方位１００の半導体基板を用意する
（図４（ａ））。このＮ型エピタキシャル層の厚さは必
要とされるドレイン・ソース間の耐圧によって変わる。
に示す本発明によるＮチャネル縦形ＭＯＳトランジスタ
の製造方法をもとに説明する。まずＡｓまたはＳＢが、
抵抗率にして０．００１Ω・ｃｍから０．０１Ω・ｃｍ
になるまでドープされたＮ型高濃度基板１上に、２ｅ１
４／ｃｍ3から４ｅ１６／ｃｍ3の濃度のＰをドープした
数μｍから数１０μｍの厚さのＮ型低濃度エピタキシャ
ル層２を有する面方位１００の半導体基板を用意する
（図４（ａ））。このＮ型エピタキシャル層の厚さは必
要とされるドレイン・ソース間の耐圧によって変わる。
【００２８】次に、この縦形ＭＯＳトランジスタの、後
にボディとなる領域でありかつチャネルとならない領域
を高濃度にするためにＢを注入し、その後熱処理するこ
とにより、１ｅ１８／ｃｍ3から４ｅ１９／ｃｍ3の濃度
で、数μｍから１０数μｍまでの深さのＰ型高濃度拡散
領域８を形成する。この領域を形成することにより、縦
方向寄生ＮＰＮバイポーラ動作や縦方向パンチスルーを
抑制する効果を得ることができる。そして図示しない
が、能動領域以外の領域にＬＯＣＯＳを形成し、その
後、能動領域にシリコントレンチを形成するために、ト
レンチを形成する部分の単結晶シリコンを露出させる
（図４（ｂ））。このとき、本発明では単結晶シリコン
をエッチングするためのマスク材として、単結晶シリコ
ン上に１００Åから２０００Åの熱酸化膜またはＣＶＤ
酸化膜１３を堆積し、その上に本発明では、不純物を含
まない多結晶シリコン１４をＣＶＤで堆積している。
にボディとなる領域でありかつチャネルとならない領域
を高濃度にするためにＢを注入し、その後熱処理するこ
とにより、１ｅ１８／ｃｍ3から４ｅ１９／ｃｍ3の濃度
で、数μｍから１０数μｍまでの深さのＰ型高濃度拡散
領域８を形成する。この領域を形成することにより、縦
方向寄生ＮＰＮバイポーラ動作や縦方向パンチスルーを
抑制する効果を得ることができる。そして図示しない
が、能動領域以外の領域にＬＯＣＯＳを形成し、その
後、能動領域にシリコントレンチを形成するために、ト
レンチを形成する部分の単結晶シリコンを露出させる
（図４（ｂ））。このとき、本発明では単結晶シリコン
をエッチングするためのマスク材として、単結晶シリコ
ン上に１００Åから２０００Åの熱酸化膜またはＣＶＤ
酸化膜１３を堆積し、その上に本発明では、不純物を含
まない多結晶シリコン１４をＣＶＤで堆積している。
【００２９】この状態からＲＩＥなどによる異方性エッ
チング法でトレンチエッチングを行う。このときN型低
濃度領域２のシリコンがエッチングされ、トレンチ３が
形成されるのと同時に、酸化膜１３上の多結晶シリコン
膜１４もエッチングされる（図４（ｃ））。ここで、仮
に多結晶シリコン膜１４と単結晶シリコンのエッチング
レートが同じであるとすると、多結晶シリコン膜１４の
ＣＶＤ堆積膜厚を単結晶シリコンのエッチング深さと同
じ厚さに設定すれば、単結晶シリコンの所望深さのエッ
チングの完了と同時に、多結晶シリコン膜１４のエッチ
ングも完了し、このエッチング終了時間を多結晶シリコ
ン膜14の下の酸化膜１３のプラズマ発光検出やエッチン
グガス内ラジカル量変化の検出などにより知ることがで
きる。
チング法でトレンチエッチングを行う。このときN型低
濃度領域２のシリコンがエッチングされ、トレンチ３が
形成されるのと同時に、酸化膜１３上の多結晶シリコン
膜１４もエッチングされる（図４（ｃ））。ここで、仮
に多結晶シリコン膜１４と単結晶シリコンのエッチング
レートが同じであるとすると、多結晶シリコン膜１４の
ＣＶＤ堆積膜厚を単結晶シリコンのエッチング深さと同
じ厚さに設定すれば、単結晶シリコンの所望深さのエッ
チングの完了と同時に、多結晶シリコン膜１４のエッチ
ングも完了し、このエッチング終了時間を多結晶シリコ
ン膜14の下の酸化膜１３のプラズマ発光検出やエッチン
グガス内ラジカル量変化の検出などにより知ることがで
きる。
【００３０】一般には、多結晶シリコン膜１４のエッチ
ングレートは、多結晶シリコンの膜質や、装置・エッチ
ング条件にもよるが、単結晶シリコンのエッチングレー
トの１．２倍から２．４倍であるので、このエッチング
レートの違いを考慮して多結晶シリコン膜１４の堆積膜
厚を単結晶シリコンエッチング量より厚く設定しておく
ことにより、所望のトレンチ深さを少ないばらつきで安
定して得ることができる。
ングレートは、多結晶シリコンの膜質や、装置・エッチ
ング条件にもよるが、単結晶シリコンのエッチングレー
トの１．２倍から２．４倍であるので、このエッチング
レートの違いを考慮して多結晶シリコン膜１４の堆積膜
厚を単結晶シリコンエッチング量より厚く設定しておく
ことにより、所望のトレンチ深さを少ないばらつきで安
定して得ることができる。
【００３１】また、仮に多結晶シリコン膜１４の膜厚
を、等価的な単結晶シリコンエッチング深さに合わせな
くても、多結晶シリコン膜１４のエッチング時間からオ
ーバーエッチングを所定量かけることで、所望のトレン
チ深さを得ることができる。つまり、ＣＶＤ装置の過剰
な負荷となるような厚膜の多結晶シリコンを堆積しなく
ても、安定した深さのシリコントレンチ３を得ることが
できる。
を、等価的な単結晶シリコンエッチング深さに合わせな
くても、多結晶シリコン膜１４のエッチング時間からオ
ーバーエッチングを所定量かけることで、所望のトレン
チ深さを得ることができる。つまり、ＣＶＤ装置の過剰
な負荷となるような厚膜の多結晶シリコンを堆積しなく
ても、安定した深さのシリコントレンチ３を得ることが
できる。
【００３２】この例では、酸化膜１３上に多結晶シリコ
ン膜１４を堆積して、単結晶シリコンのエッチストップ
の指標としたが、多結晶シリコン膜１４の代わりに、フ
ォトレジストやシリコン窒化膜など、ＲＩＥによる異方
性エッチングで安定したエッチングレートをもつ膜及び
エッチング条件であれば、やはり単結晶シリコンのエッ
チストップの指標として用いることができる。
ン膜１４を堆積して、単結晶シリコンのエッチストップ
の指標としたが、多結晶シリコン膜１４の代わりに、フ
ォトレジストやシリコン窒化膜など、ＲＩＥによる異方
性エッチングで安定したエッチングレートをもつ膜及び
エッチング条件であれば、やはり単結晶シリコンのエッ
チストップの指標として用いることができる。
【００３３】次に、高温犠牲酸化や、等方性ドライエッ
チングなど、よく知られた方法によりトレンチ角部１８
を丸め、その後トレンチ側壁及び底面にゲート酸化膜４
を形成する。
チングなど、よく知られた方法によりトレンチ角部１８
を丸め、その後トレンチ側壁及び底面にゲート酸化膜４
を形成する。
【００３４】この後、本発明特有のボディ領域形成のた
めの不純物注入を行う。まずこの不純物注入は、Ｂなど
のＰ型の不純物を、垂直方向に対して故意に傾けた照射
角度で、トレンチ３内のゲート酸化膜４の側壁３ａ越し
に、チャネルとなる領域に入り、底面の低濃度ドレイン
となる領域３ｂには入らないように、イオン注入を行う
（図４（ｄ））。このときの照射角度はトレンチ３の平
面的な幅と深さによって決められる。例えば幅１μｍ、
深さ２μｍの場合は垂直方向に対して、３０°以上傾け
て注入する。望ましくは後に続く高温熱処理による拡散
の伸びを考慮して３５°から４５°の間であればよい。
注入エネルギーは、ゲート酸化膜厚と傾斜角度からトレ
ンチ側壁３ａのシリコン内に十分注入されるように選
ぶ。
めの不純物注入を行う。まずこの不純物注入は、Ｂなど
のＰ型の不純物を、垂直方向に対して故意に傾けた照射
角度で、トレンチ３内のゲート酸化膜４の側壁３ａ越し
に、チャネルとなる領域に入り、底面の低濃度ドレイン
となる領域３ｂには入らないように、イオン注入を行う
（図４（ｄ））。このときの照射角度はトレンチ３の平
面的な幅と深さによって決められる。例えば幅１μｍ、
深さ２μｍの場合は垂直方向に対して、３０°以上傾け
て注入する。望ましくは後に続く高温熱処理による拡散
の伸びを考慮して３５°から４５°の間であればよい。
注入エネルギーは、ゲート酸化膜厚と傾斜角度からトレ
ンチ側壁３ａのシリコン内に十分注入されるように選
ぶ。
【００３５】その後、このＢを高温熱処理により拡散さ
せる。このときの拡散は、１０００℃以上の窒素雰囲気
で、トレンチ側壁３ａに注入されたＢが先の工程で形成
したＰ型高濃度拡散領域８に接触する程度まで行う。最
終的に、トレンチ側壁３ａのボディ領域１７（チャネル
領域１５）のＢ濃度は２ｅ１６／ｃｍ3から５ｅ１７／
ｃｍ3となるように不純物注入量を調節する。この方法
を用いると、トレンチ側壁をマージン無く全てチャネル
領域とすることができ、従来方法のようにトレンチ深さ
ばらつきを考慮してある程度チャネル領域に対してマー
ジンを持たせてトレンチを深く形成する必要が無くな
り、その結果ゲート・ドレインオーバーラップ容量を従
来方法より低減することができる。また本発明の方法に
より、トレンチ側壁のチャネル領域１５にはソースから
ドレイン方向に均一にＢが分布することになる。
せる。このときの拡散は、１０００℃以上の窒素雰囲気
で、トレンチ側壁３ａに注入されたＢが先の工程で形成
したＰ型高濃度拡散領域８に接触する程度まで行う。最
終的に、トレンチ側壁３ａのボディ領域１７（チャネル
領域１５）のＢ濃度は２ｅ１６／ｃｍ3から５ｅ１７／
ｃｍ3となるように不純物注入量を調節する。この方法
を用いると、トレンチ側壁をマージン無く全てチャネル
領域とすることができ、従来方法のようにトレンチ深さ
ばらつきを考慮してある程度チャネル領域に対してマー
ジンを持たせてトレンチを深く形成する必要が無くな
り、その結果ゲート・ドレインオーバーラップ容量を従
来方法より低減することができる。また本発明の方法に
より、トレンチ側壁のチャネル領域１５にはソースから
ドレイン方向に均一にＢが分布することになる。
【００３６】次に、トレンチ幅を考慮してトレンチ内に
充分充填されるように膜厚を選びながら、多結晶シリコ
ン膜１６をＣＶＤにより堆積し、この多結晶シリコン膜
１６内に熱拡散法により１ｅ２０／ｃｍ3以上の高濃度
となるように不純物、例えばＰを注入する（図５
（ａ））。
充分充填されるように膜厚を選びながら、多結晶シリコ
ン膜１６をＣＶＤにより堆積し、この多結晶シリコン膜
１６内に熱拡散法により１ｅ２０／ｃｍ3以上の高濃度
となるように不純物、例えばＰを注入する（図５
（ａ））。
【００３７】次に、エッチバック法によりこの多結晶シ
リコン膜１６を、トレンチ形成のために用いたＲＩＥ装
置でエッチングする。エッチング終了時間は、多結晶シ
リコン膜１６の下地の酸化膜１３のプラズマ発光やエッ
チングガス内ラジカル量変化などで検出できるが、本発
明では検出後のオーバーエッチングを大きくし、トレン
チ内において多結晶シリコン膜１６を半導体基板表面か
ら０．５μｍから０．８μｍまで深くエッチングするよ
うにする。このときトレンチ内に残された多結晶シリコ
ン膜１６が本発明の縦形ＭＯＳトランジスタのゲート電
極５となる。
リコン膜１６を、トレンチ形成のために用いたＲＩＥ装
置でエッチングする。エッチング終了時間は、多結晶シ
リコン膜１６の下地の酸化膜１３のプラズマ発光やエッ
チングガス内ラジカル量変化などで検出できるが、本発
明では検出後のオーバーエッチングを大きくし、トレン
チ内において多結晶シリコン膜１６を半導体基板表面か
ら０．５μｍから０．８μｍまで深くエッチングするよ
うにする。このときトレンチ内に残された多結晶シリコ
ン膜１６が本発明の縦形ＭＯＳトランジスタのゲート電
極５となる。
【００３８】その後、ＰやＡｓなどのＮ型不純物を、表
面濃度が５ｅ１７／ｃｍ3から４ｅ１８／ｃｍ3までの、
後に形成する高濃度ソース領域に対して比較的低濃度と
なるように、垂直方向に対して故意に傾けた照射角度で
イオン注入する。望ましくはこの角度は垂直方向から３
０°から６０°といった装置的な限界角度まで傾斜させ
る。そうすることにより、トレンチ側壁上部３ｃの、多
結晶シリコンとオーバーラップしないトレンチ側壁をＮ
型化させることができる（図５（ｂ））。
面濃度が５ｅ１７／ｃｍ3から４ｅ１８／ｃｍ3までの、
後に形成する高濃度ソース領域に対して比較的低濃度と
なるように、垂直方向に対して故意に傾けた照射角度で
イオン注入する。望ましくはこの角度は垂直方向から３
０°から６０°といった装置的な限界角度まで傾斜させ
る。そうすることにより、トレンチ側壁上部３ｃの、多
結晶シリコンとオーバーラップしないトレンチ側壁をＮ
型化させることができる（図５（ｂ））。
【００３９】このような方法をとることにより、本発明
の縦形ＭＯＳトランジスタのチャネル長は、トレンチ底
部からトレンチ側壁上部の低濃度Ｎ型領域６までの距離
として決まる。つまり、従来のチャネル長はボディ領域
とソース領域の二重拡散形成の際の深さ方向拡散量の差
で決まるのに対し、本発明は、トレンチや多結晶シリコ
ンなどのドライエッチング量で制御される。
の縦形ＭＯＳトランジスタのチャネル長は、トレンチ底
部からトレンチ側壁上部の低濃度Ｎ型領域６までの距離
として決まる。つまり、従来のチャネル長はボディ領域
とソース領域の二重拡散形成の際の深さ方向拡散量の差
で決まるのに対し、本発明は、トレンチや多結晶シリコ
ンなどのドライエッチング量で制御される。
【００４０】従来の方法では、この低濃度Ｎ型領域６を
設けておらず、ソース領域としてはＮ型高濃度ソース領
域のみが存在し、またゲート電極となる多結晶シリコン
のトレンチ内上部は半導体基板表面とほぼ同じ位置にな
る。この場合、多結晶シリコンのオーバーエッチングや
そのばらつきにより高濃度Ｎ型ソース領域と多結晶シリ
コンの重なりがなくならないようにするために、０．２
μｍから０．４μｍのオーバーラップを故意に形成して
いた。そしてこれがゲート・ソース間容量として働き、
高周波動作を阻害していた。
設けておらず、ソース領域としてはＮ型高濃度ソース領
域のみが存在し、またゲート電極となる多結晶シリコン
のトレンチ内上部は半導体基板表面とほぼ同じ位置にな
る。この場合、多結晶シリコンのオーバーエッチングや
そのばらつきにより高濃度Ｎ型ソース領域と多結晶シリ
コンの重なりがなくならないようにするために、０．２
μｍから０．４μｍのオーバーラップを故意に形成して
いた。そしてこれがゲート・ソース間容量として働き、
高周波動作を阻害していた。
【００４１】本発明では多結晶シリコン膜１６のエッチ
ング量が変わっても、常にその多結晶シリコン膜１６上
面のトレンチ内位置に合わせて低濃度Ｎ型不純物領域６
を形成するので、ゲート電極が低濃度Ｎ型領域６から離
れることはない。またこの低濃度N型不純物領域６の形
成のためのイオン注入角度が高角度であり、さらに不純
物濃度が後に形成するＮ型高濃度ソース領域より低濃度
であるので、イオン注入直後やその後の熱処理プロセス
によるゲートとソースの重なりを０．１ｕｍ以下まで抑
えることが可能である。そのためゲート・ソース間容量
を小さく抑えることができ、高周波特性を従来より向上
させることができる。
ング量が変わっても、常にその多結晶シリコン膜１６上
面のトレンチ内位置に合わせて低濃度Ｎ型不純物領域６
を形成するので、ゲート電極が低濃度Ｎ型領域６から離
れることはない。またこの低濃度N型不純物領域６の形
成のためのイオン注入角度が高角度であり、さらに不純
物濃度が後に形成するＮ型高濃度ソース領域より低濃度
であるので、イオン注入直後やその後の熱処理プロセス
によるゲートとソースの重なりを０．１ｕｍ以下まで抑
えることが可能である。そのためゲート・ソース間容量
を小さく抑えることができ、高周波特性を従来より向上
させることができる。
【００４２】また、トレンチ形成のための単結晶シリコ
ンエッチング装置とゲート電極形成のための多結晶シリ
コンエッチング装置を同一としているので、仮にこの装
置によるエッチング量にウェハー面内ばらつきがあった
としても、チャネル長として決まるトレンチ深さとゲー
ト電極上端の深さの差においてはこのばらつきが相殺さ
れるので、チャネル長のウェハー面内ばらつきを抑える
ことができる。
ンエッチング装置とゲート電極形成のための多結晶シリ
コンエッチング装置を同一としているので、仮にこの装
置によるエッチング量にウェハー面内ばらつきがあった
としても、チャネル長として決まるトレンチ深さとゲー
ト電極上端の深さの差においてはこのばらつきが相殺さ
れるので、チャネル長のウェハー面内ばらつきを抑える
ことができる。
【００４３】この後に従来のＭＯＳプロセスと同様に、
ソース領域形成のためにＮ型不純物として主としてＡｓ
を垂直方向から７°以下の照射角度に傾斜させて１ｅ２
０／ｃｍ3以上の高濃度で注入する。照射角度は１°か
ら７°程度である。本発明ではこの高濃度Ｎ＋領域７の
N型エピタキシャル層２における深さはゲート電極５と
なる多結晶シリコンの上面の深さまでは達しない。つい
でボディ領域１７から低抵抗でオーミックコンタクトを
とるためのＰ型不純物、例えばＢＦ2を垂直方向から７
°以下の照射角度に傾斜させて１ｅ２０／ｃｍ3以上の
高濃度で注入してP型高濃度ボディコンタクト領域９を
形成する（図５（ｃ））。但し、図４（ｂ）で形成したP
型高濃度拡散領域８がオーミックコンタクトを得られ、
かつ十分低抵抗であれば、この工程は削除してかまわな
い。
ソース領域形成のためにＮ型不純物として主としてＡｓ
を垂直方向から７°以下の照射角度に傾斜させて１ｅ２
０／ｃｍ3以上の高濃度で注入する。照射角度は１°か
ら７°程度である。本発明ではこの高濃度Ｎ＋領域７の
N型エピタキシャル層２における深さはゲート電極５と
なる多結晶シリコンの上面の深さまでは達しない。つい
でボディ領域１７から低抵抗でオーミックコンタクトを
とるためのＰ型不純物、例えばＢＦ2を垂直方向から７
°以下の照射角度に傾斜させて１ｅ２０／ｃｍ3以上の
高濃度で注入してP型高濃度ボディコンタクト領域９を
形成する（図５（ｃ））。但し、図４（ｂ）で形成したP
型高濃度拡散領域８がオーミックコンタクトを得られ、
かつ十分低抵抗であれば、この工程は削除してかまわな
い。
【００４４】その後は図示しないが、従来の半導体プロ
セスと同様に、中間絶縁膜１０の形成、コンタクトホー
ル形成、金属電極１１の形成、保護膜１２の形成とその
パターニングを経て縦形ＭＯＳトランジスタの主要部を
完成させ、最終的に本発明の断面構造は図１のようにな
る。今まで述べたように、本発明の特徴は以下のように
なる。
セスと同様に、中間絶縁膜１０の形成、コンタクトホー
ル形成、金属電極１１の形成、保護膜１２の形成とその
パターニングを経て縦形ＭＯＳトランジスタの主要部を
完成させ、最終的に本発明の断面構造は図１のようにな
る。今まで述べたように、本発明の特徴は以下のように
なる。
【００４５】まず１つめは、多結晶シリコンとＮ型低濃
度領域のオーバーラップ量が少ないために、ゲート・ソ
ース間容量が従来方法よりも少ない。また、ボディ領域
のイオン注入をトレンチ内に、トレンチ深さに合わせて
傾斜注入により行っているので、ゲート・ドレイン間容
量も従来方法よりも少ない。これにより、従来より高周
波の領域まで動作させることができる。
度領域のオーバーラップ量が少ないために、ゲート・ソ
ース間容量が従来方法よりも少ない。また、ボディ領域
のイオン注入をトレンチ内に、トレンチ深さに合わせて
傾斜注入により行っているので、ゲート・ドレイン間容
量も従来方法よりも少ない。これにより、従来より高周
波の領域まで動作させることができる。
【００４６】２つめに本発明のボディ領域形成方法で
は、ボディ領域内のチャネルとなる領域の不純物濃度分
布がソース領域からドレイン領域にかけて一定となるの
でボディ領域形成のためのイオン注入量による閾値電圧
の制御が容易である。またゲートとなるトレンチ内の多
結晶シリコン膜のエッチング量やソースの高濃度不純物
拡散量などのプロセスばらつきに対して閾値電圧は影響
を受けない。
は、ボディ領域内のチャネルとなる領域の不純物濃度分
布がソース領域からドレイン領域にかけて一定となるの
でボディ領域形成のためのイオン注入量による閾値電圧
の制御が容易である。またゲートとなるトレンチ内の多
結晶シリコン膜のエッチング量やソースの高濃度不純物
拡散量などのプロセスばらつきに対して閾値電圧は影響
を受けない。
【００４７】３つめに、チャネル長は、トレンチ深さ及
びゲート電極に用いる多結晶シリコンのエッチング量で
決まるが、エッチングマスクの酸化膜のプラズマ発光時
間やエッチングガス内ラジカル量変化時間などをもとに
決めるので、精度よくチャネル長を制御できる。さらに
トレンチエッチング及びゲート電極に用いる多結晶シリ
コンのエッチングを同一装置で行うことにより、エッチ
ングの面内ばらつきを相殺することができるので、チャ
ネル長のウェハー面内ばらつきも少ない。
びゲート電極に用いる多結晶シリコンのエッチング量で
決まるが、エッチングマスクの酸化膜のプラズマ発光時
間やエッチングガス内ラジカル量変化時間などをもとに
決めるので、精度よくチャネル長を制御できる。さらに
トレンチエッチング及びゲート電極に用いる多結晶シリ
コンのエッチングを同一装置で行うことにより、エッチ
ングの面内ばらつきを相殺することができるので、チャ
ネル長のウェハー面内ばらつきも少ない。
【００４８】なお、本発明の別の実施例として図６のよ
うにすると更に効果的である。ここではP型高濃度拡散
領域８をＮ型エピタキシャル層２主表面から浅く形成
し、P型ボディ領域１７もまたゲート酸化膜側壁３ａか
ら浅く形成している。このP型ボディ領域の平面方向の
幅は、ゲート酸化膜側壁３ａから０．５μｍ以内である
ことが望ましい。このような構成とすると、N型エピタ
キシャル層とP型ボディ領域との境界に形成される空乏
層がゲート直下のP型ボディ領域における空乏層と接触
することで、ゲート電極下のボディ容量が低減し、サブ
スレッショルド特性が向上する。このために従来より低
電圧動作が可能になる。
うにすると更に効果的である。ここではP型高濃度拡散
領域８をＮ型エピタキシャル層２主表面から浅く形成
し、P型ボディ領域１７もまたゲート酸化膜側壁３ａか
ら浅く形成している。このP型ボディ領域の平面方向の
幅は、ゲート酸化膜側壁３ａから０．５μｍ以内である
ことが望ましい。このような構成とすると、N型エピタ
キシャル層とP型ボディ領域との境界に形成される空乏
層がゲート直下のP型ボディ領域における空乏層と接触
することで、ゲート電極下のボディ容量が低減し、サブ
スレッショルド特性が向上する。このために従来より低
電圧動作が可能になる。
【００４９】
【発明の効果】本発明によれば、ボディ領域及びソース
領域に、傾斜イオン注入による不純物形成を行う製造方
法を採用することにより、縦形MOSトランジスタの寄生
容量を低減させることができ、高周波特性を向上させる
ことができる。
領域に、傾斜イオン注入による不純物形成を行う製造方
法を採用することにより、縦形MOSトランジスタの寄生
容量を低減させることができ、高周波特性を向上させる
ことができる。
【００５０】また、チャネルの濃度プロファイルを改善
するために、傾斜イオン注入による不純物形成を行う製
造方法を採用することにより、閾値電圧の制御性が向上
し、ばらつきの少ない安定した特性を得ることができ
る。
するために、傾斜イオン注入による不純物形成を行う製
造方法を採用することにより、閾値電圧の制御性が向上
し、ばらつきの少ない安定した特性を得ることができ
る。
【００５１】また、ボディ領域を浅く形成することによ
り、サブスレッショルド特性を向上させることができ、
低電圧動作が可能となる。
り、サブスレッショルド特性を向上させることができ、
低電圧動作が可能となる。
【００５２】また、トレンチ形成のためのマスクにおい
て安定したエッチングレートをもつ材料を併用すること
と、トレンチ形成のための装置と多結晶シリコンのエッ
チングのための装置を共通化する製造方法を採用するこ
とにより、プロセスばらつきを低減することができる。
て安定したエッチングレートをもつ材料を併用すること
と、トレンチ形成のための装置と多結晶シリコンのエッ
チングのための装置を共通化する製造方法を採用するこ
とにより、プロセスばらつきを低減することができる。
【図1】本発明の縦形ＭＯＳトランジスタの模式断面図
である。
である。
【図2】従来の縦形ＭＯＳトランジスタの模式断面図で
ある。
ある。
【図3】従来のトレンチ構造を有する縦形ＭＯＳトラン
ジスタの模式断面図である。
ジスタの模式断面図である。
【図４】本発明の縦形ＭＯＳトランジスタの製造方法を
示す模式工程断面図である。
示す模式工程断面図である。
【図５】本発明の縦形ＭＯＳトランジスタの製造方法を
示す模式工程断面図である。
示す模式工程断面図である。
【図６】本発明の別の実施形態の縦形ＭＯＳトランジス
タの模式断面図である。
タの模式断面図である。
１ Ｎ型高濃度基板 ２ Ｎ型エピタキシャル層 ３ トレンチ ４ ゲート酸化膜 ５ ゲート電極 ６ Ｎ型低濃度ソース領域 ７ Ｎ型高濃度ソース領域 ８ Ｐ型高濃度拡散領域 ９ Ｐ型高濃度ボディコンタクト領域 １０ 中間絶縁膜 １１ 金属電極 １２ パッシベーション膜 １３ 酸化膜 １４，１６ 多結晶シリコン １５ チャネル領域 １７ Ｐ型ボディー領域 １８ トレンチ角部
Claims (21)
- 【請求項１】 第１導電型の高濃度層と、前記高濃度層
の上に第１導電型で前記高濃度層よりも薄い濃度のエピ
タキシャル層とを有する半導体基板と、 前記半導体基板の主表面から前記第１導電型の高濃度層
に向かって、前記第１導電型の高濃度層まで達しない深
さで形成された凹部と、 前記凹部内側の側面及び底面を覆う絶縁膜と、 前記絶縁膜に接し、前記凹部内に埋め込まれた多結晶シ
リコンからなるゲート電極と、 前記凹部の外側であって前記凹部に接し前記半導体基板
の表面に形成された第１導電型のソース領域と、 前記凹部に接し前記高濃度ソース領域を囲むように形成
し、前記凹部の底部と同じ深さまで形成された第２導電
型のボディ領域と、 前記半導体基板裏面の前記第1導電型の高濃度層に接続
されたドレイン電極とを有することを特徴とする縦形Ｍ
ＯＳトランジスタ。 - 【請求項２】 前記ボディ領域において前記ソース領域
から前記第1導電型のエピタキシャル層にかけての深さ
方向の不純物濃度分布が一定であることを特徴とする請
求項１記載の縦形MOSトランジスタ。 - 【請求項３】 前記ボディ領域の、前記凹部に接し前記
ソース領域から前記第1導電型のエピタキシャル層にか
けての領域の幅が０．５μｍ以下であることを特徴とす
る請求項２記載の縦形MOSトランジスタ。 - 【請求項４】 前記絶縁膜に接し、前記凹部内の途中の
深さまで埋め込まれた多結晶シリコンからなるゲート電
極と、 前記凹部の外側であって、前記凹部に接し前記多結晶シ
リコンとは前記絶縁膜を介して重なり部分をもたないよ
うに前記半導体基板の主表面に形成された第１導電型の
高濃度ソース領域と、 前記凹部に接し前記高濃度ソース領域の下から、前記多
結晶シリコンの上端まで形成された前記高濃度ソース領
域よりも低濃度である第１導電型の低濃度ソース領域と
を有することを特徴とする請求項２または３記載の縦形
ＭＯＳトランジスタ。 - 【請求項５】前記絶縁膜に接し、前記凹部内の途中の深
さまで埋め込まれた多結晶シリコンからなるゲート電極
と、 前記凹部の外側であって、前記凹部に接し前記多結晶シ
リコンとは前記絶縁膜を介して重なり部分をもたないよ
うに前記半導体基板の主表面に形成された第１導電型の
高濃度ソース領域と、 前記凹部に接し前記高濃度ソース領域の下から、前記多
結晶シリコンの上端まで形成された前記高濃度ソース領
域よりも低濃度である第１導電型の低濃度ソース領域と
を有することを特徴とする請求項３記載の縦形ＭＯＳト
ランジスタ。 - 【請求項６】 第１導電型の高濃度層と、前記高濃度層
の上に第１導電型で前記高濃度層よりも薄い濃度のエピ
タキシャル層とを有する半導体基板と、 前記半導体基板の主表面から前記第１導電型の高濃度層
に向かって、前記第１導電型の高濃度層まで達しない深
さで形成された凹部と、 前記凹部内側の側面及び底面を覆う絶縁膜と、 前記絶縁膜に接し、前記凹部内の途中の深さまで埋め込
まれた多結晶シリコンからなるゲート電極と、 前記凹部の外側であって、前記凹部に接し前記多結晶シ
リコンとは前記絶縁膜を介して重なり部分をもたないよ
うに前記半導体基板の主表面に形成された第１導電型の
高濃度ソース領域と、 前記凹部に接し前記高濃度ソース領域の下から、前記多
結晶シリコンの上端まで形成された前記高濃度ソース領
域よりも低濃度である第１導電型の低濃度ソース領域
と、 前記凹部に接し前記高濃度ソース領域及び前記低濃度ソ
ース領域を囲むように形成する第２導電型のボディ領域
と、 前記半導体基板裏面の前記第1導電型の高濃度層に接続
されたドレイン電極とを有することを特徴とする縦形Ｍ
ＯＳトランジスタ。 - 【請求項７】 前記凹部内の多結晶シリコンが、前記半
導体基板主表面から０．５から０．８μｍの深さまで埋
め込まれていることを特徴とする請求項４記載の縦形Ｍ
ＯＳトランジスタ。 - 【請求項８】 前記凹部内の多結晶シリコンが、前記半
導体基板主表面から０．５から０．８μｍの深さまで埋
め込まれていることを特徴とする請求項５記載の縦形Ｍ
ＯＳトランジスタ。 - 【請求項９】 前記凹部内の多結晶シリコンが、前記半
導体基板主表面から０．５から０．８μｍの深さまで埋
め込まれていることを特徴とする請求項６記載の縦形Ｍ
ＯＳトランジスタ。 - 【請求項１０】 前記第１導電型の低濃度ソース領域と
前記多結晶シリコンとの前記絶縁膜を介した深さ方向に
おける重なりが、０．１μｍ以下であることを特徴とす
る請求項７記載の縦形ＭＯＳトランジスタ。 - 【請求項１１】 前記第１導電型の低濃度ソース領域と
前記多結晶シリコンとの前記絶縁膜を介した深さ方向に
おける重なりが、０．１μｍ以下であることを特徴とす
る請求項８記載の縦形ＭＯＳトランジスタ。 - 【請求項１２】 前記第１導電型の低濃度ソース領域と
前記多結晶シリコンとの前記絶縁膜を介した深さ方向に
おける重なりが、０．１μｍ以下であることを特徴とす
る請求項９記載の縦形ＭＯＳトランジスタ。 - 【請求項１３】 前記第１導電型の低濃度ソース領域の
濃度が５ｅ１７／ｃｍ3から４ｅ１８／ｃｍ3であって、
前記第２導電型のボディ領域の濃度が２ｅ１６／ｃｍ3
から５ｅ１７／ｃｍ3の間の濃度であることを特徴とす
る請求項１０記載の縦形ＭＯＳトランジスタ。 - 【請求項１４】 前記第１導電型の低濃度ソース領域の
濃度が５ｅ１７／ｃｍ3から４ｅ１８／ｃｍ3であって、
前記第２導電型のボディ領域の濃度が２ｅ１６／ｃｍ3
から５ｅ１７／ｃｍ3の間の濃度であることを特徴とす
る請求項１１記載の縦形ＭＯＳトランジスタ。 - 【請求項１５】 前記第１導電型の低濃度ソース領域の
濃度が５ｅ１７／ｃｍ3から４ｅ１８／ｃｍ3であって、
前記第２導電型のボディ領域の濃度が２ｅ１６／ｃｍ3
から５ｅ１７／ｃｍ3の間の濃度であることを特徴とす
る請求項１２記載の縦形ＭＯＳトランジスタ。 - 【請求項１６】 第１導電型の半導体基板の主表面に酸
化膜を形成する工程と、 前記酸化膜上に多結晶シリコンを堆積する工程と、 前記多結晶シリコン及び前記酸化膜をパターニングして
前記半導体基板の主表面を露出させる工程と、 異方性ドライエッチング法により前記多結晶シリコンと
ともに露出した半導体基板をエッチングしてトレンチを
形成する工程と、 前記トレンチ内側にゲート絶縁膜を形成する工程と、 前記トレンチ深さ及びトレンチ幅によって可変する照射
角度でイオン注入法により第２導電型のボディ領域を形
成する工程と、 前記トレンチ内に多結晶シリコンを埋め込む工程と、 前記多結晶シリコンをエッチバックして前記トレンチ内
にゲート電極を形成する工程と、 前記半導体基板の垂直方向から３０°以上傾けた照射角
度でイオン注入法により第１導電型の低濃度ソース領域
を形成する工程と、 前記半導体基板の垂直方向から７°以下に傾けた照射角
度でイオン注入法により第１導電型の高濃度ソース領域
を形成する工程とを有することを特徴とする縦形ＭＯＳ
トランジスタの製造方法。 - 【請求項１７】 前記第１導電型の低濃度ソース領域を
前記半導体基板の垂直方向から３０°から６０°傾けた
照射角度でイオン注入法により形成する請求項１６記載
の縦型ＭＯＳトランジスタの製造方法。 - 【請求項１８】 前記第１導電型の高濃度ソース領域を
前記半導体基板の垂直方向から１°から７°傾けた照射
角度でイオン注入法により形成する請求項１６記載の縦
型ＭＯＳトランジスタの製造方法。 - 【請求項１９】 前記トレンチの平面パターニングを形
成する積層膜が、半導体基板主表面から順番に酸化膜・
シリコン窒化膜であることを特徴とする請求項１６記載
の縦形ＭＯＳトランジスタの製造方法。 - 【請求項２０】 前記トレンチの平面パターニングを形
成する積層膜が、半導体基板主表面から順番に酸化膜・
フォトレジストであることを特徴とする請求項１６記載
の縦形ＭＯＳトランジスタの製造方法。 - 【請求項２１】 前記トレンチを形成するためのエッチ
ング装置と、前記ゲート電極形成のために多結晶シリコ
ンをエッチバックするためのエッチング装置を、同一装
置とすることを特徴とする請求項１６記載の縦形ＭＯＳ
トランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000313770A JP4091242B2 (ja) | 1999-10-18 | 2000-10-13 | 縦形ｍｏｓトランジスタ及びその製造方法 |
| US09/690,226 US6624469B1 (en) | 1999-10-18 | 2000-10-17 | Vertical MOS transistor having body region formed by inclined ion implantation |
| CNB001353160A CN1197168C (zh) | 1999-10-18 | 2000-10-18 | 垂直mos晶体管 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29583899 | 1999-10-18 | ||
| JP11-295838 | 1999-10-18 | ||
| JP2000313770A JP4091242B2 (ja) | 1999-10-18 | 2000-10-13 | 縦形ｍｏｓトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001189456A true JP2001189456A (ja) | 2001-07-10 |
| JP4091242B2 JP4091242B2 (ja) | 2008-05-28 |
Family
ID=26560429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000313770A Expired - Fee Related JP4091242B2 (ja) | 1999-10-18 | 2000-10-13 | 縦形ｍｏｓトランジスタ及びその製造方法 |
Country Status (3)
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|---|---|
| US (1) | US6624469B1 (ja) |
| JP (1) | JP4091242B2 (ja) |
| CN (1) | CN1197168C (ja) |
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