JP2003046082A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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Abstract
(57)【要約】
【課題】 ソース−ドレイン間の電流経路の遮断を防止
可能な半導体装置を提供する。 【解決手段】 半導体装置は、第１導電型の半導体基板
板上に配設された半導体層と、半導体層の表面から半導
体基板に向かって深さ方向に延びる溝を具備する。ま
た、半導体層内の溝の側面に前記溝に沿って深さ方向に
形成され、且つ下部が半導体基板と接続された、第１導
電型の第１領域と、半導体層の表面で且つ溝の側面の近
傍に形成され、且つ第１領域と接続された、第１導電型
の第２領域と、を具備する。また、半導体層の表面に形
成された、第２導電型の第３領域と、第３領域内の前記
半導体層の表面に形成された、第１導電型の第４領域
と、第２領域と前記第４領域との間の第３領域の表面上
にゲート絶縁膜を介して配設されたゲート電極と、を具
備する。
可能な半導体装置を提供する。 【解決手段】 半導体装置は、第１導電型の半導体基板
板上に配設された半導体層と、半導体層の表面から半導
体基板に向かって深さ方向に延びる溝を具備する。ま
た、半導体層内の溝の側面に前記溝に沿って深さ方向に
形成され、且つ下部が半導体基板と接続された、第１導
電型の第１領域と、半導体層の表面で且つ溝の側面の近
傍に形成され、且つ第１領域と接続された、第１導電型
の第２領域と、を具備する。また、半導体層の表面に形
成された、第２導電型の第３領域と、第３領域内の前記
半導体層の表面に形成された、第１導電型の第４領域
と、第２領域と前記第４領域との間の第３領域の表面上
にゲート絶縁膜を介して配設されたゲート電極と、を具
備する。
Description
【０００１】
【発明の属する技術分野】本発明は、大電力の制御に用
いられるパワーＭＯＳＦＥＴの半導体装置及びその製造
方法に関する。
いられるパワーＭＯＳＦＥＴの半導体装置及びその製造
方法に関する。
【０００２】
【従来の技術】近年、ＭＯＳＦＥＴを利用したパワース
イッチング素子として、Deep TrenchMOSFET（以下、Ｄ
ＴＭＯＳと称す）が提案されている。
イッチング素子として、Deep TrenchMOSFET（以下、Ｄ
ＴＭＯＳと称す）が提案されている。
【０００３】図２２は、理想的な構造を有するＤＴＭＯ
Ｓの断面図を概略的に示している。このＤＴＭＯＳは、
電流経路となるＮ型ピラー層１１９とＰ型ピラー層１２
０とを溝１１５の相互間にそれぞれ深さ方向（縦方向）
に形成した、いわゆるスーパージャンクション（超接
合）構造を有する。図２２に示すように、高濃度のＮ＋
＋型の半導体基板（シリコン基板）１１１上に、低濃度
のＮ−型の半導体層１１２が設けられる。半導体層１１
２内には、深い溝１１５が形成される。半導体層１１２
内の溝１１５の側面にＮ型ピラー（pillar）層１１９が
形成される。このＮ型ピラー層１１９の上部は、半導体
層１１２の表面まで達する。Ｎ型ピラー層１１９に隣接
してＰ型ピラー層１２０が形成される。溝１１５内に
は、酸化膜１２１を介して素子分離絶縁膜としての埋め
込み層１２２が形成される。
Ｓの断面図を概略的に示している。このＤＴＭＯＳは、
電流経路となるＮ型ピラー層１１９とＰ型ピラー層１２
０とを溝１１５の相互間にそれぞれ深さ方向（縦方向）
に形成した、いわゆるスーパージャンクション（超接
合）構造を有する。図２２に示すように、高濃度のＮ＋
＋型の半導体基板（シリコン基板）１１１上に、低濃度
のＮ−型の半導体層１１２が設けられる。半導体層１１
２内には、深い溝１１５が形成される。半導体層１１２
内の溝１１５の側面にＮ型ピラー（pillar）層１１９が
形成される。このＮ型ピラー層１１９の上部は、半導体
層１１２の表面まで達する。Ｎ型ピラー層１１９に隣接
してＰ型ピラー層１２０が形成される。溝１１５内に
は、酸化膜１２１を介して素子分離絶縁膜としての埋め
込み層１２２が形成される。
【０００４】半導体層１１２の表面には、高濃度のＰ＋
型のベース層１２６が形成され、このベース層１２６の
表面に高濃度のＮ＋型のソース層１２７が形成される。
また、半導体層１１２上にゲート絶縁膜を介してゲート
電極１２８が形成される。ゲート電極１２８は層間絶縁
膜１２９で覆われる。層間絶縁膜１２９上にソース電極
１３０が形成され、基板１１１の裏面上にドレイン電極
１３１が形成される。
型のベース層１２６が形成され、このベース層１２６の
表面に高濃度のＮ＋型のソース層１２７が形成される。
また、半導体層１１２上にゲート絶縁膜を介してゲート
電極１２８が形成される。ゲート電極１２８は層間絶縁
膜１２９で覆われる。層間絶縁膜１２９上にソース電極
１３０が形成され、基板１１１の裏面上にドレイン電極
１３１が形成される。
【０００５】スーパージャンクション構造とすることに
より、素子の高耐圧、低オン抵抗を実現できる。
より、素子の高耐圧、低オン抵抗を実現できる。
【０００６】
【発明が解決しようとする課題】本発明者等は、本発明
の開発の過程において、図２２を参照して述べたような
ＤＴＭＯＳの製造工程について研究した。その結果、本
発明者等は、以下に述べるような知見を得た。
の開発の過程において、図２２を参照して述べたような
ＤＴＭＯＳの製造工程について研究した。その結果、本
発明者等は、以下に述べるような知見を得た。
【０００７】まず、図２２を参照して、上記構成のＤＴ
ＭＯＳの製造方法について簡単に説明する。半導体基板
１１１上に、半導体層１１２がエピタキシャル成長によ
り形成される。次に、半導体層１１２上にマスク層が形
成され、次いでパターニングされる。このパターニング
されたマスク層をマスクとして、異方性エッチングによ
り、半導体層１１２内に深い溝１１５が形成される。こ
の溝１１５の側壁にＮ型不純物及びＰ型不純物が注入さ
れ、次いで熱拡散される。その結果、溝１１５に沿って
Ｎ型ピラー層１１９、Ｐ型ピラー層１２０が形成され
る。その後、溝１１５内に酸化膜１２１を介して埋め込
み層１２２が形成される。
ＭＯＳの製造方法について簡単に説明する。半導体基板
１１１上に、半導体層１１２がエピタキシャル成長によ
り形成される。次に、半導体層１１２上にマスク層が形
成され、次いでパターニングされる。このパターニング
されたマスク層をマスクとして、異方性エッチングによ
り、半導体層１１２内に深い溝１１５が形成される。こ
の溝１１５の側壁にＮ型不純物及びＰ型不純物が注入さ
れ、次いで熱拡散される。その結果、溝１１５に沿って
Ｎ型ピラー層１１９、Ｐ型ピラー層１２０が形成され
る。その後、溝１１５内に酸化膜１２１を介して埋め込
み層１２２が形成される。
【０００８】次に、半導体層１１２の表面にベース層１
２６が選択的に形成され、このベース層１２６の表面に
ソース層１２７が選択的に形成される。次に、半導体層
１１２上にゲート絶縁膜を介してゲート電極１２８が形
成され、このゲート電極１２８が層間絶縁膜１２９で覆
われる。この層間絶縁膜１２９上にソース電極１３０が
形成され、基板１１１の裏面上にドレイン電極１３１が
形成される。
２６が選択的に形成され、このベース層１２６の表面に
ソース層１２７が選択的に形成される。次に、半導体層
１１２上にゲート絶縁膜を介してゲート電極１２８が形
成され、このゲート電極１２８が層間絶縁膜１２９で覆
われる。この層間絶縁膜１２９上にソース電極１３０が
形成され、基板１１１の裏面上にドレイン電極１３１が
形成される。
【０００９】しかしながら、このような工程により形成
されるＤＴＭＯＳは、図２２に示すような理想的な構造
にはならず、以下のような問題が生じる。
されるＤＴＭＯＳは、図２２に示すような理想的な構造
にはならず、以下のような問題が生じる。
【００１０】図２３に示すように、マスク層１１３を用
いて異方性エッチングにより半導体層１１２内に深い溝
１１５が形成されると、半導体層１１２はマスク層１１
３の開口幅より広くエッチングされて、マスク層１１３
が溝１１５から突き出た構造となる。この状態は、いわ
ゆるオーバーハングと呼ばれる。例えば２００という大
きな方向選択比を持つ異方性エッチングを行っても、深
さが６０μｍの溝１１５を形成すれば、溝１１５の側壁
が０．３μｍ後退し、マスク層１１３の突き出し部分１
１３ａができる。このマスク層１１３の突出し部分１１
３ａを残した状態で、溝１１５の側壁に低角度のイオン
注入を行うと、この突出し部分１１３ａがイオン注入時
の障壁となる。
いて異方性エッチングにより半導体層１１２内に深い溝
１１５が形成されると、半導体層１１２はマスク層１１
３の開口幅より広くエッチングされて、マスク層１１３
が溝１１５から突き出た構造となる。この状態は、いわ
ゆるオーバーハングと呼ばれる。例えば２００という大
きな方向選択比を持つ異方性エッチングを行っても、深
さが６０μｍの溝１１５を形成すれば、溝１１５の側壁
が０．３μｍ後退し、マスク層１１３の突き出し部分１
１３ａができる。このマスク層１１３の突出し部分１１
３ａを残した状態で、溝１１５の側壁に低角度のイオン
注入を行うと、この突出し部分１１３ａがイオン注入時
の障壁となる。
【００１１】従って、イオン注入した不純物を熱拡散し
た後には、図２４、図２５に示すように、溝１１５の側
面の半導体層１１２の上層にＮ型ピラー層１１９が形成
されない領域ができ、Ｎ型ピラー層１１９が半導体層１
１２の表面まで達しない。これは、例えば、０．３μｍ
の突出し部分１１３ａとイオン注入の角度が７°の場合
には、イオン注入が当たらない領域における半導体層１
１２の表面からＮ型ピラー層１１９の端部までの距離Ｘ
は２．４μｍとなる。また、イオン注入の角度が５°の
場合は、同様に距離Ｘは３．４μｍとなる。
た後には、図２４、図２５に示すように、溝１１５の側
面の半導体層１１２の上層にＮ型ピラー層１１９が形成
されない領域ができ、Ｎ型ピラー層１１９が半導体層１
１２の表面まで達しない。これは、例えば、０．３μｍ
の突出し部分１１３ａとイオン注入の角度が７°の場合
には、イオン注入が当たらない領域における半導体層１
１２の表面からＮ型ピラー層１１９の端部までの距離Ｘ
は２．４μｍとなる。また、イオン注入の角度が５°の
場合は、同様に距離Ｘは３．４μｍとなる。
【００１２】このように、Ｎ型ピラー層１１９が半導体
層１１２の表面に達しない状態では、縦型ＰＮ接合を有
するＭＯＳＦＥＴの電流経路が遮断される。このため、
反転層領域でチャネルを形成しても、正常なＦＥＴ動作
をしないという問題がある。従って、この問題を回避す
るためには、Ｎ型ピラー層１１９が半導体層１１２の表
面まで形成することが必要である。
層１１２の表面に達しない状態では、縦型ＰＮ接合を有
するＭＯＳＦＥＴの電流経路が遮断される。このため、
反転層領域でチャネルを形成しても、正常なＦＥＴ動作
をしないという問題がある。従って、この問題を回避す
るためには、Ｎ型ピラー層１１９が半導体層１１２の表
面まで形成することが必要である。
【００１３】そこで、第１の方法としては、マスク層１
１３を用いて溝１１５を形成した後、このマスク層１１
３の開口幅を溝１１５の開口幅よりも等方性エッチング
により広げてから、イオン注入を行うという方法が考え
られる。しかし、ウエハ面内でのオーバーハング量と等
方性エッチング量のバラツキを考慮すると、ウエハ面内
の任意の位置における各溝１１５において、マスク層１
１３の開口幅を所望量だけそれぞれ広げることは難し
い。また、このとき、図２６に示すように、マスク層１
１３の開口幅が広がりすぎると、半導体層１１２の表面
が露出された露出領域１１２ａができる。ここで、溝１
１５の側壁へのイオン注入は低角度で行われるため、不
純物のドーズ量は高くなっている。このため、露出領域
１１２ａにイオンが注入されると、この露出領域１１２
ａが非常に高濃度となり、半導体層１１２上に形成する
ＭＯＳＦＥＴの特性や拡散層の形状に影響を及ぼす。特
に、溝１１５の側面に、Ｎ型及びＰ型不純物のイオン注
入及びこれらの不純物の同時拡散を行うことによりスー
パージャンクションを形成する場合、この露出領域１１
２ａが高濃度であると、素子の逆バイアス耐圧特性を低
下させてしまう。
１３を用いて溝１１５を形成した後、このマスク層１１
３の開口幅を溝１１５の開口幅よりも等方性エッチング
により広げてから、イオン注入を行うという方法が考え
られる。しかし、ウエハ面内でのオーバーハング量と等
方性エッチング量のバラツキを考慮すると、ウエハ面内
の任意の位置における各溝１１５において、マスク層１
１３の開口幅を所望量だけそれぞれ広げることは難し
い。また、このとき、図２６に示すように、マスク層１
１３の開口幅が広がりすぎると、半導体層１１２の表面
が露出された露出領域１１２ａができる。ここで、溝１
１５の側壁へのイオン注入は低角度で行われるため、不
純物のドーズ量は高くなっている。このため、露出領域
１１２ａにイオンが注入されると、この露出領域１１２
ａが非常に高濃度となり、半導体層１１２上に形成する
ＭＯＳＦＥＴの特性や拡散層の形状に影響を及ぼす。特
に、溝１１５の側面に、Ｎ型及びＰ型不純物のイオン注
入及びこれらの不純物の同時拡散を行うことによりスー
パージャンクションを形成する場合、この露出領域１１
２ａが高濃度であると、素子の逆バイアス耐圧特性を低
下させてしまう。
【００１４】また、第２の方法としては、Ｎ型ピラー層
１１９が形成されていない半導体層１１２の上層を除去
する方法が考えられる。すなわち、マスク層１１３の突
出し部分１１３ａを残した状態で、イオン注入及び拡散
をした後、マスク層１１３を除去する。そして、図２７
に示すように、溝１１５内に酸化膜１２１を介して埋め
込み層１２２を形成する。その後、図２８に示すよう
に、Ｎ型ピラー層１１９が形成されていない半導体層１
１２の上層が無くなるまで、半導体層１１２、酸化膜１
２１及び埋め込み層１２２を例えば研磨により除去し、
これらの表面を平坦化する。しかし、この場合は、平坦
化除去する分だけ半導体層１１２を予め厚くエピタキシ
ャル成長させることが必要になり、製造原価の上昇を招
くことになる。
１１９が形成されていない半導体層１１２の上層を除去
する方法が考えられる。すなわち、マスク層１１３の突
出し部分１１３ａを残した状態で、イオン注入及び拡散
をした後、マスク層１１３を除去する。そして、図２７
に示すように、溝１１５内に酸化膜１２１を介して埋め
込み層１２２を形成する。その後、図２８に示すよう
に、Ｎ型ピラー層１１９が形成されていない半導体層１
１２の上層が無くなるまで、半導体層１１２、酸化膜１
２１及び埋め込み層１２２を例えば研磨により除去し、
これらの表面を平坦化する。しかし、この場合は、平坦
化除去する分だけ半導体層１１２を予め厚くエピタキシ
ャル成長させることが必要になり、製造原価の上昇を招
くことになる。
【００１５】このように、上記した工程では、Ｎ型ピラ
ー層１１９が半導体層１１２の表面まで形成された構造
を得ることは難しく、したがってソース−ドレイン間の
電流経路が遮断されるという問題を回避することが困難
であった。
ー層１１９が半導体層１１２の表面まで形成された構造
を得ることは難しく、したがってソース−ドレイン間の
電流経路が遮断されるという問題を回避することが困難
であった。
【００１６】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、ソース−ドレ
イン間の電流経路の遮断を防止することが可能な半導体
装置及びその製造方法を提供することにある。
たものであり、その目的とするところは、ソース−ドレ
イン間の電流経路の遮断を防止することが可能な半導体
装置及びその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【００１８】本発明の第１の視点による半導体装置は、
第１導電型の半導体基板と、前記半導体基板上に配設さ
れた半導体層と、前記半導体層の表面から前記半導体基
板に向かって深さ方向に延びる溝と、前記半導体層内の
前記溝の側面に前記溝に沿って深さ方向に形成され、且
つ下部が前記半導体基板と接続された、第１導電型の第
１領域と、前記半導体層の表面で且つ前記溝の側面の近
傍に形成され、且つ前記第１領域と接続された、第１導
電型の第２領域と、前記半導体層の表面に形成された、
第２導電型の第３領域と、前記第３領域内の前記半導体
層の表面に形成された、第１導電型の第４領域と、前記
第２領域と前記第４領域との間の前記第３領域の表面上
にゲート絶縁膜を介して配設されたゲート電極と、を具
備することを特徴とする。
第１導電型の半導体基板と、前記半導体基板上に配設さ
れた半導体層と、前記半導体層の表面から前記半導体基
板に向かって深さ方向に延びる溝と、前記半導体層内の
前記溝の側面に前記溝に沿って深さ方向に形成され、且
つ下部が前記半導体基板と接続された、第１導電型の第
１領域と、前記半導体層の表面で且つ前記溝の側面の近
傍に形成され、且つ前記第１領域と接続された、第１導
電型の第２領域と、前記半導体層の表面に形成された、
第２導電型の第３領域と、前記第３領域内の前記半導体
層の表面に形成された、第１導電型の第４領域と、前記
第２領域と前記第４領域との間の前記第３領域の表面上
にゲート絶縁膜を介して配設されたゲート電極と、を具
備することを特徴とする。
【００１９】本発明の第２の視点による半導体装置の製
造方法は、第１導電型の半導体基板上に半導体層を形成
する工程と、前記半導体層に、前記半導体基板に向かっ
て深さ方向に延び、且つ第１開口を有する溝を形成する
工程と、前記第１開口から前記溝の側面に第１、第２不
純物をイオン注入する工程と、前記第１不純物を拡散す
ることにより、前記半導体層内の前記溝の側面に前記溝
の側面に深さ方向に沿って且つ下部が前記半導体基板と
接続された第１導電型の第１領域を形成する工程と、前
記第２不純物を拡散することにより、前記半導体層内
で、前記第１領域の前記溝と反対の側面に接して前記第
１領域に沿って深さ方向に第２導電型の第２領域を形成
する工程と、前記溝の内部を充填層により埋め込む工程
と、前記半導体層の表面で且つ前記溝の側面の近傍に、
前記第１領域と接する第１導電型の第３領域を形成する
工程と、前記半導体層の表面に、前記第２領域より高い
不純物濃度を有する第２導電型の第４領域を形成する工
程と、前記第４領域内の前記半導体層の表面に、第１導
電型の第５領域を形成する工程と、を具備することを特
徴とする。
造方法は、第１導電型の半導体基板上に半導体層を形成
する工程と、前記半導体層に、前記半導体基板に向かっ
て深さ方向に延び、且つ第１開口を有する溝を形成する
工程と、前記第１開口から前記溝の側面に第１、第２不
純物をイオン注入する工程と、前記第１不純物を拡散す
ることにより、前記半導体層内の前記溝の側面に前記溝
の側面に深さ方向に沿って且つ下部が前記半導体基板と
接続された第１導電型の第１領域を形成する工程と、前
記第２不純物を拡散することにより、前記半導体層内
で、前記第１領域の前記溝と反対の側面に接して前記第
１領域に沿って深さ方向に第２導電型の第２領域を形成
する工程と、前記溝の内部を充填層により埋め込む工程
と、前記半導体層の表面で且つ前記溝の側面の近傍に、
前記第１領域と接する第１導電型の第３領域を形成する
工程と、前記半導体層の表面に、前記第２領域より高い
不純物濃度を有する第２導電型の第４領域を形成する工
程と、前記第４領域内の前記半導体層の表面に、第１導
電型の第５領域を形成する工程と、を具備することを特
徴とする。
【００２０】更に、本発明に係る実施の形態には種々の
段階の発明が含まれており、開示される複数の構成要件
における適宜な組み合わせにより種々の発明が抽出され
得る。例えば、実施の形態に示される全構成要件から幾
つかの構成要件が省略されることで発明が抽出された場
合、その抽出された発明を実施する場合には省略部分が
周知慣用技術で適宜補われるものである。
段階の発明が含まれており、開示される複数の構成要件
における適宜な組み合わせにより種々の発明が抽出され
得る。例えば、実施の形態に示される全構成要件から幾
つかの構成要件が省略されることで発明が抽出された場
合、その抽出された発明を実施する場合には省略部分が
周知慣用技術で適宜補われるものである。
【００２１】
【発明の実施の形態】以下に、上記した知見に基づいて
構成された本発明の実施の形態について図面を参照して
説明する。なお、以下の説明において、略同一の機能及
び構成を有する構成要素については、同一符号を付し、
重複説明は必要な場合にのみ行う。
構成された本発明の実施の形態について図面を参照して
説明する。なお、以下の説明において、略同一の機能及
び構成を有する構成要素については、同一符号を付し、
重複説明は必要な場合にのみ行う。
【００２２】本発明の各実施形態は、パワーＭＯＳＦＥ
Ｔに係り、特に縦型ＮＰＮ構造のDeep Trench MOSFETに
関するものである。このＤＴＭＯＳは、半導体層内に形
成された溝の相互間に、電流経路となるＮ型ピラー層
と、ドレイン−ソース間の逆方向耐圧を維持するための
Ｐ型ピラー層とをそれぞれ深さ方向に形成したものであ
る。
Ｔに係り、特に縦型ＮＰＮ構造のDeep Trench MOSFETに
関するものである。このＤＴＭＯＳは、半導体層内に形
成された溝の相互間に、電流経路となるＮ型ピラー層
と、ドレイン−ソース間の逆方向耐圧を維持するための
Ｐ型ピラー層とをそれぞれ深さ方向に形成したものであ
る。
【００２３】［第１の実施形態］図１は、本発明の第１
の実施形態に係る半導体装置の断面を概略的に示してお
り、縦型ＮＰＮ構造のＤＴＭＯＳ構造を示す。なお、こ
こでは、Ｎチャネル型のＤＴＭＯＳについて述べるが、
不純物を適宜変更することにより、本発明をＰチャネル
型のＤＴＭＯＳに適用することも可能である。
の実施形態に係る半導体装置の断面を概略的に示してお
り、縦型ＮＰＮ構造のＤＴＭＯＳ構造を示す。なお、こ
こでは、Ｎチャネル型のＤＴＭＯＳについて述べるが、
不純物を適宜変更することにより、本発明をＰチャネル
型のＤＴＭＯＳに適用することも可能である。
【００２４】図１に示すように、高濃度のＮ＋＋型の半
導体基板（シリコン基板）１１上に、低濃度のＮ−型の
半導体層１２が設けられる。この半導体層１２は低濃度
のＰ−型でもよい。深い溝（ディープトレンチ：Deep T
rench）１５が、半導体層１２を貫通して、基板１１内
に向かって深さ方向に延びるように設けられる。溝１５
は半導体基板１１に達する。溝１５の内部には、溝１５
の表面に設けられた酸化膜２１を介して例えば多結晶シ
リコン、アモルファスシリコン、誘電体等のいずれかか
らなる埋め込み層（充填層）２２が形成される。埋め込
み層２２により溝１５が埋め込まれる。埋め込み層２２
は、素子分離絶縁膜として機能する。酸化膜２１により
半導体層１２と溝１５内の埋め込み層２２とが絶縁され
る。
導体基板（シリコン基板）１１上に、低濃度のＮ−型の
半導体層１２が設けられる。この半導体層１２は低濃度
のＰ−型でもよい。深い溝（ディープトレンチ：Deep T
rench）１５が、半導体層１２を貫通して、基板１１内
に向かって深さ方向に延びるように設けられる。溝１５
は半導体基板１１に達する。溝１５の内部には、溝１５
の表面に設けられた酸化膜２１を介して例えば多結晶シ
リコン、アモルファスシリコン、誘電体等のいずれかか
らなる埋め込み層（充填層）２２が形成される。埋め込
み層２２により溝１５が埋め込まれる。埋め込み層２２
は、素子分離絶縁膜として機能する。酸化膜２１により
半導体層１２と溝１５内の埋め込み層２２とが絶縁され
る。
【００２５】溝１５の側面には、溝１５の側面に、溝１
５に沿って深さ方向に第１のＮ型ピラー層１９が形成さ
れる。第１のＮ型ピラー層１９は、その上部が半導体層
１２の表面から離間しており、底部が半導体基板１１と
接続される。Ｐ型ピラー層２０は、この第１のＮ型ピラ
ー層１９の溝１５と反対の側面と接し、且つ第１のＮ型
ピラー層に沿って深さ方向に形成される。このようにし
て、スーパージャンクション構造が形成される。
５に沿って深さ方向に第１のＮ型ピラー層１９が形成さ
れる。第１のＮ型ピラー層１９は、その上部が半導体層
１２の表面から離間しており、底部が半導体基板１１と
接続される。Ｐ型ピラー層２０は、この第１のＮ型ピラ
ー層１９の溝１５と反対の側面と接し、且つ第１のＮ型
ピラー層に沿って深さ方向に形成される。このようにし
て、スーパージャンクション構造が形成される。
【００２６】半導体層１２の表面で、且つ溝１５の側面
の近傍に、第２のＮ型ピラー層２５が設けられる。第２
のＮ型ピラー層２５は、その上部が半導体層１２の表面
まで達し、低部は第１のＮ型ピラー層１９の上部と一部
交わる。この結果、第１のＮ型ピラー層１９と第２のＮ
型ピラー層２５とは電気的に接続される。上記第１、第
２のＮ型ピラー層１９、２５は、ソース−ドレイン間の
電流経路として機能する。
の近傍に、第２のＮ型ピラー層２５が設けられる。第２
のＮ型ピラー層２５は、その上部が半導体層１２の表面
まで達し、低部は第１のＮ型ピラー層１９の上部と一部
交わる。この結果、第１のＮ型ピラー層１９と第２のＮ
型ピラー層２５とは電気的に接続される。上記第１、第
２のＮ型ピラー層１９、２５は、ソース−ドレイン間の
電流経路として機能する。
【００２７】第２のＮ型ピラー層２５の相互間であっ
て、且つ半導体層１２の表面には、高濃度のＰ＋型のベ
ース層２６が設けられる。このＰ＋型のベース層２６
は、例えば端部が第２のＮ型ピラー層２５と接するとと
もに、コーナー部が第１のＮ型ピラー層１９と接する。
Ｐ＋型のベース層２６の表面に高濃度のＮ＋型のソース
層２７が形成される。ソース層２７の端部は、ベース層
２６の端部と所定間隔離間する。半導体層１２上には、
ゲート絶縁膜を介してゲート電極２８が形成される。ゲ
ート電極２８は、層間絶縁膜２９で覆われる。ゲート電
極２８及び層間絶縁膜２９は少なくとも溝１５の上部に
形成され、その端部は、ベース層２６とソース層２７と
の間に対応する位置まで延出している。このベース層２
６とソース層２７との間の領域がチャネルとして機能す
る。層間絶縁膜２９上にはソース電極３０が形成され、
基板１１の裏面上にはドレイン電極３１が形成される。
て、且つ半導体層１２の表面には、高濃度のＰ＋型のベ
ース層２６が設けられる。このＰ＋型のベース層２６
は、例えば端部が第２のＮ型ピラー層２５と接するとと
もに、コーナー部が第１のＮ型ピラー層１９と接する。
Ｐ＋型のベース層２６の表面に高濃度のＮ＋型のソース
層２７が形成される。ソース層２７の端部は、ベース層
２６の端部と所定間隔離間する。半導体層１２上には、
ゲート絶縁膜を介してゲート電極２８が形成される。ゲ
ート電極２８は、層間絶縁膜２９で覆われる。ゲート電
極２８及び層間絶縁膜２９は少なくとも溝１５の上部に
形成され、その端部は、ベース層２６とソース層２７と
の間に対応する位置まで延出している。このベース層２
６とソース層２７との間の領域がチャネルとして機能す
る。層間絶縁膜２９上にはソース電極３０が形成され、
基板１１の裏面上にはドレイン電極３１が形成される。
【００２８】図２乃至図１１は、上記構成の半導体装置
の製造工程の断面図を概略的に示している。以下に、こ
の半導体装置の製造方法について説明する。
の製造工程の断面図を概略的に示している。以下に、こ
の半導体装置の製造方法について説明する。
【００２９】まず、図２に示すように、半導体基板１１
上に、半導体層１２がエピタキシャル成長により形成さ
れる。半導体層１２の表面の上にマスク層１３が形成さ
れる。このマスク層１３は、例えば、熱酸化膜とＣＶＤ
（Chemical Vapor Deposition）膜とからなる２層の膜
で形成される。
上に、半導体層１２がエピタキシャル成長により形成さ
れる。半導体層１２の表面の上にマスク層１３が形成さ
れる。このマスク層１３は、例えば、熱酸化膜とＣＶＤ
（Chemical Vapor Deposition）膜とからなる２層の膜
で形成される。
【００３０】次に、図３に示すように、リソグラフィ工
程及びエッチング技術を用いてマスク層１３がパターニ
ングされることにより、マスク層１３に半導体層１２の
表面の一部を露出させる開口部１４が形成される。この
開口部１４を有するマスク層１３をマスクとして異方性
エッチングを行うことにより、半導体層１２を貫通して
基板１１内に達する溝１５が形成される。
程及びエッチング技術を用いてマスク層１３がパターニ
ングされることにより、マスク層１３に半導体層１２の
表面の一部を露出させる開口部１４が形成される。この
開口部１４を有するマスク層１３をマスクとして異方性
エッチングを行うことにより、半導体層１２を貫通して
基板１１内に達する溝１５が形成される。
【００３１】なお、溝１５を形成するためのエッチング
は、エッチングレートを大きくとれる装置を用いること
が好ましく、例えば、ＩＣＰ（Inductively Coupled Pl
asma）装置又はマグネトロンＲＩＥ（Reactive Ion Etc
hing）装置を用いるとよい。その理由は、上記装置を用
いてエッチングを行うことにより、溝１５を形成するた
めの製造時間を大幅に短縮できるからである。
は、エッチングレートを大きくとれる装置を用いること
が好ましく、例えば、ＩＣＰ（Inductively Coupled Pl
asma）装置又はマグネトロンＲＩＥ（Reactive Ion Etc
hing）装置を用いるとよい。その理由は、上記装置を用
いてエッチングを行うことにより、溝１５を形成するた
めの製造時間を大幅に短縮できるからである。
【００３２】次に、図４に示すように、開口部１４から
溝１５の側面に低角度でＮ型不純物及びＰ型不純物が続
けて注入されることにより、溝１５の側面にＮ型不純物
領域１６及びＰ型不純物領域１７が形成される。このＮ
型不純物領域１６及びＰ型不純物領域１７は溝１５の両
側の側面に一度に注入されるが、溝１５の側面の片方ず
つ順にイオン注入してもよいし、溝１５の両側の側面へ
一度にイオン注入してもよい。溝１５の両側の側面へイ
オン注入するには、ウエハ自転式のイオン注入装置を用
いればよい。
溝１５の側面に低角度でＮ型不純物及びＰ型不純物が続
けて注入されることにより、溝１５の側面にＮ型不純物
領域１６及びＰ型不純物領域１７が形成される。このＮ
型不純物領域１６及びＰ型不純物領域１７は溝１５の両
側の側面に一度に注入されるが、溝１５の側面の片方ず
つ順にイオン注入してもよいし、溝１５の両側の側面へ
一度にイオン注入してもよい。溝１５の両側の側面へイ
オン注入するには、ウエハ自転式のイオン注入装置を用
いればよい。
【００３３】なお、Ｎ型不純物及びＰ型不純物を注入す
るにあたり、まず、２種類の不純物の拡散係数を比較し
て、Ｎ型不純物よりもＰ型不純物の拡散係数が大きくな
ような組み合わせで２種類の不純物が選ばれる。Ｎチャ
ネル型のＤＴＭＯＳの場合、Ｎ型不純物として例えば砒
素（Ａｓ）、Ｐ型不純物として例えばホウ素（Ｂ）が用
いられる。このようなＮ型、Ｐ型不純物を用いた場合、
Ａｓのイオン注入は、例えば、加速電圧が４０ｋｅＶ、
ドーズ量が２．５×１０13ｃｍ-2の条件で行われ、Ｂの
イオン注入は、例えば、加速電圧が４０ｋｅＶ、ドーズ
量が２．５×１０13ｃｍ-2の条件で行われる。
るにあたり、まず、２種類の不純物の拡散係数を比較し
て、Ｎ型不純物よりもＰ型不純物の拡散係数が大きくな
ような組み合わせで２種類の不純物が選ばれる。Ｎチャ
ネル型のＤＴＭＯＳの場合、Ｎ型不純物として例えば砒
素（Ａｓ）、Ｐ型不純物として例えばホウ素（Ｂ）が用
いられる。このようなＮ型、Ｐ型不純物を用いた場合、
Ａｓのイオン注入は、例えば、加速電圧が４０ｋｅＶ、
ドーズ量が２．５×１０13ｃｍ-2の条件で行われ、Ｂの
イオン注入は、例えば、加速電圧が４０ｋｅＶ、ドーズ
量が２．５×１０13ｃｍ-2の条件で行われる。
【００３４】また、イオン注入を溝１５の深くまで行う
ためには、溝１５の底部の基板１１の側面まで達するよ
うな角度でイオン注入を行うか、又はマスク層１３の開
口幅を十分広くする必要がある。例えば、溝１５の深さ
が６０μｍ、半導体層１２の厚さが５６μｍ、鉛直方向
に対するイオン注入の角度が７°の場合、マスク層１３
の開口幅は約７μｍ必要となる。
ためには、溝１５の底部の基板１１の側面まで達するよ
うな角度でイオン注入を行うか、又はマスク層１３の開
口幅を十分広くする必要がある。例えば、溝１５の深さ
が６０μｍ、半導体層１２の厚さが５６μｍ、鉛直方向
に対するイオン注入の角度が７°の場合、マスク層１３
の開口幅は約７μｍ必要となる。
【００３５】次に、図５に示すように、例えば熱酸化法
により、溝１５の側面に例えば５００Å程度の膜厚の熱
酸化膜１８が形成される。
により、溝１５の側面に例えば５００Å程度の膜厚の熱
酸化膜１８が形成される。
【００３６】次に、図６に示すように、温度が例えば１
１５０℃、拡散時間が例えば２７００分の条件の熱拡散
を行うことにより、Ｎ型不純物及びＰ型不純物が同時に
拡散される。その結果、第１のＮ型ピラー層１９、Ｐ型
ピラー層２０が形成されることにより、スーパージャン
クションが形成される。なお、第１のＮ型ピラー層１
９、Ｐ型ピラー層２０を別工程により形成することもで
きる。すなわち、Ｎ型不純物を注入、熱拡散した後、Ｐ
型不純物を注入、熱拡散することができ、この逆も可能
である。しかし、２種類の不純物を連続して注入してＮ
型、Ｐ型不純物領域１６、１７を形成し、同時拡散によ
り第１のＮ型ピラー層１９、Ｐ型ピラー層２０を形成す
ることにより、製造プロセスが容易になる。
１５０℃、拡散時間が例えば２７００分の条件の熱拡散
を行うことにより、Ｎ型不純物及びＰ型不純物が同時に
拡散される。その結果、第１のＮ型ピラー層１９、Ｐ型
ピラー層２０が形成されることにより、スーパージャン
クションが形成される。なお、第１のＮ型ピラー層１
９、Ｐ型ピラー層２０を別工程により形成することもで
きる。すなわち、Ｎ型不純物を注入、熱拡散した後、Ｐ
型不純物を注入、熱拡散することができ、この逆も可能
である。しかし、２種類の不純物を連続して注入してＮ
型、Ｐ型不純物領域１６、１７を形成し、同時拡散によ
り第１のＮ型ピラー層１９、Ｐ型ピラー層２０を形成す
ることにより、製造プロセスが容易になる。
【００３７】ここで、Ｎ型不純物にＡｓ、Ｐ型不純物に
Ｂを用いた場合、１１５０℃でのＡｓの拡散係数は１．
８×１０-2μｍ2／ｈ程度であり、Ｂの拡散係数は１．
１×１０-1μｍ2／ｈ程度である。つまり、Ｂの拡散係
数がＡｓの拡散係数よりも一桁大きい。これにより、溝
１５の側面から横方向（溝の深さ方向に垂直な方向）
に、Ａｓは約２．５〜３．０μｍ拡散し、Ｂは約７．５
μｍ拡散する。
Ｂを用いた場合、１１５０℃でのＡｓの拡散係数は１．
８×１０-2μｍ2／ｈ程度であり、Ｂの拡散係数は１．
１×１０-1μｍ2／ｈ程度である。つまり、Ｂの拡散係
数がＡｓの拡散係数よりも一桁大きい。これにより、溝
１５の側面から横方向（溝の深さ方向に垂直な方向）
に、Ａｓは約２．５〜３．０μｍ拡散し、Ｂは約７．５
μｍ拡散する。
【００３８】次に、図７に示すように、例えばフッ素系
の薬液を用いて、マスク層１３及び熱酸化膜１８が除去
される。
の薬液を用いて、マスク層１３及び熱酸化膜１８が除去
される。
【００３９】次に、図８に示すように、半導体層１２上
及び溝１５の表面上に例えば１．２μｍ程度の膜厚の酸
化膜２１が形成される。次に、この酸化膜２１上に埋め
込み層２２が形成され、この埋め込み層２２及び酸化膜
２１により溝１５内が埋め込まれる。
及び溝１５の表面上に例えば１．２μｍ程度の膜厚の酸
化膜２１が形成される。次に、この酸化膜２１上に埋め
込み層２２が形成され、この埋め込み層２２及び酸化膜
２１により溝１５内が埋め込まれる。
【００４０】次に、図９に示すように、半導体層１２の
表面が露出するまで埋め込み層２２及び酸化膜２１がＣ
ＭＰ（Chemical Mechanical Polish）又はエッチングで
除去されることにより、半導体層１２及び埋め込み層２
２の表面が平坦化される。
表面が露出するまで埋め込み層２２及び酸化膜２１がＣ
ＭＰ（Chemical Mechanical Polish）又はエッチングで
除去されることにより、半導体層１２及び埋め込み層２
２の表面が平坦化される。
【００４１】次に、図１０に示すように、半導体層１２
及び埋め込み層２２の平坦化された表面上に、例えば４
０００Åの膜厚の例えば熱酸化膜からなるマスク層２３
が形成される。次に、リソグラフィ工程及びエッチング
技術を用いてマスク層２３がパターニングされ、この結
果、半導体層１２の表面の一部が露出される開口部２４
が形成される。この開口部２４は溝１５の上端部付近に
おける半導体層１２の表面を露出するように形成され
る。また、開口部２４の開口幅は、例えば０．２〜３．
０μｍである。その理由は、開口幅が０．２μｍより小
さいと後述する第２のＮ型ピラー層２５の形成のための
イオン注入が十分に行えないからであり、開口幅が３．
０μｍより大きいと後述するベース層２６の領域が確保
できなかったりチャネル長が短くなったりするからであ
る。なお、この開口部２４の開口幅は、本実施形態で例
示する各寸法に対する数値であり、寸法の変化により適
宜変更することが可能である。
及び埋め込み層２２の平坦化された表面上に、例えば４
０００Åの膜厚の例えば熱酸化膜からなるマスク層２３
が形成される。次に、リソグラフィ工程及びエッチング
技術を用いてマスク層２３がパターニングされ、この結
果、半導体層１２の表面の一部が露出される開口部２４
が形成される。この開口部２４は溝１５の上端部付近に
おける半導体層１２の表面を露出するように形成され
る。また、開口部２４の開口幅は、例えば０．２〜３．
０μｍである。その理由は、開口幅が０．２μｍより小
さいと後述する第２のＮ型ピラー層２５の形成のための
イオン注入が十分に行えないからであり、開口幅が３．
０μｍより大きいと後述するベース層２６の領域が確保
できなかったりチャネル長が短くなったりするからであ
る。なお、この開口部２４の開口幅は、本実施形態で例
示する各寸法に対する数値であり、寸法の変化により適
宜変更することが可能である。
【００４２】次に、開口部２４からＮ型不純物である例
えば燐（Ｐ）がイオン注入された後、熱拡散が行われ
る。ここで、例えば、Ｎ型不純物にＰを用いた場合、イ
オン注入は、加速電圧が４０ｋｅＶ、ドーズ量が２．０
×１０12ｃｍ-2の条件で行われ、拡散は、窒素雰囲気中
で、温度が１１５０℃、拡散時間が７０分の条件で行わ
れる。その結果、溝１５の側面の半導体層１２の上層に
第１のＮ型ピラー層１９に接する第２のＮ型ピラー層２
５が形成される。その後、マスク層２３が除去される。
えば燐（Ｐ）がイオン注入された後、熱拡散が行われ
る。ここで、例えば、Ｎ型不純物にＰを用いた場合、イ
オン注入は、加速電圧が４０ｋｅＶ、ドーズ量が２．０
×１０12ｃｍ-2の条件で行われ、拡散は、窒素雰囲気中
で、温度が１１５０℃、拡散時間が７０分の条件で行わ
れる。その結果、溝１５の側面の半導体層１２の上層に
第１のＮ型ピラー層１９に接する第２のＮ型ピラー層２
５が形成される。その後、マスク層２３が除去される。
【００４３】次に、図１に示すように、公知の技術を用
いて、半導体層１２の表面にベース層２６が選択的に形
成され、このベース層２６の表面にソース層２７が選択
的に形成される。また、半導体層１２上にゲート絶縁膜
を介してゲート電極２８が形成され、このゲート電極２
８が層間絶縁膜２９で覆われる。この層間絶縁膜２９上
にソース電極３０が形成され、基板１１の裏面上にドレ
イン電極３１が形成される。ベース層２６、ソース層２
７は、例えばゲート電極２８をマスクとして自己整合的
に形成されてもよい。
いて、半導体層１２の表面にベース層２６が選択的に形
成され、このベース層２６の表面にソース層２７が選択
的に形成される。また、半導体層１２上にゲート絶縁膜
を介してゲート電極２８が形成され、このゲート電極２
８が層間絶縁膜２９で覆われる。この層間絶縁膜２９上
にソース電極３０が形成され、基板１１の裏面上にドレ
イン電極３１が形成される。ベース層２６、ソース層２
７は、例えばゲート電極２８をマスクとして自己整合的
に形成されてもよい。
【００４４】図１１は、図１に示す半導体装置の一部を
示す断面図であり、等高線によるＮ型ピラー層の濃度分
布を示す。図１２は、図１１のＸＩＩ−ＸＩＩ線に沿っ
た断面における濃度分布を示す。図１３は、図１１のＸ
ＩＩＩ−ＸＩＩＩ線に沿った断面における濃度分布を示
す。以下に、第１の実施形態に係る半導体装置の濃度分
布について説明する。
示す断面図であり、等高線によるＮ型ピラー層の濃度分
布を示す。図１２は、図１１のＸＩＩ−ＸＩＩ線に沿っ
た断面における濃度分布を示す。図１３は、図１１のＸ
ＩＩＩ−ＸＩＩＩ線に沿った断面における濃度分布を示
す。以下に、第１の実施形態に係る半導体装置の濃度分
布について説明する。
【００４５】図１１に示すように、第２のＮ型ピラー層
２５を形成することにより、半導体層１２の表面まで第
１のＮ型ピラー層１９と同じ濃度若しくは第１のＮ型ピ
ラー層１９より高い不純物濃度の領域が形成されてい
る。
２５を形成することにより、半導体層１２の表面まで第
１のＮ型ピラー層１９と同じ濃度若しくは第１のＮ型ピ
ラー層１９より高い不純物濃度の領域が形成されてい
る。
【００４６】図１２に示すように、半導体層１２は溝１
５の側面に近づくほどＡｓの濃度Ｎｄが高くなってい
る。すなわち、溝１５の側面にＮ型ピラー層１９が形成
されている。一方、溝１５間の半導体層１２の中央の領
域は、Ａｓの濃度Ｎｄが低く、このＡｓの濃度Ｎｄより
もＢの濃度Ｎｄが高くなっている。すなわち、この領域
にＰ型ピラー層２０が形成されている。そして、溝１５
の側面の第１のＮ型ピラー層１９の不純物濃度Ｎｄは、
約５×１０15ｃｍ-3となる。なお、Ｐの濃度Ｎｄは、２
×１０14ｃｍ-3でほぼ一定となっている。
５の側面に近づくほどＡｓの濃度Ｎｄが高くなってい
る。すなわち、溝１５の側面にＮ型ピラー層１９が形成
されている。一方、溝１５間の半導体層１２の中央の領
域は、Ａｓの濃度Ｎｄが低く、このＡｓの濃度Ｎｄより
もＢの濃度Ｎｄが高くなっている。すなわち、この領域
にＰ型ピラー層２０が形成されている。そして、溝１５
の側面の第１のＮ型ピラー層１９の不純物濃度Ｎｄは、
約５×１０15ｃｍ-3となる。なお、Ｐの濃度Ｎｄは、２
×１０14ｃｍ-3でほぼ一定となっている。
【００４７】図１３に示すように、半導体層１２の表面
に近づくにつれて、第１のＮ型ピラー層１９を形成する
ためのＡｓの濃度は低くなっており、第２のＮ型ピラー
層２５を形成するためのＰの濃度は高くなっている。こ
れらの不純物濃度を合わせた結果、半導体層１２の表面
のＮ型ピラー層２５の不純物濃度Ｎｄは、約１×１０ 16
ｃｍ-3となる。つまり、上述した第１のＮ型ピラー層１
９よりも第２のＮ型ピラー層２５の不純物濃度Ｎｄの方
が約１０倍程高くなっている。この不純物濃度の差につ
いては、第２のＮ型ピラー層２５の不純物濃度Ｎｄが第
１のＮ型ピラー層１９の不純物濃度Ｎｄの１０倍以上と
なってもよい。また、第１、第２のＮ型ピラー層１９、
２５の境界領域における不純物濃度Ｎｄは、第１のＮ型
ピラー層１９の不純物濃度Ｎｄよりも低くなる。なお、
Ｐ型ピラー層２０を形成するためのＢの濃度Ｎｄは半導
体層１２の深さ方向においてほぼ一定となっている。
に近づくにつれて、第１のＮ型ピラー層１９を形成する
ためのＡｓの濃度は低くなっており、第２のＮ型ピラー
層２５を形成するためのＰの濃度は高くなっている。こ
れらの不純物濃度を合わせた結果、半導体層１２の表面
のＮ型ピラー層２５の不純物濃度Ｎｄは、約１×１０ 16
ｃｍ-3となる。つまり、上述した第１のＮ型ピラー層１
９よりも第２のＮ型ピラー層２５の不純物濃度Ｎｄの方
が約１０倍程高くなっている。この不純物濃度の差につ
いては、第２のＮ型ピラー層２５の不純物濃度Ｎｄが第
１のＮ型ピラー層１９の不純物濃度Ｎｄの１０倍以上と
なってもよい。また、第１、第２のＮ型ピラー層１９、
２５の境界領域における不純物濃度Ｎｄは、第１のＮ型
ピラー層１９の不純物濃度Ｎｄよりも低くなる。なお、
Ｐ型ピラー層２０を形成するためのＢの濃度Ｎｄは半導
体層１２の深さ方向においてほぼ一定となっている。
【００４８】第１の実施形態によれば、溝１５の側面の
半導体層１２の上層に、第１のＮ型ピラー層１９に接す
る第２のＮ型ピラー層２５を形成する。このため、マス
ク層１３の突き出しによって、溝１５の側面の半導体層
１２の上層に十分イオン注入ができない場合であって
も、後に第２のＮ型ピラー層２５を形成することによっ
て、半導体層１２の上面までＮ型拡散領域を形成でき
る。従って、ソース−ドレイン間の電流経路を確保でき
る。
半導体層１２の上層に、第１のＮ型ピラー層１９に接す
る第２のＮ型ピラー層２５を形成する。このため、マス
ク層１３の突き出しによって、溝１５の側面の半導体層
１２の上層に十分イオン注入ができない場合であって
も、後に第２のＮ型ピラー層２５を形成することによっ
て、半導体層１２の上面までＮ型拡散領域を形成でき
る。従って、ソース−ドレイン間の電流経路を確保でき
る。
【００４９】また、溝１５の側面の半導体層１２の上層
に、第１のＮ型ピラー層１９よりも高濃度の第２のＮ型
ピラー層２５が形成される。従って、溝１５の側面の半
導体層１２の上層に電流が集中することを緩和でき、素
子の低抵抗化を図ることができる。
に、第１のＮ型ピラー層１９よりも高濃度の第２のＮ型
ピラー層２５が形成される。従って、溝１５の側面の半
導体層１２の上層に電流が集中することを緩和でき、素
子の低抵抗化を図ることができる。
【００５０】上記実施形態では、ベース層２６と、第
１、第２のＮ型ピラー層１９、２５と、が接触している
例について述べた。しかし、このベース層２６と、第
１、第２のＮ型ピラー層１９、２５と、は非接触とされ
ていても上記した効果を得られるとともに、非接触とす
ることにより以下に示す更なる効果を得られる。
１、第２のＮ型ピラー層１９、２５と、が接触している
例について述べた。しかし、このベース層２６と、第
１、第２のＮ型ピラー層１９、２５と、は非接触とされ
ていても上記した効果を得られるとともに、非接触とす
ることにより以下に示す更なる効果を得られる。
【００５１】まず第１の変更例として、図１４（Ａ）に
示すように、ＰＮ接合がベース層２６と第２のＮ型ピラ
ー層２５との間でのみ形成されるようにすることができ
る。この結果、ベース層２６と第１のＮ型ピラー層１９
との間にベース層２６よりも低濃度のＰ型ピラー層２０
が存在することになる。このため、ドレイン−ソース間
に逆バイアスが印加された際に、ベース層２６のコーナ
ー部での電界の集中を抑制できる。したがって、半導体
装置の耐圧が劣化することを回避できる。
示すように、ＰＮ接合がベース層２６と第２のＮ型ピラ
ー層２５との間でのみ形成されるようにすることができ
る。この結果、ベース層２６と第１のＮ型ピラー層１９
との間にベース層２６よりも低濃度のＰ型ピラー層２０
が存在することになる。このため、ドレイン−ソース間
に逆バイアスが印加された際に、ベース層２６のコーナ
ー部での電界の集中を抑制できる。したがって、半導体
装置の耐圧が劣化することを回避できる。
【００５２】さらに第２の変更例として、図１４（Ｂ）
に示すように、第２のＮ型ピラー層２５またはベース層
２６の横方向の長さを小さくすることにより、Ｐ型ピラ
ー層２０が半導体層１２の表面まで残すことができる。
すなわち、ベース層２６と第２のＮ型ピラー層２５とを
非接触とする。この場合、Ｐ型ピラー層２０に反転領域
が形成されるため、電流経路は遮断されない。こうする
ことにより、第１の変更例に記載の効果を得られるとと
もに、ドレイン（第２のＮ型ピラー層２５）とゲート電
極２８との対向面積が小さくなり、ドレイン−ゲート間
の容量を低下できる。このため、半導体装置の高速化を
実現できる。
に示すように、第２のＮ型ピラー層２５またはベース層
２６の横方向の長さを小さくすることにより、Ｐ型ピラ
ー層２０が半導体層１２の表面まで残すことができる。
すなわち、ベース層２６と第２のＮ型ピラー層２５とを
非接触とする。この場合、Ｐ型ピラー層２０に反転領域
が形成されるため、電流経路は遮断されない。こうする
ことにより、第１の変更例に記載の効果を得られるとと
もに、ドレイン（第２のＮ型ピラー層２５）とゲート電
極２８との対向面積が小さくなり、ドレイン−ゲート間
の容量を低下できる。このため、半導体装置の高速化を
実現できる。
【００５３】［第２の実施形態］図１５は、本発明の第
２の実施形態に係る半導体装置の断面を概略的に示して
おり、縦型ＮＰＮ構造のＤＴＭＯＳ構造を示している。
２の実施形態に係る半導体装置の断面を概略的に示して
おり、縦型ＮＰＮ構造のＤＴＭＯＳ構造を示している。
【００５４】図１５に示すように、第２のＮ型ピラー層
３５は半導体層１２の表面に沿って、横方向に延在する
ように設けられる。また第２のＮ型ピラー層３５は、側
面が溝１５及びベース層２６に接し、且つ下部は第１の
Ｎ型ピラー層１９の上部と一部交わる。上記第１、第２
のＮ型ピラー層１９、３５は、ソース−ドレイン間の電
流経路として機能する。
３５は半導体層１２の表面に沿って、横方向に延在する
ように設けられる。また第２のＮ型ピラー層３５は、側
面が溝１５及びベース層２６に接し、且つ下部は第１の
Ｎ型ピラー層１９の上部と一部交わる。上記第１、第２
のＮ型ピラー層１９、３５は、ソース−ドレイン間の電
流経路として機能する。
【００５５】図１６は、上記構成の半導体装置の製造工
程の断面図を概略的に示している。以下に、この半導体
装置の製造方法について説明する。
程の断面図を概略的に示している。以下に、この半導体
装置の製造方法について説明する。
【００５６】まず、図２乃至図９に示すように、第１の
実施形態と同様に、溝１５の側面に第１のＮ型ピラー層
１９、Ｐ型ピラー層２０がそれぞれ形成される。その
後、溝１５内が埋め込み層２２で埋め込まれ、半導体層
１２及び埋め込み層２２の表面が平坦化される。
実施形態と同様に、溝１５の側面に第１のＮ型ピラー層
１９、Ｐ型ピラー層２０がそれぞれ形成される。その
後、溝１５内が埋め込み層２２で埋め込まれ、半導体層
１２及び埋め込み層２２の表面が平坦化される。
【００５７】次に、図１６に示すように、図９に示すマ
スク層２３を形成せずに、半導体層１２及び埋め込み層
２２の平坦化された表面の全面にＮ型不純物である例え
ばＰがイオン注入され、その後熱拡散が行われる。その
結果、半導体層１２の表面に第１のＮ型ピラー層１９に
接する第２のＮ型ピラー層３５が形成される。この際、
Ｎ型不純物にＰを用いた場合、例えば、イオン注入は、
加速電圧が４０ｋｅＶ、ドーズ量が１．５×１０12ｃｍ
-2の条件で行われ、拡散は、窒素雰囲気中で、温度が１
１５０℃、拡散時間が２０分の条件で行われる。
スク層２３を形成せずに、半導体層１２及び埋め込み層
２２の平坦化された表面の全面にＮ型不純物である例え
ばＰがイオン注入され、その後熱拡散が行われる。その
結果、半導体層１２の表面に第１のＮ型ピラー層１９に
接する第２のＮ型ピラー層３５が形成される。この際、
Ｎ型不純物にＰを用いた場合、例えば、イオン注入は、
加速電圧が４０ｋｅＶ、ドーズ量が１．５×１０12ｃｍ
-2の条件で行われ、拡散は、窒素雰囲気中で、温度が１
１５０℃、拡散時間が２０分の条件で行われる。
【００５８】なお、このとき、半導体層１２の表面の全
域に第２のＮ型ピラー層３５が形成されるが、第２のＮ
型ピラー層３５内に形成される後述するＰ型ベース層２
６よりも第２のＮ型ピラー層３５が十分低い濃度であれ
ば問題はない。
域に第２のＮ型ピラー層３５が形成されるが、第２のＮ
型ピラー層３５内に形成される後述するＰ型ベース層２
６よりも第２のＮ型ピラー層３５が十分低い濃度であれ
ば問題はない。
【００５９】次に、図１５に示すように、公知の技術を
用いて、半導体層１２の表面に高濃度のＰ＋型のベース
層２６が選択的に形成される。この際、Ｐ型不純物にＢ
を用いた場合、例えば、イオン注入は、加速電圧が６０
ｋｅＶ、ドーズ量が３．０×１０14ｃｍ-2の条件で行わ
れ、拡散は、窒素雰囲気中で、温度が１１５０℃、拡散
時間が２３０分の条件で行われる。その後、第１の実施
形態と同様に、ベース層２６の表面に高濃度のソース層
２７が選択的に形成される。次いで、半導体層１２上に
ゲート絶縁膜を介してゲート電極２８が形成され、層間
絶縁膜２９、ソース電極３０、ドレイン電極３１が形成
される。
用いて、半導体層１２の表面に高濃度のＰ＋型のベース
層２６が選択的に形成される。この際、Ｐ型不純物にＢ
を用いた場合、例えば、イオン注入は、加速電圧が６０
ｋｅＶ、ドーズ量が３．０×１０14ｃｍ-2の条件で行わ
れ、拡散は、窒素雰囲気中で、温度が１１５０℃、拡散
時間が２３０分の条件で行われる。その後、第１の実施
形態と同様に、ベース層２６の表面に高濃度のソース層
２７が選択的に形成される。次いで、半導体層１２上に
ゲート絶縁膜を介してゲート電極２８が形成され、層間
絶縁膜２９、ソース電極３０、ドレイン電極３１が形成
される。
【００６０】図１７は、本発明の第２の実施形態に係る
半導体装置の断面図であり、等高線によるＮ型ピラー層
の濃度分布を示す。図１８は、図１７のＸＶＩＩＩ−Ｘ
ＶＩＩＩ線に沿った断面における濃度分布を示す。図１
９は、図１７のＸＩＸ−ＸＩＸ線に沿った断面における
濃度分布を示す。以下に、第２の実施形態に係る半導体
装置の濃度分布について説明する。
半導体装置の断面図であり、等高線によるＮ型ピラー層
の濃度分布を示す。図１８は、図１７のＸＶＩＩＩ−Ｘ
ＶＩＩＩ線に沿った断面における濃度分布を示す。図１
９は、図１７のＸＩＸ−ＸＩＸ線に沿った断面における
濃度分布を示す。以下に、第２の実施形態に係る半導体
装置の濃度分布について説明する。
【００６１】図１７に示すように、第２のＮ型ピラー層
３５を形成することにより、半導体層１２の表面まで第
１のＮ型ピラー層１９と同じ濃度若しくは第１のＮ型ピ
ラー層１９より高い不純物濃度の領域が形成されてい
る。また、半導体層１２の表層の横方向（溝１５の深さ
方向に対して垂直な方向）においてＮ型ピラー層３５の
不純物濃度が均一となっている。
３５を形成することにより、半導体層１２の表面まで第
１のＮ型ピラー層１９と同じ濃度若しくは第１のＮ型ピ
ラー層１９より高い不純物濃度の領域が形成されてい
る。また、半導体層１２の表層の横方向（溝１５の深さ
方向に対して垂直な方向）においてＮ型ピラー層３５の
不純物濃度が均一となっている。
【００６２】なお、図１７は、マスク層１３の突き出し
量が０．４μｍ程度の状態で、半導体層１２の表面から
３μｍ以上深い領域にイオン注入が行われた結果、半導
体層１２の表面から１μｍの深さから第１のＮ型ピラー
層１９が形成された場合を示している。
量が０．４μｍ程度の状態で、半導体層１２の表面から
３μｍ以上深い領域にイオン注入が行われた結果、半導
体層１２の表面から１μｍの深さから第１のＮ型ピラー
層１９が形成された場合を示している。
【００６３】図１８に示すように、半導体層１２は溝１
５の側面に近づくほどＡｓの濃度Ｎｄが高くなっている
ため、溝１５の側面にＮ型ピラー層１９が形成されてい
る。一方、溝１５間の半導体層１２の中央の領域は、Ａ
ｓの濃度Ｎｄが低く、このＡｓの濃度ＮｄよりもＢの濃
度Ｎｄが高くなっているため、Ｐ型ピラー層２０が形成
されている。そして、溝１５の側面の第１のＮ型ピラー
層１９不純物濃度Ｎｄは、約５×１０15ｃｍ-3となる。
なお、半導体層１２の形成時に注入したＰの濃度Ｎｄ
は、２×１０14ｃｍ-3でほぼ一定となっている。このよ
うに、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った断面
における濃度分布は、図１２に示す第１の実施形態と同
様の濃度分布となる。
５の側面に近づくほどＡｓの濃度Ｎｄが高くなっている
ため、溝１５の側面にＮ型ピラー層１９が形成されてい
る。一方、溝１５間の半導体層１２の中央の領域は、Ａ
ｓの濃度Ｎｄが低く、このＡｓの濃度ＮｄよりもＢの濃
度Ｎｄが高くなっているため、Ｐ型ピラー層２０が形成
されている。そして、溝１５の側面の第１のＮ型ピラー
層１９不純物濃度Ｎｄは、約５×１０15ｃｍ-3となる。
なお、半導体層１２の形成時に注入したＰの濃度Ｎｄ
は、２×１０14ｃｍ-3でほぼ一定となっている。このよ
うに、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った断面
における濃度分布は、図１２に示す第１の実施形態と同
様の濃度分布となる。
【００６４】図１９に示すように、半導体層１２の表面
に近づくにつれて、第１のＮ型ピラー層１９を形成する
ためのＡｓの濃度はやや低くなっており、第２のＮ型ピ
ラー層３５を形成するためのＰの濃度は急激に高くなっ
ている。これらの不純物濃度を合わせた結果、半導体層
１２の表面のＮ型ピラー層３５の不純物濃度Ｎｄは、約
１×１０16ｃｍ-3となる。つまり、上述した第１のＮ型
ピラー層１９よりも第２のＮ型ピラー層３５の不純物濃
度Ｎｄの方が１０倍程高くなっている。この不純物濃度
の差については、第２のＮ型ピラー層３５の不純物濃度
Ｎｄが第１のＮ型ピラー層１９の不純物濃度Ｎｄの１０
倍以上となってもよい。なお、Ｐ型ピラー層２０を形成
するためのＢの濃度Ｎｄは半導体層１２の深さ方向にお
いてほぼ一定となっている。
に近づくにつれて、第１のＮ型ピラー層１９を形成する
ためのＡｓの濃度はやや低くなっており、第２のＮ型ピ
ラー層３５を形成するためのＰの濃度は急激に高くなっ
ている。これらの不純物濃度を合わせた結果、半導体層
１２の表面のＮ型ピラー層３５の不純物濃度Ｎｄは、約
１×１０16ｃｍ-3となる。つまり、上述した第１のＮ型
ピラー層１９よりも第２のＮ型ピラー層３５の不純物濃
度Ｎｄの方が１０倍程高くなっている。この不純物濃度
の差については、第２のＮ型ピラー層３５の不純物濃度
Ｎｄが第１のＮ型ピラー層１９の不純物濃度Ｎｄの１０
倍以上となってもよい。なお、Ｐ型ピラー層２０を形成
するためのＢの濃度Ｎｄは半導体層１２の深さ方向にお
いてほぼ一定となっている。
【００６５】第２の実施形態によれば、第１の実施形態
と同様の効果を得ることができる。
と同様の効果を得ることができる。
【００６６】さらに、第１の実施形態と比較して、マス
ク層２３の形成工程とこのマスク層２３のパターニング
工程がそれぞれ１回ずつ削減されるため、プロセスが容
易となる。
ク層２３の形成工程とこのマスク層２３のパターニング
工程がそれぞれ１回ずつ削減されるため、プロセスが容
易となる。
【００６７】また、第２の実施形態によれば、半導体層
１２の表層の横方向においてＮ型ピラー層３５の不純物
濃度を均一に形成できる。このため、第１の実施形態よ
りも、溝１５の側面の半導体層１２の上層に電流が集中
することを緩和でき、素子の低抵抗化をさらに図ること
ができる。
１２の表層の横方向においてＮ型ピラー層３５の不純物
濃度を均一に形成できる。このため、第１の実施形態よ
りも、溝１５の側面の半導体層１２の上層に電流が集中
することを緩和でき、素子の低抵抗化をさらに図ること
ができる。
【００６８】なお、ベース層２６と、第１、第２のＮ型
ピラー層１９、３５とを非接触とすることにより、第１
の実施形態と同様の効果をさらに得られることはもちろ
んである。
ピラー層１９、３５とを非接触とすることにより、第１
の実施形態と同様の効果をさらに得られることはもちろ
んである。
【００６９】［第３の実施形態］図２０は、本発明の第
３の実施形態に係る半導体装置の断面を概略的に示して
おり、縦型ＮＰＮ構造のＤＴＭＯＳ構造を示している。
図２０に示すように、ゲート電極２８は溝１５上に設け
られておらず、溝１５の端部から離間し、且つベース層
２６の端部とソース層２７の端部の間のチャネル領域上
まで延在して設けられる。その他の構造については、第
１の実施形態と同様である。
３の実施形態に係る半導体装置の断面を概略的に示して
おり、縦型ＮＰＮ構造のＤＴＭＯＳ構造を示している。
図２０に示すように、ゲート電極２８は溝１５上に設け
られておらず、溝１５の端部から離間し、且つベース層
２６の端部とソース層２７の端部の間のチャネル領域上
まで延在して設けられる。その他の構造については、第
１の実施形態と同様である。
【００７０】図２１は、上記構成の半導体装置の製造工
程の断面図を概略的に示している。まず、図２乃至図９
に示すように、第１の実施形態と同様に、溝１５、第１
のＮ型ピラー層１９、Ｐ型ピラー層２０、埋め込み層２
２が形成される。
程の断面図を概略的に示している。まず、図２乃至図９
に示すように、第１の実施形態と同様に、溝１５、第１
のＮ型ピラー層１９、Ｐ型ピラー層２０、埋め込み層２
２が形成される。
【００７１】次に、図２１に示すように、ゲート絶縁膜
５１が形成された後、このゲート絶縁膜５１上にゲート
電極２８となる導電膜が形成される。次に、リソグラフ
ィ工程およびエッチング技術を用いて、この導電膜をパ
ターニングする。この結果、溝１５の端部から離間し、
且つベース層２６の端部とソース層２７の端部の間のチ
ャネル領域上まで延在してゲート電極２８が形成され
る。次に、半導体層１２上にマスク層５２が形成され
る。このマスク層５２は、例えばゲート電極２８の端部
とほぼ同一の端部を有するように形成される。次に、こ
のゲート電極２８をマスクとしてイオン注入を行うこと
により、第２のＮ型ピラー層２５が自己整合的に形成さ
れる。このため、マスク層５２のパターニングの際、厳
密な位置合わせは必要とされない。
５１が形成された後、このゲート絶縁膜５１上にゲート
電極２８となる導電膜が形成される。次に、リソグラフ
ィ工程およびエッチング技術を用いて、この導電膜をパ
ターニングする。この結果、溝１５の端部から離間し、
且つベース層２６の端部とソース層２７の端部の間のチ
ャネル領域上まで延在してゲート電極２８が形成され
る。次に、半導体層１２上にマスク層５２が形成され
る。このマスク層５２は、例えばゲート電極２８の端部
とほぼ同一の端部を有するように形成される。次に、こ
のゲート電極２８をマスクとしてイオン注入を行うこと
により、第２のＮ型ピラー層２５が自己整合的に形成さ
れる。このため、マスク層５２のパターニングの際、厳
密な位置合わせは必要とされない。
【００７２】次に、図２０に示すように、マスク層５２
を除去した後、ゲート電極２８をマスクとして、イオン
注入を行うことによりベース層２６が自己整合的に形成
される。なお、マスク層５２をマスクとして、第２のＮ
型ピラー層２５およびベース層２６を形成することもで
きる。次に、第１の実施形態と同様の工程を経て、ソー
ス層２７、層間絶縁膜２９、ソース電極３０、ドレイン
電極３１が形成される。なお、ゲート電極２８上に、さ
らにポリシリコン等の導電材料による配線層を形成する
こともできる。こうすることにより、ゲート電極２８の
配線抵抗を低下することができる。
を除去した後、ゲート電極２８をマスクとして、イオン
注入を行うことによりベース層２６が自己整合的に形成
される。なお、マスク層５２をマスクとして、第２のＮ
型ピラー層２５およびベース層２６を形成することもで
きる。次に、第１の実施形態と同様の工程を経て、ソー
ス層２７、層間絶縁膜２９、ソース電極３０、ドレイン
電極３１が形成される。なお、ゲート電極２８上に、さ
らにポリシリコン等の導電材料による配線層を形成する
こともできる。こうすることにより、ゲート電極２８の
配線抵抗を低下することができる。
【００７３】第３の実施形態によれば、第１、第２の実
施形態と同様の効果を得ることができる。
施形態と同様の効果を得ることができる。
【００７４】さらに、第３の実施形態によれば、第２の
Ｎ型ピラー層２５はゲート電極２８をマスクとして自己
整合的に形成される。このため、第２のＮ型ピラー層２
５は、ゲート電極２８との間で位置ずれを生じることな
く形成される。上記したように、ベース層２６もゲート
電極をマスクとして自己整合的に形成されるため、結果
的に、第２のＮ型ピラー層２５とベース層２６との間の
位置ズレを回避できる。
Ｎ型ピラー層２５はゲート電極２８をマスクとして自己
整合的に形成される。このため、第２のＮ型ピラー層２
５は、ゲート電極２８との間で位置ずれを生じることな
く形成される。上記したように、ベース層２６もゲート
電極をマスクとして自己整合的に形成されるため、結果
的に、第２のＮ型ピラー層２５とベース層２６との間の
位置ズレを回避できる。
【００７５】また、ドレイン（第２のＮ型ピラー層２
５）とゲート電極２８との対向面積を、第１、第２の実
施形態に比べ、さらに小さくすることができる。このた
め、ドレイン−ゲート間の容量をさらに低下できる。こ
のため、半導体素子の高速化が可能となる。さらに、上
記したように、ゲート電極２８上にさらに配線層を設け
ることにより、ドレインーゲート間の容量を低下させる
とともにゲート電極２８の配線抵抗を低下できる。
５）とゲート電極２８との対向面積を、第１、第２の実
施形態に比べ、さらに小さくすることができる。このた
め、ドレイン−ゲート間の容量をさらに低下できる。こ
のため、半導体素子の高速化が可能となる。さらに、上
記したように、ゲート電極２８上にさらに配線層を設け
ることにより、ドレインーゲート間の容量を低下させる
とともにゲート電極２８の配線抵抗を低下できる。
【００７６】溝１５の側壁からイオン注入することによ
り第１のＮ型ピラー層１９を形成する場合、溝１５の側
面付近ほど第１のＮ型ピラー層の不純物濃度が高くな
る。このため、ドレイン−ソース間に逆バイアスが印加
された場合、この高濃度の部分の空乏化が遅れる。第３
の実施形態によれば、この高濃度部分とゲート電極２８
との対向面積を小さくすることができるため、容量を低
下することができ、半導体素子の高速化が可能となる。
り第１のＮ型ピラー層１９を形成する場合、溝１５の側
面付近ほど第１のＮ型ピラー層の不純物濃度が高くな
る。このため、ドレイン−ソース間に逆バイアスが印加
された場合、この高濃度の部分の空乏化が遅れる。第３
の実施形態によれば、この高濃度部分とゲート電極２８
との対向面積を小さくすることができるため、容量を低
下することができ、半導体素子の高速化が可能となる。
【００７７】その他、本発明の思想の範疇において、当
業者であれば、各種の変更例及び修正例に想到し得るも
のであり、それら変更例及び修正例についても本発明の
範囲に属するものと了解される。
業者であれば、各種の変更例及び修正例に想到し得るも
のであり、それら変更例及び修正例についても本発明の
範囲に属するものと了解される。
【００７８】
【発明の効果】以上説明したように本発明によれば、ソ
ース−ドレイン間の電流経路の遮断を防止することが可
能な半導体装置及びその製造方法を提供できる。
ース−ドレイン間の電流経路の遮断を防止することが可
能な半導体装置及びその製造方法を提供できる。
【図１】本発明の第１の実施形態に係る半導体装置を概
略的に示す断面図。
略的に示す断面図。
【図２】図１に示す半導体装置の製造工程を示す断面
図。
図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１に示す半導体装置におけるＮ型ピラー層
の濃度分布を等高線により示す図。
の濃度分布を等高線により示す図。
【図１２】図１１のＸＩＩ−ＸＩＩ線に沿った断面にお
ける濃度分布を示す図。
ける濃度分布を示す図。
【図１３】図１１のＸＩＩＩ−ＸＩＩＩ線に沿った断面
における濃度分布を示す図。
における濃度分布を示す図。
【図１４】図１に示す半導体装置の第１、第２の変更例
を概略的に示す断面図。
を概略的に示す断面図。
【図１５】本発明の第２の実施形態に係る半導体装置を
概略的に示す断面図。
概略的に示す断面図。
【図１６】図９に続く、本発明の第２の実施形態に係る
半導体装置の製造工程を概略的に示す断面図。
半導体装置の製造工程を概略的に示す断面図。
【図１７】図１５に示す半導体装置におけるＮ型ピラー
層の濃度分布を等高線により示す図。
層の濃度分布を等高線により示す図。
【図１８】図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った
断面における濃度分布を示す図。
断面における濃度分布を示す図。
【図１９】図１７のＸＩＸ−ＸＩＸ線に沿った断面にお
ける濃度分布を示す図。
ける濃度分布を示す図。
【図２０】本発明の第３の実施形態に係る半導体装置を
概略的に示す断面図。
概略的に示す断面図。
【図２１】図９に続く、本発明の第３の実施形態に係る
半導体装置の製造工程を概略的に示す断面図。
半導体装置の製造工程を概略的に示す断面図。
【図２２】理想的な構造のＤＴＭＯＳを有する半導体装
置を概略的に示す断面図。
置を概略的に示す断面図。
【図２３】図２２の半導体装置の製造工程の問題点を説
明するための図。
明するための図。
【図２４】図２３に続く工程を示す断面図。
【図２５】図２４の半導体装置のＮ型ピラー層の濃度分
布を等高線により示す図。
布を等高線により示す図。
【図２６】図２２の半導体装置の製造工程の問題点を説
明するための図。
明するための図。
【図２７】図２２の半導体装置の製造工程の問題点を説
明するための図。
明するための図。
【図２８】図２７に続く工程を示す断面図。
１１…Ｎ型半導体基板、
１２…Ｎ型半導体層、
１５…溝、
２１…酸化膜、
１９…第１のＮ型ピラー層、
２０…Ｐ型ピラー層、
２２…埋め込み層、
２５…第２のＮ型ピラー層、
２６…Ｐ型ベース層、
２７…Ｎ型ソース層、
２８…ゲート電極、
２９…層間絶縁膜、
３０…ソース電極、
３１…ドレイン電極、
Ｇ…ゲート、
Ｄ…ドレイン、
Ｓ…ソース。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 上月 繁雄
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
(72)発明者 帆玉 信一
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
Claims (19)
- 【請求項１】第１導電型の半導体基板と、 前記半導体基板上に配設された半導体層と、 前記半導体層の表面から前記半導体基板に向かって深さ
方向に延びる溝と、 前記半導体層内の前記溝の側面に前記溝に沿って深さ方
向に形成され、且つ下部が前記半導体基板と接続され
た、第１導電型の第１領域と、 前記半導体層の表面で且つ前記溝の側面の近傍に形成さ
れ、且つ前記第１領域と接続された、第１導電型の第２
領域と、 前記半導体層の表面に形成された、第２導電型の第３領
域と、 前記第３領域内の前記半導体層の表面に形成された、第
１導電型の第４領域と、 前記第２領域と前記第４領域との間の前記第３領域の表
面上にゲート絶縁膜を介して配設されたゲート電極と、 を具備することを特徴とする半導体装置。 - 【請求項２】第１導電型の半導体基板と、 前記半導体基板上に配設された第２導電型の半導体層
と、 内部に充填層が埋め込まれ、前記半導体層の表面から前
記半導体基板に向かって深さ方向に延びる溝と、 前記半導体層内の前記溝の側面に前記溝に沿って深さ方
向に形成され、且つ下部が前記半導体基板と接続され
た、第１導電型の第１領域と、 前記半導体層の表面で且つ前記溝の側面の近傍に形成さ
れ、且つ前記第１領域と接続された、第１導電型の第２
領域と、 前記半導体層の表面に形成された、第２導電型の第３領
域と、 前記第３領域内の前記半導体層の表面に形成された、第
１導電型の第４領域と、 前記第２領域と前記第４領域との間の前記第３領域の表
面上にゲート絶縁膜を介して配設されたゲート電極と、 を具備することを特徴とする半導体装置。 - 【請求項３】前記第１領域と前記第２領域は、それぞれ
前記第３領域と接して形成されていることを特徴とする
請求項１または２に記載の半導体装置。 - 【請求項４】前記第１領域は前記第３領域と離間して形
成されていて、前記第２領域は前記第３領域と接して形
成されていることを特徴とする請求項１または２に記載
の半導体装置。 - 【請求項５】前記第１領域と前記第２領域は、それぞれ
前記第３領域と離間して形成されていることを特徴とす
る請求項１または２に記載の半導体装置。 - 【請求項６】前記ゲート電極は前記溝の上部に延在して
形成されていることを特徴とする請求項１または２に記
載の半導体装置。 - 【請求項７】前記第２領域は、前記ゲート電極に対して
自己整合的に形成されていることを特徴とする請求項１
または２に記載の半導体装置。 - 【請求項８】前記第２領域の表面における不純物濃度
は、前記第１領域の前記溝の側面近傍における不純物濃
度以上であることを特徴とする請求項１または２に記載
の半導体装置。 - 【請求項９】前記第２領域の表面における不純物濃度
は、横方向にほぼ均一であることを特徴とする請求項１
または２に記載の半導体装置。 - 【請求項１０】前記第２領域の不純物濃度は、前記第１
領域の不純物濃度の１０倍以上であることを特徴とする
請求項１または２に記載の半導体装置。 - 【請求項１１】前記第１、第２領域の境界の領域におけ
る不純物濃度は、前記第１領域の不純物濃度よりも低い
ことを特徴とする請求項１または２に記載の半導体装
置。 - 【請求項１２】前記第３領域の不純物濃度は、前記半導
体層の不純物濃度よりも高いことを特徴とする請求項２
に記載の半導体装置。 - 【請求項１３】第１導電型の半導体基板上に半導体層を
形成する工程と、 前記半導体層に、前記半導体基板に向かって深さ方向に
延び、且つ第１開口を有する溝を形成する工程と、 前記第１開口から前記溝の側面に第１、第２不純物をイ
オン注入する工程と、 前記第１不純物を拡散することにより、前記半導体層内
の前記溝の側面に前記溝の側面に深さ方向に沿って且つ
下部が前記半導体基板と接続された第１導電型の第１領
域を形成する工程と、 前記第２不純物を拡散することにより、前記半導体層内
で、前記第１領域の前記溝と反対の側面に接して前記第
１領域に沿って深さ方向に第２導電型の第２領域を形成
する工程と、 前記溝の内部を充填層により埋め込む工程と、 前記半導体層の表面で且つ前記溝の側面の近傍に、前記
第１領域と接する第１導電型の第３領域を形成する工程
と、 前記半導体層の表面に、前記第２領域より高い不純物濃
度を有する第２導電型の第４領域を形成する工程と、 前記第４領域内の前記半導体層の表面に、第１導電型の
第５領域を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１４】前記第１、第２不純物は、前記第１不純
物よりも前記第２不純物の拡散係数が大きくなる組み合
わせで選ばれることを特徴とする請求項１３に記載の半
導体装置の製造方法。 - 【請求項１５】前記第１、第２不純物を注入する工程
は、前記溝の両側の側面に前記第１、第２不純物をイオ
ン注入する工程を具備することを特徴とする請求項１３
に記載の半導体装置の製造方法。 - 【請求項１６】前記第３領域を形成する工程は、 前記半導体層および充填層上に、前記第１領域の上部に
対応する位置に第２開口を有するマスク層を選択的に形
成する工程と、 前記第２開口から前記半導体層の表面に第３不純物をイ
オン注入する工程と、 前記第３不純物を拡散する工程と、 を具備することを特徴とする請求項１３に記載の半導体
装置の製造方法。 - 【請求項１７】前記第２開口の開口幅は、０．２〜３．
０μｍであることを特徴とする請求項１６に記載の半導
体装置の製造方法。 - 【請求項１８】前記第３領域を形成する工程は、 前記半導体層の表面に第３不純物をイオン注入する工程
と、 前記第３不純物を拡散する工程と、 を具備することを特徴とする請求項１３に記載の半導体
装置の製造方法。 - 【請求項１９】前記マスク層はゲート電極であって、 前記方法は、前記半導体層および充填層上にゲート絶縁
膜を形成後、前記ゲート絶縁膜上にゲート電極を形成す
る工程をさらに具備することを特徴とする請求項１６に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002140147A JP4559691B2 (ja) | 2001-05-25 | 2002-05-15 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001157485 | 2001-05-25 | ||
| JP2001-157485 | 2001-05-25 | ||
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| Publication Number | Publication Date |
|---|---|
| JP2003046082A true JP2003046082A (ja) | 2003-02-14 |
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-
2002
- 2002-05-15 JP JP2002140147A patent/JP4559691B2/ja not_active Expired - Fee Related
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