JPH1187664A - 半導体装置及びその製造方法 - Google Patents
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Abstract
の不揮発性半導体メモリにおいて、制御ゲートが高電圧
に十分に耐える構造とするとともに、しきい値の変動を
最小限に抑える。 【解決手段】 所定形状の浮遊ゲート20がSOI基板
1に形成され、制御ゲートとなる不純物拡散層17と酸
化膜18を誘電体膜として容量結合している。誘電体膜
18直下の不純物拡散層17は、フィ−ルド酸化膜2、
埋め込み酸化膜12により単結晶シリコン層13から絶
縁されている。また、トンネル酸化膜19上に延在した
浮遊ゲート20の両側の単結晶シリコン層13には一対
の不純物拡散層21,22が形成されており、不純物拡
散層21,22と近接するp型不純物拡散層195に
は、しきい値を安定させるためのアルミニウム電極19
8が接続されている。
Description
の製造方法に関し、特に、浮遊ゲートと制御ゲートが誘
電体膜を介して形成されてなる不揮発性半導体記憶装置
に適用して好適なものである。
の接続を断っても記憶データが保持されるEEPROM
等の不揮発性半導体メモリが注目されている。この不揮
発性半導体メモリは、半導体基板上にトンネル絶縁膜を
介して浮遊ゲートが形成され、誘電体膜を介してこの浮
遊ゲートと対向するように制御ゲートが形成されて構成
されている。
が、特開平6−85279号公報に開示されている。こ
の素子は、上述の不揮発性半導体メモリを上下逆さに構
成したものである。具体的には、半導体基板上に形成さ
れた絶縁膜内に、制御ゲート、ゲート絶縁膜、浮遊ゲー
ト及びトンネル絶縁膜が順次積層形成され、その上にソ
ース/ドレインを有する半導体層が形成されて不揮発性
半導体メモリが構成されている。この素子は、表面側か
らコンタクトをとることができるため、ワード線を配置
し易く高集積化に適している。
リは積層ゲート構造を有するために構造が複雑となり、
素子形成時の要求精度が極めて高く、しかも書き込み電
圧を低下させるために制御ゲートと浮遊ゲートとの重な
り部分の面積を大きくすることが必要であり、製造工程
及び製造コストの増大化や信頼性の低下のみならず高集
積化の妨げにすらなる等の問題が生じている。
策として、特願昭58−30355号や特開平7−11
2018号公報に、セル面積が小さく、しかも1層の多
結晶シリコン膜からなるEEPROMが開示されてい
る。このEEPROMは、半導体基板にソース/ドレイ
ンが形成されてなる第1の素子活性領域と、この第1の
素子活性領域と素子分離構造を介して隣接し、不純物拡
散層が形成されてなる第2の素子活性領域とを備えてお
り、1層の多結晶シリコン膜がパターニングされて第1
の素子活性領域ではソース/ドレイン間のチャネル上で
トンネル絶縁膜を介してパターン形成され、第2の素子
活性領域では不純物拡散層と対向するようにゲート絶縁
膜を介してパターン形成されてなる浮遊ゲートを有して
構成されている。ここで、第2の素子活性領域の不純物
拡散層が制御ゲートとして機能することになる。
PROMにおいては、データの消去時や書き込み時、特
に消去時には制御ゲート、即ち不純物拡散層に印加する
必要のある電圧が20(V)以上と高電圧であるため、
制御ゲートと半導体基板との耐圧の確保が不十分となっ
て誤動作を招来するという深刻な問題がある。
電極を構成する半導体領域を絶縁膜により他の半導体領
域から分離して、接合降伏電圧により制限されない高い
制御電圧を印可することを可能とする不揮発性メモリセ
ルが記載されている。
記載された方法では、書き込み時あるいは読み出し時の
しきい値の変動を抑止することができず、しきい値の変
動によりメモリセルの誤動作を引き起こす虞があった。
とする単層ゲート型であって、しかもデータの消去時や
書き込み時に印加される高電圧に制御ゲートが十分に耐
えることができ、誤動作を防止して信頼性の高い半導体
装置及びその製造方法を提供することにある。
フィールドシールド素子分離構造によって素子活性領域
が画定された半導体装置であって、半導体基板の表面領
域に形成された第1の拡散層と、前記半導体基板上にフ
ィールドシールドゲート絶縁膜を介して形成され、前記
第1の拡散層の上層において前記第1の拡散層よりも広
い第1の開口部を少なくとも有するシールドプレート電
極と、前記シールドプレート電極に印加された電圧によ
って画定される素子活性領域において、前記半導体基板
の表面領域にある間隔を有して形成された一対の第2の
拡散層と、前記シールドプレート電極と略同一の階層位
置において前記第1の拡散層上に誘電体膜を介して形成
され前記第1の拡散層と容量結合してなる第1の電極
と、前記素子活性領域における前記一対の第2の拡散層
間の前記半導体基板上にトンネル絶縁膜を介して形成さ
れた第2の電極とを有し、前記第1の電極と前記第2の
電極が電気的に接続されることによって浮遊ゲートとし
て機能し、前記第1の拡散層が制御ゲートとして機能し
て不揮発性半導体メモリを構成する。
は、前記シールドプレート電極の下層における前記半導
体基板の表面領域に前記第1の拡散層から離間して前記
半導体基板と同じ導電型の第3の拡散層が形成されてい
る。
前記第1の拡散層は、前記半導体基板と逆導電型の不純
物の導入により形成された領域であって前記第1の拡散
層に対して絶縁された領域によって覆われている。
前記誘電体膜は、タンタル酸化物、BST化合物、PZ
T化合物、PLZT化合物のいずれかを含む。
前記第1の電極は、チタン化合物、タングステン化合
物、ルテニウム化合物、白金のいずれかを含む。
子分離構造が形成されて画定された第1、第2及び第3
の素子活性領域と、前記第3の素子活性領域に対して逆
導電型に形成された第4の素子活性領域とを備えた半導
体装置であって、前記第1の素子活性領域には、前記半
導体基板の表面領域に形成された一対の拡散層と、前記
一対の拡散層間の前記半導体基板上にトンネル酸化膜を
介して形成された第1の電極とを有し、前記第2の素子
活性領域には、前記半導体基板の表面領域に形成された
第1の導電体層と、前記第1の導電体層の側面から下面
にかけて覆うように形成された前記第1の導電体層に対
して絶縁された領域と、前記半導体基板上に誘電体膜を
介して形成され前記第1の導電体層と容量結合してなる
第2の電極とを有し、前記第1の素子活性領域における
前記半導体基板に所定の電位を印可するための第3の電
極を有し、前記第3の素子活性領域及び第4の素子活性
領域には、前記半導体基板の表面領域にそれぞれ形成さ
れた一対の拡散層と、前記一対の拡散層間の前記半導体
基板上にそれぞれゲート絶縁膜を介して形成された所定
のパターンのゲート電極とからなるCMOSトランジス
タが構成され、前記第1の電極と前記第2の電極が電気
的に接続されて浮遊ゲートとして機能し、前記第1の導
電体層が制御ゲートとして機能することによって不揮発
性半導体メモリを構成するとともに、前記CMOSトラ
ンジスタが前記不揮発性半導体メモリの周辺回路として
機能する。
は、半導体基板上に素子分離構造が形成されて画定され
た第1及び第2の素子活性領域を備えた半導体装置であ
って、前記第1の素子活性領域には、前記半導体基板の
表面領域に形成された一対の拡散層を有し、前記第2の
素子活性領域には、前記半導体基板の表面領域に形成さ
れた第1の導電体層と、前記第1の導電体層の側面から
下面を覆うように形成された領域であって前記第1の導
電体層に対して絶縁された領域とを有し、前記第1の素
子活性領域においては前記一対の拡散層間の前記半導体
基板上に第1の絶縁膜を介して第1の電極が形成され、
前記第2の素子活性領域においては前記第1の導電体層
上に第2の絶縁膜を介して前記第1の導電体層と容量結
合してなる第2の電極が形成され、前記第1の素子活性
領域における前記半導体基板に所定の電位を印可するた
めの第3の電極を有し、前記第1の電極と前記第2の電
極が電気的に接続されている。
子分離構造が形成されて画定された第1、第2及び第3
の素子活性領域を備えた半導体装置であって、前記第1
の素子活性領域には、前記半導体基板の表面領域に形成
された一対の第1の拡散層と、前記一対の第1の拡散層
間の前記半導体基板上に第1の絶縁膜を介して形成され
た第1の電極とを有し、前記第2の素子活性領域には、
前記半導体基板の表面領域に形成された第1の導電体層
と、前記第1の導電体層上に第2の絶縁膜を介して形成
された前記第1の導電体層と容量結合してなる第2の電
極とを有し、前記第1の素子活性領域における前記半導
体基板に所定の電位を印可するための第3の電極を有
し、前記第3の素子活性領域には、前記半導体基板の表
面領域に形成された一対の第2の拡散層と、前記一対の
第2の拡散層間の前記半導体基板上にゲート絶縁膜を介
して形成されたゲート電極とからなる半導体素子が構成
され、少なくとも前記第1の素子活性領域又は前記第2
の素子活性領域の側面から下面にかけての領域が絶縁さ
れた領域で覆われるとともに、前記第1の電極と前記第
2の電極が電気的に接続されて島状の電極を構成して半
導体メモリの一部を構成し、前記半導体素子が前記半導
体メモリの周辺回路として機能する。
は、前記素子分離構造が、LOCOS法により形成され
たフィールド酸化膜、トレンチ型素子分離構造、フィー
ルドシールド素子分離構造のうちのいずれかである。
は、前記半導体基板の表面領域に形成された第2の導電
体層を有し、前記第3の電極は前記第2の導電体層を介
して前記半導体基板に所定の電位を印可する。
は、前記半導体基板、半導体基板上に絶縁層を介して表
面に半導体層を備えた半導体基板であって、前記素子分
離構造は前記絶縁層に達するように形成され、前記絶縁
された領域は、前記絶縁層と、前記素子分離構造とから
構成される。
は、前記半導体基板内の所定深さの部位には埋め込み絶
縁層が形成され、前記素子分離構造は前記絶縁層に達す
るように形成され、前記絶縁された領域は、前記埋め込
み絶縁層と、前記素子分離構造とから構成される。
は、前記第1の導電体層は前記半導体基板に形成された
拡散層である。
は、前記絶縁された領域は、前記半導体基板と逆導電型
の不純物の導入により形成された領域である。
は、少なくとも前記第1及び前記第2の素子活性領域上
に、前記第1及び第2の電極に達する開孔が形成された
層間絶縁膜を有し、前記第1の電極と前記第2の電極
が、前記開孔を充填する導電膜によって電気的に接続さ
れている。
は、前記第1及び第2の素子活性領域上に、前記第1及
び第2の電極に達する開孔が形成された層間絶縁膜を有
し、前記第1の電極と前記第2の電極が、前記開孔を充
填する導電膜によって電気的に接続されている。
は、前記第1の電極及び前記第2の電極が浮遊ゲートと
して機能し、前記第1の導電体層が制御ゲートとして機
能して不揮発性半導体メモリを構成する。
は、前記導電領域は、前記第1の素子活性領域を画定す
る素子分離構造上の溝内に形成された拡散層であって、
前記絶縁された領域は前記素子分離構造からなる。
は、前記第1の電極と前記第2の電極を接続する第1の
配線層と、前記第1、第3及び第4の素子活性領域にお
ける前記一対の拡散層とそれぞれ電気的に接続される第
2の配線層を有し、前記第1の配線層と前記第2の配線
層が同一材料で形成されている。
前記誘電体膜は、タンタル酸化物、BST化合物、PZ
T化合物、PLZT化合物のいずれかを含む。
前記第2の絶縁膜は、タンタル酸化物、BST化合物、
PZT化合物、PLZT化合物のいずれかを含む。
前記第2の電極は、チタン化合物、タングステン化合
物、ルテニウム化合物、白金のいずれかを含む。
は、前記第1の電極と前記第2の電極を接続する第1の
配線層と、前記第第3の素子活性領域における前記一対
の拡散層とそれぞれ電気的に接続される第2の配線層を
有し、前記第1の配線層と前記第2の配線層が同一材料
で形成されている。
さの部位に絶縁層を有する半導体基板に素子分離構造を
形成して第1、第2、第3及び第4の素子活性領域を画
定し、少なくとも前記第1の素子活性領域の側面から下
面にかけての領域を前記絶縁層と前記素子分離構造で覆
う第1の工程と、前記第1の素子活性領域に不純物を導
入し、第1の拡散層を形成する第2の工程と、前記第2
の素子活性領域における前記半導体基板の表面領域に前
記半導体基板と逆導電型の不純物を導入して拡散層領域
を形成する第3の工程と、前記第1、第2、第3及び第
4の素子活性領域における前記半導体基板上に第1、第
2、第3及び第4の絶縁膜をそれぞれ形成する第4の工
程と、前記第1、第2、第3及び第4の素子活性領域に
おける前記半導体基板上の全面に前記第1、第2、第3
及び第4の絶縁膜を間に介して導電膜を形成する第5の
工程と、前記導電膜をパターニングして、少なくとも前
記第1又は第3の素子活性領域上に所定パターンに残す
とともに、前記第2及び前記第4の素子活性領域上にそ
れぞれゲート電極を形成する第6の工程と、前記第3及
び第4の素子活性領域に不純物を導入し、前記第3及び
第4の素子活性領域における前記導電膜の両側の前記半
導体基板の表面領域に一対の第2の拡散層及び一対の第
3の拡散層を形成する第7の工程と、前記第2の素子活
性領域に前記拡散層領域と逆導電膜型の不純物を導入
し、前記第2の素子活性領域における前記導電膜の両側
の前記半導体基板の表面領域に一対の第4の拡散層を形
成する第8の工程と、前記第3の素子活性領域の近傍の
前記半導体基板に不純物を導入して、第5の拡散層を形
成する第9の工程と、前記第5の拡散層と接続され前記
第5の拡散層を介して前記第3の素子活性領域に所定電
圧を印可する電極を形成する第10の工程とを有する。
において、前記半導体基板は前記絶縁層を備えたSOI
基板であり、前記第1の工程において、前記絶縁層と接
続されるように前記素子分離構造を形成する。
において、前記半導体基板は前記絶縁層を備えたSOI
基板であり、前記第1の工程において、前記半導体基板
の表面に前記絶縁層に達する溝を形成した後、前記溝内
に第5の絶縁膜を埋め込むことによってトレンチ型素子
分離構造を形成する。
においては、前記第1の工程の前に、前記半導体基板の
全面に酸素イオン注入を施して、前記半導体基板内に前
記絶縁層を形成する第11の工程を更に有し、前記第1
の工程において、前記絶縁層と接続されるように前記素
子分離構造を形成する。
においては、前記第6の工程において、前記第2の素子
活性領域における前記導電膜と前記第4の素子活性領域
における前記導電膜を一体の連なる形状にパターニング
する。
においては、前記第10の工程後、前記一対の第3の拡
散層の一方と前記一対の第4の拡散層の一方を電気的に
接続する第12の工程を更に有する。
においては、前記第6の工程において、前記導電膜を前
記第1及び第3の素子活性領域にわたる島状の所定パタ
ーンに形成する。
においては、前記第6の工程において、前記導電膜を前
記第1及び第3の素子活性領域でそれぞれ別体の島状の
所定パターンに形成するとともに、前記第8の工程の後
に、前記第1及び第2の素子活性領域に形成された前記
導電膜を電気的に接続する第13の工程を更に有する。
においては、前記第6の工程において、前記導電膜を前
記第3の素子活性領域のみに島状の所定パターンに形成
し、前記第10の工程の後に、前記導電膜と電気的に接
続され前記第1の絶縁膜を介して前記第1の拡散層と容
量結合する第2の導電膜を形成する第14の工程を更に
有する。
においては、前記第2の導電膜の形成と同時に、前記一
対の第2、第3及び第4の拡散層と電気的に接続される
配線層を形成する。
さの部位に絶縁層を有する半導体基板に素子分離構造を
形成して第1、及び第2の素子活性領域を画定し、少な
くとも前記第1の素子活性領域の側面から下面にかけて
の領域を前記絶縁層と前記素子分離構造で覆う第1の工
程と、前記第1の素子活性領域の前記半導体基板の表面
領域に不純物を導入し、第1の拡散層を形成する第2の
工程と、前記第1の素子活性領域の前記半導体基板上に
第1の絶縁膜を、前記第2の素子活性領域の前記半導体
基板上に第2の絶縁膜を形成する第3の工程と、前記第
1及び第2の素子活性領域上を含む全面に導電膜を形成
し、前記導電膜を少なくとも前記第1又は第2の素子活
性領域上に所定パターンに残す第4の工程と、前記第2
の素子活性領域上を含む全面に不純物を導入し、第2の
素子活性領域における前記導電膜の両側の前記半導体基
板の表面領域に一対の第2の拡散層を形成する第5の工
程と、前記第2の素子活性領域の近傍の前記半導体基板
に不純物を導入して、第3の拡散層を形成する第6の工
程と、前記第3の拡散層と接続され前記第3の拡散層を
介して前記第2の素子活性領域に所定電圧を印可する電
極を形成する第7の工程とを有する。
においては、前記半導体基板は前記絶縁層を備えたSO
I基板であり、前記第1の工程において、前記絶縁層と
接続されるように前記素子分離構造を形成する。
において、前記半導体基板は前記絶縁層を備えたSOI
基板であり、前記第1の工程において、前記半導体基板
の表面に前記絶縁層に達する溝を形成した後、前記溝内
に第5の絶縁膜を埋め込むことによってトレンチ型素子
分離構造を形成する。
においては、前記第1の工程の前に、前記半導体基板の
全面に酸素イオン注入を施して、前記半導体基板内に前
記絶縁層を形成する第8の工程を更に有し、前記第1の
工程において、前記絶縁層と接続されるように前記素子
分離構造を形成する。
においては、前記第4の工程において、前記導電膜を前
記第1及び第2の素子活性領域にわたる島状の所定パタ
ーンに形成する。
においては、前記第4の工程において、前記導電膜を前
記第1及び第2の素子活性領域でそれぞれ別体の島状の
所定パターンに形成するとともに、前記第5の工程の後
に、前記第1及び第2の素子活性領域に形成された前記
導電膜を電気的に接続する第9の工程を更に有する。
においては、前記第4の工程において、前記導電膜を前
記第2の素子活性領域のみに島状の所定パターンに形成
し、前記第5の工程の後に、前記導電膜と電気的に接続
され前記第1の絶縁膜を介して前記第1の拡散層と容量
結合する第2の導電膜を形成する第10の工程を更に有
する。
においては、前記第2の導電膜の形成と同時に、前記一
対の第2の拡散層と電気的に接続される配線層を形成す
る。
においては、ほぼ平坦な半導体領域の表面に第1の溝を
形成する第1の工程と、前記半導体領域の全面に前記第
1の溝の深さより厚い膜厚の第1の膜を形成し、前記第
1の溝を埋め込む第2の工程と、前記第1の膜の前記第
1の溝上に相当する部位に第2の溝を形成する工程であ
って、前記第2の溝の底面が前記第1の溝以外の前記半
導体基板よりも下層に位置し、かつ前記第1の溝におけ
る前記半導体基板の表面に達しないように前記第2の溝
を形成する第3の工程と、前記第1の膜の全面に前記第
2の溝の深さより厚い膜厚の第2の膜を形成し、前記第
2の溝を埋め込む第4の工程と、前記半導体基板をスト
ッパーとして、少なくとも前記第1及び第2の膜を研磨
して表面を平坦化する第5の工程とを有する。
においては、前記第1の膜が絶縁膜であり、前記第2の
膜が導電膜である。
においては、前記第1の溝を充填する前記第1の膜が素
子分離用絶縁膜として機能し、前記第1の膜により前記
半導体基板に素子活性領域が画定される。
においては、前記第1の膜が第1の絶縁膜であり、前記
第2の膜が第1の導電膜であり、前記第5の工程の後
に、前記素子活性領域の前記半導体基板上に第2の絶縁
膜を、前記導電膜上に第3の絶縁膜を形成する第6の工
程と、前記素子活性領域上及び前記第1の絶縁膜上を含
む全面に第2の導電膜を形成し、前記第2の導電膜を前
記素子活性領域上及び前記第1の導電膜上に所定パター
ンに残す第7の工程と、前記素子活性領域上を含む全面
に不純物を導入し、前記素子活性領域における前記第2
の導電膜の両側の前記半導体基板の表面領域に一対の拡
散層を形成する第8の工程と、前記素子活性領域の近傍
の前記半導体基板に不純物を導入して、前記拡散層とは
別の拡散層を形成する第9の工程と、前記別の拡散層と
接続され前記別の拡散層を介して前記素子活性領域に所
定電圧を印可する電極を形成する第10の工程とを有す
る。
においては、前記第7の工程において、前記第2の導電
膜を前記第1及び第2の素子活性領域にわたる島状の所
定パターンに形成する。
においては、前記第7の工程において、前記第2の導電
膜を前記第1及び第2の素子活性領域でそれぞれ別体の
島状の所定パターンに形成するとともに、第10の工程
の後に、前記第1及び第2の素子活性領域に形成された
前記第2の導電膜を電気的に接続する第11の工程を更
に有する。
基板上に第1の絶縁膜を形成する第1の工程と、第1の
不純物を導入して、前記半導体基板の表面領域の所定範
囲に第1の拡散層を形成する第2の工程と、前記第1の
絶縁膜上に第1の導電膜を形成する第3の工程と、前記
第1の導電膜を前記第1の絶縁膜が露出するまで選択的
に除去して、前記第1の拡散層上において第1の島状の
導電膜を形成するとともに第1の開口部と前記第1の島
状の導電膜を囲み前記第1の拡散層よりも広い第2の開
口部とを有するシールドプレート電極を形成する第4の
工程と、全面に第2の絶縁膜を形成して、前記第1の島
状の導電膜及び前記シールドプレート電極を埋め込む第
5の工程と、前記第1の開口部内に存する前記第2の絶
縁膜及び前記第1の絶縁膜を前記半導体基板が露出する
まで除去して、素子活性領域を画定する第6の工程と、
前記素子活性領域における前記半導体基板上に第3の絶
縁膜及び第2の導電膜を順に積層する第7の工程と、前
記第2の導電膜を選択的に除去して、少なくとも前記素
子活性領域の前記半導体基板上に前記第3の絶縁膜を介
して第2の島状の導電膜を形成する第8の工程と、前記
素子活性領域上を含む全面に第2の不純物を導入し、前
記素子活性領域における前記第2の島状の導電膜の両側
の前記半導体基板の表面領域に一対の第2の拡散層を形
成する第9の工程と、前記第1の島状の導電膜と前記第
2の島状の導電膜を電気的に接続して一体の浮遊ゲート
電極を形成する第10の工程とを有する。
基板上に第1の絶縁膜を形成する第1の工程と、第1の
不純物を導入して、前記半導体基板の表面領域の所定範
囲に第1の拡散層を形成する第2の工程と、前記第1の
絶縁膜上に第1の導電膜を形成する第3の工程と、前記
第1の導電膜を前記第1の絶縁膜が露出するまで選択的
に除去して、前記第1の拡散層上において第1の島状の
導電膜を形成するとともに第1の開口部と前記第1の島
状の導電膜を囲み前記第1の拡散層よりも広い第2の開
口部とを有するシールドプレート電極を形成する第4の
工程と、全面に第2の絶縁膜を形成して、前記第1の島
状の導電膜及び前記シールドプレート電極を埋め込む第
5の工程と、前記第1の開口部内に存する前記第2の絶
縁膜及び前記第1の絶縁膜を前記半導体基板が露出する
まで除去して、素子活性領域を画定する第6の工程と、
前記素子活性領域における前記半導体基板上に第3の絶
縁膜を形成する第7の工程と、前記第2の絶縁膜を穿っ
て、前記第1の島状の導電膜を露出させる開孔を形成す
る第8の工程と、前記素子活性領域を含む全面に第2の
導電膜を形成して、前記開孔を充填する第9の工程と、
前記第2の導電膜を前記開孔から前記素子活性領域上へ
連なるパターンを残すように選択的に除去して、前記第
1の島状の導電膜とともに一体の浮遊ゲート電極を形成
する第10の工程と、前記素子活性領域上に第2の不純
物を導入し、前記素子活性領域における前記第2の導電
膜の両側の前記半導体基板の表面領域に一対の第2の拡
散層を形成する第11の工程とを有する。
においては、前記第1の工程と前記第2の工程の間に、
前記半導体基板と逆導電型の第3の不純物を導入して、
前記半導体基板の表面領域に第3の拡散層を形成する第
11の工程を更に有し、前記第2の工程において、前記
第3の拡散層の範囲内に前記第3の拡散層よりも浅く前
記第1の拡散層を形成する。
においては、前記第1の工程と前記第2の工程の間に、
前記半導体基板と逆導電型の第3の不純物を導入して、
前記半導体基板の表面領域に第3の拡散層を形成する第
11の工程を更に有し、前記第2の工程において、前記
第3の拡散層の範囲内に前記第3の拡散層よりも浅く前
記第1の拡散層を形成する。
基板上の所定領域に第1の絶縁膜を形成し、前記第1の
絶縁膜に覆われていない前記半導体基板上に第2の絶縁
膜を形成する第1の工程と、第1の不純物を導入して、
前記第2の絶縁膜の下層の前記半導体基板の表面領域に
第1の拡散層を形成する第2の工程と、前記第1の絶縁
膜及び第2の絶縁膜上に第1の導電膜を形成する第3の
工程と、前記第1の導電膜を前記第1又は第2の絶縁膜
が露出するまで選択的に除去して、前記第1の拡散層上
で第1の島状の導電膜を形成するとともに第2の島状の
導電膜を前記第1の絶縁膜上に形成し同時に前記第1の
島状の導電膜及び前記第2の島状の導電膜をそれぞれ囲
む開口部を有するシールドプレート電極を形成する第4
の工程と、前記第1の島状の導電膜と前記第2の島状の
導電膜を電気的に接続して浮遊ゲート電極を形成する第
5の工程と、前記第2の島状の導電膜を囲む開口部に不
純物を導入して、前記第2の島状の導電膜の両側の前記
半導体基板の表面領域に一対の第2の拡散層を形成する
第6の工程とを有する。
御ゲートとして機能する導電体層を半導体基板の表面領
域に形成し、当該導電体層の側面から下面にかけての領
域を絶縁膜によって完全に覆っている。これにより、デ
ータの消去時に制御ゲートに高電圧が印可された場合で
も、導電体層の外郭部における耐圧を高く保つことが可
能となる。そして、不揮発性半導体メモリのトンネル酸
化膜の両側における半導体基板の表面領域に一対の拡散
層が形成され、この拡散層を含む素子活性領域に所定の
基板電位を印可するための電極を設けている。これによ
り、しきい値の変動を最小限に抑えて、書き込み、読み
出しを安定的に行うことが可能である。
の具体的な実施形態について、図面を参照しながら詳細
に説明する。
について説明する。この第1の実施形態においては、半
導体装置として不揮発性半導体記憶装置であるEEPR
OMを例示し、その構成を製造方法とともに説明する。
また、EEPROMの形成と同時に周辺回路部としての
CMOSインバータを形成する方法もあわせて説明す
る。図1は、このEEPROM及びCMOSインバータ
を示す概略平面図であり、図2及び図3は、このEEP
ROMとCMOSインバータの製造方法を工程順に示す
図1中の一点鎖線A−A’に沿った概略断面図である。
リコン半導体基板部11上に、厚みが50nm程度の埋
め込み酸化膜12を介して、厚みが50nm程度の単結
晶シリコン層13が設けられてなるSOI基板1を用意
する。
LOCOS法によりSOI基板1を選択的に酸化して素
子分離構造であるフィールド酸化膜2を膜厚が100n
m程度となるように形成し、SOI基板1上に素子領域
3,4,71,72を画定する。このとき、素子領域
3,4及び素子領域71,72は、フィールド酸化膜2
を介して電気的に分離されて近接することになる。ここ
で、素子領域3,4はEEPROMが形成される領域と
なり、素子領域71,72はCMOSインバータが形成
される領域となる。
3,4,71,72における単結晶シリコン層13の表
面を熱酸化して、イオン注入用のキャップ絶縁膜14,
1573,74を膜厚が10nm〜20nm程度となる
ように形成する。
リソグラフィーにより素子領域3のみが露出する形状に
フォトレジストを加工してレジストマスク16を形成す
る。そして、このレジストマスク16をマスクとして、
n型不純物、ここでは砒素(As)或いはリン(P)を
ドーズ量1〜2×1015(1/cm2 )、加速エネルギ
ー30(keV)の条件でイオン注入する。このとき、
キャップ絶縁膜14を介して、素子領域3における単結
晶シリコン層13内に、表層から埋め込み酸化膜12上
にまでの深さ方向の全域にn型不純物がイオン注入され
る。
により除去し洗浄した後、SOI基板1にアニール処理
を施すことにより、EEPROMの制御ゲートとして機
能する不純物拡散層17を形成する。これにより、不純
物拡散層17は側面から下面にかけてフィールド酸化膜
2と埋め込み酸化膜12によって覆われた構造となる。
ソグラフィーにより素子領域72のみが露出する形状に
フォトレジストを加工してレジストマスク75を形成す
る。そして、このレジストマスク75をマスクとして、
n型不純物、ここではリン(P)をドーズ量1×1012
(1/cm2 )、加速エネルギー30(keV)の条件
でイオン注入する。このとき、素子領域72における単
結晶シリコン層13内にキャップ絶縁膜74を介してn
型不純物がイオン注入される。
により除去し洗浄した後、SOI基板1にアニール処理
を施すことにより、CMOSインバータのnウェル領域
76を形成する。その後、キャップ絶縁膜14,15,
73,74を除去する。
3,4,71,72における単結晶シリコン層13の表
面を再び熱酸化して、素子領域3,における不純物拡散
層17の表面には、膜厚が15nm〜20nm程度の酸
化膜18を、素子領域71,72における単結晶シリコ
ン層13の表面には、膜厚が15〜20nm程度のゲー
ト酸化膜77,78を形成する。その後、レジストマス
ク87を形成し、素子領域4以外を覆い、上述した熱酸
化によって素子領域4上に形成された酸化膜をエッチン
グにより除去する。
マスク87を除去した後、再度熱酸化することによっ
て、素子領域4における単結晶シリコン層13の表面は
膜厚が8nm〜12nm程度のトンネル酸化膜19を形
成する。
3,4,71,72上を含む全面にCVD法によりノン
ドープの多結晶シリコン膜を堆積形成し、この多結晶シ
リコン膜にn型不純物、ここではリン(P)をドープす
る。そして、多結晶シリコン膜にフォトリソグラフィー
及びそれに続くドライエッチングを施して、素子領域3
上から素子領域4上にわたる多結晶シリコン膜からなる
島状パターンの浮遊ゲート20を形成する。そして、同
時にこの多結晶シリコン膜からなるCMOSインバータ
のゲート電極79,80を形成する。
すように、素子領域3上では隣接するフィールド酸化膜
2間にかけて酸化膜18を介して素子領域3を覆う形状
に形成されるとともに、素子領域4上ではトンネル酸化
膜19を介して所定幅の帯状に形成される。また、CM
OSインバータのゲート電極79,80は各素子領域7
1,72上とフィールド酸化膜2を跨がるようにして形
成される。
後のパターニングによって、浮遊ゲート20とCMOS
インバータのゲート電極79,80を同時に形成するこ
とができるため、製造工程を簡略化することができる。
なお、ゲート電極79,80はフィールド酸化膜2上で
接続されるようにパターニングしてもよい。
領域4,71のみが露出する形状にフォトレジストを加
工してレジストマスク81を形成する。この際、素子領
域4の一部を覆うようにレジストマスク81を形成す
る。そして、n型不純物、ここでは砒素(As)をドー
ズ量1〜2×1015(1/cm2 )、加速エネルギー3
0(keV)の条件でイオン注入する。このとき、素子
領域4における浮遊ゲート20の両側の単結晶シリコン
層13内にトンネル酸化膜19を介して砒素がイオン注
入される。ただし、素子領域4の一部でレジストマスク
81によって覆われた領域に砒素がイオン注入されるこ
とはない。
9の両側の単結晶シリコン層13内にゲート酸化膜77
を介して砒素がイオン注入される。
ソグラフィーにより素子領域72のみが露出する形状に
フォトレジストを加工してレジストマスク82を形成す
る。そして、このレジストマスク82をマスクとして、
p型不純物、ここではホウ素(B)をドーズ量1〜2×
1015(1/cm2 )、加速エネルギー30(keV)
の条件でイオン注入する。このとき、素子領域72にお
けるCMOSインバータのゲート電極80の両側の単結
晶シリコン層13内に、ゲート酸化膜78を介してp型
不純物がイオン注入される。
後、素子領域4の一部の領域であってn型の不純物がイ
オン注入されなかった領域に、ホウ素(B)をドーズ量
3〜5×1015(1/cm2 )、加速エネルギー30
(keV)程度の条件でイオン注入する。このイオン注
入は前述した素子領域72へのイオン注入と同一工程で
行ってもよい。
基板1にアニール処理を施すことによりEEPROMの
制御ゲートのソース/ドレインとなる一対の不純物拡散
層21,22を形成し、同時にCOSインバータのpウ
ェル領域、nウェル領域76にも一対の不純物拡散層8
3,84及び不純物拡散層85,86を形成する。
れたホウ素(B)によって、p型不純物拡散層195を
不純物拡散層21と隣接して形成する。
型不純物拡散層195を露出させるコンタクト孔197
を形成する。その後、コンタクト孔197を充填しp型
不純物拡散層195と接続されるアルミニウム電極19
8をスパッタ法により形成する。
の実施形態のEEPROMを完成させる。好適には、配
線層の形成の際に不純物拡散層83,84のうちのドレ
イン側と不純物拡散層85,86のうちのソース側を電
気的に接続するようにする。
は、素子領域4では、ソース/ドレインとなる不純物拡
散層21,22間の単結晶シリコン層13に形成された
チャネル上にトンネル酸化膜19を介して浮遊ゲート2
0が形成されているとともに、素子領域3では、浮遊ゲ
ート20が制御ゲートである不純物拡散層17と酸化膜
18を介して対向し、浮遊ゲート20と不純物拡散層1
7とが酸化膜18を誘電体膜として容量結合する。
ス/ドレイン(不純物拡散層)21,22を0(V)と
し、制御ゲート(不純物拡散層)17に20(V)程度
の所定電圧を印加する。このとき、酸化膜18とトンネ
ル酸化膜19との容量結合比で、制御ゲート17の電圧
が浮遊ゲート20にも印加され、トンネル酸化膜19を
介して電子が単結晶シリコン層13から注入される。こ
れにより、トンネル酸化膜19を含むトランジスタのし
きい値が上昇し、EEPROMは消去状態となる。ここ
で、制御ゲート17は、下面を埋め込み酸化膜12によ
って、側面をフィールド酸化膜によって覆われており、
シリコン半導体基板部11から十分に絶縁されているた
め、例えば制御ゲート17に30(V)まで印加して
も、シリコン半導体基板部11への降伏現象が起こるこ
とはない。
PROMのソース/ドレインの一方である不純物拡散層
21に隣接するp型不純物拡散層195を設けている。
そして、このp型不純物拡散層195にアルミニウム電
極198を介して所定の基板電位を印可することができ
るため、EEPROMのしきい値の変動を最小限に抑え
て、書き込み及び読み出し動作を安定的に行うことが可
能である。
トプロセスを可能とする単層ゲート型であって、しかも
データの消去時や書き込み時に印加される高電圧に制御
ゲート17が十分に耐えることができ、誤動作を防止す
るとともに消去時間の短縮化も可能であり、信頼性の高
いEEPROMが実現される。
基板部11上に、埋め込み酸化膜12を介して単結晶シ
リコン層13が設けられてなるSOI基板1を用いるた
め、動作速度やリ−ク電流特性を向上させることができ
る。
OMの周辺回路部として、CMOSインバータを同時に
形成することができ、この際にゲート電極79,80を
浮遊ゲート20と同一の多結晶シリコン膜からパターニ
ングして形成するため、工程を煩雑化することなく両者
を同時に形成することができる。
ート20を一体の多結晶シリコン膜からなる島状パター
ンに形成したが、素子領域3上と素子領域4上で別体の
多結晶シリコン膜パターンとして同時形成し、後工程で
コンタクト孔等により両者を電気的に接続するように、
浮遊ゲートを構成してもよい。この場合には電気的接続
と同時にアルミニウム電極198を形成することが可能
である。
基板1に形成する素子分離構造としてLOCOS法によ
るフィールド酸化膜2を例示したが、他の素子分離構
造、例えばシャロートレンチ素子分離構造(STI)
や、フィールドシールド素子分離構造によって素子分離
を行ってもよい。一例として図4に、シャロートレンチ
素子分離構造によって素子分離を行った例を示す。
においては、SOI基板1の埋め込み酸化膜12に達す
るように溝88を形成し、溝88をシリコン酸化膜89
によって埋め込むため、素子分離幅は溝88の幅によっ
て決定される。
ビーク等の問題を回避できるため、、更なる半導体素子
の微細化を達成することが可能である。
実施形態について説明する。この第2の実施形態におい
ては、第1の実施形態と同様にEEPROMの構成を製
造方法とともに例示するが、第1の実施形態と異なりS
OI基板を用いず、また素子分離としてトレンチ分離を
用いる点で相違する。図5は、このEEPROMを示す
概略平面図であり、図6及び図7は、このEEPROM
の製造方法を工程順に示す図5中の一点鎖線A−A’に
沿った概略断面図である。なお、第1の実施形態で示し
たEEPROMの構成要素等に対応する部材等について
は、同符号を記して説明を省略する。
リコン半導体基板31上に膜厚50nm程度のシリコン
酸化膜32を介して膜厚1.5μm程度にフォトレジス
トを塗布し、このフォトレジストをフォトリソグラフィ
ーにより加工して、所定形状のレジストマスク33を形
成する。
て、シリコン半導体基板31をドライエッチングし、レ
ジストマスク33の両側に、シリコン半導体基板31の
表面からの深さが0.4μm程度の溝34a,34b,
34cを形成する。
マスク33を灰化処理等により除去した後、シリコン半
導体基板31上にCVD法によりシリコン酸化膜36を
溝34,35の深さより大きい膜厚、ここでは0.6μ
m〜1.0μm程度に堆積して、溝34a,34b,3
4cをこのシリコン酸化膜36で埋め込む。
酸化膜36上にフォトレジストを塗布し、このフォトレ
ジストをフォトリソグラフィーにより加工して、溝34
aのみの上部に相当するシリコン酸化膜36の所定部位
を露出させる形状のレジストマスク37を形成する。
て、シリコン酸化膜36をドライエッチングしてシリコ
ン酸化膜36に溝38を形成する。具体的には、この溝
38を、シリコン酸化膜36にシリコン半導体基板31
(の溝34)の表面には達しない程度の所定深さ、ここ
ではシリコン半導体基板31の表面から深さ0.2μm
程度とし、しかも溝34aより狭い所定幅に形成する。
マスク37を灰化処理等により除去した後、シリコン酸
化膜36上にCVD法により、ノンドープの多結晶シリ
コン膜39を溝38の深さより大きい膜厚、ここでは
0.5μm〜1.0μm程度に堆積して、溝38をこの
多結晶シリコン膜39で埋め込む。その後、多結晶シリ
コン膜39にn型不純物、ここではリン(P)をドープ
する。
半導体基板31をストッパーとして、多結晶シリコン膜
39及びシリコン酸化膜36を例えば化学機械研磨法
(CMP法)により研磨し、表面を平坦化する。ここ
で、図6(d)の破線II−IIで示すように、シリコ
ン半導体基板31の表面(最上面)が若干量、ここでは
0〜0.05μm程度研磨されるように、化学機械研磨
を行う。このとき、表面が平坦化されることにより、溝
34a,34b,34c内にシリコン酸化膜36が充填
されてトレンチ分離がなされ、素子領域40a,40b
が形成されるとともに、溝38内に多結晶シリコン膜3
9が充填される。溝34a,34b,34c内のシリコ
ン酸化膜36が素子分離用絶縁膜として機能するととも
に、溝38内の多結晶シリコン膜39が制御ゲートとし
て機能することになる。このように、1回の研磨により
素子分離用絶縁膜と制御ゲートの形成が同時に行われる
ため、工程が短縮化される。
におけるシリコン半導体基板31の表面及び多結晶シリ
コン膜39の表面を熱酸化して、イオン注入用のキャッ
プ絶縁膜(不図示)を膜厚が10nm〜20nm程度と
なるように形成する。
しきい値を調整するため、全面にホウ素(B)をドーズ
量を1×1012(1/cm2 )としてイオン注入する
(図示は省略する)。
絶縁膜を除去した後、溝38内の多結晶シリコン膜39
の表面及び素子領域40a,40bにおけるシリコン半
導体基板31の表面を熱酸化して、多結晶シリコン膜3
9の表面及び素子領域40bの表面には膜厚が15nm
〜20nm程度の酸化膜18を、素子領域40aにおけ
るシリコン半導体基板31の表面には膜厚が8nm〜1
2nm程度のトンネル酸化膜19をそれぞれ形成する。
19上を含む全面にCVD法によりノンドープの多結晶
シリコン膜45を堆積形成し、この多結晶シリコン膜4
5にn型不純物、ここではリン(P)をドープする。
リコン膜45にフォトリソグラフィー及びそれに続くド
ライエッチングを施して、酸化膜18上からトンネル酸
化膜19上にわたる多結晶シリコン膜45からなる島状
パターンの浮遊ゲート20を形成する。具体的に、浮遊
ゲート20は、図5に示すように、溝34a内のシリコ
ン酸化膜36上では、隣接するフィールド酸化膜2間に
かけて酸化膜18を介して溝38内の多結晶シリコン膜
39と対向する形状に形成されるとともに、素子領域4
0a上ではトンネル酸化膜19を介して所定幅の帯状に
形成される。
トマスク26を形成して素子領域40bを覆った後、全
面にn型不純物、ここでは砒素(As)をドーズ量1〜
2×1015(1/cm2 )、加速エネルギー30(ke
V)の条件でイオン注入する。このとき、素子領域40
aにおける浮遊ゲート20の両側のシリコン半導体基板
31内にトンネル酸化膜19を介して砒素がイオン注入
される。
マスク26を除去し、素子領域40b以外を覆うレジス
トマスク27を形成する。そして、全面にp型不純物、
ここではホウ素(B)をドーズ量3〜5×1015(1/
cm2 )、加速エネルギー30(keV)の条件でイオ
ン注入する。
ル処理を施すことにより、素子領域40aにソース/ド
レインとなる一対の不純物拡散層21,22を形成し、
素子領域40bにp型不純物拡散層28を形成する。
絶縁膜29、コンタクト孔24を形成し、コンタクト孔
24を埋め込むアルミニウム電極23をスパッタ法によ
り形成する。ここで、アルミニウム電極23はp型不純
物拡散層28と接続されて、シリコン半導体基板31に
所定の基板電位を印可するために用いられる。その後、
接続用の配線層等を形成し、第2の実施形態のEEPR
OMを完成させる。
は、素子領域40aでは、ソース/ドレインとなる不純
物拡散層21,22間のシリコン半導体基板31に形成
されたチャネル上にトンネル酸化膜19を介して浮遊ゲ
ート20が形成されているとともに、溝34を充填する
シリコン酸化膜36a上では、浮遊ゲート20が制御ゲ
ートである多結晶シリコン膜39と酸化膜18を介して
対向し、浮遊ゲート20と多結晶シリコン膜39とが酸
化膜18を誘電体膜として容量結合する。
ス/ドレイン(不純物拡散層)21,22を0(V)と
し、制御ゲート(多結晶シリコン膜)39に20(V)
程度の所定電圧を印加する。このとき、酸化膜18とト
ンネル酸化膜19との容量結合比で、制御ゲート39の
電圧が浮遊ゲート20にも印加され、トンネル酸化膜1
9を介して電子がシリコン半導体基板31から注入され
る。これにより、トンネル酸化膜19を含むトランジス
タのしきい値が上昇し、EEPROMは消去状態とな
る。ここで、制御ゲート39は、溝34内のシリコン酸
化膜36によってシリコン半導体基板31から十分に絶
縁されているため、例えば制御ゲート39に30(V)
まで印加しても、シリコン半導体基板31への降伏現象
が起こることはない。
PROMのソース/ドレインが形成された素子領域40
aとフィ−ルド酸化膜2を介して隣接する素子領域40
bにp型不純物拡散層28を設けている。そして、この
p型不純物拡散層28にアルミニウム電極23を介して
所定の基板電位を印可することができるため、EEPR
OMのしきい値の変動を最小限に抑えて、書き込み及び
読み出し動作を安定的に行うことが可能である。
トプロセスを可能とする単層ゲート型であって、しかも
データの消去時や書き込み時に印加される高電圧に制御
ゲート39が十分に耐えることができ、誤動作を防止す
るとともに消去時間の短縮化も可能であり、信頼性の高
いEEPROMが実現される。
ート20を一体の多結晶シリコン膜からなる島状パター
ンに形成したが、酸化膜18を介した多結晶シリコン膜
39上と素子領域40上で別体の多結晶シリコン膜パタ
ーンとして同時形成し、後工程でコンタクト孔等により
両者を電気的に接続するように、浮遊ゲートを構成して
もよい。
について説明する。この変形例は、第2の実施形態とほ
ぼ同様であるが、製造工程が若干相違する。図8は、こ
のEEPROMの製造方法を工程順に示す概略断面図で
ある。なお、第2の実施形態のEEPROMに対応する
部材等については同符号を記して説明を省略する。
形態と同様であり、シリコン半導体基板31上にCVD
法によりシリコン酸化膜36を堆積して、溝34a,3
4b,34cをこのシリコン酸化膜36で埋め込む。
半導体基板31をストッパーとして、シリコン酸化膜3
6を例えば化学機械研磨法(CMP法)により研磨し、
表面を平坦化する。溝34a,34b,34c内にシリ
コン酸化膜36が充填されてトレンチ分離がなされ、素
子領域63a,63bが形成される。
酸化し、膜厚50nm程度のシリコン酸化膜46を形成
し、シリコン酸化膜36上を含むシリコン半導体装置3
1の全面にフォトレジストを塗布し、このフォトレジス
トをフォトリソグラフィーにより加工して、溝34aの
みの上部に相当するシリコン酸化膜36の所定部位を露
出させる形状のレジストマスク61を形成する。
て、シリコン酸化膜36をドライエッチングしてシリコ
ン酸化膜36に溝38を形成する。具体的には、この溝
38を、シリコン酸化膜36にシリコン半導体基板31
(の溝34a)の表面には達しない程度の所定深さ、こ
こでは深さ0.2μm程度とし、しかも溝34aより狭
い所定幅に形成する。
マスク61を灰化処理等により除去した後、シリコン酸
化膜36,46上にCVD法により、ノンドープの多結
晶シリコン膜62を溝38の深さより大きい膜厚、ここ
では0.4μm〜1.0μm程度に堆積して、溝38を
この多結晶シリコン膜62で埋め込む。その後、多結晶
シリコン膜62にn型不純物、ここではリン(P)をド
ープする。
63aにおけるシリコン半導体基板31をストッパーと
して、多結晶シリコン膜62を例えば化学機械研磨法
(CMP法)により研磨し、表面を平坦化する。このと
き、表面が平坦化されることにより、溝38内に多結晶
シリコン膜62が充填され、溝38内の多結晶シリコン
膜62が制御ゲートとして機能することになる。
の表面及び多結晶シリコン膜62の表面を熱酸化して、
イオン注入用のキャップ絶縁膜(不図示)を膜厚が10
nm〜20nm程度となるように形成する。
しきい値を調整するため、全面にホウ素(B)をドーズ
量を1×1012(1/cm2 )としてイオン注入する
(図示は省略する)。
(a)〜図7(d)に示す各工程を順次行い、酸化膜1
8を介した溝34内の多結晶シリコン膜62上からトン
ネル酸化膜19を介した素子領域63bにわたる所定形
状の浮遊ゲート20をパターン形成し、層間絶縁膜やコ
ンタクト孔、接続用の配線層の形成等の後工程を経て、
第2の実施形態の変形例のEEPROMを完成させる。
おいては、素子領域63bでは、ソース/ドレインとな
る不純物拡散層21,22間のシリコン半導体基板31
に形成されたチャネル上にトンネル酸化膜19を介して
浮遊ゲート20が形成されているとともに、溝34を充
填するシリコン酸化膜36上では、浮遊ゲート20が制
御ゲートである多結晶シリコン膜62と酸化膜18を介
して対向し、浮遊ゲート20と多結晶シリコン膜39と
が酸化膜18を誘電体膜として容量結合する。
ス/ドレイン(不純物拡散層)21,22を0(V)と
し、制御ゲート(多結晶シリコン膜)62に20(V)
程度の所定電圧を印加する。このとき、酸化膜18とト
ンネル酸化膜19との容量結合比で、制御ゲート39の
電圧が浮遊ゲート20にも印加され、トンネル酸化膜1
9を介して電子がシリコン半導体基板31から注入され
る。これにより、トンネル酸化膜19を含むトランジス
タのしきい値が上昇し、EEPROMは消去状態とな
る。ここで、制御ゲート62は、溝34内のシリコン酸
化膜36によってシリコン半導体基板31から十分に絶
縁されているため、例えば制御ゲート62に30(V)
まで印加しても、シリコン半導体基板31への降伏現象
が起こることはない。
ば、低コストプロセスを可能とする単層ゲート型であっ
て、しかもデータの消去時や書き込み時に印加される高
電圧に制御ゲート62が十分に耐えることができ、誤動
作を防止するとともに消去時間の短縮化も可能であり、
信頼性の高いEEPROMが実現される。
20を一体の多結晶シリコン膜からなる島状パターンに
形成したが、酸化膜18を介した多結晶シリコン膜62
上と素子領域63b上で別体の多結晶シリコン膜パター
ンとして同時形成し、後工程でコンタクト孔等により両
者を電気的に接続するように、浮遊ゲートを構成しても
よい。
実施形態について説明する。この第3の実施形態におい
ては、第1の実施形態と同様にEEPROMの構成を製
造方法とともに例示するが、第1の実施形態と異なりS
IMOX法を用いる点で相違する。図9は、このEEP
ROMを示す概略平面図であり、図10及び図11は、
このEEPROMの製造方法を工程順に示す図9中の一
点鎖線A−A’に沿った概略断面図である。なお、第1
の実施形態で示したEEPROMの構成要素等に対応す
る部材等については、同符号を記して説明を省略する。
シリコンからなるp型のシリコン半導体基板41上に、
膜厚100nm程度のシリコン酸化膜42を介してCV
D法によりシリコン酸化膜43を膜厚1.5μm〜2.
0程度に堆積形成し、このシリコン酸化膜43にフォト
リソグラフィー及びそれに続くドライエッチングを施し
て、シリコン酸化膜42の所定部位を露出させる。
ドーズ量0.1〜2.4×1018(1/cm2 )、加速
エネルギー180(keV)の条件で酸素イオン注入す
る。このとき、シリコン酸化膜42を介してシリコン半
導体基板41内の所定深さに酸素イオンが注入され、続
いて1100℃〜1250℃の温度で2〜6時間のアニ
ール処理をシリコン半導体基板41に施すことにより、
シリコン酸化膜43のパターンに倣った埋め込み酸化膜
44が形成される。
液を用いたウェットエッチングによりシリコン酸化膜4
2,43を除去した後、いわゆるLOCOS法によりシ
リコン酸化膜41を選択的に酸化して素子分離構造であ
るフィールド酸化膜2を膜厚が100nm程度となるよ
うに形成し、シリコン半導体基板41上に素子領域4,
51,53を画定する。ここで、素子領域51は、フィ
ールド酸化膜2の形成により埋め込み酸化膜44の各端
部が隣接するフィールド酸化膜2と接続され、これらフ
ィールド酸化膜2と埋め込み酸化膜44により、シリコ
ン半導体基板41の一部が残りのシリコン半導体基板4
1から電気的に分離されて形成されてなる島状領域であ
る。
シリコン半導体基板41の表面を熱酸化して、後述する
イオン注入用のキャップ絶縁膜14,15,255を膜
厚が10nm〜20nm程度となるように形成する。
レジストを塗布し、フォトリソグラフィーにより素子領
域4,53側のみを覆う形状にフォトレジスト47を加
工する。そして、このフォトレジスト47をマスクとし
て、n型不純物、ここでは砒素(As)或いはリン
(P)をドーズ量1〜2×1015(1/cm2 )、加速
エネルギー30(keV)の条件でイオン注入する。こ
のとき、素子領域51におけるシリコン半導体基板41
内にキャップ絶縁膜14を介してn型不純物がイオン注
入される。そして、フォトレジストを灰化処理等により
除去し洗浄した後、シリコン半導体基板41にアニール
処理を施すことにより、制御ゲートとして機能する不純
物拡散層17を形成する。
域4,51におけるシリコン半導体基板41の表面を再
び熱酸化して、素子領域51,53におけるシリコン半
導体基板41の表面には膜厚が15nm〜20nm程度
の酸化膜18,256を、素子領域4におけるシリコン
半導体基板41の表面には膜厚が8nm〜12nm程度
のトンネル酸化膜19をそれぞれ形成する。
域4,51上を含む全面にCVD法によりノンドープの
多結晶シリコン膜を堆積形成し、この多結晶シリコン膜
にn型不純物、ここではリン(P)をドープする。
ラフィー及びそれに続くドライエッチングを施して、素
子領域4上から素子領域51上にわたる多結晶シリコン
膜からなる島状パターンの浮遊ゲート20を形成する。
具体的に、浮遊ゲート20は、図7に示すように、素子
領域51上では隣接するフィールド酸化膜2間にかけて
酸化膜18を介して素子領域51を覆う形状に形成され
るとともに、素子領域4上ではトンネル酸化膜19を介
して所定幅の帯状に形成される。
トマスク59を形成して素子領域53を覆った後、全面
にn型不純物、ここでは砒素(As)をドーズ量1〜2
×1015(1/cm2 )、加速エネルギー30(ke
V)の条件でイオン注入する。このとき、素子領域4に
おける浮遊ゲート20の両側のシリコン半導体基板41
内にトンネル酸化膜19を介して砒素がイオン注入され
る。
トマスク59を除去し、素子領域53以外を覆うレジス
トマスク54を形成する。そして、全面にp型不純物、
ここではホウ素(B)をドーズ量3〜5×1015(1/
cm2 )、加速エネルギー30(keV)の条件でイオ
ン注入する。そして、シリコン半導体基板41にアニー
ル処理を施すことにより、素子領域4においてソース/
ドレインとなる一対の不純物拡散層21,22を形成
し、素子領域53にp型不純物拡散層55を形成する。
間絶縁膜56を形成し、p型不純物拡散層55を露出さ
せるコンタクト孔57を形成する。その後、コンタクト
孔57を充填しp型不純物拡散層55と接続されるアル
ミニウム電極58をスパッタ法により形成する。
の実施形態のEEPROMを完成させる。
は、素子領域4では、ソース/ドレインとなる不純物拡
散層21,22間のシリコン半導体基板41に形成され
たチャネル上にトンネル酸化膜19を介して浮遊ゲート
20が形成されているとともに、素子領域51では、浮
遊ゲート20が制御ゲートである不純物拡散層17と酸
化膜18を介して対向し、浮遊ゲート20と不純物拡散
層17とが酸化膜18を誘電体膜として容量結合する。
ス/ドレイン(不純物拡散層)21,22を0(V)と
し、制御ゲート(不純物拡散層)17に20(V)程度
の所定電圧を印加する。このとき、酸化膜18とトンネ
ル酸化膜19との容量結合比で、制御ゲート17の電圧
が浮遊ゲート20にも印加され、トンネル酸化膜19を
介して電子がシリコン半導体基板41から注入される。
これにより、トンネル酸化膜19を含むトランジスタの
しきい値が上昇し、EEPROMは消去状態となる。こ
こで、制御ゲート17は、埋め込み酸化膜44及びその
両側に接続されたフィールド酸化膜2によってシリコン
半導体基板41から十分に絶縁されているため、例えば
制御ゲート17に30(V)まで印加しても、シリコン
半導体基板41への降伏現象が起こることはない。
PROMのソース/ドレインが形成された素子領域4と
フィ−ルド酸化膜2を介して隣接した素子領域53に、
p型不純物拡散層55を設けている。そして、このp型
不純物拡散層55にアルミニウム電極57を介して所定
の基板電位を印可することができるため、EEPROM
のしきい値の変動を最小限に抑えて、書き込み及び読み
出し動作を安定的に行うことが可能である。
トプロセスを可能とする単層ゲート型であって、しかも
データの消去時や書き込み時に印加される高電圧に制御
ゲート17が十分に耐えることができ、誤動作を防止す
るとともに消去時間の短縮化も可能であり、信頼性の高
いEEPROMが実現される。
ート20を一体の多結晶シリコン膜からなる島状パター
ンに形成したが、素子領域4上と素子領域51上で別体
の多結晶シリコン膜パターンとして同時形成し、後工程
でコンタクト孔等により両者を電気的に接続するよう
に、浮遊ゲートを構成してもよい。
膜44をあらかじめ形成しておくことによって、後に形
成されるフィールド酸化膜2とこの埋め込み酸化膜44
を接続して、素子領域44もシリコン半導体基板41か
ら電気的に分離されてなる島状領域としてもよい。
実施形態について説明する。この第4の実施形態におい
ては、半導体装置として不揮発性半導体記憶装置である
EEPROMを例示するが、素子分離構造をフィールド
シールド素子分離構造とし、シールドプレート電極と浮
遊ゲート電極をとともに形成する点で第1〜第3の実施
形態と相違する。図12は、このEEPROMを示す概
略平面図であり、図13〜図16は、このEEPROM
の製造方法を工程順に示す図12中の一点鎖線A−A’
に沿った概略断面図である。
リコン半導体基板101上を熱酸化処理して熱酸化膜1
02を形成し、図13(b)に示すように、この熱酸化
膜102上に開口部106を有するレジスト107を通
常のフォトリソグラフィ工程により形成する。
不純物であるヒ素(As)を加速エネルギー100ke
v程度、ドーズ量2.0×1015/cm程度の条件でイ
オン注入して、開口部106の位置にn型の不純物拡散
層108を形成する。
ト107を除去した後、低圧CVD法によりリン(P)
を添加させながら厚さ0.1〜0.3μm程度のリン
(P)ドープ多結晶シリコン膜109を形成し、続け
て、低圧CVD法によりリン(P)ドープ多結晶シリコ
ン膜109上にシリコン酸化膜110を厚さ0.1〜
0.3μm程度形成する。
リソグラフィ、及びこれに続くドライエッチングにより
シリコン酸化膜110を選択的に除去して下層のリン
(P)ドープ多結晶シリコン膜109を露出させる。こ
の際、不純物拡散層108の上層にシリコン酸化膜11
0を残し、またシリコン酸化膜109が広範囲に渡って
除去される開口部126を形成するようにシリコン酸化
膜110を選択的に除去する。
ン酸化膜110をマスクとして多結晶シリコン膜111
をエッチング除去して下層の熱酸化膜102を露出させ
る。これによって、リン(P)ドープ多結晶シリコン膜
109はシリコン酸化膜110の形状に倣って分断され
てシールドプレート電極111が形成される。また、同
時にシールドプレート電極111から所定の間隔をおい
てフローティングゲート電極112が不純物拡散層10
8上に形成される。
の形成と同時にフローティングゲート電極112を形成
することができるので、製造工程を短縮化することが可
能となる。
は熱酸化膜102を介して不純物拡散層108と容量結
合する。
08とp型シリコン半導体基板101の接合部位のよう
なpn接合の降伏耐圧は、一般的にp型濃度の増加に伴
って低下するとともに、n型濃度の増加に伴って大きく
なることが知られている。
子分離を行った場合、LOCOS法においては熱酸化に
よってフィールド酸化膜を形成するため、素子分離端の
位置精度の確保に限界があり、またフィールド酸化膜の
下層にチャンネルストッパー層を形成した場合にはp型
シリコン半導体基板のp型濃度を増加させることになっ
てしまう。また、このチャンネルストッパー層の位置を
精度良く保つことも容易でなかった。
にLOCOS法によりフィールド酸化膜を形成しようと
すると、チャンネルストッパー層の影響により不純物拡
散層108の界面近傍におけるp型シリコン半導体基板
101のp型不純物濃度が上昇して、上述した降伏耐圧
が減少することがあった。
シールドプレート電極111を上述したようにパターニ
ングによって形成し、これを埋設したフィールドシール
ド素子分離構造を形成するため、シールドプレート電極
111の位置を精度良く形成することができる。
物拡散層108とシールドプレート電極111の間隔を
所定の距離(X1 及びX2 )だけ精度良く離間させて形
成することができる。そして、シールドプレート電極1
11に所定の電圧を印加してp型シリコン半導体基板1
01の電位を固定することによって、不純物拡散層10
8近傍におけるp型シリコン半導体基板101のp型不
純物濃度の上昇を抑止することができる。
の電圧を印加することでp型シリコン半導体基板101
の表面領域の電位を任意の値に可変させることもでき
る。従って、フローティングゲート電極112と熱酸化
膜102を介して容量結合する不純物拡散層108に高
電圧がかけられた場合、シールドプレート電極111に
最適の電圧を印加することで不純物拡散層108とp型
シリコン半導体基板101の接合部位における耐圧をよ
り高めることができる。
VD法により全面に厚さ0.3〜0.5μm程度のシリ
コン酸化膜113を形成する。これによって、シールド
プレート電極111とフローティングゲート電極112
の間の隙間は完全に埋められる。また、図14(a)に
示す開口部126において露出したシールドプレート電
極111の側面が覆われて、シールドプレート電極11
1とフローティングゲート電極112が熱酸化膜102
及びシリコン酸化膜110とシリコン酸化膜113が一
体となったシリコン酸化膜127によって埋設される。
リコン半導体基板101が露出するまでシリコン酸化膜
127をエッチング除去する。そして、フィールドシー
ルド素子分離構造128によって画定された素子形成領
域129を形成する。
と隣接するシールドプレート電極111との間隔はエッ
チングの際に間のシリコン酸化膜127が除去されてp
型シリコン半導体基板101が露出しないようにあかじ
め調節されている。
リコン半導体基板101表面を熱酸化処理して、厚さ8
〜10nm程度のトンネル酸化膜114を形成する。そ
して、素子形成領域129を含む全面に低圧CVD法に
より、リン(P)を添加させながら厚さ0.2〜0.4
μmのリン(P)ドープ多結晶シリコン膜115を形成
し、続けて低圧CVD法により厚さ0.2〜0.4μm
程度のシリコン酸化膜116を形成する。この状態を図
15(a)に示す。
リソグラフィ及びこれに続くドライエッチングによりシ
リコン酸化膜116を選択的に除去し、さらにこのパタ
ーニングされたシリコン酸化膜116をマスクとしてド
ライエッチングを施し、リン(P)ドープ多結晶シリコ
ン膜115を除去する。
ローティングゲート電極117が形成される。このフロ
ーティングゲート電極117は平面的には図12に示す
ように、素子形成領域129を分断するように形成さ
れ、その端部は不純物拡散層108と容量結合するフロ
ーティングゲート電極112の近傍まで達する。
ン酸化膜116及びフィールドシールド素子分離構造1
28をマスクとして、n型の不純物であるリン(P)を
30〜50kev程度の加速エネルギー、1×1013〜
3×1013/cm2 程度のドーズ量でイオン注入して低
濃度の不純物拡散層118を形成する。
シリコン酸化膜を形成して異方性エッチングを行うこと
によりフローティングゲート電極117及びシリコン酸
化膜116の側壁を覆うサイドウォール119を形成す
る。
サイドウォール119、シリコン酸化膜116及びフィ
ールドシールド素子分離構造128をマスクとして、n
型の不純物である砒素(As)を30kev程度の加速
エネルギー、1.0×1015/cm2 程度のドーズ量で
イオン注入して高濃度の不純物拡散層を形成する。その
後、900℃程度の温度条件で熱処理を行って、メモリ
セルトランジスタのソース層121及びドレイン層12
2を形成する。
層間絶縁膜であるBPSG膜123を形成しリフロー処
理を行い表面を平坦化する。そして、フローティングゲ
ート電極112、フローティングゲート電極117、不
純物拡散層108、ソース層121及びドレイン層12
2を露出させるコンタクトホール124を開孔する。
ッタ法によりアルミニウム配線層125を形成し、パタ
ーニングを行うことでフローティングゲート電極112
とフローティングゲート電極117を電気的に導通させ
て一体のフローティングゲート電極とする。そして、不
純物拡散層108、ソース層121及びドレイン層12
2と導通する各配線を施して図12及び図16(d)に
示すようなEEPROMを完成させる。
フローティングゲート電極117の接続は上述したよう
に上層にアルミニウム配線層125を形成せずに行って
も良い。この場合には例えば図15(a)に示す工程で
リン(P)ドープ多結晶シリコン膜115を形成する前
にシリコン酸化膜127にフローティングゲート電極1
12を露出させる開孔を形成しておけば、リン(P)ド
ープ多結晶シリコン膜115の形成の際、この開孔が充
填されることにより接続することができる。
(P)ドープ多結晶シリコン膜115をパターニングす
ることでフローティングゲート電極112とフローティ
ングゲート電極117を一体とすることができる。
は、制御ゲートである不純物拡散層108とシールドプ
レート電極111の間に所定の距離(X1 及びX2 )が
とられており、シールドプレート電極111に所定の電
圧を印加することによって、不純物拡散層108の近傍
におけるp型シリコン半導体基板101のp型不純物濃
度の上昇を抑止することができる。
純物の濃度、すなわちこの場合ではp型シリコン半導体
基板101のp型不純物の濃度の増加に伴って低下する
ため、p型の濃度の上昇を抑えたことでこの接合面にお
ける絶縁耐圧を上げることができる。
とフローティングゲート電極112の形成を同じエッチ
ング工程内で同時に行うことができるので、特別にゲー
ト用の多結晶シリコン膜の堆積工程を必要としない。従
って工程を煩雑にすることなく、フローティングゲート
電極112の形成が可能となる。
ス層121、ドレイン層122を0(V)とし、制御ゲ
ートである不純物拡散層108に20(V)程度の所定
電圧を印加する。このとき、ゲート酸化膜である熱酸化
膜102とトンネル酸化膜114との容量結合比で、不
純物拡散層108の電圧がフローティングゲート電極1
17にも印加され、トンネル酸化膜114を介して電子
がp型シリコン半導体基板101から注入される。これ
により、トンネル酸化膜114を含むトランジスタのし
きい値が上昇し、EEPROMは消去状態となる。ここ
で不純物拡散層108と接合するp型シリコン半導体基
板101のp型不純物の濃度が低く抑えられているた
め、不純物拡散層108に高電圧を印加しても降伏現象
が起こることはない。
トプロセスを可能とする単層ゲート型であって、しかも
データの消去時や書き込み時に印加される高電圧に制御
ゲートである不純物拡散層108が十分に耐えることが
でき、誤動作を防止するとともに消去時間の短縮化も可
能であり、信頼性が向上し、製造工程の短縮化が達成さ
れたEEPROMが実現される。
実施形態について説明する。この第5の実施形態におい
ては第4の実施形態と同様に素子分離領域をフィールド
シールド素子分離構造により形成したEEPROMを例
示し、第4の実施形態における不純物拡散層108とp
型シリコン半導体基板101との接合面における絶縁耐
圧をより向上させたEEPROMの構成を製造方法とと
もに説明する。図17は、このEEPROMを示す概略
平面図であり、図18〜図22は、このEEPROMの
製造方法を工程順に示す図17中の一点鎖線A−A’に
沿った概略断面図である。なお、第4の実施形態で示し
たEEPROMの構成要素等に対応する部材等ついて
は、同符号を記して説明する。
リコン半導体基板101上を熱酸化処理して熱酸化膜1
02を形成し、この熱酸化膜102上に開口部103を
有するレジスト104を通常のフォトリソグラフィ工程
により形成する。
ト104をマスクとしてp型の不純物であるホウ素
(B)をイオン注入してチャンネルストッパー層105
を形成する。このチャンネルストッパー層105は上部
に形成されるフィールドシールド素子分離構造のしきい
値電圧を上げて、寄生デバイスの形成を抑止する。
ト104を除去した後、新たに開口部131を有するレ
ジスト132を形成する。そして、レジスト132をマ
スクとしてp型シリコン半導体基板101と逆導電型の
n型の不純物であるリン(P)を加速エネルギー80〜
120kev程度、ドーズ量1.0×1012〜2.0×
1012/cm程度の条件でイオン注入して、開口部13
1の位置に拡散層133を形成する。
ト132を除去した後、第4の実施の形態と同様に新た
に開口部106を有するレジスト107を形成する。こ
の際、開口部106の幅はレジスト132の開口部13
1よりも狭く形成する。そして、レジスト107をマス
クとしてn型の不純物であるヒ素(As)を加速エネル
ギー100kev程度、ドーズ量2.0×1015/cm
程度の条件でイオン注入して、開口部106の位置に拡
散層133よりも浅くn型の不純物拡散層108を形成
する。
ン注入によってp型シリコン半導体基板101に比して
不純物濃度が低く、イントリジック型の拡散層が形成さ
れるため、不純物拡散層108に対してはp型シリコン
半導体基板101に比して相対的に絶縁された領域とな
る。従って、不純物拡散層108に高電圧がかけられた
場合、不純物拡散層108と拡散層133の接合部位に
おける耐圧をより高めることができる。
ト107を除去した後、低圧CVD法によりリン(P)
を添加させながら厚さ0.1〜0.3μm程度のドープ
多結晶シリコン膜109を形成し、続けて、低圧CVD
法によりリン(P)ドープ多結晶シリコン膜109上に
シリコン酸化膜110を厚さ0.1〜0.3μm程度形
成する。
リソグラフィ、及びこれに続くドライエッチングにより
シリコン酸化膜110を選択的に除去して下層のリン
(P)ドープ多結晶シリコン膜109を露出させる。こ
の際、p型シリコン半導体基板101の表面領域に形成
された不純物拡散層108及びチャンネルストッパー層
105の上層にシリコン酸化膜110を残し、またシリ
コン酸化膜110が広範囲に渡って除去される開口部1
26を形成するようにシリコン酸化膜110を選択的に
除去する。
ン酸化膜110をマスクとして多結晶シリコン膜109
をエッチング除去して下層の熱酸化膜2を露出させる。
これによってリン(P)ドープ多結晶シリコン膜109
はシリコン酸化膜110の形状に倣って分断され、チャ
ンネルストッパー層105上にはシールドプレート電極
111が形成され、同時にシールドプレート電極111
から所定の間隔をおいてフローティングゲート電極11
2がn型の不純物拡散層108上に形成される。
の形成と同時にフローティングゲート電極112を形成
することができるので、製造工程を短縮化することが可
能となる。
は熱酸化膜102を介して不純物拡散層108と容量結
合する。
VD法により全面に厚さ0.3〜0.5μm程度のシリ
コン酸化膜113を形成する。これによって、シールド
プレート電極111とフローティングゲート電極112
の間の隙間は完全に埋められる。また、開口部126に
露出したシールドプレート電極111の側面が覆われ
て、シールドプレート電極111とフローティングゲー
ト電極112が熱酸化膜102及びリコン酸化膜110
とシリコン酸化膜113が一体となったシリコン酸化膜
127によって埋設される。
リコン半導体基板101が露出するまでシリコン酸化膜
127をエッチング除去する。そして、フィールドシー
ルド素子分離構造128によって画定された素子形成領
域129を形成する。
リコン半導体基板101表面を熱酸化処理して、厚さ8
〜10nm程度のトンネル酸化膜114を形成する。そ
して、素子形成領域129を含む全面に低圧CVD法に
より、リン(P)を添加させながら厚さ0.2〜0.4
μmのリン(P)ドープ多結晶シリコン膜115を形成
し、続けて低圧CVD法により厚さ0.2〜0.4μm
程度のシリコン酸化膜116を形成する。この状態を図
20(b)に示す。
リソグラフィ及びこれに続くドライエッチングによりシ
リコン酸化膜116を選択的に除去し、さらにこのパタ
ーニングされたシリコン酸化膜116をマスクとしてド
ライエッチングを施し、リン(P)ドープ多結晶シリコ
ン膜115を除去する。
ローティングゲート電極117が形成される。このフロ
ーティングゲート電極117は平面的には図17に示す
ように、素子形成領域129を分断するように形成さ
れ、その端部は不純物拡散層108と容量結合するフロ
ーティングゲート電極112の近傍まで達する。
ン酸化膜116及びフィールドシールド素子分離構造1
28をマスクとして、n型の不純物であるリン(P)を
30〜50kev程度の加速エネルギー、1×1013〜
3×1013/cm2 程度のドーズ量でイオン注入して低
濃度の不純物拡散層118を形成する。
シリコン酸化膜を形成して異方性エッチングを行うこと
によりフローティングゲート電極117及びシリコン酸
化膜116の側壁を覆うサイドウォール119を形成す
る。
サイドウォール119、シリコン酸化膜116及びフィ
ールドシールド素子分離構造128をマスクとして、n
型の不純物である砒素(As)を30kev程度の加速
エネルギー、1.0×1015/cm2 程度のドーズ量で
イオン注入して高濃度の不純物拡散層を形成する。その
後、900℃程度の温度条件で熱処理を行って、メモリ
セルトランジスタのソース層121及びドレイン層12
2を形成する。
層間絶縁膜であるBPSG膜123を形成しリフロー処
理を行い表面を平坦化する。そして、フローティングゲ
ート電極112、フローティングゲート電極117、不
純物拡散層108、ソース層121及びドレイン層12
2を露出させるコンタクトホール124を開孔する。
線層125を形成し、図17に示すようにパターニング
を行うことでフローティングゲート電極112とフロー
ティングゲート電極117を電気的に導通させて一体の
フローティングゲート電極とする。同時に、アルミニウ
ム配線層125をパターニングして、不純物拡散層10
8、ソース層121及びドレイン層122と導通する各
配線を形成して、図17及び図22に示すようなEEP
ROMを完成させる。
OMのフローティングゲート電極12と対向する不純物
拡散層108を形成する前に、p型シリコン半導体基板
101の表面領域に不純物拡散層108よりも広い範囲
でn型の不純物であるリン(P)を低濃度にイオン注入
して、不純物拡散層108に対してはp型シリコン半導
体基板101よりも相対的に絶縁された領域である拡散
層133を積極的に形成する。
においてp型の不純物濃度を元のp型シリコン半導体基
板101より低下させることができる。従って、この接
合面における逆方向電圧に対する絶縁耐圧を第4の実施
の形態と比してより向上させることができる。
ス層121、ドレイン層122を0(V)とし、制御ゲ
ートである不純物拡散層108に20(V)程度の所定
電圧を印加する。このとき、ゲート酸化膜である熱酸化
膜102とトンネル酸化膜114との容量結合比で、不
純物拡散層108の電圧がフローティングゲート電極1
17にも印加され、トンネル酸化膜114を介して電子
がp型シリコン半導体基板101から注入される。これ
により、トンネル酸化膜114を含むトランジスタのし
きい値が上昇し、EEPROMは消去状態となる。ここ
で不純物拡散層108と接合する拡散層133はn型の
不純物のイオン注入によって型不純物の濃度が低く抑え
られてp型シリコン半導体基板101に比して相対的に
絶縁性が向上しているため、不純物拡散層108に高電
圧を印加しても降伏現象が起こることはない。
トプロセスを可能とする単層ゲート型であって、しかも
データの消去時や書き込み時に印加される高電圧に制御
ゲートである不純物拡散層108が十分に耐えることが
でき、誤動作を防止するとともに消去時間の短縮化も可
能であり、信頼性の高いEEPROMが実現される。
について説明する。この第6の実施形態においても、半
導体装置として不揮発性半導体記憶装置であるEEPR
OMを例示し、第4の実施形態及び第5の実施形態と同
様に素子分離領域をフィールドシールド素子分離構造に
より形成した構成を示すが、より簡略化された製造方法
をその構成とともに説明する。図23は、このEEPR
OMを示す概略平面図であり、図24〜図27は、この
EEPROMの製造方法を工程順に示す図23中の一点
鎖線A−A’に沿った概略断面図である。また、図28
は図23中の一点鎖線B−B’に沿った概略断面図であ
る。なお、第4の実施形態で示したEEPROMの構成
要素等に対応する部材等ついては、同符号を記して説明
する。
ェル拡散層140が形成された半導体基板141の表面
を熱酸化処理して熱酸化膜164,膜厚8〜10nm程
度のトンネル酸化膜165を別々に形成し、この熱酸化
膜164,トンネル酸化膜165上に開口部103を有
するレジスト104を通常のフォトリソグラフィ工程に
より形成する。
ト104をマスクとしてp型の不純物であるホウ素
(B)をイオン注入してチャンネルストッパー層105
を形成する。このチャンネルストッパー層105は上部
に形成されるフィールドシールド素子分離構造のしきい
値電圧を上げて、寄生デバイスの形成を抑止する。
ト104を除去した後、新たに開口部106を有するレ
ジスト107を形成する。そして、レジスト107をマ
スクとしてn型の不純物であるヒ素(As)を加速エネ
ルギー100kev程度、ドーズ量2.0×1015/c
m程度の条件でイオン注入して、開口部106の位置に
n型の不純物拡散層108を形成する。
膜164,トンネル酸化膜165上に減圧CVD法によ
りn型の不純物であるリン(P)を添加させながら多結
晶シリコン膜143を形成し、さらに多結晶シリコン膜
143上に減圧CVD法によりシリコン酸化膜144を
形成する。
リソグラフィ及びこれに続くドライエッチングにより、
シリコン酸化膜144と多結晶シリコン膜143を共に
選択的に除去して、下層の熱酸化膜164,トンネル酸
化膜165を露出させる。これによって、チャンネルス
トッパー層105上にはシールドプレート電極145が
形成され、n型の不純物拡散層108上にはフローティ
ングゲート電極146が形成される。
コン酸化膜144と多結晶シリコン膜143が島状のパ
ターンを残して除去され、この範囲内においてフローテ
ィングゲート電極147が形成される。
ってシールドプレート電極145、フローティングゲー
ト電極146とともにフローティングゲート電極147
を同時に形成することができる。
減圧CVD法によりシリコン酸化膜148を厚さ250
nm程度形成する。
イエッチングを行ってシールドプレート電極145とフ
ローティングゲート電極146,147の側面にのみシ
リコン酸化膜148が残るようにシリコン酸化膜148
を除去する。ここで、フィールドシールド素子分離構造
162に囲まれた素子形成領域163が画定される。
ン酸化膜149を膜厚20nm程度形成する。
ティングゲート電極146及びフローティングゲート電
極147上のシリコン酸化膜144にコンタクトホール
150,151を形成する。これによって、フローティ
ングゲート電極146,147が露出する。
VD法により、全面にリン(P)をドープした多結晶シ
リコン膜152を厚さ200nm程度形成する。シリコ
ン酸化膜144に形成されたコンタクトホール150,
151はこの多結晶シリコン膜152によって充填さ
れ、フローティングゲート電極145とフローティング
ゲート電極146は多結晶シリコン膜152によって電
気的に接続される。
シリコン膜152上に減圧CVD法によりシリコン酸化
膜153を形成する。そして、フォトリソグラフィ及び
これに続くドライエッチングにより図26(c)に示す
ように、フローティングゲート電極146,147上の
みにシリコン酸化膜153を残すようにパターニングを
行う。
たシリコン酸化膜153をマスクとしてドライエッチン
グを行い、多結晶シリコン膜152をパターニングす
る。図23にその平面構成を示すように、多結晶シリコ
ン膜152は素子形成領域163におけるフローティン
グゲート電極147から不純物拡散層108上のフロー
ティングゲート電極146まで電気的に接続するように
パターニングされる。
とフローティングゲート電極147は多結晶シリコン膜
152を介して一体のフローティングゲート電極160
となる。この状態での図23におけるB−B’線に沿っ
た断面を図28に示す。
成領域における半導体基板141のp型ウェル拡散層1
40の表面領域にn型の不純物であるリン(P)を加速
エネルギー30kev程度、ドーズ量5.0×1015/
cm2 程度の条件でイオン注入する。その後、n型の不
純物であるヒ素(As)を加速エネルギー30kev程
度、ドーズ量5.0×1015/cm2 程度の条件でイオ
ン注入する。そして900℃程度の温度条件で熱処理を
行って、砒素(As)からなるソース層154、ドレイ
ン層155を形成するとともに、拡散係数が砒素(A
s)よりも大きいリン(P)を広く拡散させて、ソース
層154、ドレイン層155を囲むリン(P)からなる
不純物拡散層161を形成する。
層間絶縁膜であるシリコン酸化膜を形成し、リフロー処
理を行い表面を平坦化する。そして、不純物拡散層10
8、ソース層154及びドレイン層155を露出させる
コンタクトホール158を開孔する。
線層159を形成し、パターニングを行うことで図23
及び図27(b)に示すようなEEPROMを完成させ
る。
ば、EEPROMの制御ゲートである不純物拡散層10
8上にフローティングゲート電極146とフィールドシ
ールド素子分離構造162のシールドプレート電極14
6を形成すると同時に、フローティングゲート電極14
7も形成することができる。
ン半導体基板101との接合面近傍でのp型不純物の濃
度の不要な上昇を抑止して第4の実施形態と同様に絶縁
耐圧を向上させることができるとともに、本実施形態は
さらに製造工程の短縮化を図ることができる。
5の実施形態のように不純物拡散層108を形成する前
にp型ウェル拡散層140に比して相対的に絶縁された
領域である拡散層133を形成しておけば、絶縁耐圧を
さらに高くすることができる。
について説明する。この第7の実施形態においても、半
導体装置として不揮発性半導体記憶装置であるEEPR
OMを例示し、その構成を製造方法とともに説明する。
第7の実施形態では浮遊ゲートの一部に金属膜を用いた
点で第1〜第6に実施形態と相違する。図29は、この
EEPROMを示す概略平面図であり、図30〜図32
は、このEEPROMの製造方法を工程順に示す図29
中の一点鎖線A−A’に沿った概略断面図である。な
お、第1の実施形態で示したEEPROMの構成要素等
に対応する部材等ついては、同符号を記して説明する。
シリコン半導体基板部11上に、厚みが50nm程度の
埋め込み酸化膜12を介して、厚みが50nm程度の単
結晶シリコン層13が設けられてなるSOI基板1を用
意する。
るLOCOS法によりSOI基板1を選択的に酸化して
素子分離構造であるフィールド酸化膜2を膜厚が100
nm程度となるように形成し、SOI基板1上に素子領
域3,4を画定する。このとき、素子領域3,4は、フ
ィールド酸化膜2を介して電気的に分離されて近接する
ことになる。
域3,4における単結晶シリコン層13の表面を熱酸化
して、イオン注入用のキャップ絶縁膜14,15を膜厚
が10nm〜20nm程度となるように形成する。
リソグラフィーにより素子領域3のみが露出する形状に
フォトレジストを加工してレジストマスク16を形成す
る。そして、このレジストマスク16をマスクとして、
n型不純物、ここでは砒素(As)或いはリン(P)を
ドーズ量1〜2×1015(1/cm2 )、加速エネルギ
ー30(keV)の条件でイオン注入する。このとき、
素子領域3における単結晶シリコン層13内にキャップ
絶縁膜14を介してn型不純物がイオン注入される。
により除去し洗浄した後、SOI基板1にアニール処理
を施すことにより、EEPROMの制御ゲートとして機
能する不純物拡散層17を形成する。その後、キャップ
絶縁膜14,15を除去する。
域3,4における単結晶シリコン層13の表面を再び熱
酸化して、素子領域3における単結晶シリコン層13の
表面には酸化膜18を、素子領域4における単結晶シリ
コン層13の表面に膜厚が8nm〜12nm程度のトン
ネル酸化膜19を形成する。
D法によりノンドープの多結晶シリコン膜を堆積形成
し、この多結晶シリコン膜にn型不純物、ここではリン
(P)をドープする。そして、図29及び図30(e)
に示すように、多結晶シリコン膜にフォトリソグラフィ
ー及びそれに続くドライエッチングを施して、素子領域
4上とフィールド酸化膜2上に跨がる島状パターンのゲ
ート電極170を形成する。
域4及び不純物拡散層17を覆うレジストマスク250
を形成する。この際、素子領域4の一部を覆うようにレ
ジストマスク250を形成する。そして、全面にn型不
純物、ここでは砒素(As)をドーズ量1〜2×1015
(1/cm2 )、加速エネルギー30(keV)の条件
でイオン注入する。このとき、素子領域4におけるゲー
ト電極170の両側の単結晶シリコン層13内にトンネ
ル酸化膜19を介して砒素がイオン注入される。ただ
し、素子領域4の一部でレジストマスク250によって
覆われた領域に砒素がイオン注入されることはない。
リソグラフィにより素子領域4の一部の領域であって、
n型の不純物がイオン注入されなかった領域を露出させ
るレジストマスク251を形成し、ホウ素(B)をドー
ズ量3〜5×1015(1/cm2 )、加速エネルギー3
0(keV)程度の条件でイオン注入する。
すことにより、図31(b)に示すように、素子領域4
においてソース/ドレインとなる一対の不純物拡散層2
1,22を形成し、同時に不純物拡散層22と隣接する
p型不純物拡散層195を形成する。
法により全面にシリコン酸化膜171を厚く形成する。
そして、フォトリソグラフィー及びこれに続くドライエ
ッチングにより、素子領域3、素子領域4上のゲート電
極170及びp型不純物拡散層195を露出させるコン
タクトホール172、コンタクトホール173及びコン
タクトホール197を同時に形成する。
シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順
に積層し、これらの積層膜からなるONO膜174を形
成する。
リソグラフィーにより、コンタクトホール173,19
7が形成された位置に開口部を有するレジストマスク1
75を形成する。このレジストマスク175はゲート電
極170上のONO膜174を除去するために形成する
ので、コンタクトホール173,197に対するフォト
合わせは高い精度を必要としない。その後、ウエットエ
ッチング及びドライエッチングにより、ゲート電極17
0及びp型不純物拡散層195上のONO膜174を除
去して、ゲート電極170及びp型不純物拡散層195
を露出させる。
により除去した後、スパッタ法により全面にアルミニウ
ム膜を形成する。そして、図29及び図32(b)に示
すように、フォトリソグラフィー及びこれに続くドライ
エッチングにより、素子領域3上から素子領域4上に跨
がった形状にアルミニウム膜をパターニングしてアルミ
ニウム電極176を形成する。同時に、コンタクトホー
ル197を充填し、p型不純物拡散層195と接続され
るアルミニウム電極198を形成する。
ニウム電極176がONO膜174を介して不純物拡散
層17と容量結合し、一方素子領域4においては、アル
ミニウム電極176がゲート電極170と電気的に接続
される。
電極170が一体となって浮遊ゲートとして機能するこ
とになる。
続用の配線層等を形成し、第7の実施形態のEEPRO
Mを完成させる。
は、素子領域4では、ソース/ドレインとなる不純物拡
散層21,22間の単結晶シリコン層13に形成された
チャネル上にトンネル酸化膜19を介してゲート電極1
70が形成されているとともに、素子領域3では、ゲー
ト電極170と電気的に接続したアルミニウム電極17
6が制御ゲートである不純物拡散層17とONO膜17
4を介して対向し、アルミニウム電極176と不純物拡
散層17とがONO膜174を誘電体膜として容量結合
する。
ス/ドレイン(不純物拡散層)21,22を0(V)と
し、制御ゲート(不純物拡散層)17に20(V)程度
の所定電圧を印加する。このとき、ONO膜174とト
ンネル酸化膜19との容量結合比で、制御ゲート17の
電圧がアルミニウム膜176とゲート電極170からな
る浮遊ゲートにも印加され、トンネル酸化膜19を介し
て電子が単結晶シリコン層13から注入される。これに
より、トンネル酸化膜19を含むトランジスタのしきい
値が上昇し、EEPROMは消去状態となる。ここで、
浮遊ゲートはその主要部を電気的抵抗の小さいアルミニ
ウム電極176により形成しているため、制御ゲートに
印加された電圧が不要に消費されることなく浮遊ゲート
に印加されることとなり、電子が注入される時間、すな
わち消去に要する時間を短縮することが可能となる。
ト17は、埋め込み酸化膜12によってシリコン半導体
基板部11から十分に絶縁されているため、例えば制御
ゲート17に30(V)まで印加しても、シリコン半導
体基板部11への降伏現象が起こることはない。
領域4に隣接するp型不純物拡散層195を設けてい
る。そして、このp型不純物拡散層195にアルミニウ
ム電極198を介して所定の基板電位を印可することが
できるため、MOSトランジスタのしきい値の変動を最
小限に抑えて、書き込み及び読み出し動作を安定的に行
うことが可能である。しかも、このアルミニウム電極1
98はアルミニウム電極176と同時に形成することが
可能である。
トプロセスを可能とする単層ゲート型であって、しかも
データの消去時や書き込み時に印加される高電圧に制御
ゲート17が十分に耐えることができ誤動作を防止する
とともに、金属配線からなる浮遊ゲートによって充放電
時間を短縮し、更なる書き込み及び消去時間の短縮化も
可能であり、信頼性の高いEEPROMが実現される。
板として、シリコン半導体基板部11上に、埋め込み酸
化膜12を介して単結晶シリコン層13が設けられてな
るSOI基板1を用いるため、動作速度やリ−ク電流特
性を向上させることができる。
O膜174を用いたが、通常のシリコン酸化膜を用いて
もよい。
について説明する。この第8の実施形態においても、半
導体装置として不揮発性半導体記憶装置であるEEPR
OMを例示し、その構成を製造方法とともに説明する。
第8の実施形態は、第7の実施形態と同様に浮遊ゲート
の電気的抵抗を抑えるため金属配線層を用いた例である
が、第1の実施形態と同様に周辺回路部としてのCMO
Sインバータを同時に形成し、浮遊ゲートを構成する金
属配線層と、CMOSインバータの配線層を同時に形成
して製造工程を簡略化した例を示す。図33は、このE
EPROMを示す概略平面図であり、図34〜図36
は、このEEPROMの製造方法を工程順に示す図33
中の一点鎖線A−A’に沿った概略断面図である。な
お、第1、第8の実施形態で示したEEPROMの構成
要素等に対応する部材等ついては、同符号を記して説明
する。
シリコン半導体基板部11上に、厚みが50nm程度の
埋め込み酸化膜12を介して、厚みが50nm程度の単
結晶シリコン層13が設けられてなるSOI基板1を用
意する。
るLOCOS法によりSOI基板1を選択的に酸化して
素子分離構造であるフィールド酸化膜2を膜厚が100
nm程度となるように形成し、SOI基板1上に素子領
域3,4,71,72を画定する。このとき、素子領域
3,4及び素子領域71,72は、フィールド酸化膜2
を介して電気的に分離されて近接することになる。ここ
で、素子領域3,4はEEPROMが形成される領域と
なり、素子領域71,72はCMOSインバータが形成
される領域となる。
域3,4,71,72における単結晶シリコン層13の
表面を熱酸化して、イオン注入用のキャップ絶縁膜1
4,1573,74を膜厚が10nm〜20nm程度と
なるように形成する。
リソグラフィーにより素子領域3のみが露出する形状に
フォトレジストを加工してレジストマスク16を形成す
る。そして、このレジストマスク16をマスクとして、
n型不純物、ここでは砒素(As)或いはリン(P)を
ドーズ量1〜2×1015(1/cm2 )、加速エネルギ
ー30(keV)の条件でイオン注入する。このとき、
キャップ絶縁膜14を介して、素子領域3における単結
晶シリコン層13内に、表層から埋め込み酸化膜12上
にまでの深さ方向の全域にn型不純物がイオン注入され
る。
により除去し洗浄した後、SOI基板1にアニール処理
を施すことにより、EEPROMの制御ゲートとして機
能する不純物拡散層17を形成する。これにより、不純
物拡散層17は側面から下面にかけてフィールド酸化膜
2と埋め込み酸化膜12によって覆われた構造となる。
リソグラフィーにより素子領域72のみが露出する形状
にフォトレジストを加工してレジストマスク75を形成
する。そして、このレジストマスク75をマスクとし
て、n型不純物、ここではリン(P)をドーズ量1×1
012(1/cm2 )、加速エネルギー30(keV)の
条件でイオン注入する。このとき、素子領域72におけ
る単結晶シリコン層13内にキャップ絶縁膜74を介し
てn型不純物がイオン注入される。
により除去し洗浄した後、SOI基板1にアニール処理
を施すことにより、CMOSインバータのnウェル領域
76を形成する。その後、キャップ絶縁膜14,15,
73,74を除去する。
域3,4,71,72における単結晶シリコン層13の
表面を再び熱酸化して、素子領域3,における不純物拡
散層17の表面には、膜厚が15nm〜20nm程度の
酸化膜18を、素子領域71,72における単結晶シリ
コン層13の表面には、膜厚が15〜20nm程度のゲ
ート酸化膜77,78を形成する。その後、レジストマ
スク87を形成し、素子領域4以外を覆い、上述した熱
酸化によって素子領域4上に形成された酸化膜をエッチ
ングにより除去する。
トマスク87を除去した後、再度熱酸化することによっ
て、素子領域4における単結晶シリコン層13の表面は
膜厚が8nm〜12nm程度のトンネル酸化膜19を形
成する。
域3,4,71,72上を含む全面にCVD法によりノ
ンドープの多結晶シリコン膜を堆積形成し、この多結晶
シリコン膜にn型不純物、ここではリン(P)をドープ
する。そして、図30及び図35(b)に示すように、
多結晶シリコン膜にフォトリソグラフィー及びそれに続
くドライエッチングを施して、素子領域4上とフィール
ド酸化膜2上に跨がる島状パターンのゲート電極170
を形成する。そして、同時にこの多結晶シリコン膜から
なるCMOSインバータのゲート電極79,80を形成
する。
域4上ではトンネル酸化膜19を介して所定幅の帯状に
形成される。また、CMOSインバータのゲート電極7
9,80は各素子領域71,72上とフィールド酸化膜
2を跨がるようにして形成される。
後のパターニングによって、ゲート電極170とCMO
Sインバータのゲート電極79,80を同時に形成する
ことができるため、製造工程を簡略化することができ
る。なお、ゲート電極79,80はフィールド酸化膜2
上で接続されるようにパターニングしてもよい。
領域4,71のみが露出する形状にフォトレジストを加
工してレジストマスク81を形成する。この際、素子領
域4の一部を覆うようにレジストマスク81を形成す
る。そして、n型不純物、ここでは砒素(As)をドー
ズ量1〜2×1015(1/cm2 )、加速エネルギー3
0(keV)の条件でイオン注入する。このとき、素子
領域4におけるゲート電極170の両側の単結晶シリコ
ン層13内にトンネル酸化膜19を介して砒素がイオン
注入される。また、同時にCMOSインバータのゲート
電極79の両側の単結晶シリコン層13内にゲート酸化
膜77を介して砒素がイオン注入される。ただし、素子
領域4の一部でレジストマスク81によって覆われた領
域に砒素がイオン注入されることはない。
リソグラフィーにより素子領域72のみが露出する形状
にフォトレジストを加工してレジストマスク82を形成
する。そして、このレジストマスク82をマスクとし
て、n型不純物、ここではホウ素(B)をドーズ量1〜
2×1015(1/cm2 )、加速エネルギー30(ke
V)の条件でイオン注入する。このとき、素子領域72
におけるCMOSインバータのゲート電極80の両側の
単結晶シリコン層13内に、ゲート酸化膜78を介して
n型不純物がイオン注入される。
後、素子領域4の一部の領域であってn型の不純物がイ
オン注入されなかった領域に、ホウ素(B)をドーズ量
3〜5×1015(1/cm2 )、加速エネルギー30
(keV)程度の条件でイオン注入する。このイオン注
入は前述した素子領域72へのイオン注入と同一工程で
行ってもよい。
I基板1にアニール処理を施すことによりEEPROM
の制御ゲートのソース/ドレインとなる一対の不純物拡
散層21,22を形成し、同時にCOSインバータのp
ウェル領域、nウェル領域76にも一対の不純物拡散層
83,84及び不純物拡散層85,86を形成する。
れたホウ素(B)によって、p型不純物拡散層195を
不純物拡散層22と隣接するように形成する。
法により全面にシリコン酸化膜171を厚く形成する。
そして、フォトリソグラフィー及びこれに続くドライエ
ッチングにより、素子領域3の不純物拡散層17を露出
させるようにコンタクトホール172を形成する。
た不純物拡散層17を覆うように、厚さ15nm〜20
nm程度のゲート酸化膜177を形成する。
リソグラフィー及びこれに続くドライエッチングによ
り、シリコン酸化膜171にゲート電極170を露出さ
せるコンタクトホール173、p型不純物拡散層195
を露出させるコンタクトホール197及び周辺回路部に
おける不純物拡散層83,84,85,86を露出させ
るコンタクトホール182,183,184,185,
を同時に開孔する。また、図30に示すように、不純物
拡散層21,22に達するコンタクトホール178,1
79も同一工程で形成する。
タ法により全面にアルミニウム膜を形成する。そして、
図33に示すようにフォトリソグラフィー及びこれに続
くドライエッチングにより、素子領域3上から素子領域
4上に跨がった形状にアルミニウム膜をパターニングす
ることによってアルミニウム電極176を形成する。こ
の際、図30に示すように、同時にコンタクトホール1
78,179,182,183,184,185に埋め
込まれたアルミニウム膜を所定の形状にパターニングし
てアルミニウム配線180,181,186,187,
188,189を形成する。さらに、p型不純物拡散層
195と接続されるアルミニウム電極198も同時に形
成する。
ニウム電極176がシリコン酸化膜177を介して不純
物拡散層17と容量結合し、一方素子領域4において
は、アルミニウム電極176がゲート電極170と電気
的に接続される。
電極170が一体となって浮遊ゲートとして機能するこ
とになる。
続用の配線層等を形成し、第8の実施形態のEEPRO
Mを完成させる。
は、素子領域4では、ソース/ドレインとなる不純物拡
散層21,22間の単結晶シリコン層13に形成された
チャネル上にトンネル酸化膜19を介してゲート電極1
70が形成されているとともに、素子領域3では、ゲー
ト電極170と電気的に接続したアルミニウム電極17
6が制御ゲートである不純物拡散層17とシリコン酸化
膜177を介して対向し、アルミニウム電極176と不
純物拡散層17とがシリコン酸化膜177を誘電体膜と
して容量結合する。
ス/ドレイン(不純物拡散層)21,22を0(V)と
し、制御ゲート(不純物拡散層)17に20(V)程度
の所定電圧を印加する。このとき、シリコン酸化膜17
7とトンネル酸化膜19との容量結合比で、制御ゲート
17の電圧がアルミニウム膜176とゲート電極170
からなる浮遊ゲートにも印加され、トンネル酸化膜19
を介して電子が単結晶シリコン層13から注入される。
これにより、トンネル酸化膜19を含むトランジスタの
しきい値が上昇し、EEPROMは消去状態となる。こ
こで、浮遊ゲートはその主要部を電気的抵抗の小さいア
ルミニウム電極176により形成しているため、制御ゲ
ートに印加された電圧が不要に消費されることなく浮遊
ゲートに印加されることとなり、電子が注入される時
間、すなわち消去に要する時間を短縮することが可能と
なる。
ト17は、埋め込み酸化膜12によってシリコン半導体
基板部11から十分に絶縁されているため、例えば制御
ゲート17に30(V)まで印加しても、シリコン半導
体基板部11への降伏現象が起こることはない。
PROMのソース/ドレインの一方である不純物拡散層
22に隣接するようにp型不純物拡散層195を設けて
いる。そして、このp型不純物拡散層195にアルミニ
ウム電極198を介して所定の基板電位を印可すること
ができるため、MOSトランジスタのしきい値の変動を
最小限に抑えて書き込み、及び読み出し動作を安定的に
行うことが可能である。しかも、このアルミニウム電極
198は、CMOSトランジスタと接続されるアルミニ
ウム配線180,181,186,187,188,1
89及びアルミニウム電極176の形成と同一工程で形
成することができる。
トプロセスを可能とする単層ゲート型であって、しかも
データの消去時や書き込み時に印加される高電圧に制御
ゲート17が十分に耐えることができ誤動作を防止する
とともに、金属配線からなる浮遊ゲートによって充放電
時間を短縮し、更なる書き込み及び消去時間の短縮化も
可能であり、信頼性の高いEEPROMが実現される。
線からなる浮遊ゲートを形成する際に、周辺回路部にお
けるトランジスタのソース/ドレインと接続される金属
配線を同時に形成することができる。これにより、更な
る製造工程の簡略化が可能である。
について説明する。この第9の実施形態においても、半
導体装置として不揮発性半導体記憶装置であるEEPR
OMを例示し、その構成を製造方法とともに説明する。
図37は、このEEPROMを示す概略平面図であり、
図38〜図41は、このEEPROMの製造方法を工程
順に示す図37中の一点鎖線A−A’に沿った概略断面
図である。
第1の単結晶シリコン基板201の一方の主面に鏡面研
磨を施した後、熱酸化を施し所定の膜厚の絶縁膜202
を形成する。そして、この第1のシリコン基板201表
面の絶縁膜202側に、鏡面研磨された主面を有するn
型の第2の単結晶シリコン基板203を充分に清浄な雰
囲気下で密着、加熱して、それぞれのシリコン基板20
1、203で絶縁膜202を挟むように一体に接合す
る。続いて、第2の単結晶シリコン基板203を所定の
厚さに研磨する。これにより、第1のシリコン基板20
1上に絶縁膜202を介して第2のシリコン基板203
を接合して構成されたSOI基板が作製される。なお、
図38(a)中、第2のシリコン基板203の絶縁膜2
02側の表面には、接合を施す前にドーピングすること
によりn型の高濃度不純物拡散層204が形成されてい
る。
シリコン基板203の表面にパッド酸化膜208aを熱
酸化にて形成し、さらにその表面に第1の絶縁層として
のシリコン窒化膜209及び第2の絶縁層としてのシリ
コン酸化膜210を順次CVD法により堆積させる。そ
の後、温度1000℃程度のアニール処理を行なって、
シリコン酸化膜210を緻密化する。続いて、図示しな
いレジストを形成し、公知のフォトリソグラフィ処理を
行い所定のパターンに加工する。その後、エッチングガ
スとしてCF4 ,CHF3 系ガスを用いたRIE(Re
activeIon Etching)処理を施し、表
面に形成されたレジストをマスクとして、シリコン酸化
膜210,シリコン窒化膜209及びパッド酸化膜20
8aを選択的にエッチングして、シリコン基板203の
表面を露出させる開口211を形成する。なお、図38
(b)はレジスト剥離後の状態を示している。
ン酸化膜210をマスクにして、エッチングガスとして
HBr系ガスを用いたRIE処理により、第2のシリコ
ン基板203を選択的にエッチングして絶縁膜202に
到達する溝212を形成する。この場合、シリコン酸化
膜210とシリコン基板203とのエッチング選択比に
より、良好に溝212が絶縁膜202に達するように、
前工程におけるシリコン酸化膜210の膜厚が決定され
ている。
mical Dry Etching)処理を施す。こ
のCDE処理は、RF放電型のプラズマエッチング装置
を用い、例えば原料ガス:CF4 ,O2 ,N2 、周波
数:13.56MHz、エッチング速度:1500Å/
min,プラズマからウエハまでの距離:100cmの
条件で行う。これにより、溝212の内壁面が厚さ15
00Å程度エッチングされる。
アニール処理する。このアニール処理は、例えば、N2
雰囲気下において1000℃の温度で30分間加熱する
ことにより行う。次に、アニール処理した溝212の内
壁面を犠牲酸化処理するようにしてもよい。この犠牲酸
化処理は、例えば1000℃のドライ酸化により膜厚5
00Å程度の犠牲酸化膜を形成後、この犠牲酸化膜をフ
ッ酸で除去するようにする。
2の内壁面に例えば1050℃のウェット熱酸化により
絶縁被膜213を形成し、続いて多結晶シリコン膜21
4をLPーCVD法により堆積する。このとき、多結晶
シリコン膜214は溝212内を埋設するとともにシリ
コン酸化膜210上にも堆積されることになる。
エッチング処理により、シリコン酸化膜210の上に堆
積した余分な多結晶シリコン膜214をエッチングバッ
ク(1回目)する。この時、溝212内に残る多結晶シ
リコン膜214の上端はシリコン窒化膜209より上部
に位置するようにエッチングをストップさせる。
溶液によるウェットエッチング処理によりシリコン酸化
膜210をエッチング除去する。この時、シリコン窒化
膜209と、このシリコン窒化膜209より上部に上端
がくるように残した多結晶シリコン膜214とがエッチ
ングストッパとなり、パッド酸化膜208a及び溝21
2の内壁面に形成された絶縁被膜213はエッチングさ
れない。
エッチング処理により、溝212内に埋め込まれた多結
晶シリコン膜214のシリコン窒化膜209より上に突
出している部分をエッチングバック(2回目)する。こ
の際、次工程で多結晶シリコン膜214の上側に後述す
る熱酸化膜215を成長させたときに、熱酸化膜215
と周囲のパッド酸化膜208aとが同一高さとなるよう
に、多結晶シリコン膜214の上端はパッド酸化膜20
8aの上端から0.3μm程度下側となるよう制御する
のが望ましい。
14の一部にメモリセル部の基板コンタクトをとるp型
不純物拡散層244を形成するため、多結晶シリコン膜
214の一部が露出するようにレジストマスクを形成
し、このレジストマスク及びシリコン窒化膜209をマ
スクとしてp型不純物、ここではホウ素(B)をドーズ
量1×1015(1/cm2 )、加速エネルギー30(k
eV)の条件でイオン注入する。その後、窒素(N2 )
ガス雰囲気中で温度1000度、時間30〜60分程度
アニールしてイオン注入されたホウ素(B)を拡散させ
る。これにより、図39(c)に示すように、溝212
内の一部の領域にp型不純物拡散層244が形成され
る。
12内に埋め込まれた多結晶シリコン膜214の上部
を、シリコン窒化膜209をマスクとして選択的に熱酸
化して、酸化膜215を成長させる。その後、図40
(a)に示すように、シリコン窒化膜209をエッチン
グ除去する。2回目のエッチングバックの際に多結晶シ
リコン膜214の上面を所定位置に制御したため、図4
0(a)からも明らかなように、溝212部分において
は段差は形成されず、平坦化された表面を形成すること
が可能である。そして、溝212及び埋設された多結晶
シリコン膜214により素子分離がなされ素子領域26
0,261が画定される。
のフォトリソグラフィ、不純物拡散工程により、素子領
域260にEEPROMの制御ゲートとなるn型の不純
物拡散層246を形成し、素子領域261にpウェル2
05を形成する。
シリコン基板203の表面に、いわゆるLOCOS法に
よりフィールド酸化膜208を形成する。この際、p型
不純物拡散層244上においては、p型不純物拡散層2
44の表面の一部を覆うようにフィ−ルド酸化膜208
を形成する。すなわち、p型不純物拡散層244の表面
の一部が露出した状態となる。そして、パッド酸化膜2
08aを除去する。
の所定部位に酸化抑制膜としてのシリコン窒化膜を形成
した後、該シリコン窒化膜が形成されていない部位を熱
酸化などにより酸化して厚いフィールド酸化膜208を
形成する方法である。ここで、図40(c)はLOCO
S法による酸化後、酸化抑制膜であるシリコン窒化膜を
リン酸(H3 PO4 )により除去した後の図である。
酸化膜221a,221b及びトンネル酸化膜221c
を順次形成する。そして、LPーCVD処理によって多
結晶シリコン膜を形成した後、フォトリソグラフィ及び
これに続くエッチング処理を施すことにより浮遊ゲート
222及びゲ−ト電極223を形成する。ここで、図3
7に示すように、浮遊ゲート222は素子領域260か
ら261に連なる一体の電極パターンを有している。ま
た、ゲート電極223は浮遊ゲート222と隣接するよ
うに形成される。その後、選択ドーピングによりn型不
純物拡散層235〜239を形成する。
の全面にPSG,BPSG等の層間絶縁膜219を堆積
する。そして、レジストマスク(図示せず)を形成し、
コンタクトホール248,249を形成してこのレジス
トマスクを除去する。次に、図41(b)に示すよう
に、コンタクトホール248以外の領域をレジストでマ
スクし、メモリセルの基板コンタクトを取るためにp型
不純物拡散層244とn型不純物拡散層235の両方に
跨がるようにシリコン基板をエッチングし、溝240を
形成する。
mical Dry Etching)処理を施す。こ
のCDE処理は、RF放電型のプラズマエッチング装置
を用い、例えば原料ガス:CF4 ,O2 ,N2 、周波
数:13.56MHz、エッチング速度:1500Å/
min,プラズマからウエハまでの距離:100cmの
条件で行う。これにより、溝240の内壁面が厚さ15
00Å程度エッチングされる。
クトホール248,249の内壁面を含む全面にバリア
メタル金属241を膜厚1000Å程度形成する。具体
的にはバリヤメタル金属241はチタン(Ti)と窒化
チタン(TiN)の積層膜からなる。続いて、スパッタ
法によりアルミニウム膜242を膜厚7000Å程度形
成した後、パターニングすることによりコンタクトホー
ル248に埋め込まれた基板電極及びコンタクトホール
249に埋め込まれたビット線を同時に形成する。
れたアルミニウム膜242は基板の電位を所定値にする
役割を果たし、第9の実施形態では図41(c)に示す
ように、接地電位(GND)とされている。また、この
アルミニウム膜242は同時にn型不純物拡散層235
とも接続されており、n型不純物拡散層235も接地電
位に固定している。
は、素子領域260ではトンネル酸化膜221cを介し
て浮遊ゲート222が形成されているとともに、素子領
域260では、素子領域261上から延在する浮遊ゲー
ト222が制御ゲートである不純物拡散層246とシリ
コン酸化膜221aを介して対向し、浮遊ゲート222
と不純物拡散層246とがシリコン酸化膜221aを誘
電体膜として容量結合する。
ス/ドレイン(n型不純物拡散層)235,236を0
(V)とし、制御ゲート(不純物拡散層)246に20
(V)程度の所定電圧を印加する。このとき、酸化膜2
21aとトンネル酸化膜221cとの容量結合比で、制
御ゲート246の電圧が浮遊ゲート222にも印加さ
れ、トンネル酸化膜221cを介して電子が浮遊ゲート
222へ注入される。これにより、トンネル酸化膜22
1cを含むトランジスタのしきい値が上昇し、EEPR
OMは消去状態となる。ここで、制御ゲート246は、
下面を絶縁膜202によって、側面を溝212に埋設さ
れた多結晶シリコン膜214からなる素子分離構造によ
って覆われており、シリコン基板203から十分に絶縁
されているため、例えば制御ゲート17に30(V)ま
で印加しても、降伏現象が起こることはない。
活性領域261の電位を固定するためのアルミニウム膜
242を設け、このアルミニウム膜242がp型不純物
拡散層244に接続されている。そして、アルミニウム
膜242を介して素子領域261に所定の基板電位を印
可するとともに、素子領域260,261を画定するた
めのフィ−ルドシールド電極として機能するp型不純物
拡散層244(多結晶シリコン膜214)に所定の電位
を印可することが可能である。これにより、EEPRO
Mのしきい値の変動を最小限に抑えて書き込み及び読み
出し動作を安定的に行うとともに、確実な素子分離を行
うことが可能となる。さらに、アルミニウム電極242
によりn型不純物拡散層235を接地電位とすることが
可能である。
トプロセスを可能とする単層ゲート型であって、しかも
データの消去時や書き込み時に印加される高電圧に制御
ゲート246が十分に耐えることができ、誤動作を防止
するとともに消去時間の短縮化も可能であり、信頼性の
高いEEPROMが実現される。
01上に、絶縁膜202を介してシリコン基板203が
設けられてなるSOI基板を用いるため、動作速度やリ
−ク電流特性を向上させることができる。
ート222を一体の多結晶シリコン膜からなる島状パタ
ーンに形成したが、素子領域260上と素子領域261
上で別体の多結晶シリコン膜パターンとして同時形成
し、後工程でコンタクト孔等により両者を電気的に接続
するように、浮遊ゲートを構成してもよい。この場合に
は電気的接続と同時にアルミニウム電極242を形成す
ることも可能である。
酸化膜あるいはONO膜等を誘電体膜として制御ゲート
である不純物拡散層と浮遊ゲートを容量結合させたが、
誘電体膜はこれらに限定されるものではない。例えばタ
ンタル酸化物、BST化合物等を含む高誘電体膜や、P
ZT膜、PLZT膜等を含む強誘電体膜を用いてもよ
い。
誘電体膜を用いた場合の、浮遊ゲート電極の材料として
は、チタン化合物、タングステン化合物、ルテニウム化
合物、白金等が適している。
能とする単層ゲート型であって、しかもデータの消去時
や書き込み時に印加される高電圧に制御ゲートが十分に
耐えることができ、誤動作を防止して信頼性の高い半導
体装置を実現できる。
概略平面図である。
方法を工程順に示す概略断面図である。
方法を工程順に示す概略断面図である。
Mを示す概略断面図である。
概略平面図である。
方法を工程順に示す概略断面図である。
方法を工程順に示す概略断面図である。
Mの製造方法を工程順に示す概略断面図である。
概略平面図である。
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
す概略平面図である。
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
す概略平面図である。
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
す概略平面図である。
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
す概略断面図である。
す概略平面図である。
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
す概略平面図である。
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
す概略平面図である。
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
2,260,261素子領域 11 シリコン半導体基板部 12 埋め込み酸化膜 13 単結晶シリコン層 14,15,73,74 キャップ絶縁膜 16,33,37,47,54,59,61,75,8
1,82,87,175 レジストマスク 17 不純物拡散層(制御ゲート) 18 酸化膜 19,114,165,221c トンネル酸化膜 20,222 浮遊ゲート 21,22,83,84,85,86 不純物拡散層
(ソース/ドレイン) 23,58,,176,198 アルミニウム電極 24,57,124,150,151,172,17
3,178,179,182,183,184,18
5,197,248,249 コンタクトホール 28,195,244 p型不純物拡散層 29,56,196,219 層間絶縁膜 31,41,141 シリコン半導体基板 32,42,43,46,110,113,116,1
27,144,148,153,171,177,21
0 シリコン酸化膜 34a,34b,34c (シリコン半導体基板31に
形成された)溝 36 シリコン酸化膜(素子分離用絶縁膜) 38 (溝34を充填する素子分離用絶縁膜36に形成
された)溝 39,62 多結晶シリコン膜(制御ゲート) 44 埋め込み酸化膜 45,62,143,152 多結晶シリコン膜 76 nウェル領域 77,78,177,221a,221b ゲート酸化
膜 79,80,170,223 ゲート電極 101 p型シリコン半導体基板 102,164 熱酸化膜 103,106,126,131 開口部 104,107,132,190 レジスト 105 チャンネルストッパー層 108,118,161 不純物拡散層 109,115 リン(P)ドープ多結晶シリコン膜 111,145 シールドプレート電極 112,117,145,146,147,160 フ
ローティングゲート電極 119 サイドウォール 121,154 ソース層 122,155 ドレイン層 123,157 BPSG膜 125,159 アルミニウム配線層 128,162 フィールドシールド素子分離構造 129,163 素子形成領域 133 拡散層 140 p型ウェル拡散層 174 ONO膜 180,181,186,187,188,189 ア
ルミニウム配線 201 第1の単結晶シリコン基板 202 絶縁膜 203 第2の単結晶シリコン基板 204 高濃度不純物拡散層 205 pウェル 208a パッド酸化膜 209 シリコン窒化膜 211 開口 212,240 溝 213 絶縁被膜 214 多結晶シリコン膜 215 酸化膜 235,236,237,238,239 n型高濃度
不純物拡散層 241 バリヤメタル金属 242 アルミニウム膜
Claims (52)
- 【請求項1】 フィールドシールド素子分離構造によっ
て素子活性領域が画定された半導体装置であって、 半導体基板の表面領域に形成された第1の拡散層と、 前記半導体基板上にフィールドシールドゲート絶縁膜を
介して形成され、前記第1の拡散層の上層において前記
第1の拡散層よりも広い第1の開口部を少なくとも有す
るシールドプレート電極と、 前記シールドプレート電極に印加された電圧によって画
定される素子活性領域において、前記半導体基板の表面
領域にある間隔を有して形成された一対の第2の拡散層
と、 前記シールドプレート電極と略同一の階層位置において
前記第1の拡散層上に誘電体膜を介して形成され前記第
1の拡散層と容量結合してなる第1の電極と、 前記素子活性領域における前記一対の第2の拡散層間の
前記半導体基板上にトンネル絶縁膜を介して形成された
第2の電極とを有し、 前記第1の電極と前記第2の電極が電気的に接続される
ことによって浮遊ゲートとして機能し、前記第1の拡散
層が制御ゲートとして機能して不揮発性半導体メモリを
構成することを特徴とする半導体装置。 - 【請求項2】 前記シールドプレート電極の下層におけ
る前記半導体基板の表面領域に前記第1の拡散層から離
間して前記半導体基板と同じ導電型の第3の拡散層が形
成されていることを特徴とする請求項1に記載の半導体
装置。 - 【請求項3】 前記第1の拡散層は、前記半導体基板と
逆導電型の不純物の導入により形成された領域であって
前記第1の拡散層に対して絶縁された領域によって覆わ
れていることを特徴とする請求項1又は2に記載の半導
体装置。 - 【請求項4】 前記誘電体膜は、タンタル酸化物、BS
T化合物、PZT化合物、PLZT化合物のいずれかを
含むことを特徴とする請求項1〜3のいずれか1項に記
載の半導体装置。 - 【請求項5】 前記第1の電極は、チタン化合物、タン
グステン化合物、ルテニウム化合物、白金のいずれかを
含むことを特徴とする請求項4に記載の半導体装置。 - 【請求項6】 半導体基板上に素子分離構造が形成され
て画定された第1、第2及び第3の素子活性領域と、前
記第3の素子活性領域に対して逆導電型に形成された第
4の素子活性領域とを備えた半導体装置であって、 前記第1の素子活性領域には、前記半導体基板の表面領
域に形成された一対の拡散層と、前記一対の拡散層間の
前記半導体基板上にトンネル酸化膜を介して形成された
第1の電極とを有し、 前記第2の素子活性領域には、前記半導体基板の表面領
域に形成された第1の導電体層と、前記第1の導電体層
の側面から下面にかけて覆うように形成された前記第1
の導電体層に対して絶縁された領域と、前記半導体基板
上に誘電体膜を介して形成され前記第1の導電体層と容
量結合してなる第2の電極とを有し、 前記第1の素子活性領域における前記半導体基板に所定
の電位を印可するための第3の電極を有し、 前記第3の素子活性領域及び第4の素子活性領域には、
前記半導体基板の表面領域にそれぞれ形成された一対の
拡散層と、前記一対の拡散層間の前記半導体基板上にそ
れぞれゲート絶縁膜を介して形成された所定のパターン
のゲート電極とからなるCMOSトランジスタが構成さ
れ、 前記第1の電極と前記第2の電極が電気的に接続されて
浮遊ゲートとして機能し、前記第1の導電体層が制御ゲ
ートとして機能することによって不揮発性半導体メモリ
を構成するとともに、前記CMOSトランジスタが前記
不揮発性半導体メモリの周辺回路として機能することを
特徴とする半導体装置。 - 【請求項7】 半導体基板上に素子分離構造が形成され
て画定された第1及び第2の素子活性領域を備えた半導
体装置であって、 前記第1の素子活性領域には、前記半導体基板の表面領
域に形成された一対の拡散層を有し、 前記第2の素子活性領域には、前記半導体基板の表面領
域に形成された第1の導電体層と、前記第1の導電体層
の側面から下面を覆うように形成された領域であって前
記第1の導電体層に対して絶縁された領域とを有し、 前記第1の素子活性領域においては前記一対の拡散層間
の前記半導体基板上に第1の絶縁膜を介して第1の電極
が形成され、 前記第2の素子活性領域においては前記第1の導電体層
上に第2の絶縁膜を介して前記第1の導電体層と容量結
合してなる第2の電極が形成され、 前記第1の素子活性領域における前記半導体基板に所定
の電位を印可するための第3の電極を有し、 前記第1の電極と前記第2の電極が電気的に接続されて
いることを特徴とする半導体装置。 - 【請求項8】 半導体基板上に素子分離構造が形成され
て画定された第1、第2及び第3の素子活性領域を備え
た半導体装置であって、 前記第1の素子活性領域には、前記半導体基板の表面領
域に形成された一対の第1の拡散層と、前記一対の第1
の拡散層間の前記半導体基板上に第1の絶縁膜を介して
形成された第1の電極とを有し、 前記第2の素子活性領域には、前記半導体基板の表面領
域に形成された第1の導電体層と、前記第1の導電体層
上に第2の絶縁膜を介して形成された前記第1の導電体
層と容量結合してなる第2の電極とを有し、 前記第1の素子活性領域における前記半導体基板に所定
の電位を印可するための第3の電極を有し、 前記第3の素子活性領域には、前記半導体基板の表面領
域に形成された一対の第2の拡散層と、前記一対の第2
の拡散層間の前記半導体基板上にゲート絶縁膜を介して
形成されたゲート電極とからなる半導体素子が構成さ
れ、 少なくとも前記第1の素子活性領域又は前記第2の素子
活性領域の側面から下面にかけての領域が絶縁された領
域で覆われるとともに、前記第1の電極と前記第2の電
極が電気的に接続されて島状の電極を構成して半導体メ
モリの一部を構成し、 前記半導体素子が前記半導体メモリの周辺回路として機
能することを特徴とする半導体装置。 - 【請求項9】 前記素子分離構造が、LOCOS法によ
り形成されたフィールド酸化膜、トレンチ型素子分離構
造、フィールドシールド素子分離構造のうちのいずれか
であることを特徴とする請求項6〜8のいずれか1項に
記載の半導体装置。 - 【請求項10】 前記半導体基板の表面領域に形成され
た第2の導電体層を有し、 前記第3の電極は前記第2の導電体層を介して前記半導
体基板に所定の電位を印可することを特徴とする請求項
6〜9のいずれか1項に記載の半導体装置。 - 【請求項11】 前記半導体基板は、半導体基板上に絶
縁層を介して表面に半導体層を備えた半導体基板であっ
て、 前記素子分離構造は前記絶縁層に達するように形成さ
れ、 前記絶縁された領域は、前記絶縁層と、前記素子分離構
造とから構成されることを特徴とする請求項6〜10の
いずれか1項に記載の半導体装置。 - 【請求項12】 前記半導体基板内の所定深さの部位に
は埋め込み絶縁層が形成され、 前記素子分離構造は前記絶縁層に達するように形成さ
れ、 前記絶縁された領域は、前記埋め込み絶縁層と、前記素
子分離構造とから構成されることを特徴とする請求項6
〜11のいずれか1項に記載の半導体装置。 - 【請求項13】 前記第1の導電体層は前記半導体基板
に形成された拡散層であることを特徴とする請求項6〜
12のいずれか1項に記載の半導体装置。 - 【請求項14】 前記絶縁された領域は、前記半導体基
板と逆導電型の不純物の導入により形成された領域であ
ることを特徴とする請求項6〜13のいずれか1項に記
載の半導体装置。 - 【請求項15】 少なくとも前記第1及び前記第2の素
子活性領域上に、前記第1及び第2の電極に達する開孔
が形成された層間絶縁膜を有し、 前記第1の電極と前記第2の電極が、前記開孔を充填す
る導電膜によって電気的に接続されていることを特徴と
する請求項6及び8〜14のいずれか1項に記載の半導
体装置。 - 【請求項16】 前記第1及び第2の素子活性領域上
に、前記第1及び第2の電極に達する開孔が形成された
層間絶縁膜を有し、 前記第1の電極と前記第2の電極が、前記開孔を充填す
る導電膜によって電気的に接続されていることを特徴と
する請求項7及び9〜14のいずれか1項に記載の半導
体装置。 - 【請求項17】 前記第1の電極及び前記第2の電極が
浮遊ゲートとして機能し、 前記第1の導電体層が制御ゲートとして機能して不揮発
性半導体メモリを構成することを特徴とする請求項7〜
16のいずれか1項に記載の半導体装置。 - 【請求項18】 前記導電領域は、前記第1の素子活性
領域を画定する素子分離構造上の溝内に形成された拡散
層であって、前記絶縁された領域は前記素子分離構造か
らなることを特徴とする請求項6〜17のいずれか1項
に記載の半導体装置。 - 【請求項19】 前記第1の電極と前記第2の電極を接
続する第1の配線層と、 前記第1、第3及び第4の素子活性領域における前記一
対の拡散層とそれぞれ電気的に接続される第2の配線層
を有し、 前記第1の配線層と前記第2の配線層が同一材料で形成
されていることを特徴とする請求項6、9〜15及び1
8のいずれか1項に記載の半導体装置。 - 【請求項20】 前記誘電体膜は、タンタル酸化物、B
ST化合物、PZT化合物、PLZT化合物のいずれか
を含むことを特徴とする請求項6、9〜15、18及び
19のいずれか1項に記載の半導体装置。 - 【請求項21】 前記第2の絶縁膜は、タンタル酸化
物、BST化合物、PZT化合物、PLZT化合物のい
ずれかを含むことを特徴とする請求項7〜18のいずれ
か1項に記載の半導体装置。 - 【請求項22】 前記第2の電極は、チタン化合物、タ
ングステン化合物、ルテニウム化合物、白金のいずれか
を含むことを特徴とする請求項6〜21のいずれか1項
に記載の半導体装置。 - 【請求項23】 前記第1の電極と前記第2の電極を接
続する第1の配線層と、 前記第第3の素子活性領域における前記一対の拡散層と
それぞれ電気的に接続される第2の配線層を有し、 前記第1の配線層と前記第2の配線層が同一材料で形成
されていることを特徴とする請求項8〜15、17、1
8、21及び22のいずれか1項に記載の半導体装置。 - 【請求項24】 所定深さの部位に絶縁層を有する半導
体基板に素子分離構造を形成して第1、第2、第3及び
第4の素子活性領域を画定し、少なくとも前記第1の素
子活性領域の側面から下面にかけての領域を前記絶縁層
と前記素子分離構造で覆う第1の工程と、 前記第1の素子活性領域に不純物を導入し、第1の拡散
層を形成する第2の工程と、 前記第2の素子活性領域における前記半導体基板の表面
領域に前記半導体基板と逆導電型の不純物を導入して拡
散層領域を形成する第3の工程と、 前記第1、第2、第3及び第4の素子活性領域における
前記半導体基板上に第1、第2、第3及び第4の絶縁膜
をそれぞれ形成する第4の工程と、 前記第1、第2、第3及び第4の素子活性領域における
前記半導体基板上の全面に前記第1、第2、第3及び第
4の絶縁膜を間に介して導電膜を形成する第5の工程
と、 前記導電膜をパターニングして、少なくとも前記第1又
は第3の素子活性領域上に所定パターンに残すととも
に、前記第2及び前記第4の素子活性領域上にそれぞれ
ゲート電極を形成する第6の工程と、 前記第3及び第4の素子活性領域に不純物を導入し、前
記第3及び第4の素子活性領域における前記導電膜の両
側の前記半導体基板の表面領域に一対の第2の拡散層及
び一対の第3の拡散層を形成する第7の工程と、 前記第2の素子活性領域に前記拡散層領域と逆導電膜型
の不純物を導入し、前記第2の素子活性領域における前
記導電膜の両側の前記半導体基板の表面領域に一対の第
4の拡散層を形成する第8の工程と、 前記第3の素子活性領域の近傍の前記半導体基板に不純
物を導入して、第5の拡散層を形成する第9の工程と、 前記第5の拡散層と接続され前記第5の拡散層を介して
前記第3の素子活性領域に所定電圧を印可する電極を形
成する第10の工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項25】 前記半導体基板は前記絶縁層を備えた
SOI基板であり、 前記第1の工程において、前記絶縁層と接続されるよう
に前記素子分離構造を形成することを特徴とする請求項
24に記載の半導体装置の製造方法。 - 【請求項26】 前記半導体基板は前記絶縁層を備えた
SOI基板であり、 前記第1の工程において、前記半導体基板の表面に前記
絶縁層に達する溝を形成した後、前記溝内に第5の絶縁
膜を埋め込むことによってトレンチ型素子分離構造を形
成することを特徴とする請求項24に記載の半導体装置
の製造方法。 - 【請求項27】 前記第1の工程の前に、前記半導体基
板の全面に酸素イオン注入を施して、前記半導体基板内
に前記絶縁層を形成する第11の工程を更に有し、 前記第1の工程において、前記絶縁層と接続されるよう
に前記素子分離構造を形成することを特徴とする請求項
24に記載の半導体装置の製造方法。 - 【請求項28】 前記第6の工程において、前記第2の
素子活性領域における前記導電膜と前記第4の素子活性
領域における前記導電膜を一体の連なる形状にパターニ
ングすることを特徴とする請求項24〜27のいずれか
1項に記載の半導体装置の製造方法。 - 【請求項29】 前記第10の工程後、前記一対の第3
の拡散層の一方と前記一対の第4の拡散層の一方を電気
的に接続する第12の工程を更に有することを特徴とす
る請求項24〜28のいずれか1項に記載の半導体装置
の製造方法。 - 【請求項30】 前記第6の工程において、前記導電膜
を前記第1及び第3の素子活性領域にわたる島状の所定
パターンに形成することを特徴とする請求項24〜29
のいずれか1項に記載の半導体装置の製造方法。 - 【請求項31】 前記第6の工程において、前記導電膜
を前記第1及び第3の素子活性領域でそれぞれ別体の島
状の所定パターンに形成するとともに、 前記第8の工程の後に、前記第1及び第2の素子活性領
域に形成された前記導電膜を電気的に接続する第13の
工程を更に有することを特徴とする請求項24〜29の
いずれか1項に記載の半導体装置の製造方法。 - 【請求項32】 前記第6の工程において、前記導電膜
を前記第3の素子活性領域のみに島状の所定パターンに
形成し、 前記第10の工程の後に、前記導電膜と電気的に接続さ
れ前記第1の絶縁膜を介して前記第1の拡散層と容量結
合する第2の導電膜を形成する第14の工程を更に有す
ることを特徴とする請求項24〜29のいずれか1項に
記載の半導体装置の製造方法。 - 【請求項33】 前記第2の導電膜の形成と同時に、前
記一対の第2、第3及び第4の拡散層と電気的に接続さ
れる配線層を形成することを特徴とする請求項32に記
載の半導体装置の製造方法。 - 【請求項34】 所定深さの部位に絶縁層を有する半導
体基板に素子分離構造を形成して第1、及び第2の素子
活性領域を画定し、少なくとも前記第1の素子活性領域
の側面から下面にかけての領域を前記絶縁層と前記素子
分離構造で覆う第1の工程と、 前記第1の素子活性領域の前記半導体基板の表面領域に
不純物を導入し、第1の拡散層を形成する第2の工程
と、 前記第1の素子活性領域の前記半導体基板上に第1の絶
縁膜を、前記第2の素子活性領域の前記半導体基板上に
第2の絶縁膜を形成する第3の工程と、 前記第1及び第2の素子活性領域上を含む全面に導電膜
を形成し、前記導電膜を少なくとも前記第1又は第2の
素子活性領域上に所定パターンに残す第4の工程と、 前記第2の素子活性領域上を含む全面に不純物を導入
し、第2の素子活性領域における前記導電膜の両側の前
記半導体基板の表面領域に一対の第2の拡散層を形成す
る第5の工程と、 前記第2の素子活性領域の近傍の前記半導体基板に不純
物を導入して、第3の拡散層を形成する第6の工程と、 前記第3の拡散層と接続され前記第3の拡散層を介して
前記第2の素子活性領域に所定電圧を印可する電極を形
成する第7の工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項35】 前記半導体基板は前記絶縁層を備えた
SOI基板であり、 前記第1の工程において、前記絶縁層と接続されるよう
に前記素子分離構造を形成することを特徴とする請求項
34に記載の半導体装置の製造方法。 - 【請求項36】 前記半導体基板は前記絶縁層を備えた
SOI基板であり、 前記第1の工程において、前記半導体基板の表面に前記
絶縁層に達する溝を形成した後、前記溝内に第5の絶縁
膜を埋め込むことによってトレンチ型素子分離構造を形
成することを特徴とする請求項34に記載の半導体装置
の製造方法。 - 【請求項37】 前記第1の工程の前に、前記半導体基
板の全面に酸素イオン注入を施して、前記半導体基板内
に前記絶縁層を形成する第8の工程を更に有し、 前記第1の工程において、前記絶縁層と接続されるよう
に前記素子分離構造を形成することを特徴とする請求項
34〜36のいずれか1項に記載の半導体装置の製造方
法。 - 【請求項38】 前記第4の工程において、前記導電膜
を前記第1及び第2の素子活性領域にわたる島状の所定
パターンに形成することを特徴とする請求項34〜37
のいずれか1項に記載の半導体装置の製造方法。 - 【請求項39】 前記第4の工程において、前記導電膜
を前記第1及び第2の素子活性領域でそれぞれ別体の島
状の所定パターンに形成するとともに、 前記第5の工程の後に、前記第1及び第2の素子活性領
域に形成された前記導電膜を電気的に接続する第9の工
程を更に有する請求項34〜37のいずれか1項に記載
の半導体装置の製造方法。 - 【請求項40】 前記第4の工程において、前記導電膜
を前記第2の素子活性領域のみに島状の所定パターンに
形成し、 前記第5の工程の後に、前記導電膜と電気的に接続され
前記第1の絶縁膜を介して前記第1の拡散層と容量結合
する第2の導電膜を形成する第10の工程を更に有する
ことを特徴とする請求項34〜37のいずれか1項に記
載の半導体装置の製造方法。 - 【請求項41】 前記第2の導電膜の形成と同時に、前
記一対の第2の拡散層と電気的に接続される配線層を形
成することを特徴とする請求項40に記載の半導体装置
の製造方法。 - 【請求項42】 ほぼ平坦な半導体領域の表面に第1の
溝を形成する第1の工程と、 前記半導体領域の全面に前記第1の溝の深さより厚い膜
厚の第1の膜を形成し、前記第1の溝を埋め込む第2の
工程と、 前記第1の膜の前記第1の溝上に相当する部位に第2の
溝を形成する工程であって、前記第2の溝の底面が前記
第1の溝以外の前記半導体基板よりも下層に位置し、か
つ前記第1の溝における前記半導体基板の表面に達しな
いように前記第2の溝を形成する第3の工程と、 前記第1の膜の全面に前記第2の溝の深さより厚い膜厚
の第2の膜を形成し、前記第2の溝を埋め込む第4の工
程と、 前記半導体基板をストッパーとして、少なくとも前記第
1及び第2の膜を研磨して表面を平坦化する第5の工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項43】 前記第1の膜が絶縁膜であり、前記第
2の膜が導電膜であることを特徴とする請求項42に記
載に半導体装置の製造方法。 - 【請求項44】 前記第1の溝を充填する前記第1の膜
が素子分離用絶縁膜として機能し、前記第1の膜により
前記半導体基板に素子活性領域が画定されることを特徴
とする請求項42又は43に記載の半導体装置の製造方
法。 - 【請求項45】 前記第1の膜が第1の絶縁膜であり、
前記第2の膜が第1の導電膜であり、 前記第5の工程の後に、前記素子活性領域の前記半導体
基板上に第2の絶縁膜を、前記導電膜上に第3の絶縁膜
を形成する第6の工程と、 前記素子活性領域上及び前記第1の絶縁膜上を含む全面
に第2の導電膜を形成し、前記第2の導電膜を前記素子
活性領域上及び前記第1の導電膜上に所定パターンに残
す第7の工程と、 前記素子活性領域上を含む全面に不純物を導入し、前記
素子活性領域における前記第2の導電膜の両側の前記半
導体基板の表面領域に一対の拡散層を形成する第8の工
程と、 前記素子活性領域の近傍の前記半導体基板に不純物を導
入して、前記拡散層とは別の拡散層を形成する第9の工
程と、 前記別の拡散層と接続され前記別の拡散層を介して前記
素子活性領域に所定電圧を印可する電極を形成する第1
0の工程とを有することを特徴とする請求項44に記載
の半導体装置の製造方法。 - 【請求項46】 前記第7の工程において、前記第2の
導電膜を前記第1及び第2の素子活性領域にわたる島状
の所定パターンに形成することを特徴とする請求項45
に記載の半導体装置の製造方法。 - 【請求項47】 前記第7の工程において、前記第2の
導電膜を前記第1及び第2の素子活性領域でそれぞれ別
体の島状の所定パターンに形成するとともに、 第10の工程の後に、前記第1及び第2の素子活性領域
に形成された前記第2の導電膜を電気的に接続する第1
1の工程を更に有することを特徴とする請求項45に記
載の半導体装置の製造方法。 - 【請求項48】 半導体基板上に第1の絶縁膜を形成す
る第1の工程と、 第1の不純物を導入して、前記半導体基板の表面領域の
所定範囲に第1の拡散層を形成する第2の工程と、 前記第1の絶縁膜上に第1の導電膜を形成する第3の工
程と、 前記第1の導電膜を前記第1の絶縁膜が露出するまで選
択的に除去して、前記第1の拡散層上において第1の島
状の導電膜を形成するとともに第1の開口部と前記第1
の島状の導電膜を囲み前記第1の拡散層よりも広い第2
の開口部とを有するシールドプレート電極を形成する第
4の工程と、 全面に第2の絶縁膜を形成して、前記第1の島状の導電
膜及び前記シールドプレート電極を埋め込む第5の工程
と、 前記第1の開口部内に存する前記第2の絶縁膜及び前記
第1の絶縁膜を前記半導体基板が露出するまで除去し
て、素子活性領域を画定する第6の工程と、 前記素子活性領域における前記半導体基板上に第3の絶
縁膜及び第2の導電膜を順に積層する第7の工程と、 前記第2の導電膜を選択的に除去して、少なくとも前記
素子活性領域の前記半導体基板上に前記第3の絶縁膜を
介して第2の島状の導電膜を形成する第8の工程と、 前記素子活性領域上を含む全面に第2の不純物を導入
し、前記素子活性領域における前記第2の島状の導電膜
の両側の前記半導体基板の表面領域に一対の第2の拡散
層を形成する第9の工程と、 前記第1の島状の導電膜と前記第2の島状の導電膜を電
気的に接続して一体の浮遊ゲート電極を形成する第10
の工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項49】 半導体基板上に第1の絶縁膜を形成す
る第1の工程と、 第1の不純物を導入して、前記半導体基板の表面領域の
所定範囲に第1の拡散層を形成する第2の工程と、 前記第1の絶縁膜上に第1の導電膜を形成する第3の工
程と、 前記第1の導電膜を前記第1の絶縁膜が露出するまで選
択的に除去して、前記第1の拡散層上において第1の島
状の導電膜を形成するとともに第1の開口部と前記第1
の島状の導電膜を囲み前記第1の拡散層よりも広い第2
の開口部とを有するシールドプレート電極を形成する第
4の工程と、 全面に第2の絶縁膜を形成して、前記第1の島状の導電
膜及び前記シールドプレート電極を埋め込む第5の工程
と、 前記第1の開口部内に存する前記第2の絶縁膜及び前記
第1の絶縁膜を前記半導体基板が露出するまで除去し
て、素子活性領域を画定する第6の工程と、 前記素子活性領域における前記半導体基板上に第3の絶
縁膜を形成する第7の工程と、 前記第2の絶縁膜を穿って、前記第1の島状の導電膜を
露出させる開孔を形成する第8の工程と、 前記素子活性領域を含む全面に第2の導電膜を形成し
て、前記開孔を充填する第9の工程と、 前記第2の導電膜を前記開孔から前記素子活性領域上へ
連なるパターンを残すように選択的に除去して、前記第
1の島状の導電膜とともに一体の浮遊ゲート電極を形成
する第10の工程と、 前記素子活性領域上に第2の不純物を導入し、前記素子
活性領域における前記第2の導電膜の両側の前記半導体
基板の表面領域に一対の第2の拡散層を形成する第11
の工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項50】 前記第1の工程と前記第2の工程の間
に、前記半導体基板と逆導電型の第3の不純物を導入し
て、前記半導体基板の表面領域に第3の拡散層を形成す
る第11の工程を更に有し、 前記第2の工程において、前記第3の拡散層の範囲内に
前記第3の拡散層よりも浅く前記第1の拡散層を形成す
ることを特徴とする請求項48に記載の半導体装置の製
造方法。 - 【請求項51】 前記第1の工程と前記第2の工程の間
に、前記半導体基板と逆導電型の第3の不純物を導入し
て、前記半導体基板の表面領域に第3の拡散層を形成す
る第11の工程を更に有し、 前記第2の工程において、前記第3の拡散層の範囲内に
前記第3の拡散層よりも浅く前記第1の拡散層を形成す
ることを特徴とする請求項49に記載の半導体装置の製
造方法。 - 【請求項52】 半導体基板上の所定領域に第1の絶縁
膜を形成し、前記第1の絶縁膜に覆われていない前記半
導体基板上に第2の絶縁膜を形成する第1の工程と、 第1の不純物を導入して、前記第2の絶縁膜の下層の前
記半導体基板の表面領域に第1の拡散層を形成する第2
の工程と、 前記第1の絶縁膜及び第2の絶縁膜上に第1の導電膜を
形成する第3の工程と、 前記第1の導電膜を前記第1又は第2の絶縁膜が露出す
るまで選択的に除去して、前記第1の拡散層上で第1の
島状の導電膜を形成するとともに第2の島状の導電膜を
前記第1の絶縁膜上に形成し同時に前記第1の島状の導
電膜及び前記第2の島状の導電膜をそれぞれ囲む開口部
を有するシールドプレート電極を形成する第4の工程
と、 前記第1の島状の導電膜と前記第2の島状の導電膜を電
気的に接続して浮遊ゲート電極を形成する第5の工程
と、 前記第2の島状の導電膜を囲む開口部に不純物を導入し
て、前記第2の島状の導電膜の両側の前記半導体基板の
表面領域に一対の第2の拡散層を形成する第6の工程と
を有することを特徴とする半導体装置の製造方法。
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