JPH1187664A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH1187664A
JPH1187664A JP10045692A JP4569298A JPH1187664A JP H1187664 A JPH1187664 A JP H1187664A JP 10045692 A JP10045692 A JP 10045692A JP 4569298 A JP4569298 A JP 4569298A JP H1187664 A JPH1187664 A JP H1187664A
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film
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吉紘 熊崎
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Abstract

(57)【要約】 【課題】 低コストプロセスを可能とする単層ゲート型
の不揮発性半導体メモリにおいて、制御ゲートが高電圧
に十分に耐える構造とするとともに、しきい値の変動を
最小限に抑える。 【解決手段】 所定形状の浮遊ゲート２０がＳＯＩ基板
１に形成され、制御ゲートとなる不純物拡散層１７と酸
化膜１８を誘電体膜として容量結合している。誘電体膜
１８直下の不純物拡散層１７は、フィ−ルド酸化膜２、
埋め込み酸化膜１２により単結晶シリコン層１３から絶
縁されている。また、トンネル酸化膜１９上に延在した
浮遊ゲート２０の両側の単結晶シリコン層１３には一対
の不純物拡散層２１，２２が形成されており、不純物拡
散層２１，２２と近接するｐ型不純物拡散層１９５に
は、しきい値を安定させるためのアルミニウム電極１９
８が接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、浮遊ゲートと制御ゲートが誘
電体膜を介して形成されてなる不揮発性半導体記憶装置
に適用して好適なものである。
【０００２】
【従来の技術】近年では、半導体メモリとして、電源と
の接続を断っても記憶データが保持されるＥＥＰＲＯＭ
等の不揮発性半導体メモリが注目されている。この不揮
発性半導体メモリは、半導体基板上にトンネル絶縁膜を
介して浮遊ゲートが形成され、誘電体膜を介してこの浮
遊ゲートと対向するように制御ゲートが形成されて構成
されている。
【０００３】上述のような不揮発性半導体メモリの一例
が、特開平６−８５２７９号公報に開示されている。こ
の素子は、上述の不揮発性半導体メモリを上下逆さに構
成したものである。具体的には、半導体基板上に形成さ
れた絶縁膜内に、制御ゲート、ゲート絶縁膜、浮遊ゲー
ト及びトンネル絶縁膜が順次積層形成され、その上にソ
ース／ドレインを有する半導体層が形成されて不揮発性
半導体メモリが構成されている。この素子は、表面側か
らコンタクトをとることができるため、ワード線を配置
し易く高集積化に適している。
【０００４】ところが、このような不揮発性半導体メモ
リは積層ゲート構造を有するために構造が複雑となり、
素子形成時の要求精度が極めて高く、しかも書き込み電
圧を低下させるために制御ゲートと浮遊ゲートとの重な
り部分の面積を大きくすることが必要であり、製造工程
及び製造コストの増大化や信頼性の低下のみならず高集
積化の妨げにすらなる等の問題が生じている。
【０００５】
【発明が解決しようとする課題】上述の問題に対する対
策として、特願昭５８−３０３５５号や特開平７−１１
２０１８号公報に、セル面積が小さく、しかも１層の多
結晶シリコン膜からなるＥＥＰＲＯＭが開示されてい
る。このＥＥＰＲＯＭは、半導体基板にソース／ドレイ
ンが形成されてなる第１の素子活性領域と、この第１の
素子活性領域と素子分離構造を介して隣接し、不純物拡
散層が形成されてなる第２の素子活性領域とを備えてお
り、１層の多結晶シリコン膜がパターニングされて第１
の素子活性領域ではソース／ドレイン間のチャネル上で
トンネル絶縁膜を介してパターン形成され、第２の素子
活性領域では不純物拡散層と対向するようにゲート絶縁
膜を介してパターン形成されてなる浮遊ゲートを有して
構成されている。ここで、第２の素子活性領域の不純物
拡散層が制御ゲートとして機能することになる。
【０００６】しかしながら、上述の単層ゲート型のＥＥ
ＰＲＯＭにおいては、データの消去時や書き込み時、特
に消去時には制御ゲート、即ち不純物拡散層に印加する
必要のある電圧が２０（Ｖ）以上と高電圧であるため、
制御ゲートと半導体基板との耐圧の確保が不十分となっ
て誤動作を招来するという深刻な問題がある。
【０００７】特開平７−１４７３４０号公報には、制御
電極を構成する半導体領域を絶縁膜により他の半導体領
域から分離して、接合降伏電圧により制限されない高い
制御電圧を印可することを可能とする不揮発性メモリセ
ルが記載されている。
【０００８】しかし、特開平７−１４７３４０号公報に
記載された方法では、書き込み時あるいは読み出し時の
しきい値の変動を抑止することができず、しきい値の変
動によりメモリセルの誤動作を引き起こす虞があった。
【０００９】本発明の目的は、低コストプロセスを可能
とする単層ゲート型であって、しかもデータの消去時や
書き込み時に印加される高電圧に制御ゲートが十分に耐
えることができ、誤動作を防止して信頼性の高い半導体
装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
フィールドシールド素子分離構造によって素子活性領域
が画定された半導体装置であって、半導体基板の表面領
域に形成された第１の拡散層と、前記半導体基板上にフ
ィールドシールドゲート絶縁膜を介して形成され、前記
第１の拡散層の上層において前記第１の拡散層よりも広
い第１の開口部を少なくとも有するシールドプレート電
極と、前記シールドプレート電極に印加された電圧によ
って画定される素子活性領域において、前記半導体基板
の表面領域にある間隔を有して形成された一対の第２の
拡散層と、前記シールドプレート電極と略同一の階層位
置において前記第１の拡散層上に誘電体膜を介して形成
され前記第１の拡散層と容量結合してなる第１の電極
と、前記素子活性領域における前記一対の第２の拡散層
間の前記半導体基板上にトンネル絶縁膜を介して形成さ
れた第２の電極とを有し、前記第１の電極と前記第２の
電極が電気的に接続されることによって浮遊ゲートとし
て機能し、前記第１の拡散層が制御ゲートとして機能し
て不揮発性半導体メモリを構成する。
【００１１】本発明の半導体装置の一態様例において
は、前記シールドプレート電極の下層における前記半導
体基板の表面領域に前記第１の拡散層から離間して前記
半導体基板と同じ導電型の第３の拡散層が形成されてい
る。
【００１２】本発明の半導体装置の一態様例において、
前記第１の拡散層は、前記半導体基板と逆導電型の不純
物の導入により形成された領域であって前記第１の拡散
層に対して絶縁された領域によって覆われている。
【００１３】本発明の半導体装置の一態様例において、
前記誘電体膜は、タンタル酸化物、ＢＳＴ化合物、ＰＺ
Ｔ化合物、ＰＬＺＴ化合物のいずれかを含む。
【００１４】本発明の半導体装置の一態様例において、
前記第１の電極は、チタン化合物、タングステン化合
物、ルテニウム化合物、白金のいずれかを含む。
【００１５】本発明の半導体装置は、半導体基板上に素
子分離構造が形成されて画定された第１、第２及び第３
の素子活性領域と、前記第３の素子活性領域に対して逆
導電型に形成された第４の素子活性領域とを備えた半導
体装置であって、前記第１の素子活性領域には、前記半
導体基板の表面領域に形成された一対の拡散層と、前記
一対の拡散層間の前記半導体基板上にトンネル酸化膜を
介して形成された第１の電極とを有し、前記第２の素子
活性領域には、前記半導体基板の表面領域に形成された
第１の導電体層と、前記第１の導電体層の側面から下面
にかけて覆うように形成された前記第１の導電体層に対
して絶縁された領域と、前記半導体基板上に誘電体膜を
介して形成され前記第１の導電体層と容量結合してなる
第２の電極とを有し、前記第１の素子活性領域における
前記半導体基板に所定の電位を印可するための第３の電
極を有し、前記第３の素子活性領域及び第４の素子活性
領域には、前記半導体基板の表面領域にそれぞれ形成さ
れた一対の拡散層と、前記一対の拡散層間の前記半導体
基板上にそれぞれゲート絶縁膜を介して形成された所定
のパターンのゲート電極とからなるＣＭＯＳトランジス
タが構成され、前記第１の電極と前記第２の電極が電気
的に接続されて浮遊ゲートとして機能し、前記第１の導
電体層が制御ゲートとして機能することによって不揮発
性半導体メモリを構成するとともに、前記ＣＭＯＳトラ
ンジスタが前記不揮発性半導体メモリの周辺回路として
機能する。
【００１６】本発明の半導体装置の一態様例において
は、半導体基板上に素子分離構造が形成されて画定され
た第１及び第２の素子活性領域を備えた半導体装置であ
って、前記第１の素子活性領域には、前記半導体基板の
表面領域に形成された一対の拡散層を有し、前記第２の
素子活性領域には、前記半導体基板の表面領域に形成さ
れた第１の導電体層と、前記第１の導電体層の側面から
下面を覆うように形成された領域であって前記第１の導
電体層に対して絶縁された領域とを有し、前記第１の素
子活性領域においては前記一対の拡散層間の前記半導体
基板上に第１の絶縁膜を介して第１の電極が形成され、
前記第２の素子活性領域においては前記第１の導電体層
上に第２の絶縁膜を介して前記第１の導電体層と容量結
合してなる第２の電極が形成され、前記第１の素子活性
領域における前記半導体基板に所定の電位を印可するた
めの第３の電極を有し、前記第１の電極と前記第２の電
極が電気的に接続されている。
【００１７】本発明の半導体装置は、半導体基板上に素
子分離構造が形成されて画定された第１、第２及び第３
の素子活性領域を備えた半導体装置であって、前記第１
の素子活性領域には、前記半導体基板の表面領域に形成
された一対の第１の拡散層と、前記一対の第１の拡散層
間の前記半導体基板上に第１の絶縁膜を介して形成され
た第１の電極とを有し、前記第２の素子活性領域には、
前記半導体基板の表面領域に形成された第１の導電体層
と、前記第１の導電体層上に第２の絶縁膜を介して形成
された前記第１の導電体層と容量結合してなる第２の電
極とを有し、前記第１の素子活性領域における前記半導
体基板に所定の電位を印可するための第３の電極を有
し、前記第３の素子活性領域には、前記半導体基板の表
面領域に形成された一対の第２の拡散層と、前記一対の
第２の拡散層間の前記半導体基板上にゲート絶縁膜を介
して形成されたゲート電極とからなる半導体素子が構成
され、少なくとも前記第１の素子活性領域又は前記第２
の素子活性領域の側面から下面にかけての領域が絶縁さ
れた領域で覆われるとともに、前記第１の電極と前記第
２の電極が電気的に接続されて島状の電極を構成して半
導体メモリの一部を構成し、前記半導体素子が前記半導
体メモリの周辺回路として機能する。
【００１８】本発明の半導体装置の一態様例において
は、前記素子分離構造が、ＬＯＣＯＳ法により形成され
たフィールド酸化膜、トレンチ型素子分離構造、フィー
ルドシールド素子分離構造のうちのいずれかである。
【００１９】本発明の半導体装置の一態様例において
は、前記半導体基板の表面領域に形成された第２の導電
体層を有し、前記第３の電極は前記第２の導電体層を介
して前記半導体基板に所定の電位を印可する。
【００２０】本発明の半導体装置の一態様例において
は、前記半導体基板、半導体基板上に絶縁層を介して表
面に半導体層を備えた半導体基板であって、前記素子分
離構造は前記絶縁層に達するように形成され、前記絶縁
された領域は、前記絶縁層と、前記素子分離構造とから
構成される。
【００２１】本発明の半導体装置の一態様例において
は、前記半導体基板内の所定深さの部位には埋め込み絶
縁層が形成され、前記素子分離構造は前記絶縁層に達す
るように形成され、前記絶縁された領域は、前記埋め込
み絶縁層と、前記素子分離構造とから構成される。
【００２２】本発明の半導体装置の一態様例において
は、前記第１の導電体層は前記半導体基板に形成された
拡散層である。
【００２３】本発明の半導体装置の一態様例において
は、前記絶縁された領域は、前記半導体基板と逆導電型
の不純物の導入により形成された領域である。
【００２４】本発明の半導体装置の一態様例において
は、少なくとも前記第１及び前記第２の素子活性領域上
に、前記第１及び第２の電極に達する開孔が形成された
層間絶縁膜を有し、前記第１の電極と前記第２の電極
が、前記開孔を充填する導電膜によって電気的に接続さ
れている。
【００２５】本発明の半導体装置の一態様例において
は、前記第１及び第２の素子活性領域上に、前記第１及
び第２の電極に達する開孔が形成された層間絶縁膜を有
し、前記第１の電極と前記第２の電極が、前記開孔を充
填する導電膜によって電気的に接続されている。
【００２６】本発明の半導体装置の一態様例において
は、前記第１の電極及び前記第２の電極が浮遊ゲートと
して機能し、前記第１の導電体層が制御ゲートとして機
能して不揮発性半導体メモリを構成する。
【００２７】本発明の半導体装置の一態様例において
は、前記導電領域は、前記第１の素子活性領域を画定す
る素子分離構造上の溝内に形成された拡散層であって、
前記絶縁された領域は前記素子分離構造からなる。
【００２８】本発明の半導体装置の一態様例において
は、前記第１の電極と前記第２の電極を接続する第１の
配線層と、前記第１、第３及び第４の素子活性領域にお
ける前記一対の拡散層とそれぞれ電気的に接続される第
２の配線層を有し、前記第１の配線層と前記第２の配線
層が同一材料で形成されている。
【００２９】本発明の半導体装置の一態様例において、
前記誘電体膜は、タンタル酸化物、ＢＳＴ化合物、ＰＺ
Ｔ化合物、ＰＬＺＴ化合物のいずれかを含む。
【００３０】本発明の半導体装置の一態様例において、
前記第２の絶縁膜は、タンタル酸化物、ＢＳＴ化合物、
ＰＺＴ化合物、ＰＬＺＴ化合物のいずれかを含む。
【００３１】本発明の半導体装置の一態様例において、
前記第２の電極は、チタン化合物、タングステン化合
物、ルテニウム化合物、白金のいずれかを含む。
【００３２】本発明の半導体装置の一態様例において
は、前記第１の電極と前記第２の電極を接続する第１の
配線層と、前記第第３の素子活性領域における前記一対
の拡散層とそれぞれ電気的に接続される第２の配線層を
有し、前記第１の配線層と前記第２の配線層が同一材料
で形成されている。
【００３３】本発明の半導体装置の製造方法は、所定深
さの部位に絶縁層を有する半導体基板に素子分離構造を
形成して第１、第２、第３及び第４の素子活性領域を画
定し、少なくとも前記第１の素子活性領域の側面から下
面にかけての領域を前記絶縁層と前記素子分離構造で覆
う第１の工程と、前記第１の素子活性領域に不純物を導
入し、第１の拡散層を形成する第２の工程と、前記第２
の素子活性領域における前記半導体基板の表面領域に前
記半導体基板と逆導電型の不純物を導入して拡散層領域
を形成する第３の工程と、前記第１、第２、第３及び第
４の素子活性領域における前記半導体基板上に第１、第
２、第３及び第４の絶縁膜をそれぞれ形成する第４の工
程と、前記第１、第２、第３及び第４の素子活性領域に
おける前記半導体基板上の全面に前記第１、第２、第３
及び第４の絶縁膜を間に介して導電膜を形成する第５の
工程と、前記導電膜をパターニングして、少なくとも前
記第１又は第３の素子活性領域上に所定パターンに残す
とともに、前記第２及び前記第４の素子活性領域上にそ
れぞれゲート電極を形成する第６の工程と、前記第３及
び第４の素子活性領域に不純物を導入し、前記第３及び
第４の素子活性領域における前記導電膜の両側の前記半
導体基板の表面領域に一対の第２の拡散層及び一対の第
３の拡散層を形成する第７の工程と、前記第２の素子活
性領域に前記拡散層領域と逆導電膜型の不純物を導入
し、前記第２の素子活性領域における前記導電膜の両側
の前記半導体基板の表面領域に一対の第４の拡散層を形
成する第８の工程と、前記第３の素子活性領域の近傍の
前記半導体基板に不純物を導入して、第５の拡散層を形
成する第９の工程と、前記第５の拡散層と接続され前記
第５の拡散層を介して前記第３の素子活性領域に所定電
圧を印可する電極を形成する第１０の工程とを有する。
【００３４】本発明の半導体装置の製造方法の一態様例
において、前記半導体基板は前記絶縁層を備えたＳＯＩ
基板であり、前記第１の工程において、前記絶縁層と接
続されるように前記素子分離構造を形成する。
【００３５】本発明の半導体装置の製造方法の一態様例
において、前記半導体基板は前記絶縁層を備えたＳＯＩ
基板であり、前記第１の工程において、前記半導体基板
の表面に前記絶縁層に達する溝を形成した後、前記溝内
に第５の絶縁膜を埋め込むことによってトレンチ型素子
分離構造を形成する。
【００３６】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程の前に、前記半導体基板の
全面に酸素イオン注入を施して、前記半導体基板内に前
記絶縁層を形成する第１１の工程を更に有し、前記第１
の工程において、前記絶縁層と接続されるように前記素
子分離構造を形成する。
【００３７】本発明の半導体装置の製造方法の一態様例
においては、前記第６の工程において、前記第２の素子
活性領域における前記導電膜と前記第４の素子活性領域
における前記導電膜を一体の連なる形状にパターニング
する。
【００３８】本発明の半導体装置の製造方法の一態様例
においては、前記第１０の工程後、前記一対の第３の拡
散層の一方と前記一対の第４の拡散層の一方を電気的に
接続する第１２の工程を更に有する。
【００３９】本発明の半導体装置の製造方法の一態様例
においては、前記第６の工程において、前記導電膜を前
記第１及び第３の素子活性領域にわたる島状の所定パタ
ーンに形成する。
【００４０】本発明の半導体装置の製造方法の一態様例
においては、前記第６の工程において、前記導電膜を前
記第１及び第３の素子活性領域でそれぞれ別体の島状の
所定パターンに形成するとともに、前記第８の工程の後
に、前記第１及び第２の素子活性領域に形成された前記
導電膜を電気的に接続する第１３の工程を更に有する。
【００４１】本発明の半導体装置の製造方法の一態様例
においては、前記第６の工程において、前記導電膜を前
記第３の素子活性領域のみに島状の所定パターンに形成
し、前記第１０の工程の後に、前記導電膜と電気的に接
続され前記第１の絶縁膜を介して前記第１の拡散層と容
量結合する第２の導電膜を形成する第１４の工程を更に
有する。
【００４２】本発明の半導体装置の製造方法の一態様例
においては、前記第２の導電膜の形成と同時に、前記一
対の第２、第３及び第４の拡散層と電気的に接続される
配線層を形成する。
【００４３】本発明の半導体装置の製造方法は、所定深
さの部位に絶縁層を有する半導体基板に素子分離構造を
形成して第１、及び第２の素子活性領域を画定し、少な
くとも前記第１の素子活性領域の側面から下面にかけて
の領域を前記絶縁層と前記素子分離構造で覆う第１の工
程と、前記第１の素子活性領域の前記半導体基板の表面
領域に不純物を導入し、第１の拡散層を形成する第２の
工程と、前記第１の素子活性領域の前記半導体基板上に
第１の絶縁膜を、前記第２の素子活性領域の前記半導体
基板上に第２の絶縁膜を形成する第３の工程と、前記第
１及び第２の素子活性領域上を含む全面に導電膜を形成
し、前記導電膜を少なくとも前記第１又は第２の素子活
性領域上に所定パターンに残す第４の工程と、前記第２
の素子活性領域上を含む全面に不純物を導入し、第２の
素子活性領域における前記導電膜の両側の前記半導体基
板の表面領域に一対の第２の拡散層を形成する第５の工
程と、前記第２の素子活性領域の近傍の前記半導体基板
に不純物を導入して、第３の拡散層を形成する第６の工
程と、前記第３の拡散層と接続され前記第３の拡散層を
介して前記第２の素子活性領域に所定電圧を印可する電
極を形成する第７の工程とを有する。
【００４４】本発明の半導体装置の製造方法の一態様例
においては、前記半導体基板は前記絶縁層を備えたＳＯ
Ｉ基板であり、前記第１の工程において、前記絶縁層と
接続されるように前記素子分離構造を形成する。
【００４５】本発明の半導体装置の製造方法の一態様例
において、前記半導体基板は前記絶縁層を備えたＳＯＩ
基板であり、前記第１の工程において、前記半導体基板
の表面に前記絶縁層に達する溝を形成した後、前記溝内
に第５の絶縁膜を埋め込むことによってトレンチ型素子
分離構造を形成する。
【００４６】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程の前に、前記半導体基板の
全面に酸素イオン注入を施して、前記半導体基板内に前
記絶縁層を形成する第８の工程を更に有し、前記第１の
工程において、前記絶縁層と接続されるように前記素子
分離構造を形成する。
【００４７】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程において、前記導電膜を前
記第１及び第２の素子活性領域にわたる島状の所定パタ
ーンに形成する。
【００４８】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程において、前記導電膜を前
記第１及び第２の素子活性領域でそれぞれ別体の島状の
所定パターンに形成するとともに、前記第５の工程の後
に、前記第１及び第２の素子活性領域に形成された前記
導電膜を電気的に接続する第９の工程を更に有する。
【００４９】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程において、前記導電膜を前
記第２の素子活性領域のみに島状の所定パターンに形成
し、前記第５の工程の後に、前記導電膜と電気的に接続
され前記第１の絶縁膜を介して前記第１の拡散層と容量
結合する第２の導電膜を形成する第１０の工程を更に有
する。
【００５０】本発明の半導体装置の製造方法の一態様例
においては、前記第２の導電膜の形成と同時に、前記一
対の第２の拡散層と電気的に接続される配線層を形成す
る。
【００５１】本発明の半導体装置の製造方法の一態様例
においては、ほぼ平坦な半導体領域の表面に第１の溝を
形成する第１の工程と、前記半導体領域の全面に前記第
１の溝の深さより厚い膜厚の第１の膜を形成し、前記第
１の溝を埋め込む第２の工程と、前記第１の膜の前記第
１の溝上に相当する部位に第２の溝を形成する工程であ
って、前記第２の溝の底面が前記第１の溝以外の前記半
導体基板よりも下層に位置し、かつ前記第１の溝におけ
る前記半導体基板の表面に達しないように前記第２の溝
を形成する第３の工程と、前記第１の膜の全面に前記第
２の溝の深さより厚い膜厚の第２の膜を形成し、前記第
２の溝を埋め込む第４の工程と、前記半導体基板をスト
ッパーとして、少なくとも前記第１及び第２の膜を研磨
して表面を平坦化する第５の工程とを有する。
【００５２】本発明の半導体装置の製造方法の一態様例
においては、前記第１の膜が絶縁膜であり、前記第２の
膜が導電膜である。
【００５３】本発明の半導体装置の製造方法の一態様例
においては、前記第１の溝を充填する前記第１の膜が素
子分離用絶縁膜として機能し、前記第１の膜により前記
半導体基板に素子活性領域が画定される。
【００５４】本発明の半導体装置の製造方法の一態様例
においては、前記第１の膜が第１の絶縁膜であり、前記
第２の膜が第１の導電膜であり、前記第５の工程の後
に、前記素子活性領域の前記半導体基板上に第２の絶縁
膜を、前記導電膜上に第３の絶縁膜を形成する第６の工
程と、前記素子活性領域上及び前記第１の絶縁膜上を含
む全面に第２の導電膜を形成し、前記第２の導電膜を前
記素子活性領域上及び前記第１の導電膜上に所定パター
ンに残す第７の工程と、前記素子活性領域上を含む全面
に不純物を導入し、前記素子活性領域における前記第２
の導電膜の両側の前記半導体基板の表面領域に一対の拡
散層を形成する第８の工程と、前記素子活性領域の近傍
の前記半導体基板に不純物を導入して、前記拡散層とは
別の拡散層を形成する第９の工程と、前記別の拡散層と
接続され前記別の拡散層を介して前記素子活性領域に所
定電圧を印可する電極を形成する第１０の工程とを有す
る。
【００５５】本発明の半導体装置の製造方法の一態様例
においては、前記第７の工程において、前記第２の導電
膜を前記第１及び第２の素子活性領域にわたる島状の所
定パターンに形成する。
【００５６】本発明の半導体装置の製造方法の一態様例
においては、前記第７の工程において、前記第２の導電
膜を前記第１及び第２の素子活性領域でそれぞれ別体の
島状の所定パターンに形成するとともに、第１０の工程
の後に、前記第１及び第２の素子活性領域に形成された
前記第２の導電膜を電気的に接続する第１１の工程を更
に有する。
【００５７】本発明の半導体装置の製造方法は、半導体
基板上に第１の絶縁膜を形成する第１の工程と、第１の
不純物を導入して、前記半導体基板の表面領域の所定範
囲に第１の拡散層を形成する第２の工程と、前記第１の
絶縁膜上に第１の導電膜を形成する第３の工程と、前記
第１の導電膜を前記第１の絶縁膜が露出するまで選択的
に除去して、前記第１の拡散層上において第１の島状の
導電膜を形成するとともに第１の開口部と前記第１の島
状の導電膜を囲み前記第１の拡散層よりも広い第２の開
口部とを有するシールドプレート電極を形成する第４の
工程と、全面に第２の絶縁膜を形成して、前記第１の島
状の導電膜及び前記シールドプレート電極を埋め込む第
５の工程と、前記第１の開口部内に存する前記第２の絶
縁膜及び前記第１の絶縁膜を前記半導体基板が露出する
まで除去して、素子活性領域を画定する第６の工程と、
前記素子活性領域における前記半導体基板上に第３の絶
縁膜及び第２の導電膜を順に積層する第７の工程と、前
記第２の導電膜を選択的に除去して、少なくとも前記素
子活性領域の前記半導体基板上に前記第３の絶縁膜を介
して第２の島状の導電膜を形成する第８の工程と、前記
素子活性領域上を含む全面に第２の不純物を導入し、前
記素子活性領域における前記第２の島状の導電膜の両側
の前記半導体基板の表面領域に一対の第２の拡散層を形
成する第９の工程と、前記第１の島状の導電膜と前記第
２の島状の導電膜を電気的に接続して一体の浮遊ゲート
電極を形成する第１０の工程とを有する。
【００５８】本発明の半導体装置の製造方法は、半導体
基板上に第１の絶縁膜を形成する第１の工程と、第１の
不純物を導入して、前記半導体基板の表面領域の所定範
囲に第１の拡散層を形成する第２の工程と、前記第１の
絶縁膜上に第１の導電膜を形成する第３の工程と、前記
第１の導電膜を前記第１の絶縁膜が露出するまで選択的
に除去して、前記第１の拡散層上において第１の島状の
導電膜を形成するとともに第１の開口部と前記第１の島
状の導電膜を囲み前記第１の拡散層よりも広い第２の開
口部とを有するシールドプレート電極を形成する第４の
工程と、全面に第２の絶縁膜を形成して、前記第１の島
状の導電膜及び前記シールドプレート電極を埋め込む第
５の工程と、前記第１の開口部内に存する前記第２の絶
縁膜及び前記第１の絶縁膜を前記半導体基板が露出する
まで除去して、素子活性領域を画定する第６の工程と、
前記素子活性領域における前記半導体基板上に第３の絶
縁膜を形成する第７の工程と、前記第２の絶縁膜を穿っ
て、前記第１の島状の導電膜を露出させる開孔を形成す
る第８の工程と、前記素子活性領域を含む全面に第２の
導電膜を形成して、前記開孔を充填する第９の工程と、
前記第２の導電膜を前記開孔から前記素子活性領域上へ
連なるパターンを残すように選択的に除去して、前記第
１の島状の導電膜とともに一体の浮遊ゲート電極を形成
する第１０の工程と、前記素子活性領域上に第２の不純
物を導入し、前記素子活性領域における前記第２の導電
膜の両側の前記半導体基板の表面領域に一対の第２の拡
散層を形成する第１１の工程とを有する。
【００５９】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程と前記第２の工程の間に、
前記半導体基板と逆導電型の第３の不純物を導入して、
前記半導体基板の表面領域に第３の拡散層を形成する第
１１の工程を更に有し、前記第２の工程において、前記
第３の拡散層の範囲内に前記第３の拡散層よりも浅く前
記第１の拡散層を形成する。
【００６０】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程と前記第２の工程の間に、
前記半導体基板と逆導電型の第３の不純物を導入して、
前記半導体基板の表面領域に第３の拡散層を形成する第
１１の工程を更に有し、前記第２の工程において、前記
第３の拡散層の範囲内に前記第３の拡散層よりも浅く前
記第１の拡散層を形成する。
【００６１】本発明の半導体装置の製造方法は、半導体
基板上の所定領域に第１の絶縁膜を形成し、前記第１の
絶縁膜に覆われていない前記半導体基板上に第２の絶縁
膜を形成する第１の工程と、第１の不純物を導入して、
前記第２の絶縁膜の下層の前記半導体基板の表面領域に
第１の拡散層を形成する第２の工程と、前記第１の絶縁
膜及び第２の絶縁膜上に第１の導電膜を形成する第３の
工程と、前記第１の導電膜を前記第１又は第２の絶縁膜
が露出するまで選択的に除去して、前記第１の拡散層上
で第１の島状の導電膜を形成するとともに第２の島状の
導電膜を前記第１の絶縁膜上に形成し同時に前記第１の
島状の導電膜及び前記第２の島状の導電膜をそれぞれ囲
む開口部を有するシールドプレート電極を形成する第４
の工程と、前記第１の島状の導電膜と前記第２の島状の
導電膜を電気的に接続して浮遊ゲート電極を形成する第
５の工程と、前記第２の島状の導電膜を囲む開口部に不
純物を導入して、前記第２の島状の導電膜の両側の前記
半導体基板の表面領域に一対の第２の拡散層を形成する
第６の工程とを有する。
【００６２】
【作用】本発明においては、不揮発性半導体メモリの制
御ゲートとして機能する導電体層を半導体基板の表面領
域に形成し、当該導電体層の側面から下面にかけての領
域を絶縁膜によって完全に覆っている。これにより、デ
ータの消去時に制御ゲートに高電圧が印可された場合で
も、導電体層の外郭部における耐圧を高く保つことが可
能となる。そして、不揮発性半導体メモリのトンネル酸
化膜の両側における半導体基板の表面領域に一対の拡散
層が形成され、この拡散層を含む素子活性領域に所定の
基板電位を印可するための電極を設けている。これによ
り、しきい値の変動を最小限に抑えて、書き込み、読み
出しを安定的に行うことが可能である。
【００６３】
【発明の実施の形態】以下、本発明を適用したいくつか
の具体的な実施形態について、図面を参照しながら詳細
に説明する。
【００６４】（第１の実施形態）先ず、第１の実施形態
について説明する。この第１の実施形態においては、半
導体装置として不揮発性半導体記憶装置であるＥＥＰＲ
ＯＭを例示し、その構成を製造方法とともに説明する。
また、ＥＥＰＲＯＭの形成と同時に周辺回路部としての
ＣＭＯＳインバータを形成する方法もあわせて説明す
る。図１は、このＥＥＰＲＯＭ及びＣＭＯＳインバータ
を示す概略平面図であり、図２及び図３は、このＥＥＰ
ＲＯＭとＣＭＯＳインバータの製造方法を工程順に示す
図１中の一点鎖線Ａ−Ａ’に沿った概略断面図である。
【００６５】先ず、図２（ａ）に示すように、ｐ型のシ
リコン半導体基板部１１上に、厚みが５０ｎｍ程度の埋
め込み酸化膜１２を介して、厚みが５０ｎｍ程度の単結
晶シリコン層１３が設けられてなるＳＯＩ基板１を用意
する。
【００６６】次に、図２（ｂ）に示すように、いわゆる
ＬＯＣＯＳ法によりＳＯＩ基板１を選択的に酸化して素
子分離構造であるフィールド酸化膜２を膜厚が１００ｎ
ｍ程度となるように形成し、ＳＯＩ基板１上に素子領域
３，４，７１，７２を画定する。このとき、素子領域
３，４及び素子領域７１，７２は、フィールド酸化膜２
を介して電気的に分離されて近接することになる。ここ
で、素子領域３，４はＥＥＰＲＯＭが形成される領域と
なり、素子領域７１，７２はＣＭＯＳインバータが形成
される領域となる。
【００６７】次に、図２（ｃ）に示すように、素子領域
３，４，７１，７２における単結晶シリコン層１３の表
面を熱酸化して、イオン注入用のキャップ絶縁膜１４，
１５７３，７４を膜厚が１０ｎｍ〜２０ｎｍ程度となる
ように形成する。
【００６８】続いて、フォトレジストを塗布し、フォト
リソグラフィーにより素子領域３のみが露出する形状に
フォトレジストを加工してレジストマスク１６を形成す
る。そして、このレジストマスク１６をマスクとして、
ｎ型不純物、ここでは砒素（Ａｓ）或いはリン（Ｐ）を
ドーズ量１〜２×１０15（１／ｃｍ2 ）、加速エネルギ
ー３０（ｋｅＶ）の条件でイオン注入する。このとき、
キャップ絶縁膜１４を介して、素子領域３における単結
晶シリコン層１３内に、表層から埋め込み酸化膜１２上
にまでの深さ方向の全域にｎ型不純物がイオン注入され
る。
【００６９】そして、レジストマスク１６を灰化処理等
により除去し洗浄した後、ＳＯＩ基板１にアニール処理
を施すことにより、ＥＥＰＲＯＭの制御ゲートとして機
能する不純物拡散層１７を形成する。これにより、不純
物拡散層１７は側面から下面にかけてフィールド酸化膜
２と埋め込み酸化膜１２によって覆われた構造となる。
【００７０】次に、図２（ｄ）に示すように、フォトリ
ソグラフィーにより素子領域７２のみが露出する形状に
フォトレジストを加工してレジストマスク７５を形成す
る。そして、このレジストマスク７５をマスクとして、
ｎ型不純物、ここではリン（Ｐ）をドーズ量１×１０12
（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の条件
でイオン注入する。このとき、素子領域７２における単
結晶シリコン層１３内にキャップ絶縁膜７４を介してｎ
型不純物がイオン注入される。
【００７１】そして、レジストマスク７５を灰化処理等
により除去し洗浄した後、ＳＯＩ基板１にアニール処理
を施すことにより、ＣＭＯＳインバータのｎウェル領域
７６を形成する。その後、キャップ絶縁膜１４，１５，
７３，７４を除去する。
【００７２】次に、図２（ｅ）に示すように、素子領域
３，４，７１，７２における単結晶シリコン層１３の表
面を再び熱酸化して、素子領域３，における不純物拡散
層１７の表面には、膜厚が１５ｎｍ〜２０ｎｍ程度の酸
化膜１８を、素子領域７１，７２における単結晶シリコ
ン層１３の表面には、膜厚が１５〜２０ｎｍ程度のゲー
ト酸化膜７７，７８を形成する。その後、レジストマス
ク８７を形成し、素子領域４以外を覆い、上述した熱酸
化によって素子領域４上に形成された酸化膜をエッチン
グにより除去する。
【００７３】次に、図３（ａ）に示すように、レジスト
マスク８７を除去した後、再度熱酸化することによっ
て、素子領域４における単結晶シリコン層１３の表面は
膜厚が８ｎｍ〜１２ｎｍ程度のトンネル酸化膜１９を形
成する。
【００７４】次に、図３（ｂ）に示すように、素子領域
３，４，７１，７２上を含む全面にＣＶＤ法によりノン
ドープの多結晶シリコン膜を堆積形成し、この多結晶シ
リコン膜にｎ型不純物、ここではリン（Ｐ）をドープす
る。そして、多結晶シリコン膜にフォトリソグラフィー
及びそれに続くドライエッチングを施して、素子領域３
上から素子領域４上にわたる多結晶シリコン膜からなる
島状パターンの浮遊ゲート２０を形成する。そして、同
時にこの多結晶シリコン膜からなるＣＭＯＳインバータ
のゲート電極７９，８０を形成する。
【００７５】具体的には、浮遊ゲート２０は、図１に示
すように、素子領域３上では隣接するフィールド酸化膜
２間にかけて酸化膜１８を介して素子領域３を覆う形状
に形成されるとともに、素子領域４上ではトンネル酸化
膜１９を介して所定幅の帯状に形成される。また、ＣＭ
ＯＳインバータのゲート電極７９，８０は各素子領域７
１，７２上とフィールド酸化膜２を跨がるようにして形
成される。
【００７６】このように、多結晶シリコン膜を形成した
後のパターニングによって、浮遊ゲート２０とＣＭＯＳ
インバータのゲート電極７９，８０を同時に形成するこ
とができるため、製造工程を簡略化することができる。
なお、ゲート電極７９，８０はフィールド酸化膜２上で
接続されるようにパターニングしてもよい。
【００７７】続いて、フォトリソグラフィーにより素子
領域４，７１のみが露出する形状にフォトレジストを加
工してレジストマスク８１を形成する。この際、素子領
域４の一部を覆うようにレジストマスク８１を形成す
る。そして、ｎ型不純物、ここでは砒素（Ａｓ）をドー
ズ量１〜２×１０15（１／ｃｍ2 ）、加速エネルギー３
０（ｋｅＶ）の条件でイオン注入する。このとき、素子
領域４における浮遊ゲート２０の両側の単結晶シリコン
層１３内にトンネル酸化膜１９を介して砒素がイオン注
入される。ただし、素子領域４の一部でレジストマスク
８１によって覆われた領域に砒素がイオン注入されるこ
とはない。
【００７８】同時にＣＭＯＳインバータのゲート電極７
９の両側の単結晶シリコン層１３内にゲート酸化膜７７
を介して砒素がイオン注入される。
【００７９】次に、図３（ｃ）に示すように、フォトリ
ソグラフィーにより素子領域７２のみが露出する形状に
フォトレジストを加工してレジストマスク８２を形成す
る。そして、このレジストマスク８２をマスクとして、
ｐ型不純物、ここではホウ素（Ｂ）をドーズ量１〜２×
１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）
の条件でイオン注入する。このとき、素子領域７２にお
けるＣＭＯＳインバータのゲート電極８０の両側の単結
晶シリコン層１３内に、ゲート酸化膜７８を介してｐ型
不純物がイオン注入される。
【００８０】そして、レジストマスク８２を除去した
後、素子領域４の一部の領域であってｎ型の不純物がイ
オン注入されなかった領域に、ホウ素（Ｂ）をドーズ量
３〜５×１０15（１／ｃｍ2 ）、加速エネルギー３０
（ｋｅＶ）程度の条件でイオン注入する。このイオン注
入は前述した素子領域７２へのイオン注入と同一工程で
行ってもよい。
【００８１】その後、図３（ｄ）に示すように、ＳＯＩ
基板１にアニール処理を施すことによりＥＥＰＲＯＭの
制御ゲートのソース／ドレインとなる一対の不純物拡散
層２１，２２を形成し、同時にＣＯＳインバータのｐウ
ェル領域、ｎウェル領域７６にも一対の不純物拡散層８
３，８４及び不純物拡散層８５，８６を形成する。
【００８２】そして、素子領域4 の一部にイオン注入さ
れたホウ素（Ｂ）によって、ｐ型不純物拡散層１９５を
不純物拡散層２１と隣接して形成する。
【００８３】しかる後、層間絶縁膜１９６を形成し、ｐ
型不純物拡散層１９５を露出させるコンタクト孔１９７
を形成する。その後、コンタクト孔１９７を充填しｐ型
不純物拡散層１９５と接続されるアルミニウム電極１９
８をスパッタ法により形成する。
【００８４】その後、接続用の配線層等を形成し、第１
の実施形態のＥＥＰＲＯＭを完成させる。好適には、配
線層の形成の際に不純物拡散層８３，８４のうちのドレ
イン側と不純物拡散層８５，８６のうちのソース側を電
気的に接続するようにする。
【００８５】第１の実施形態のＥＥＰＲＯＭにおいて
は、素子領域４では、ソース／ドレインとなる不純物拡
散層２１，２２間の単結晶シリコン層１３に形成された
チャネル上にトンネル酸化膜１９を介して浮遊ゲート２
０が形成されているとともに、素子領域３では、浮遊ゲ
ート２０が制御ゲートである不純物拡散層１７と酸化膜
１８を介して対向し、浮遊ゲート２０と不純物拡散層１
７とが酸化膜１８を誘電体膜として容量結合する。
【００８６】そして、例えばデータの消去時には、ソー
ス／ドレイン（不純物拡散層）２１，２２を０（Ｖ）と
し、制御ゲート（不純物拡散層）１７に２０（Ｖ）程度
の所定電圧を印加する。このとき、酸化膜１８とトンネ
ル酸化膜１９との容量結合比で、制御ゲート１７の電圧
が浮遊ゲート２０にも印加され、トンネル酸化膜１９を
介して電子が単結晶シリコン層１３から注入される。こ
れにより、トンネル酸化膜１９を含むトランジスタのし
きい値が上昇し、ＥＥＰＲＯＭは消去状態となる。ここ
で、制御ゲート１７は、下面を埋め込み酸化膜１２によ
って、側面をフィールド酸化膜によって覆われており、
シリコン半導体基板部１１から十分に絶縁されているた
め、例えば制御ゲート１７に３０（Ｖ）まで印加して
も、シリコン半導体基板部１１への降伏現象が起こるこ
とはない。
【００８７】さらに、第１の実施形態においては、ＥＥ
ＰＲＯＭのソース／ドレインの一方である不純物拡散層
２１に隣接するｐ型不純物拡散層１９５を設けている。
そして、このｐ型不純物拡散層１９５にアルミニウム電
極１９８を介して所定の基板電位を印可することができ
るため、ＥＥＰＲＯＭのしきい値の変動を最小限に抑え
て、書き込み及び読み出し動作を安定的に行うことが可
能である。
【００８８】従って、第１の実施形態によれば、低コス
トプロセスを可能とする単層ゲート型であって、しかも
データの消去時や書き込み時に印加される高電圧に制御
ゲート１７が十分に耐えることができ、誤動作を防止す
るとともに消去時間の短縮化も可能であり、信頼性の高
いＥＥＰＲＯＭが実現される。
【００８９】更に、半導体基板として、シリコン半導体
基板部１１上に、埋め込み酸化膜１２を介して単結晶シ
リコン層１３が設けられてなるＳＯＩ基板１を用いるた
め、動作速度やリ−ク電流特性を向上させることができ
る。
【００９０】また、第１の実施形態によれば、ＥＥＰＲ
ＯＭの周辺回路部として、ＣＭＯＳインバータを同時に
形成することができ、この際にゲート電極７９，８０を
浮遊ゲート２０と同一の多結晶シリコン膜からパターニ
ングして形成するため、工程を煩雑化することなく両者
を同時に形成することができる。
【００９１】なお、第１の実施形態においては、浮遊ゲ
ート２０を一体の多結晶シリコン膜からなる島状パター
ンに形成したが、素子領域３上と素子領域４上で別体の
多結晶シリコン膜パターンとして同時形成し、後工程で
コンタクト孔等により両者を電気的に接続するように、
浮遊ゲートを構成してもよい。この場合には電気的接続
と同時にアルミニウム電極１９８を形成することが可能
である。
【００９２】また、第１の実施形態においては、ＳＯＩ
基板１に形成する素子分離構造としてＬＯＣＯＳ法によ
るフィールド酸化膜２を例示したが、他の素子分離構
造、例えばシャロートレンチ素子分離構造（ＳＴＩ）
や、フィールドシールド素子分離構造によって素子分離
を行ってもよい。一例として図４に、シャロートレンチ
素子分離構造によって素子分離を行った例を示す。
【００９３】このようにシャロートレンチ素子分離構造
においては、ＳＯＩ基板１の埋め込み酸化膜１２に達す
るように溝８８を形成し、溝８８をシリコン酸化膜８９
によって埋め込むため、素子分離幅は溝８８の幅によっ
て決定される。
【００９４】これにより、ＬＯＣＯＳ法におけるバーズ
ビーク等の問題を回避できるため、、更なる半導体素子
の微細化を達成することが可能である。
【００９５】（第２の実施形態）以下、本発明の第２の
実施形態について説明する。この第２の実施形態におい
ては、第１の実施形態と同様にＥＥＰＲＯＭの構成を製
造方法とともに例示するが、第１の実施形態と異なりＳ
ＯＩ基板を用いず、また素子分離としてトレンチ分離を
用いる点で相違する。図５は、このＥＥＰＲＯＭを示す
概略平面図であり、図６及び図７は、このＥＥＰＲＯＭ
の製造方法を工程順に示す図５中の一点鎖線Ａ−Ａ’に
沿った概略断面図である。なお、第１の実施形態で示し
たＥＥＰＲＯＭの構成要素等に対応する部材等について
は、同符号を記して説明を省略する。
【００９６】先ず、図６（ａ）に示すように、ｐ型のシ
リコン半導体基板３１上に膜厚５０ｎｍ程度のシリコン
酸化膜３２を介して膜厚１．５μｍ程度にフォトレジス
トを塗布し、このフォトレジストをフォトリソグラフィ
ーにより加工して、所定形状のレジストマスク３３を形
成する。
【００９７】続いて、レジストマスク３３をマスクとし
て、シリコン半導体基板３１をドライエッチングし、レ
ジストマスク３３の両側に、シリコン半導体基板３１の
表面からの深さが０．４μｍ程度の溝３４ａ，３４ｂ，
３４ｃを形成する。
【００９８】次に、図６（ｂ）に示すように、レジスト
マスク３３を灰化処理等により除去した後、シリコン半
導体基板３１上にＣＶＤ法によりシリコン酸化膜３６を
溝３４，３５の深さより大きい膜厚、ここでは０．６μ
ｍ〜１．０μｍ程度に堆積して、溝３４ａ，３４ｂ，３
４ｃをこのシリコン酸化膜３６で埋め込む。
【００９９】次に、図６（ｃ）に示すように、シリコン
酸化膜３６上にフォトレジストを塗布し、このフォトレ
ジストをフォトリソグラフィーにより加工して、溝３４
ａのみの上部に相当するシリコン酸化膜３６の所定部位
を露出させる形状のレジストマスク３７を形成する。
【０１００】続いて、レジストマスク３７をマスクとし
て、シリコン酸化膜３６をドライエッチングしてシリコ
ン酸化膜３６に溝３８を形成する。具体的には、この溝
３８を、シリコン酸化膜３６にシリコン半導体基板３１
（の溝３４）の表面には達しない程度の所定深さ、ここ
ではシリコン半導体基板３１の表面から深さ０．２μｍ
程度とし、しかも溝３４ａより狭い所定幅に形成する。
【０１０１】次に、図６（ｄ）に示すように、レジスト
マスク３７を灰化処理等により除去した後、シリコン酸
化膜３６上にＣＶＤ法により、ノンドープの多結晶シリ
コン膜３９を溝３８の深さより大きい膜厚、ここでは
０．５μｍ〜１．０μｍ程度に堆積して、溝３８をこの
多結晶シリコン膜３９で埋め込む。その後、多結晶シリ
コン膜３９にｎ型不純物、ここではリン（Ｐ）をドープ
する。
【０１０２】次に、図６（ｅ）に示すように、シリコン
半導体基板３１をストッパーとして、多結晶シリコン膜
３９及びシリコン酸化膜３６を例えば化学機械研磨法
（ＣＭＰ法）により研磨し、表面を平坦化する。ここ
で、図６（ｄ）の破線ＩＩ−ＩＩで示すように、シリコ
ン半導体基板３１の表面（最上面）が若干量、ここでは
０〜０．０５μｍ程度研磨されるように、化学機械研磨
を行う。このとき、表面が平坦化されることにより、溝
３４ａ，３４ｂ，３４ｃ内にシリコン酸化膜３６が充填
されてトレンチ分離がなされ、素子領域４０ａ，４０ｂ
が形成されるとともに、溝３８内に多結晶シリコン膜３
９が充填される。溝３４ａ，３４ｂ，３４ｃ内のシリコ
ン酸化膜３６が素子分離用絶縁膜として機能するととも
に、溝３８内の多結晶シリコン膜３９が制御ゲートとし
て機能することになる。このように、１回の研磨により
素子分離用絶縁膜と制御ゲートの形成が同時に行われる
ため、工程が短縮化される。
【０１０３】続いて、露出した素子領域４０ａ，４０ｂ
におけるシリコン半導体基板３１の表面及び多結晶シリ
コン膜３９の表面を熱酸化して、イオン注入用のキャッ
プ絶縁膜（不図示）を膜厚が１０ｎｍ〜２０ｎｍ程度と
なるように形成する。
【０１０４】続いて、メモリセルとなるトランジスタの
しきい値を調整するため、全面にホウ素（Ｂ）をドーズ
量を１×１０12（１／ｃｍ2 ）としてイオン注入する
（図示は省略する）。
【０１０５】次に、図７（ａ）に示すように、キャップ
絶縁膜を除去した後、溝３８内の多結晶シリコン膜３９
の表面及び素子領域４０ａ，４０ｂにおけるシリコン半
導体基板３１の表面を熱酸化して、多結晶シリコン膜３
９の表面及び素子領域４０ｂの表面には膜厚が１５ｎｍ
〜２０ｎｍ程度の酸化膜１８を、素子領域４０ａにおけ
るシリコン半導体基板３１の表面には膜厚が８ｎｍ〜１
２ｎｍ程度のトンネル酸化膜１９をそれぞれ形成する。
【０１０６】続いて、酸化膜１８上及びトンネル酸化膜
１９上を含む全面にＣＶＤ法によりノンドープの多結晶
シリコン膜４５を堆積形成し、この多結晶シリコン膜４
５にｎ型不純物、ここではリン（Ｐ）をドープする。
【０１０７】次に、図７（ｂ）に示すように、多結晶シ
リコン膜４５にフォトリソグラフィー及びそれに続くド
ライエッチングを施して、酸化膜１８上からトンネル酸
化膜１９上にわたる多結晶シリコン膜４５からなる島状
パターンの浮遊ゲート２０を形成する。具体的に、浮遊
ゲート２０は、図５に示すように、溝３４ａ内のシリコ
ン酸化膜３６上では、隣接するフィールド酸化膜２間に
かけて酸化膜１８を介して溝３８内の多結晶シリコン膜
３９と対向する形状に形成されるとともに、素子領域４
０ａ上ではトンネル酸化膜１９を介して所定幅の帯状に
形成される。
【０１０８】続いて、フォトリソグラフィによりレジス
トマスク２６を形成して素子領域４０ｂを覆った後、全
面にｎ型不純物、ここでは砒素（Ａｓ）をドーズ量１〜
２×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅ
Ｖ）の条件でイオン注入する。このとき、素子領域４０
ａにおける浮遊ゲート２０の両側のシリコン半導体基板
３１内にトンネル酸化膜１９を介して砒素がイオン注入
される。
【０１０９】次に、図７（ｃ）に示すように、レジスト
マスク２６を除去し、素子領域４０ｂ以外を覆うレジス
トマスク２７を形成する。そして、全面にｐ型不純物、
ここではホウ素（Ｂ）をドーズ量３〜５×１０15（１／
ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の条件でイオ
ン注入する。
【０１１０】そして、シリコン半導体基板３１にアニー
ル処理を施すことにより、素子領域４０ａにソース／ド
レインとなる一対の不純物拡散層２１，２２を形成し、
素子領域４０ｂにｐ型不純物拡散層２８を形成する。
【０１１１】しかる後、図７（ｄ）に示すように、層間
絶縁膜２９、コンタクト孔２４を形成し、コンタクト孔
２４を埋め込むアルミニウム電極２３をスパッタ法によ
り形成する。ここで、アルミニウム電極２３はｐ型不純
物拡散層２８と接続されて、シリコン半導体基板３１に
所定の基板電位を印可するために用いられる。その後、
接続用の配線層等を形成し、第２の実施形態のＥＥＰＲ
ＯＭを完成させる。
【０１１２】第２の実施形態のＥＥＰＲＯＭにおいて
は、素子領域４０ａでは、ソース／ドレインとなる不純
物拡散層２１，２２間のシリコン半導体基板３１に形成
されたチャネル上にトンネル酸化膜１９を介して浮遊ゲ
ート２０が形成されているとともに、溝３４を充填する
シリコン酸化膜３６ａ上では、浮遊ゲート２０が制御ゲ
ートである多結晶シリコン膜３９と酸化膜１８を介して
対向し、浮遊ゲート２０と多結晶シリコン膜３９とが酸
化膜１８を誘電体膜として容量結合する。
【０１１３】そして、例えばデータの消去時には、ソー
ス／ドレイン（不純物拡散層）２１，２２を０（Ｖ）と
し、制御ゲート（多結晶シリコン膜）３９に２０（Ｖ）
程度の所定電圧を印加する。このとき、酸化膜１８とト
ンネル酸化膜１９との容量結合比で、制御ゲート３９の
電圧が浮遊ゲート２０にも印加され、トンネル酸化膜１
９を介して電子がシリコン半導体基板３１から注入され
る。これにより、トンネル酸化膜１９を含むトランジス
タのしきい値が上昇し、ＥＥＰＲＯＭは消去状態とな
る。ここで、制御ゲート３９は、溝３４内のシリコン酸
化膜３６によってシリコン半導体基板３１から十分に絶
縁されているため、例えば制御ゲート３９に３０（Ｖ）
まで印加しても、シリコン半導体基板３１への降伏現象
が起こることはない。
【０１１４】さらに、第２の実施形態においては、ＥＥ
ＰＲＯＭのソース／ドレインが形成された素子領域４０
ａとフィ−ルド酸化膜２を介して隣接する素子領域４０
ｂにｐ型不純物拡散層２８を設けている。そして、この
ｐ型不純物拡散層２８にアルミニウム電極２３を介して
所定の基板電位を印可することができるため、ＥＥＰＲ
ＯＭのしきい値の変動を最小限に抑えて、書き込み及び
読み出し動作を安定的に行うことが可能である。
【０１１５】従って、第２の実施形態によれば、低コス
トプロセスを可能とする単層ゲート型であって、しかも
データの消去時や書き込み時に印加される高電圧に制御
ゲート３９が十分に耐えることができ、誤動作を防止す
るとともに消去時間の短縮化も可能であり、信頼性の高
いＥＥＰＲＯＭが実現される。
【０１１６】なお、第２の実施形態においては、浮遊ゲ
ート２０を一体の多結晶シリコン膜からなる島状パター
ンに形成したが、酸化膜１８を介した多結晶シリコン膜
３９上と素子領域４０上で別体の多結晶シリコン膜パタ
ーンとして同時形成し、後工程でコンタクト孔等により
両者を電気的に接続するように、浮遊ゲートを構成して
もよい。
【０１１７】（変形例）以下、第２の実施形態の変形例
について説明する。この変形例は、第２の実施形態とほ
ぼ同様であるが、製造工程が若干相違する。図８は、こ
のＥＥＰＲＯＭの製造方法を工程順に示す概略断面図で
ある。なお、第２の実施形態のＥＥＰＲＯＭに対応する
部材等については同符号を記して説明を省略する。
【０１１８】先ず、図６（ｂ）までの工程は第２の実施
形態と同様であり、シリコン半導体基板３１上にＣＶＤ
法によりシリコン酸化膜３６を堆積して、溝３４ａ，３
４ｂ，３４ｃをこのシリコン酸化膜３６で埋め込む。
【０１１９】次に、図８（ａ）に示すように、シリコン
半導体基板３１をストッパーとして、シリコン酸化膜３
６を例えば化学機械研磨法（ＣＭＰ法）により研磨し、
表面を平坦化する。溝３４ａ，３４ｂ，３４ｃ内にシリ
コン酸化膜３６が充填されてトレンチ分離がなされ、素
子領域６３ａ，６３ｂが形成される。
【０１２０】次に、図８（ｂ）に示すように、全面に熱
酸化し、膜厚５０ｎｍ程度のシリコン酸化膜４６を形成
し、シリコン酸化膜３６上を含むシリコン半導体装置３
１の全面にフォトレジストを塗布し、このフォトレジス
トをフォトリソグラフィーにより加工して、溝３４ａの
みの上部に相当するシリコン酸化膜３６の所定部位を露
出させる形状のレジストマスク６１を形成する。
【０１２１】続いて、レジストマスク６１をマスクとし
て、シリコン酸化膜３６をドライエッチングしてシリコ
ン酸化膜３６に溝３８を形成する。具体的には、この溝
３８を、シリコン酸化膜３６にシリコン半導体基板３１
（の溝３４ａ）の表面には達しない程度の所定深さ、こ
こでは深さ０．２μｍ程度とし、しかも溝３４ａより狭
い所定幅に形成する。
【０１２２】次に、図８（ｃ）に示すように、レジスト
マスク６１を灰化処理等により除去した後、シリコン酸
化膜３６，４６上にＣＶＤ法により、ノンドープの多結
晶シリコン膜６２を溝３８の深さより大きい膜厚、ここ
では０．４μｍ〜１．０μｍ程度に堆積して、溝３８を
この多結晶シリコン膜６２で埋め込む。その後、多結晶
シリコン膜６２にｎ型不純物、ここではリン（Ｐ）をド
ープする。
【０１２３】次に、図８（ｄ）に示すように、素子領域
６３ａにおけるシリコン半導体基板３１をストッパーと
して、多結晶シリコン膜６２を例えば化学機械研磨法
（ＣＭＰ法）により研磨し、表面を平坦化する。このと
き、表面が平坦化されることにより、溝３８内に多結晶
シリコン膜６２が充填され、溝３８内の多結晶シリコン
膜６２が制御ゲートとして機能することになる。
【０１２４】続いて、露出したシリコン半導体基板３１
の表面及び多結晶シリコン膜６２の表面を熱酸化して、
イオン注入用のキャップ絶縁膜（不図示）を膜厚が１０
ｎｍ〜２０ｎｍ程度となるように形成する。
【０１２５】続いて、メモリセルとなるトランジスタの
しきい値を調整するため、全面にホウ素（Ｂ）をドーズ
量を１×１０12（１／ｃｍ2 ）としてイオン注入する
（図示は省略する）。
【０１２６】しかる後、第２の実施形態と同様に、図７
（ａ）〜図７（ｄ）に示す各工程を順次行い、酸化膜１
８を介した溝３４内の多結晶シリコン膜６２上からトン
ネル酸化膜１９を介した素子領域６３ｂにわたる所定形
状の浮遊ゲート２０をパターン形成し、層間絶縁膜やコ
ンタクト孔、接続用の配線層の形成等の後工程を経て、
第２の実施形態の変形例のＥＥＰＲＯＭを完成させる。
【０１２７】第２の実施形態の変形例のＥＥＰＲＯＭに
おいては、素子領域６３ｂでは、ソース／ドレインとな
る不純物拡散層２１，２２間のシリコン半導体基板３１
に形成されたチャネル上にトンネル酸化膜１９を介して
浮遊ゲート２０が形成されているとともに、溝３４を充
填するシリコン酸化膜３６上では、浮遊ゲート２０が制
御ゲートである多結晶シリコン膜６２と酸化膜１８を介
して対向し、浮遊ゲート２０と多結晶シリコン膜３９と
が酸化膜１８を誘電体膜として容量結合する。
【０１２８】そして、例えばデータの消去時には、ソー
ス／ドレイン（不純物拡散層）２１，２２を０（Ｖ）と
し、制御ゲート（多結晶シリコン膜）６２に２０（Ｖ）
程度の所定電圧を印加する。このとき、酸化膜１８とト
ンネル酸化膜１９との容量結合比で、制御ゲート３９の
電圧が浮遊ゲート２０にも印加され、トンネル酸化膜１
９を介して電子がシリコン半導体基板３１から注入され
る。これにより、トンネル酸化膜１９を含むトランジス
タのしきい値が上昇し、ＥＥＰＲＯＭは消去状態とな
る。ここで、制御ゲート６２は、溝３４内のシリコン酸
化膜３６によってシリコン半導体基板３１から十分に絶
縁されているため、例えば制御ゲート６２に３０（Ｖ）
まで印加しても、シリコン半導体基板３１への降伏現象
が起こることはない。
【０１２９】従って、第２の実施形態の変形例によれ
ば、低コストプロセスを可能とする単層ゲート型であっ
て、しかもデータの消去時や書き込み時に印加される高
電圧に制御ゲート６２が十分に耐えることができ、誤動
作を防止するとともに消去時間の短縮化も可能であり、
信頼性の高いＥＥＰＲＯＭが実現される。
【０１３０】なお、この変形例においても、浮遊ゲート
２０を一体の多結晶シリコン膜からなる島状パターンに
形成したが、酸化膜１８を介した多結晶シリコン膜６２
上と素子領域６３ｂ上で別体の多結晶シリコン膜パター
ンとして同時形成し、後工程でコンタクト孔等により両
者を電気的に接続するように、浮遊ゲートを構成しても
よい。
【０１３１】（第３の実施形態）以下、本発明の第３の
実施形態について説明する。この第３の実施形態におい
ては、第１の実施形態と同様にＥＥＰＲＯＭの構成を製
造方法とともに例示するが、第１の実施形態と異なりＳ
ＩＭＯＸ法を用いる点で相違する。図９は、このＥＥＰ
ＲＯＭを示す概略平面図であり、図１０及び図１１は、
このＥＥＰＲＯＭの製造方法を工程順に示す図９中の一
点鎖線Ａ−Ａ’に沿った概略断面図である。なお、第１
の実施形態で示したＥＥＰＲＯＭの構成要素等に対応す
る部材等については、同符号を記して説明を省略する。
【０１３２】先ず、図１０（ａ）に示すように、単結晶
シリコンからなるｐ型のシリコン半導体基板４１上に、
膜厚１００ｎｍ程度のシリコン酸化膜４２を介してＣＶ
Ｄ法によりシリコン酸化膜４３を膜厚１．５μｍ〜２．
０程度に堆積形成し、このシリコン酸化膜４３にフォト
リソグラフィー及びそれに続くドライエッチングを施し
て、シリコン酸化膜４２の所定部位を露出させる。
【０１３３】次に、図１０（ｂ）に示すように、全面に
ドーズ量０．１〜２．４×１０18（１／ｃｍ2 ）、加速
エネルギー１８０（ｋｅＶ）の条件で酸素イオン注入す
る。このとき、シリコン酸化膜４２を介してシリコン半
導体基板４１内の所定深さに酸素イオンが注入され、続
いて１１００℃〜１２５０℃の温度で２〜６時間のアニ
ール処理をシリコン半導体基板４１に施すことにより、
シリコン酸化膜４３のパターンに倣った埋め込み酸化膜
４４が形成される。
【０１３４】次に、図１０（ｃ）に示すように、ＨＦ溶
液を用いたウェットエッチングによりシリコン酸化膜４
２，４３を除去した後、いわゆるＬＯＣＯＳ法によりシ
リコン酸化膜４１を選択的に酸化して素子分離構造であ
るフィールド酸化膜２を膜厚が１００ｎｍ程度となるよ
うに形成し、シリコン半導体基板４１上に素子領域４，
５１，５３を画定する。ここで、素子領域５１は、フィ
ールド酸化膜２の形成により埋め込み酸化膜４４の各端
部が隣接するフィールド酸化膜２と接続され、これらフ
ィールド酸化膜２と埋め込み酸化膜４４により、シリコ
ン半導体基板４１の一部が残りのシリコン半導体基板４
１から電気的に分離されて形成されてなる島状領域であ
る。
【０１３５】続いて、素子領域４，５１，５３における
シリコン半導体基板４１の表面を熱酸化して、後述する
イオン注入用のキャップ絶縁膜１４，１５，２５５を膜
厚が１０ｎｍ〜２０ｎｍ程度となるように形成する。
【０１３６】次に、図１０（ｄ）に示すように、フォト
レジストを塗布し、フォトリソグラフィーにより素子領
域４，５３側のみを覆う形状にフォトレジスト４７を加
工する。そして、このフォトレジスト４７をマスクとし
て、ｎ型不純物、ここでは砒素（Ａｓ）或いはリン
（Ｐ）をドーズ量１〜２×１０15（１／ｃｍ2 ）、加速
エネルギー３０（ｋｅＶ）の条件でイオン注入する。こ
のとき、素子領域５１におけるシリコン半導体基板４１
内にキャップ絶縁膜１４を介してｎ型不純物がイオン注
入される。そして、フォトレジストを灰化処理等により
除去し洗浄した後、シリコン半導体基板４１にアニール
処理を施すことにより、制御ゲートとして機能する不純
物拡散層１７を形成する。
【０１３７】次に、図１１（ａ）に示すように、素子領
域４，５１におけるシリコン半導体基板４１の表面を再
び熱酸化して、素子領域５１，５３におけるシリコン半
導体基板４１の表面には膜厚が１５ｎｍ〜２０ｎｍ程度
の酸化膜１８，２５６を、素子領域４におけるシリコン
半導体基板４１の表面には膜厚が８ｎｍ〜１２ｎｍ程度
のトンネル酸化膜１９をそれぞれ形成する。
【０１３８】次に、図１１（ｂ）に示すように、素子領
域４，５１上を含む全面にＣＶＤ法によりノンドープの
多結晶シリコン膜を堆積形成し、この多結晶シリコン膜
にｎ型不純物、ここではリン（Ｐ）をドープする。
【０１３９】続いて、多結晶シリコン膜にフォトリソグ
ラフィー及びそれに続くドライエッチングを施して、素
子領域４上から素子領域５１上にわたる多結晶シリコン
膜からなる島状パターンの浮遊ゲート２０を形成する。
具体的に、浮遊ゲート２０は、図７に示すように、素子
領域５１上では隣接するフィールド酸化膜２間にかけて
酸化膜１８を介して素子領域５１を覆う形状に形成され
るとともに、素子領域４上ではトンネル酸化膜１９を介
して所定幅の帯状に形成される。
【０１４０】続いて、フォトリソグラフィによりレジス
トマスク５９を形成して素子領域５３を覆った後、全面
にｎ型不純物、ここでは砒素（Ａｓ）をドーズ量１〜２
×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅ
Ｖ）の条件でイオン注入する。このとき、素子領域４に
おける浮遊ゲート２０の両側のシリコン半導体基板４１
内にトンネル酸化膜１９を介して砒素がイオン注入され
る。
【０１４１】次に、図１１（ｃ）に示すように、レジス
トマスク５９を除去し、素子領域５３以外を覆うレジス
トマスク５４を形成する。そして、全面にｐ型不純物、
ここではホウ素（Ｂ）をドーズ量３〜５×１０15（１／
ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の条件でイオ
ン注入する。そして、シリコン半導体基板４１にアニー
ル処理を施すことにより、素子領域４においてソース／
ドレインとなる一対の不純物拡散層２１，２２を形成
し、素子領域５３にｐ型不純物拡散層５５を形成する。
【０１４２】しかる後、図１１（ｄ）に示すように、層
間絶縁膜５６を形成し、ｐ型不純物拡散層５５を露出さ
せるコンタクト孔５７を形成する。その後、コンタクト
孔５７を充填しｐ型不純物拡散層５５と接続されるアル
ミニウム電極５８をスパッタ法により形成する。
【０１４３】その後、接続用の配線層等を形成し、第３
の実施形態のＥＥＰＲＯＭを完成させる。
【０１４４】第３の実施形態のＥＥＰＲＯＭにおいて
は、素子領域４では、ソース／ドレインとなる不純物拡
散層２１，２２間のシリコン半導体基板４１に形成され
たチャネル上にトンネル酸化膜１９を介して浮遊ゲート
２０が形成されているとともに、素子領域５１では、浮
遊ゲート２０が制御ゲートである不純物拡散層１７と酸
化膜１８を介して対向し、浮遊ゲート２０と不純物拡散
層１７とが酸化膜１８を誘電体膜として容量結合する。
【０１４５】そして、例えばデータの消去時には、ソー
ス／ドレイン（不純物拡散層）２１，２２を０（Ｖ）と
し、制御ゲート（不純物拡散層）１７に２０（Ｖ）程度
の所定電圧を印加する。このとき、酸化膜１８とトンネ
ル酸化膜１９との容量結合比で、制御ゲート１７の電圧
が浮遊ゲート２０にも印加され、トンネル酸化膜１９を
介して電子がシリコン半導体基板４１から注入される。
これにより、トンネル酸化膜１９を含むトランジスタの
しきい値が上昇し、ＥＥＰＲＯＭは消去状態となる。こ
こで、制御ゲート１７は、埋め込み酸化膜４４及びその
両側に接続されたフィールド酸化膜２によってシリコン
半導体基板４１から十分に絶縁されているため、例えば
制御ゲート１７に３０（Ｖ）まで印加しても、シリコン
半導体基板４１への降伏現象が起こることはない。
【０１４６】さらに、第３の実施形態においては、ＥＥ
ＰＲＯＭのソース／ドレインが形成された素子領域４と
フィ−ルド酸化膜２を介して隣接した素子領域５３に、
ｐ型不純物拡散層５５を設けている。そして、このｐ型
不純物拡散層５５にアルミニウム電極５７を介して所定
の基板電位を印可することができるため、ＥＥＰＲＯＭ
のしきい値の変動を最小限に抑えて、書き込み及び読み
出し動作を安定的に行うことが可能である。
【０１４７】従って、第３の実施形態によれば、低コス
トプロセスを可能とする単層ゲート型であって、しかも
データの消去時や書き込み時に印加される高電圧に制御
ゲート１７が十分に耐えることができ、誤動作を防止す
るとともに消去時間の短縮化も可能であり、信頼性の高
いＥＥＰＲＯＭが実現される。
【０１４８】なお、第３の実施形態においては、浮遊ゲ
ート２０を一体の多結晶シリコン膜からなる島状パター
ンに形成したが、素子領域４上と素子領域５１上で別体
の多結晶シリコン膜パターンとして同時形成し、後工程
でコンタクト孔等により両者を電気的に接続するよう
に、浮遊ゲートを構成してもよい。
【０１４９】また、素子領域４においても埋め込み酸化
膜４４をあらかじめ形成しておくことによって、後に形
成されるフィールド酸化膜２とこの埋め込み酸化膜４４
を接続して、素子領域４４もシリコン半導体基板４１か
ら電気的に分離されてなる島状領域としてもよい。
【０１５０】（第４の実施形態）以下、本発明の第４の
実施形態について説明する。この第４の実施形態におい
ては、半導体装置として不揮発性半導体記憶装置である
ＥＥＰＲＯＭを例示するが、素子分離構造をフィールド
シールド素子分離構造とし、シールドプレート電極と浮
遊ゲート電極をとともに形成する点で第１〜第３の実施
形態と相違する。図１２は、このＥＥＰＲＯＭを示す概
略平面図であり、図１３〜図１６は、このＥＥＰＲＯＭ
の製造方法を工程順に示す図１２中の一点鎖線Ａ−Ａ’
に沿った概略断面図である。
【０１５１】まず、図１３（ａ）に示すように、ｐ型シ
リコン半導体基板１０１上を熱酸化処理して熱酸化膜１
０２を形成し、図１３（ｂ）に示すように、この熱酸化
膜１０２上に開口部１０６を有するレジスト１０７を通
常のフォトリソグラフィ工程により形成する。
【０１５２】次に、図１３（ｃ）に示すように、ｎ型の
不純物であるヒ素（Ａｓ）を加速エネルギー１００ｋｅ
ｖ程度、ドーズ量２．０×１０15／ｃｍ程度の条件でイ
オン注入して、開口部１０６の位置にｎ型の不純物拡散
層１０８を形成する。
【０１５３】次に、図１３（ｄ）に示すように、レジス
ト１０７を除去した後、低圧ＣＶＤ法によりリン（Ｐ）
を添加させながら厚さ０．１〜０．３μｍ程度のリン
（Ｐ）ドープ多結晶シリコン膜１０９を形成し、続け
て、低圧ＣＶＤ法によりリン（Ｐ）ドープ多結晶シリコ
ン膜１０９上にシリコン酸化膜１１０を厚さ０．１〜
０．３μｍ程度形成する。
【０１５４】次に、図１４（ａ）に示すように、フォト
リソグラフィ、及びこれに続くドライエッチングにより
シリコン酸化膜１１０を選択的に除去して下層のリン
（Ｐ）ドープ多結晶シリコン膜１０９を露出させる。こ
の際、不純物拡散層１０８の上層にシリコン酸化膜１１
０を残し、またシリコン酸化膜１０９が広範囲に渡って
除去される開口部１２６を形成するようにシリコン酸化
膜１１０を選択的に除去する。
【０１５５】次に、図１４（ｂ）に示すように、シリコ
ン酸化膜１１０をマスクとして多結晶シリコン膜１１１
をエッチング除去して下層の熱酸化膜１０２を露出させ
る。これによって、リン（Ｐ）ドープ多結晶シリコン膜
１０９はシリコン酸化膜１１０の形状に倣って分断され
てシールドプレート電極１１１が形成される。また、同
時にシールドプレート電極１１１から所定の間隔をおい
てフローティングゲート電極１１２が不純物拡散層１０
８上に形成される。
【０１５６】このように、シールドプレート電極１１１
の形成と同時にフローティングゲート電極１１２を形成
することができるので、製造工程を短縮化することが可
能となる。
【０１５７】そして、フローティングゲート電極１１２
は熱酸化膜１０２を介して不純物拡散層１０８と容量結
合する。
【０１５８】ところで、このｎ型である不純物拡散層１
０８とｐ型シリコン半導体基板１０１の接合部位のよう
なｐｎ接合の降伏耐圧は、一般的にｐ型濃度の増加に伴
って低下するとともに、ｎ型濃度の増加に伴って大きく
なることが知られている。
【０１５９】しかし、いわゆるＬＯＣＯＳ法によって素
子分離を行った場合、ＬＯＣＯＳ法においては熱酸化に
よってフィールド酸化膜を形成するため、素子分離端の
位置精度の確保に限界があり、またフィールド酸化膜の
下層にチャンネルストッパー層を形成した場合にはｐ型
シリコン半導体基板のｐ型濃度を増加させることになっ
てしまう。また、このチャンネルストッパー層の位置を
精度良く保つことも容易でなかった。
【０１６０】従って、例えば不純物拡散層１０８の近傍
にＬＯＣＯＳ法によりフィールド酸化膜を形成しようと
すると、チャンネルストッパー層の影響により不純物拡
散層１０８の界面近傍におけるｐ型シリコン半導体基板
１０１のｐ型不純物濃度が上昇して、上述した降伏耐圧
が減少することがあった。
【０１６１】しかし、この第４の実施形態においては、
シールドプレート電極１１１を上述したようにパターニ
ングによって形成し、これを埋設したフィールドシール
ド素子分離構造を形成するため、シールドプレート電極
１１１の位置を精度良く形成することができる。
【０１６２】従って、図１４（ｂ）に示すように、不純
物拡散層１０８とシールドプレート電極１１１の間隔を
所定の距離（Ｘ1 及びＸ2 ）だけ精度良く離間させて形
成することができる。そして、シールドプレート電極１
１１に所定の電圧を印加してｐ型シリコン半導体基板１
０１の電位を固定することによって、不純物拡散層１０
８近傍におけるｐ型シリコン半導体基板１０１のｐ型不
純物濃度の上昇を抑止することができる。
【０１６３】また、シールドプレート電極１１１に特定
の電圧を印加することでｐ型シリコン半導体基板１０１
の表面領域の電位を任意の値に可変させることもでき
る。従って、フローティングゲート電極１１２と熱酸化
膜１０２を介して容量結合する不純物拡散層１０８に高
電圧がかけられた場合、シールドプレート電極１１１に
最適の電圧を印加することで不純物拡散層１０８とｐ型
シリコン半導体基板１０１の接合部位における耐圧をよ
り高めることができる。
【０１６４】次に、図１４（ｃ）に示すように、低圧Ｃ
ＶＤ法により全面に厚さ０．３〜０．５μｍ程度のシリ
コン酸化膜１１３を形成する。これによって、シールド
プレート電極１１１とフローティングゲート電極１１２
の間の隙間は完全に埋められる。また、図１４（ａ）に
示す開口部１２６において露出したシールドプレート電
極１１１の側面が覆われて、シールドプレート電極１１
１とフローティングゲート電極１１２が熱酸化膜１０２
及びシリコン酸化膜１１０とシリコン酸化膜１１３が一
体となったシリコン酸化膜１２７によって埋設される。
【０１６５】次に、図１４（ｄ）に示すように、ｐ型シ
リコン半導体基板１０１が露出するまでシリコン酸化膜
１２７をエッチング除去する。そして、フィールドシー
ルド素子分離構造１２８によって画定された素子形成領
域１２９を形成する。
【０１６６】ここで、フローティングゲート電極１１２
と隣接するシールドプレート電極１１１との間隔はエッ
チングの際に間のシリコン酸化膜１２７が除去されてｐ
型シリコン半導体基板１０１が露出しないようにあかじ
め調節されている。
【０１６７】次に、素子形成領域１２９におけるｐ型シ
リコン半導体基板１０１表面を熱酸化処理して、厚さ８
〜１０ｎｍ程度のトンネル酸化膜１１４を形成する。そ
して、素子形成領域１２９を含む全面に低圧ＣＶＤ法に
より、リン（Ｐ）を添加させながら厚さ０．２〜０．４
μｍのリン（Ｐ）ドープ多結晶シリコン膜１１５を形成
し、続けて低圧ＣＶＤ法により厚さ０．２〜０．４μｍ
程度のシリコン酸化膜１１６を形成する。この状態を図
１５（ａ）に示す。
【０１６８】次に、図１５（ｂ）に示すように、フォト
リソグラフィ及びこれに続くドライエッチングによりシ
リコン酸化膜１１６を選択的に除去し、さらにこのパタ
ーニングされたシリコン酸化膜１１６をマスクとしてド
ライエッチングを施し、リン（Ｐ）ドープ多結晶シリコ
ン膜１１５を除去する。
【０１６９】これによって図１５（ｃ）に示すようなフ
ローティングゲート電極１１７が形成される。このフロ
ーティングゲート電極１１７は平面的には図１２に示す
ように、素子形成領域１２９を分断するように形成さ
れ、その端部は不純物拡散層１０８と容量結合するフロ
ーティングゲート電極１１２の近傍まで達する。
【０１７０】次に、図１５（ｄ）に示すように、シリコ
ン酸化膜１１６及びフィールドシールド素子分離構造１
２８をマスクとして、ｎ型の不純物であるリン（Ｐ）を
３０〜５０ｋｅｖ程度の加速エネルギー、１×１０13〜
３×１０13／ｃｍ2 程度のドーズ量でイオン注入して低
濃度の不純物拡散層１１８を形成する。
【０１７１】次に、図１６（ａ）に示すように、全面に
シリコン酸化膜を形成して異方性エッチングを行うこと
によりフローティングゲート電極１１７及びシリコン酸
化膜１１６の側壁を覆うサイドウォール１１９を形成す
る。
【０１７２】そして、図１６（ｂ）に示すように、この
サイドウォール１１９、シリコン酸化膜１１６及びフィ
ールドシールド素子分離構造１２８をマスクとして、ｎ
型の不純物である砒素（Ａｓ）を３０ｋｅｖ程度の加速
エネルギー、１．０×１０15／ｃｍ2 程度のドーズ量で
イオン注入して高濃度の不純物拡散層を形成する。その
後、９００℃程度の温度条件で熱処理を行って、メモリ
セルトランジスタのソース層１２１及びドレイン層１２
２を形成する。
【０１７３】次に、図１６（ｃ）に示すように、全面に
層間絶縁膜であるＢＰＳＧ膜１２３を形成しリフロー処
理を行い表面を平坦化する。そして、フローティングゲ
ート電極１１２、フローティングゲート電極１１７、不
純物拡散層１０８、ソース層１２１及びドレイン層１２
２を露出させるコンタクトホール１２４を開孔する。
【０１７４】そして、図１６（ｄ）に示すように、スパ
ッタ法によりアルミニウム配線層１２５を形成し、パタ
ーニングを行うことでフローティングゲート電極１１２
とフローティングゲート電極１１７を電気的に導通させ
て一体のフローティングゲート電極とする。そして、不
純物拡散層１０８、ソース層１２１及びドレイン層１２
２と導通する各配線を施して図１２及び図１６（ｄ）に
示すようなＥＥＰＲＯＭを完成させる。
【０１７５】なお、フローティングゲート電極１１２と
フローティングゲート電極１１７の接続は上述したよう
に上層にアルミニウム配線層１２５を形成せずに行って
も良い。この場合には例えば図１５（ａ）に示す工程で
リン（Ｐ）ドープ多結晶シリコン膜１１５を形成する前
にシリコン酸化膜１２７にフローティングゲート電極１
１２を露出させる開孔を形成しておけば、リン（Ｐ）ド
ープ多結晶シリコン膜１１５の形成の際、この開孔が充
填されることにより接続することができる。
【０１７６】そして、図１５（ｃ）に示す工程でリン
（Ｐ）ドープ多結晶シリコン膜１１５をパターニングす
ることでフローティングゲート電極１１２とフローティ
ングゲート電極１１７を一体とすることができる。
【０１７７】第４の実施形態のＥＥＰＲＯＭにおいて
は、制御ゲートである不純物拡散層１０８とシールドプ
レート電極１１１の間に所定の距離（Ｘ1 及びＸ2 ）が
とられており、シールドプレート電極１１１に所定の電
圧を印加することによって、不純物拡散層１０８の近傍
におけるｐ型シリコン半導体基板１０１のｐ型不純物濃
度の上昇を抑止することができる。
【０１７８】このようなｐｎ接合の降伏耐圧はｐ型の不
純物の濃度、すなわちこの場合ではｐ型シリコン半導体
基板１０１のｐ型不純物の濃度の増加に伴って低下する
ため、ｐ型の濃度の上昇を抑えたことでこの接合面にお
ける絶縁耐圧を上げることができる。
【０１７９】また、シールドプレート電極１１１の形成
とフローティングゲート電極１１２の形成を同じエッチ
ング工程内で同時に行うことができるので、特別にゲー
ト用の多結晶シリコン膜の堆積工程を必要としない。従
って工程を煩雑にすることなく、フローティングゲート
電極１１２の形成が可能となる。
【０１８０】そして、例えばデータの消去時には、ソー
ス層１２１、ドレイン層１２２を０（Ｖ）とし、制御ゲ
ートである不純物拡散層１０８に２０（Ｖ）程度の所定
電圧を印加する。このとき、ゲート酸化膜である熱酸化
膜１０２とトンネル酸化膜１１４との容量結合比で、不
純物拡散層１０８の電圧がフローティングゲート電極１
１７にも印加され、トンネル酸化膜１１４を介して電子
がｐ型シリコン半導体基板１０１から注入される。これ
により、トンネル酸化膜１１４を含むトランジスタのし
きい値が上昇し、ＥＥＰＲＯＭは消去状態となる。ここ
で不純物拡散層１０８と接合するｐ型シリコン半導体基
板１０１のｐ型不純物の濃度が低く抑えられているた
め、不純物拡散層１０８に高電圧を印加しても降伏現象
が起こることはない。
【０１８１】従って、第４の実施形態によれば、低コス
トプロセスを可能とする単層ゲート型であって、しかも
データの消去時や書き込み時に印加される高電圧に制御
ゲートである不純物拡散層１０８が十分に耐えることが
でき、誤動作を防止するとともに消去時間の短縮化も可
能であり、信頼性が向上し、製造工程の短縮化が達成さ
れたＥＥＰＲＯＭが実現される。
【０１８２】（第５の実施形態）以下、本発明の第５の
実施形態について説明する。この第５の実施形態におい
ては第４の実施形態と同様に素子分離領域をフィールド
シールド素子分離構造により形成したＥＥＰＲＯＭを例
示し、第４の実施形態における不純物拡散層１０８とｐ
型シリコン半導体基板１０１との接合面における絶縁耐
圧をより向上させたＥＥＰＲＯＭの構成を製造方法とと
もに説明する。図１７は、このＥＥＰＲＯＭを示す概略
平面図であり、図１８〜図２２は、このＥＥＰＲＯＭの
製造方法を工程順に示す図１７中の一点鎖線Ａ−Ａ’に
沿った概略断面図である。なお、第４の実施形態で示し
たＥＥＰＲＯＭの構成要素等に対応する部材等ついて
は、同符号を記して説明する。
【０１８３】まず、図１８（ａ）に示すように、ｐ型シ
リコン半導体基板１０１上を熱酸化処理して熱酸化膜１
０２を形成し、この熱酸化膜１０２上に開口部１０３を
有するレジスト１０４を通常のフォトリソグラフィ工程
により形成する。
【０１８４】次に、図１８（ｂ）に示すように、レジス
ト１０４をマスクとしてｐ型の不純物であるホウ素
（Ｂ）をイオン注入してチャンネルストッパー層１０５
を形成する。このチャンネルストッパー層１０５は上部
に形成されるフィールドシールド素子分離構造のしきい
値電圧を上げて、寄生デバイスの形成を抑止する。
【０１８５】次に、図１８（ｃ）に示すように、レジス
ト１０４を除去した後、新たに開口部１３１を有するレ
ジスト１３２を形成する。そして、レジスト１３２をマ
スクとしてｐ型シリコン半導体基板１０１と逆導電型の
ｎ型の不純物であるリン（Ｐ）を加速エネルギー８０〜
１２０ｋｅｖ程度、ドーズ量１．０×１０12〜２．０×
１０12／ｃｍ程度の条件でイオン注入して、開口部１３
１の位置に拡散層１３３を形成する。
【０１８６】次に、図１８（ｄ）に示すように、レジス
ト１３２を除去した後、第４の実施の形態と同様に新た
に開口部１０６を有するレジスト１０７を形成する。こ
の際、開口部１０６の幅はレジスト１３２の開口部１３
１よりも狭く形成する。そして、レジスト１０７をマス
クとしてｎ型の不純物であるヒ素（Ａｓ）を加速エネル
ギー１００ｋｅｖ程度、ドーズ量２．０×１０15／ｃｍ
程度の条件でイオン注入して、開口部１０６の位置に拡
散層１３３よりも浅くｎ型の不純物拡散層１０８を形成
する。
【０１８７】ここで、拡散層１３３はリン（Ｐ）のイオ
ン注入によってｐ型シリコン半導体基板１０１に比して
不純物濃度が低く、イントリジック型の拡散層が形成さ
れるため、不純物拡散層１０８に対してはｐ型シリコン
半導体基板１０１に比して相対的に絶縁された領域とな
る。従って、不純物拡散層１０８に高電圧がかけられた
場合、不純物拡散層１０８と拡散層１３３の接合部位に
おける耐圧をより高めることができる。
【０１８８】次に、図１９（ａ）に示すように、レジス
ト１０７を除去した後、低圧ＣＶＤ法によりリン（Ｐ）
を添加させながら厚さ０．１〜０．３μｍ程度のドープ
多結晶シリコン膜１０９を形成し、続けて、低圧ＣＶＤ
法によりリン（Ｐ）ドープ多結晶シリコン膜１０９上に
シリコン酸化膜１１０を厚さ０．１〜０．３μｍ程度形
成する。
【０１８９】次に、図１９（ｂ）に示すように、フォト
リソグラフィ、及びこれに続くドライエッチングにより
シリコン酸化膜１１０を選択的に除去して下層のリン
（Ｐ）ドープ多結晶シリコン膜１０９を露出させる。こ
の際、ｐ型シリコン半導体基板１０１の表面領域に形成
された不純物拡散層１０８及びチャンネルストッパー層
１０５の上層にシリコン酸化膜１１０を残し、またシリ
コン酸化膜１１０が広範囲に渡って除去される開口部１
２６を形成するようにシリコン酸化膜１１０を選択的に
除去する。
【０１９０】次に、図１９（ｃ）に示すように、シリコ
ン酸化膜１１０をマスクとして多結晶シリコン膜１０９
をエッチング除去して下層の熱酸化膜２を露出させる。
これによってリン（Ｐ）ドープ多結晶シリコン膜１０９
はシリコン酸化膜１１０の形状に倣って分断され、チャ
ンネルストッパー層１０５上にはシールドプレート電極
１１１が形成され、同時にシールドプレート電極１１１
から所定の間隔をおいてフローティングゲート電極１１
２がｎ型の不純物拡散層１０８上に形成される。
【０１９１】このように、シールドプレート電極１１１
の形成と同時にフローティングゲート電極１１２を形成
することができるので、製造工程を短縮化することが可
能となる。
【０１９２】そして、フローティングゲート電極１１２
は熱酸化膜１０２を介して不純物拡散層１０８と容量結
合する。
【０１９３】次に、図１９（ｄ）に示すように、低圧Ｃ
ＶＤ法により全面に厚さ０．３〜０．５μｍ程度のシリ
コン酸化膜１１３を形成する。これによって、シールド
プレート電極１１１とフローティングゲート電極１１２
の間の隙間は完全に埋められる。また、開口部１２６に
露出したシールドプレート電極１１１の側面が覆われ
て、シールドプレート電極１１１とフローティングゲー
ト電極１１２が熱酸化膜１０２及びリコン酸化膜１１０
とシリコン酸化膜１１３が一体となったシリコン酸化膜
１２７によって埋設される。
【０１９４】次に、図２０（ａ）に示すように、ｐ型シ
リコン半導体基板１０１が露出するまでシリコン酸化膜
１２７をエッチング除去する。そして、フィールドシー
ルド素子分離構造１２８によって画定された素子形成領
域１２９を形成する。
【０１９５】次に、素子形成領域１２９におけるｐ型シ
リコン半導体基板１０１表面を熱酸化処理して、厚さ８
〜１０ｎｍ程度のトンネル酸化膜１１４を形成する。そ
して、素子形成領域１２９を含む全面に低圧ＣＶＤ法に
より、リン（Ｐ）を添加させながら厚さ０．２〜０．４
μｍのリン（Ｐ）ドープ多結晶シリコン膜１１５を形成
し、続けて低圧ＣＶＤ法により厚さ０．２〜０．４μｍ
程度のシリコン酸化膜１１６を形成する。この状態を図
２０（ｂ）に示す。
【０１９６】次に、図２０（ｃ）に示すように、フォト
リソグラフィ及びこれに続くドライエッチングによりシ
リコン酸化膜１１６を選択的に除去し、さらにこのパタ
ーニングされたシリコン酸化膜１１６をマスクとしてド
ライエッチングを施し、リン（Ｐ）ドープ多結晶シリコ
ン膜１１５を除去する。
【０１９７】これによって図２０（ｄ）に示すようなフ
ローティングゲート電極１１７が形成される。このフロ
ーティングゲート電極１１７は平面的には図１７に示す
ように、素子形成領域１２９を分断するように形成さ
れ、その端部は不純物拡散層１０８と容量結合するフロ
ーティングゲート電極１１２の近傍まで達する。
【０１９８】次に、図２１（ａ）に示すように、シリコ
ン酸化膜１１６及びフィールドシールド素子分離構造１
２８をマスクとして、ｎ型の不純物であるリン（Ｐ）を
３０〜５０ｋｅｖ程度の加速エネルギー、１×１０13〜
３×１０13／ｃｍ2 程度のドーズ量でイオン注入して低
濃度の不純物拡散層１１８を形成する。
【０１９９】次に、図２１（ｂ）に示すように、全面に
シリコン酸化膜を形成して異方性エッチングを行うこと
によりフローティングゲート電極１１７及びシリコン酸
化膜１１６の側壁を覆うサイドウォール１１９を形成す
る。
【０２００】そして、図２１（ｃ）に示すように、この
サイドウォール１１９、シリコン酸化膜１１６及びフィ
ールドシールド素子分離構造１２８をマスクとして、ｎ
型の不純物である砒素（Ａｓ）を３０ｋｅｖ程度の加速
エネルギー、１．０×１０15／ｃｍ2 程度のドーズ量で
イオン注入して高濃度の不純物拡散層を形成する。その
後、９００℃程度の温度条件で熱処理を行って、メモリ
セルトランジスタのソース層１２１及びドレイン層１２
２を形成する。
【０２０１】次に、図２１（ｄ）に示すように、全面に
層間絶縁膜であるＢＰＳＧ膜１２３を形成しリフロー処
理を行い表面を平坦化する。そして、フローティングゲ
ート電極１１２、フローティングゲート電極１１７、不
純物拡散層１０８、ソース層１２１及びドレイン層１２
２を露出させるコンタクトホール１２４を開孔する。
【０２０２】そして、スパッタ法によりアルミニウム配
線層１２５を形成し、図１７に示すようにパターニング
を行うことでフローティングゲート電極１１２とフロー
ティングゲート電極１１７を電気的に導通させて一体の
フローティングゲート電極とする。同時に、アルミニウ
ム配線層１２５をパターニングして、不純物拡散層１０
８、ソース層１２１及びドレイン層１２２と導通する各
配線を形成して、図１７及び図２２に示すようなＥＥＰ
ＲＯＭを完成させる。
【０２０３】この第５の実施形態においては、ＥＥＰＲ
ＯＭのフローティングゲート電極１２と対向する不純物
拡散層１０８を形成する前に、ｐ型シリコン半導体基板
１０１の表面領域に不純物拡散層１０８よりも広い範囲
でｎ型の不純物であるリン（Ｐ）を低濃度にイオン注入
して、不純物拡散層１０８に対してはｐ型シリコン半導
体基板１０１よりも相対的に絶縁された領域である拡散
層１３３を積極的に形成する。
【０２０４】これによって、この拡散層１３３の範囲内
においてｐ型の不純物濃度を元のｐ型シリコン半導体基
板１０１より低下させることができる。従って、この接
合面における逆方向電圧に対する絶縁耐圧を第４の実施
の形態と比してより向上させることができる。
【０２０５】そして、例えばデータの消去時には、ソー
ス層１２１、ドレイン層１２２を０（Ｖ）とし、制御ゲ
ートである不純物拡散層１０８に２０（Ｖ）程度の所定
電圧を印加する。このとき、ゲート酸化膜である熱酸化
膜１０２とトンネル酸化膜１１４との容量結合比で、不
純物拡散層１０８の電圧がフローティングゲート電極１
１７にも印加され、トンネル酸化膜１１４を介して電子
がｐ型シリコン半導体基板１０１から注入される。これ
により、トンネル酸化膜１１４を含むトランジスタのし
きい値が上昇し、ＥＥＰＲＯＭは消去状態となる。ここ
で不純物拡散層１０８と接合する拡散層１３３はｎ型の
不純物のイオン注入によって型不純物の濃度が低く抑え
られてｐ型シリコン半導体基板１０１に比して相対的に
絶縁性が向上しているため、不純物拡散層１０８に高電
圧を印加しても降伏現象が起こることはない。
【０２０６】従って、第５の実施形態によれば、低コス
トプロセスを可能とする単層ゲート型であって、しかも
データの消去時や書き込み時に印加される高電圧に制御
ゲートである不純物拡散層１０８が十分に耐えることが
でき、誤動作を防止するとともに消去時間の短縮化も可
能であり、信頼性の高いＥＥＰＲＯＭが実現される。
【０２０７】（第６の実施形態）次に、第６の実施形態
について説明する。この第６の実施形態においても、半
導体装置として不揮発性半導体記憶装置であるＥＥＰＲ
ＯＭを例示し、第４の実施形態及び第５の実施形態と同
様に素子分離領域をフィールドシールド素子分離構造に
より形成した構成を示すが、より簡略化された製造方法
をその構成とともに説明する。図２３は、このＥＥＰＲ
ＯＭを示す概略平面図であり、図２４〜図２７は、この
ＥＥＰＲＯＭの製造方法を工程順に示す図２３中の一点
鎖線Ａ−Ａ’に沿った概略断面図である。また、図２８
は図２３中の一点鎖線Ｂ−Ｂ’に沿った概略断面図であ
る。なお、第４の実施形態で示したＥＥＰＲＯＭの構成
要素等に対応する部材等ついては、同符号を記して説明
する。
【０２０８】まず、図２４（ａ）に示すように、ｐ型ウ
ェル拡散層１４０が形成された半導体基板１４１の表面
を熱酸化処理して熱酸化膜１６４，膜厚８〜１０ｎｍ程
度のトンネル酸化膜１６５を別々に形成し、この熱酸化
膜１６４，トンネル酸化膜１６５上に開口部１０３を有
するレジスト１０４を通常のフォトリソグラフィ工程に
より形成する。
【０２０９】次に、図２４（ｂ）に示すように、レジス
ト１０４をマスクとしてｐ型の不純物であるホウ素
（Ｂ）をイオン注入してチャンネルストッパー層１０５
を形成する。このチャンネルストッパー層１０５は上部
に形成されるフィールドシールド素子分離構造のしきい
値電圧を上げて、寄生デバイスの形成を抑止する。
【０２１０】次に、図２４（ｃ）に示すように、レジス
ト１０４を除去した後、新たに開口部１０６を有するレ
ジスト１０７を形成する。そして、レジスト１０７をマ
スクとしてｎ型の不純物であるヒ素（Ａｓ）を加速エネ
ルギー１００ｋｅｖ程度、ドーズ量２．０×１０15／ｃ
ｍ程度の条件でイオン注入して、開口部１０６の位置に
ｎ型の不純物拡散層１０８を形成する。
【０２１１】次に、図２４（ｄ）に示すように、熱酸化
膜１６４，トンネル酸化膜１６５上に減圧ＣＶＤ法によ
りｎ型の不純物であるリン（Ｐ）を添加させながら多結
晶シリコン膜１４３を形成し、さらに多結晶シリコン膜
１４３上に減圧ＣＶＤ法によりシリコン酸化膜１４４を
形成する。
【０２１２】次に、図２５（ａ）に示すように、フォト
リソグラフィ及びこれに続くドライエッチングにより、
シリコン酸化膜１４４と多結晶シリコン膜１４３を共に
選択的に除去して、下層の熱酸化膜１６４，トンネル酸
化膜１６５を露出させる。これによって、チャンネルス
トッパー層１０５上にはシールドプレート電極１４５が
形成され、ｎ型の不純物拡散層１０８上にはフローティ
ングゲート電極１４６が形成される。
【０２１３】さらに、この工程では所定の範囲内でシリ
コン酸化膜１４４と多結晶シリコン膜１４３が島状のパ
ターンを残して除去され、この範囲内においてフローテ
ィングゲート電極１４７が形成される。
【０２１４】すなわち、このドライエッチング工程によ
ってシールドプレート電極１４５、フローティングゲー
ト電極１４６とともにフローティングゲート電極１４７
を同時に形成することができる。
【０２１５】次に、図２５（ｂ）に示すように、全面に
減圧ＣＶＤ法によりシリコン酸化膜１４８を厚さ２５０
ｎｍ程度形成する。
【０２１６】そして、図２５（ｃ）に示すように、ドラ
イエッチングを行ってシールドプレート電極１４５とフ
ローティングゲート電極１４６，１４７の側面にのみシ
リコン酸化膜１４８が残るようにシリコン酸化膜１４８
を除去する。ここで、フィールドシールド素子分離構造
１６２に囲まれた素子形成領域１６３が画定される。
【０２１７】その後、全面に減圧ＣＶＤ法によりシリコ
ン酸化膜１４９を膜厚２０ｎｍ程度形成する。
【０２１８】次に、図２５（ｄ）に示すように、フロー
ティングゲート電極１４６及びフローティングゲート電
極１４７上のシリコン酸化膜１４４にコンタクトホール
１５０，１５１を形成する。これによって、フローティ
ングゲート電極１４６，１４７が露出する。
【０２１９】次に、図２６（ａ）に示すように、減圧Ｃ
ＶＤ法により、全面にリン（Ｐ）をドープした多結晶シ
リコン膜１５２を厚さ２００ｎｍ程度形成する。シリコ
ン酸化膜１４４に形成されたコンタクトホール１５０，
１５１はこの多結晶シリコン膜１５２によって充填さ
れ、フローティングゲート電極１４５とフローティング
ゲート電極１４６は多結晶シリコン膜１５２によって電
気的に接続される。
【０２２０】次に、図２６（ｂ）に示すように、多結晶
シリコン膜１５２上に減圧ＣＶＤ法によりシリコン酸化
膜１５３を形成する。そして、フォトリソグラフィ及び
これに続くドライエッチングにより図２６（ｃ）に示す
ように、フローティングゲート電極１４６，１４７上の
みにシリコン酸化膜１５３を残すようにパターニングを
行う。
【０２２１】次に、図２６（ｄ）に示すように、残され
たシリコン酸化膜１５３をマスクとしてドライエッチン
グを行い、多結晶シリコン膜１５２をパターニングす
る。図２３にその平面構成を示すように、多結晶シリコ
ン膜１５２は素子形成領域１６３におけるフローティン
グゲート電極１４７から不純物拡散層１０８上のフロー
ティングゲート電極１４６まで電気的に接続するように
パターニングされる。
【０２２２】そして、フローティングゲート電極１４６
とフローティングゲート電極１４７は多結晶シリコン膜
１５２を介して一体のフローティングゲート電極１６０
となる。この状態での図２３におけるＢ−Ｂ’線に沿っ
た断面を図２８に示す。
【０２２３】次に、図２７（ａ）に示すように、素子形
成領域における半導体基板１４１のｐ型ウェル拡散層１
４０の表面領域にｎ型の不純物であるリン（Ｐ）を加速
エネルギー３０ｋｅｖ程度、ドーズ量５．０×１０15／
ｃｍ2 程度の条件でイオン注入する。その後、ｎ型の不
純物であるヒ素（Ａｓ）を加速エネルギー３０ｋｅｖ程
度、ドーズ量５．０×１０15／ｃｍ2 程度の条件でイオ
ン注入する。そして９００℃程度の温度条件で熱処理を
行って、砒素（Ａｓ）からなるソース層１５４、ドレイ
ン層１５５を形成するとともに、拡散係数が砒素（Ａ
ｓ）よりも大きいリン（Ｐ）を広く拡散させて、ソース
層１５４、ドレイン層１５５を囲むリン（Ｐ）からなる
不純物拡散層１６１を形成する。
【０２２４】次に、図２７（ｂ）に示すように、全面に
層間絶縁膜であるシリコン酸化膜を形成し、リフロー処
理を行い表面を平坦化する。そして、不純物拡散層１０
８、ソース層１５４及びドレイン層１５５を露出させる
コンタクトホール１５８を開孔する。
【０２２５】そして、スパッタ法によりアルミニウム配
線層１５９を形成し、パターニングを行うことで図２３
及び図２７（ｂ）に示すようなＥＥＰＲＯＭを完成させ
る。
【０２２６】以上示したように第６の実施形態によれ
ば、ＥＥＰＲＯＭの制御ゲートである不純物拡散層１０
８上にフローティングゲート電極１４６とフィールドシ
ールド素子分離構造１６２のシールドプレート電極１４
６を形成すると同時に、フローティングゲート電極１４
７も形成することができる。
【０２２７】従って、不純物拡散層１０８とｐ型シリコ
ン半導体基板１０１との接合面近傍でのｐ型不純物の濃
度の不要な上昇を抑止して第４の実施形態と同様に絶縁
耐圧を向上させることができるとともに、本実施形態は
さらに製造工程の短縮化を図ることができる。
【０２２８】なお、この第６の実施形態においても、第
５の実施形態のように不純物拡散層１０８を形成する前
にｐ型ウェル拡散層１４０に比して相対的に絶縁された
領域である拡散層１３３を形成しておけば、絶縁耐圧を
さらに高くすることができる。
【０２２９】（第７の実際形態）以下、第７の実施形態
について説明する。この第７の実施形態においても、半
導体装置として不揮発性半導体記憶装置であるＥＥＰＲ
ＯＭを例示し、その構成を製造方法とともに説明する。
第７の実施形態では浮遊ゲートの一部に金属膜を用いた
点で第１〜第６に実施形態と相違する。図２９は、この
ＥＥＰＲＯＭを示す概略平面図であり、図３０〜図３２
は、このＥＥＰＲＯＭの製造方法を工程順に示す図２９
中の一点鎖線Ａ−Ａ’に沿った概略断面図である。な
お、第１の実施形態で示したＥＥＰＲＯＭの構成要素等
に対応する部材等ついては、同符号を記して説明する。
【０２３０】先ず、図３０（ａ）に示すように、ｐ型の
シリコン半導体基板部１１上に、厚みが５０ｎｍ程度の
埋め込み酸化膜１２を介して、厚みが５０ｎｍ程度の単
結晶シリコン層１３が設けられてなるＳＯＩ基板１を用
意する。
【０２３１】次に、図３０（ｂ）に示すように、いわゆ
るＬＯＣＯＳ法によりＳＯＩ基板１を選択的に酸化して
素子分離構造であるフィールド酸化膜２を膜厚が１００
ｎｍ程度となるように形成し、ＳＯＩ基板１上に素子領
域３，４を画定する。このとき、素子領域３，４は、フ
ィールド酸化膜２を介して電気的に分離されて近接する
ことになる。
【０２３２】次に、図３０（ｃ）に示すように、素子領
域３，４における単結晶シリコン層１３の表面を熱酸化
して、イオン注入用のキャップ絶縁膜１４，１５を膜厚
が１０ｎｍ〜２０ｎｍ程度となるように形成する。
【０２３３】続いて、フォトレジストを塗布し、フォト
リソグラフィーにより素子領域３のみが露出する形状に
フォトレジストを加工してレジストマスク１６を形成す
る。そして、このレジストマスク１６をマスクとして、
ｎ型不純物、ここでは砒素（Ａｓ）或いはリン（Ｐ）を
ドーズ量１〜２×１０15（１／ｃｍ2 ）、加速エネルギ
ー３０（ｋｅＶ）の条件でイオン注入する。このとき、
素子領域３における単結晶シリコン層１３内にキャップ
絶縁膜１４を介してｎ型不純物がイオン注入される。
【０２３４】そして、レジストマスク１６を灰化処理等
により除去し洗浄した後、ＳＯＩ基板１にアニール処理
を施すことにより、ＥＥＰＲＯＭの制御ゲートとして機
能する不純物拡散層１７を形成する。その後、キャップ
絶縁膜１４，１５を除去する。
【０２３５】次に、図３０（ｄ）に示すように、素子領
域３，４における単結晶シリコン層１３の表面を再び熱
酸化して、素子領域３における単結晶シリコン層１３の
表面には酸化膜１８を、素子領域４における単結晶シリ
コン層１３の表面に膜厚が８ｎｍ〜１２ｎｍ程度のトン
ネル酸化膜１９を形成する。
【０２３６】次に、素子領域３，４上を含む全面にＣＶ
Ｄ法によりノンドープの多結晶シリコン膜を堆積形成
し、この多結晶シリコン膜にｎ型不純物、ここではリン
（Ｐ）をドープする。そして、図２９及び図３０（ｅ）
に示すように、多結晶シリコン膜にフォトリソグラフィ
ー及びそれに続くドライエッチングを施して、素子領域
４上とフィールド酸化膜２上に跨がる島状パターンのゲ
ート電極１７０を形成する。
【０２３７】続いて、フォトリソグラフィにより素子領
域４及び不純物拡散層１７を覆うレジストマスク２５０
を形成する。この際、素子領域４の一部を覆うようにレ
ジストマスク２５０を形成する。そして、全面にｎ型不
純物、ここでは砒素（Ａｓ）をドーズ量１〜２×１０15
（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の条件
でイオン注入する。このとき、素子領域４におけるゲー
ト電極１７０の両側の単結晶シリコン層１３内にトンネ
ル酸化膜１９を介して砒素がイオン注入される。ただ
し、素子領域４の一部でレジストマスク２５０によって
覆われた領域に砒素がイオン注入されることはない。
【０２３８】次に、図３１（ａ）に示すように、フォト
リソグラフィにより素子領域４の一部の領域であって、
ｎ型の不純物がイオン注入されなかった領域を露出させ
るレジストマスク２５１を形成し、ホウ素（Ｂ）をドー
ズ量３〜５×１０15（１／ｃｍ2 ）、加速エネルギー３
０（ｋｅＶ）程度の条件でイオン注入する。
【０２３９】そして、ＳＯＩ基板１にアニール処理を施
すことにより、図３１（ｂ）に示すように、素子領域４
においてソース／ドレインとなる一対の不純物拡散層２
１，２２を形成し、同時に不純物拡散層２２と隣接する
ｐ型不純物拡散層１９５を形成する。
【０２４０】次に、図３１（ｃ）に示すように、ＣＶＤ
法により全面にシリコン酸化膜１７１を厚く形成する。
そして、フォトリソグラフィー及びこれに続くドライエ
ッチングにより、素子領域３、素子領域４上のゲート電
極１７０及びｐ型不純物拡散層１９５を露出させるコン
タクトホール１７２、コンタクトホール１７３及びコン
タクトホール１９７を同時に形成する。
【０２４１】次に、図３１（ｄ）に示すように、全面に
シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順
に積層し、これらの積層膜からなるＯＮＯ膜１７４を形
成する。
【０２４２】次に、図３２（ａ）に示すように、フォト
リソグラフィーにより、コンタクトホール１７３，１９
７が形成された位置に開口部を有するレジストマスク１
７５を形成する。このレジストマスク１７５はゲート電
極１７０上のＯＮＯ膜１７４を除去するために形成する
ので、コンタクトホール１７３，１９７に対するフォト
合わせは高い精度を必要としない。その後、ウエットエ
ッチング及びドライエッチングにより、ゲート電極１７
０及びｐ型不純物拡散層１９５上のＯＮＯ膜１７４を除
去して、ゲート電極１７０及びｐ型不純物拡散層１９５
を露出させる。
【０２４３】次に、レジストマスク１７５を灰化処理等
により除去した後、スパッタ法により全面にアルミニウ
ム膜を形成する。そして、図２９及び図３２（ｂ）に示
すように、フォトリソグラフィー及びこれに続くドライ
エッチングにより、素子領域３上から素子領域４上に跨
がった形状にアルミニウム膜をパターニングしてアルミ
ニウム電極１７６を形成する。同時に、コンタクトホー
ル１９７を充填し、ｐ型不純物拡散層１９５と接続され
るアルミニウム電極１９８を形成する。
【０２４４】これにより、素子領域３においてはアルミ
ニウム電極１７６がＯＮＯ膜１７４を介して不純物拡散
層１７と容量結合し、一方素子領域４においては、アル
ミニウム電極１７６がゲート電極１７０と電気的に接続
される。
【０２４５】従って、アルミニウム電極１７６とゲート
電極１７０が一体となって浮遊ゲートとして機能するこ
とになる。
【０２４６】しかる後、層間絶縁膜やコンタクト孔、接
続用の配線層等を形成し、第７の実施形態のＥＥＰＲＯ
Ｍを完成させる。
【０２４７】第７の実施形態のＥＥＰＲＯＭにおいて
は、素子領域４では、ソース／ドレインとなる不純物拡
散層２１，２２間の単結晶シリコン層１３に形成された
チャネル上にトンネル酸化膜１９を介してゲート電極１
７０が形成されているとともに、素子領域３では、ゲー
ト電極１７０と電気的に接続したアルミニウム電極１７
６が制御ゲートである不純物拡散層１７とＯＮＯ膜１７
４を介して対向し、アルミニウム電極１７６と不純物拡
散層１７とがＯＮＯ膜１７４を誘電体膜として容量結合
する。
【０２４８】そして、例えばデータの消去時には、ソー
ス／ドレイン（不純物拡散層）２１，２２を０（Ｖ）と
し、制御ゲート（不純物拡散層）１７に２０（Ｖ）程度
の所定電圧を印加する。このとき、ＯＮＯ膜１７４とト
ンネル酸化膜１９との容量結合比で、制御ゲート１７の
電圧がアルミニウム膜１７６とゲート電極１７０からな
る浮遊ゲートにも印加され、トンネル酸化膜１９を介し
て電子が単結晶シリコン層１３から注入される。これに
より、トンネル酸化膜１９を含むトランジスタのしきい
値が上昇し、ＥＥＰＲＯＭは消去状態となる。ここで、
浮遊ゲートはその主要部を電気的抵抗の小さいアルミニ
ウム電極１７６により形成しているため、制御ゲートに
印加された電圧が不要に消費されることなく浮遊ゲート
に印加されることとなり、電子が注入される時間、すな
わち消去に要する時間を短縮することが可能となる。
【０２４９】また、第１の実施形態と同様に、制御ゲー
ト１７は、埋め込み酸化膜１２によってシリコン半導体
基板部１１から十分に絶縁されているため、例えば制御
ゲート１７に３０（Ｖ）まで印加しても、シリコン半導
体基板部１１への降伏現象が起こることはない。
【０２５０】さらに、第７の実施形態においては、素子
領域４に隣接するｐ型不純物拡散層１９５を設けてい
る。そして、このｐ型不純物拡散層１９５にアルミニウ
ム電極１９８を介して所定の基板電位を印可することが
できるため、ＭＯＳトランジスタのしきい値の変動を最
小限に抑えて、書き込み及び読み出し動作を安定的に行
うことが可能である。しかも、このアルミニウム電極１
９８はアルミニウム電極１７６と同時に形成することが
可能である。
【０２５１】従って、第７の実施形態によれば、低コス
トプロセスを可能とする単層ゲート型であって、しかも
データの消去時や書き込み時に印加される高電圧に制御
ゲート１７が十分に耐えることができ誤動作を防止する
とともに、金属配線からなる浮遊ゲートによって充放電
時間を短縮し、更なる書き込み及び消去時間の短縮化も
可能であり、信頼性の高いＥＥＰＲＯＭが実現される。
【０２５２】更に、第１の実施形態と同様に、半導体基
板として、シリコン半導体基板部１１上に、埋め込み酸
化膜１２を介して単結晶シリコン層１３が設けられてな
るＳＯＩ基板１を用いるため、動作速度やリ−ク電流特
性を向上させることができる。
【０２５３】なお、本実施形態では誘電体膜としてＯＮ
Ｏ膜１７４を用いたが、通常のシリコン酸化膜を用いて
もよい。
【０２５４】（第８の実際形態）次に、第８の実施形態
について説明する。この第８の実施形態においても、半
導体装置として不揮発性半導体記憶装置であるＥＥＰＲ
ＯＭを例示し、その構成を製造方法とともに説明する。
第８の実施形態は、第７の実施形態と同様に浮遊ゲート
の電気的抵抗を抑えるため金属配線層を用いた例である
が、第１の実施形態と同様に周辺回路部としてのＣＭＯ
Ｓインバータを同時に形成し、浮遊ゲートを構成する金
属配線層と、ＣＭＯＳインバータの配線層を同時に形成
して製造工程を簡略化した例を示す。図３３は、このＥ
ＥＰＲＯＭを示す概略平面図であり、図３４〜図３６
は、このＥＥＰＲＯＭの製造方法を工程順に示す図３３
中の一点鎖線Ａ−Ａ’に沿った概略断面図である。な
お、第１、第８の実施形態で示したＥＥＰＲＯＭの構成
要素等に対応する部材等ついては、同符号を記して説明
する。
【０２５５】先ず、図３４（ａ）に示すように、ｐ型の
シリコン半導体基板部１１上に、厚みが５０ｎｍ程度の
埋め込み酸化膜１２を介して、厚みが５０ｎｍ程度の単
結晶シリコン層１３が設けられてなるＳＯＩ基板１を用
意する。
【０２５６】次に、図３４（ｂ）に示すように、いわゆ
るＬＯＣＯＳ法によりＳＯＩ基板１を選択的に酸化して
素子分離構造であるフィールド酸化膜２を膜厚が１００
ｎｍ程度となるように形成し、ＳＯＩ基板１上に素子領
域３，４，７１，７２を画定する。このとき、素子領域
３，４及び素子領域７１，７２は、フィールド酸化膜２
を介して電気的に分離されて近接することになる。ここ
で、素子領域３，４はＥＥＰＲＯＭが形成される領域と
なり、素子領域７１，７２はＣＭＯＳインバータが形成
される領域となる。
【０２５７】次に、図３４（ｃ）に示すように、素子領
域３，４，７１，７２における単結晶シリコン層１３の
表面を熱酸化して、イオン注入用のキャップ絶縁膜１
４，１５７３，７４を膜厚が１０ｎｍ〜２０ｎｍ程度と
なるように形成する。
【０２５８】続いて、フォトレジストを塗布し、フォト
リソグラフィーにより素子領域３のみが露出する形状に
フォトレジストを加工してレジストマスク１６を形成す
る。そして、このレジストマスク１６をマスクとして、
ｎ型不純物、ここでは砒素（Ａｓ）或いはリン（Ｐ）を
ドーズ量１〜２×１０15（１／ｃｍ2 ）、加速エネルギ
ー３０（ｋｅＶ）の条件でイオン注入する。このとき、
キャップ絶縁膜１４を介して、素子領域３における単結
晶シリコン層１３内に、表層から埋め込み酸化膜１２上
にまでの深さ方向の全域にｎ型不純物がイオン注入され
る。
【０２５９】そして、レジストマスク１６を灰化処理等
により除去し洗浄した後、ＳＯＩ基板１にアニール処理
を施すことにより、ＥＥＰＲＯＭの制御ゲートとして機
能する不純物拡散層１７を形成する。これにより、不純
物拡散層１７は側面から下面にかけてフィールド酸化膜
２と埋め込み酸化膜１２によって覆われた構造となる。
【０２６０】次に、図３４（ｄ）に示すように、フォト
リソグラフィーにより素子領域７２のみが露出する形状
にフォトレジストを加工してレジストマスク７５を形成
する。そして、このレジストマスク７５をマスクとし
て、ｎ型不純物、ここではリン（Ｐ）をドーズ量１×１
０12（１／ｃｍ2 ）、加速エネルギー３０（ｋｅＶ）の
条件でイオン注入する。このとき、素子領域７２におけ
る単結晶シリコン層１３内にキャップ絶縁膜７４を介し
てｎ型不純物がイオン注入される。
【０２６１】そして、レジストマスク７５を灰化処理等
により除去し洗浄した後、ＳＯＩ基板１にアニール処理
を施すことにより、ＣＭＯＳインバータのｎウェル領域
７６を形成する。その後、キャップ絶縁膜１４，１５，
７３，７４を除去する。
【０２６２】次に、図３４（ｅ）に示すように、素子領
域３，４，７１，７２における単結晶シリコン層１３の
表面を再び熱酸化して、素子領域３，における不純物拡
散層１７の表面には、膜厚が１５ｎｍ〜２０ｎｍ程度の
酸化膜１８を、素子領域７１，７２における単結晶シリ
コン層１３の表面には、膜厚が１５〜２０ｎｍ程度のゲ
ート酸化膜７７，７８を形成する。その後、レジストマ
スク８７を形成し、素子領域４以外を覆い、上述した熱
酸化によって素子領域４上に形成された酸化膜をエッチ
ングにより除去する。
【０２６３】次に、図３５（ａ）に示すように、レジス
トマスク８７を除去した後、再度熱酸化することによっ
て、素子領域４における単結晶シリコン層１３の表面は
膜厚が８ｎｍ〜１２ｎｍ程度のトンネル酸化膜１９を形
成する。
【０２６４】次に、図３５（ｂ）に示すように、素子領
域３，４，７１，７２上を含む全面にＣＶＤ法によりノ
ンドープの多結晶シリコン膜を堆積形成し、この多結晶
シリコン膜にｎ型不純物、ここではリン（Ｐ）をドープ
する。そして、図３０及び図３５（ｂ）に示すように、
多結晶シリコン膜にフォトリソグラフィー及びそれに続
くドライエッチングを施して、素子領域４上とフィール
ド酸化膜２上に跨がる島状パターンのゲート電極１７０
を形成する。そして、同時にこの多結晶シリコン膜から
なるＣＭＯＳインバータのゲート電極７９，８０を形成
する。
【０２６５】具体的には、ゲート電極１７０は、素子領
域４上ではトンネル酸化膜１９を介して所定幅の帯状に
形成される。また、ＣＭＯＳインバータのゲート電極７
９，８０は各素子領域７１，７２上とフィールド酸化膜
２を跨がるようにして形成される。
【０２６６】このように、多結晶シリコン膜を形成した
後のパターニングによって、ゲート電極１７０とＣＭＯ
Ｓインバータのゲート電極７９，８０を同時に形成する
ことができるため、製造工程を簡略化することができ
る。なお、ゲート電極７９，８０はフィールド酸化膜２
上で接続されるようにパターニングしてもよい。
【０２６７】続いて、フォトリソグラフィーにより素子
領域４，７１のみが露出する形状にフォトレジストを加
工してレジストマスク８１を形成する。この際、素子領
域４の一部を覆うようにレジストマスク８１を形成す
る。そして、ｎ型不純物、ここでは砒素（Ａｓ）をドー
ズ量１〜２×１０15（１／ｃｍ2 ）、加速エネルギー３
０（ｋｅＶ）の条件でイオン注入する。このとき、素子
領域４におけるゲート電極１７０の両側の単結晶シリコ
ン層１３内にトンネル酸化膜１９を介して砒素がイオン
注入される。また、同時にＣＭＯＳインバータのゲート
電極７９の両側の単結晶シリコン層１３内にゲート酸化
膜７７を介して砒素がイオン注入される。ただし、素子
領域４の一部でレジストマスク８１によって覆われた領
域に砒素がイオン注入されることはない。
【０２６８】次に、図３５（ｃ）に示すように、フォト
リソグラフィーにより素子領域７２のみが露出する形状
にフォトレジストを加工してレジストマスク８２を形成
する。そして、このレジストマスク８２をマスクとし
て、ｎ型不純物、ここではホウ素（Ｂ）をドーズ量１〜
２×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋｅ
Ｖ）の条件でイオン注入する。このとき、素子領域７２
におけるＣＭＯＳインバータのゲート電極８０の両側の
単結晶シリコン層１３内に、ゲート酸化膜７８を介して
ｎ型不純物がイオン注入される。
【０２６９】そして、レジストマスク８２を除去した
後、素子領域４の一部の領域であってｎ型の不純物がイ
オン注入されなかった領域に、ホウ素（Ｂ）をドーズ量
３〜５×１０15（１／ｃｍ2 ）、加速エネルギー３０
（ｋｅＶ）程度の条件でイオン注入する。このイオン注
入は前述した素子領域７２へのイオン注入と同一工程で
行ってもよい。
【０２７０】そして、図３５（ｄ）に示すように、ＳＯ
Ｉ基板１にアニール処理を施すことによりＥＥＰＲＯＭ
の制御ゲートのソース／ドレインとなる一対の不純物拡
散層２１，２２を形成し、同時にＣＯＳインバータのｐ
ウェル領域、ｎウェル領域７６にも一対の不純物拡散層
８３，８４及び不純物拡散層８５，８６を形成する。
【０２７１】そして、素子領域4 の一部にイオン注入さ
れたホウ素（Ｂ）によって、ｐ型不純物拡散層１９５を
不純物拡散層２２と隣接するように形成する。
【０２７２】次に、図３６（ａ）に示すように、ＣＶＤ
法により全面にシリコン酸化膜１７１を厚く形成する。
そして、フォトリソグラフィー及びこれに続くドライエ
ッチングにより、素子領域３の不純物拡散層１７を露出
させるようにコンタクトホール１７２を形成する。
【０２７３】次に、図３６（ｂ）に示すように、露出し
た不純物拡散層１７を覆うように、厚さ１５ｎｍ〜２０
ｎｍ程度のゲート酸化膜１７７を形成する。
【０２７４】次に、図３６（ｃ）に示すように、フォト
リソグラフィー及びこれに続くドライエッチングによ
り、シリコン酸化膜１７１にゲート電極１７０を露出さ
せるコンタクトホール１７３、ｐ型不純物拡散層１９５
を露出させるコンタクトホール１９７及び周辺回路部に
おける不純物拡散層８３，８４，８５，８６を露出させ
るコンタクトホール１８２，１８３，１８４，１８５，
を同時に開孔する。また、図３０に示すように、不純物
拡散層２１，２２に達するコンタクトホール１７８，１
７９も同一工程で形成する。
【０２７５】次に、図３６（ｄ）に示すように、スパッ
タ法により全面にアルミニウム膜を形成する。そして、
図３３に示すようにフォトリソグラフィー及びこれに続
くドライエッチングにより、素子領域３上から素子領域
４上に跨がった形状にアルミニウム膜をパターニングす
ることによってアルミニウム電極１７６を形成する。こ
の際、図３０に示すように、同時にコンタクトホール１
７８，１７９，１８２，１８３，１８４，１８５に埋め
込まれたアルミニウム膜を所定の形状にパターニングし
てアルミニウム配線１８０，１８１，１８６，１８７，
１８８，１８９を形成する。さらに、ｐ型不純物拡散層
１９５と接続されるアルミニウム電極１９８も同時に形
成する。
【０２７６】これにより、素子領域３においてはアルミ
ニウム電極１７６がシリコン酸化膜１７７を介して不純
物拡散層１７と容量結合し、一方素子領域４において
は、アルミニウム電極１７６がゲート電極１７０と電気
的に接続される。
【０２７７】従って、アルミニウム電極１７６とゲート
電極１７０が一体となって浮遊ゲートとして機能するこ
とになる。
【０２７８】しかる後、層間絶縁膜やコンタクト孔、接
続用の配線層等を形成し、第８の実施形態のＥＥＰＲＯ
Ｍを完成させる。
【０２７９】第８の実施形態のＥＥＰＲＯＭにおいて
は、素子領域４では、ソース／ドレインとなる不純物拡
散層２１，２２間の単結晶シリコン層１３に形成された
チャネル上にトンネル酸化膜１９を介してゲート電極１
７０が形成されているとともに、素子領域３では、ゲー
ト電極１７０と電気的に接続したアルミニウム電極１７
６が制御ゲートである不純物拡散層１７とシリコン酸化
膜１７７を介して対向し、アルミニウム電極１７６と不
純物拡散層１７とがシリコン酸化膜１７７を誘電体膜と
して容量結合する。
【０２８０】そして、例えばデータの消去時には、ソー
ス／ドレイン（不純物拡散層）２１，２２を０（Ｖ）と
し、制御ゲート（不純物拡散層）１７に２０（Ｖ）程度
の所定電圧を印加する。このとき、シリコン酸化膜１７
７とトンネル酸化膜１９との容量結合比で、制御ゲート
１７の電圧がアルミニウム膜１７６とゲート電極１７０
からなる浮遊ゲートにも印加され、トンネル酸化膜１９
を介して電子が単結晶シリコン層１３から注入される。
これにより、トンネル酸化膜１９を含むトランジスタの
しきい値が上昇し、ＥＥＰＲＯＭは消去状態となる。こ
こで、浮遊ゲートはその主要部を電気的抵抗の小さいア
ルミニウム電極１７６により形成しているため、制御ゲ
ートに印加された電圧が不要に消費されることなく浮遊
ゲートに印加されることとなり、電子が注入される時
間、すなわち消去に要する時間を短縮することが可能と
なる。
【０２８１】また、第１の実施形態と同様に、制御ゲー
ト１７は、埋め込み酸化膜１２によってシリコン半導体
基板部１１から十分に絶縁されているため、例えば制御
ゲート１７に３０（Ｖ）まで印加しても、シリコン半導
体基板部１１への降伏現象が起こることはない。
【０２８２】さらに、第８の実施形態においては、ＥＥ
ＰＲＯＭのソース／ドレインの一方である不純物拡散層
２２に隣接するようにｐ型不純物拡散層１９５を設けて
いる。そして、このｐ型不純物拡散層１９５にアルミニ
ウム電極１９８を介して所定の基板電位を印可すること
ができるため、ＭＯＳトランジスタのしきい値の変動を
最小限に抑えて書き込み、及び読み出し動作を安定的に
行うことが可能である。しかも、このアルミニウム電極
１９８は、ＣＭＯＳトランジスタと接続されるアルミニ
ウム配線１８０，１８１，１８６，１８７，１８８，１
８９及びアルミニウム電極１７６の形成と同一工程で形
成することができる。
【０２８３】従って、第８の実施形態によれば、低コス
トプロセスを可能とする単層ゲート型であって、しかも
データの消去時や書き込み時に印加される高電圧に制御
ゲート１７が十分に耐えることができ誤動作を防止する
とともに、金属配線からなる浮遊ゲートによって充放電
時間を短縮し、更なる書き込み及び消去時間の短縮化も
可能であり、信頼性の高いＥＥＰＲＯＭが実現される。
【０２８４】さらに、第８の実施形態によれば、金属配
線からなる浮遊ゲートを形成する際に、周辺回路部にお
けるトランジスタのソース／ドレインと接続される金属
配線を同時に形成することができる。これにより、更な
る製造工程の簡略化が可能である。
【０２８５】（第９の実施形態）次に、第９の実施形態
について説明する。この第９の実施形態においても、半
導体装置として不揮発性半導体記憶装置であるＥＥＰＲ
ＯＭを例示し、その構成を製造方法とともに説明する。
図３７は、このＥＥＰＲＯＭを示す概略平面図であり、
図３８〜図４１は、このＥＥＰＲＯＭの製造方法を工程
順に示す図３７中の一点鎖線Ａ−Ａ’に沿った概略断面
図である。
【０２８６】先ず、図３８（ａ）に示すように、ｐ型の
第１の単結晶シリコン基板２０１の一方の主面に鏡面研
磨を施した後、熱酸化を施し所定の膜厚の絶縁膜２０２
を形成する。そして、この第１のシリコン基板２０１表
面の絶縁膜２０２側に、鏡面研磨された主面を有するｎ
型の第２の単結晶シリコン基板２０３を充分に清浄な雰
囲気下で密着、加熱して、それぞれのシリコン基板２０
１、２０３で絶縁膜２０２を挟むように一体に接合す
る。続いて、第２の単結晶シリコン基板２０３を所定の
厚さに研磨する。これにより、第１のシリコン基板２０
１上に絶縁膜２０２を介して第２のシリコン基板２０３
を接合して構成されたＳＯＩ基板が作製される。なお、
図３８（ａ）中、第２のシリコン基板２０３の絶縁膜２
０２側の表面には、接合を施す前にドーピングすること
によりｎ型の高濃度不純物拡散層２０４が形成されてい
る。
【０２８７】次に、図３８（ｂ）に示すように、第２の
シリコン基板２０３の表面にパッド酸化膜２０８ａを熱
酸化にて形成し、さらにその表面に第１の絶縁層として
のシリコン窒化膜２０９及び第２の絶縁層としてのシリ
コン酸化膜２１０を順次ＣＶＤ法により堆積させる。そ
の後、温度１０００℃程度のアニール処理を行なって、
シリコン酸化膜２１０を緻密化する。続いて、図示しな
いレジストを形成し、公知のフォトリソグラフィ処理を
行い所定のパターンに加工する。その後、エッチングガ
スとしてＣＦ4 ，ＣＨＦ3 系ガスを用いたＲＩＥ（Ｒｅ
ａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉｎｇ）処理を施し、表
面に形成されたレジストをマスクとして、シリコン酸化
膜２１０，シリコン窒化膜２０９及びパッド酸化膜２０
８ａを選択的にエッチングして、シリコン基板２０３の
表面を露出させる開口２１１を形成する。なお、図３８
（ｂ）はレジスト剥離後の状態を示している。
【０２８８】次に、図３８（ｃ）に示すように、シリコ
ン酸化膜２１０をマスクにして、エッチングガスとして
ＨＢｒ系ガスを用いたＲＩＥ処理により、第２のシリコ
ン基板２０３を選択的にエッチングして絶縁膜２０２に
到達する溝２１２を形成する。この場合、シリコン酸化
膜２１０とシリコン基板２０３とのエッチング選択比に
より、良好に溝２１２が絶縁膜２０２に達するように、
前工程におけるシリコン酸化膜２１０の膜厚が決定され
ている。
【０２８９】次に、溝２１２の内壁面にＣＤＥ（Ｃｈｅ
ｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）処理を施す。こ
のＣＤＥ処理は、ＲＦ放電型のプラズマエッチング装置
を用い、例えば原料ガス：ＣＦ4 ，Ｏ2 ，Ｎ2 、周波
数：１３．５６ＭＨｚ、エッチング速度：１５００Å／
ｍｉｎ，プラズマからウエハまでの距離：１００ｃｍの
条件で行う。これにより、溝２１２の内壁面が厚さ１５
００Å程度エッチングされる。
【０２９０】次に、ＣＤＥ処理した溝２１２の内壁面を
アニール処理する。このアニール処理は、例えば、Ｎ2
雰囲気下において１０００℃の温度で３０分間加熱する
ことにより行う。次に、アニール処理した溝２１２の内
壁面を犠牲酸化処理するようにしてもよい。この犠牲酸
化処理は、例えば１０００℃のドライ酸化により膜厚５
００Å程度の犠牲酸化膜を形成後、この犠牲酸化膜をフ
ッ酸で除去するようにする。
【０２９１】次に、図３８（ｄ）に示すように、溝２１
２の内壁面に例えば１０５０℃のウェット熱酸化により
絶縁被膜２１３を形成し、続いて多結晶シリコン膜２１
４をＬＰーＣＶＤ法により堆積する。このとき、多結晶
シリコン膜２１４は溝２１２内を埋設するとともにシリ
コン酸化膜２１０上にも堆積されることになる。
【０２９２】次に、図３９（ａ）に示すように、ドライ
エッチング処理により、シリコン酸化膜２１０の上に堆
積した余分な多結晶シリコン膜２１４をエッチングバッ
ク（１回目）する。この時、溝２１２内に残る多結晶シ
リコン膜２１４の上端はシリコン窒化膜２０９より上部
に位置するようにエッチングをストップさせる。
【０２９３】次に、図３９（ｂ）に示すように、フッ素
溶液によるウェットエッチング処理によりシリコン酸化
膜２１０をエッチング除去する。この時、シリコン窒化
膜２０９と、このシリコン窒化膜２０９より上部に上端
がくるように残した多結晶シリコン膜２１４とがエッチ
ングストッパとなり、パッド酸化膜２０８ａ及び溝２１
２の内壁面に形成された絶縁被膜２１３はエッチングさ
れない。
【０２９４】次に、図３９（ｃ）に示すように、ドライ
エッチング処理により、溝２１２内に埋め込まれた多結
晶シリコン膜２１４のシリコン窒化膜２０９より上に突
出している部分をエッチングバック（２回目）する。こ
の際、次工程で多結晶シリコン膜２１４の上側に後述す
る熱酸化膜２１５を成長させたときに、熱酸化膜２１５
と周囲のパッド酸化膜２０８ａとが同一高さとなるよう
に、多結晶シリコン膜２１４の上端はパッド酸化膜２０
８ａの上端から０．３μｍ程度下側となるよう制御する
のが望ましい。
【０２９５】その後、溝２１２内の多結晶シリコン膜２
１４の一部にメモリセル部の基板コンタクトをとるｐ型
不純物拡散層２４４を形成するため、多結晶シリコン膜
２１４の一部が露出するようにレジストマスクを形成
し、このレジストマスク及びシリコン窒化膜２０９をマ
スクとしてｐ型不純物、ここではホウ素（Ｂ）をドーズ
量１×１０15（１／ｃｍ2 ）、加速エネルギー３０（ｋ
ｅＶ）の条件でイオン注入する。その後、窒素（Ｎ2 ）
ガス雰囲気中で温度１０００度、時間３０〜６０分程度
アニールしてイオン注入されたホウ素（Ｂ）を拡散させ
る。これにより、図３９（ｃ）に示すように、溝２１２
内の一部の領域にｐ型不純物拡散層２４４が形成され
る。
【０２９６】次いで、図３９（ｄ）に示すように、溝２
１２内に埋め込まれた多結晶シリコン膜２１４の上部
を、シリコン窒化膜２０９をマスクとして選択的に熱酸
化して、酸化膜２１５を成長させる。その後、図４０
（ａ）に示すように、シリコン窒化膜２０９をエッチン
グ除去する。２回目のエッチングバックの際に多結晶シ
リコン膜２１４の上面を所定位置に制御したため、図４
０（ａ）からも明らかなように、溝２１２部分において
は段差は形成されず、平坦化された表面を形成すること
が可能である。そして、溝２１２及び埋設された多結晶
シリコン膜２１４により素子分離がなされ素子領域２６
０，２６１が画定される。
【０２９７】そして、図４０（ｂ）に示すように、公知
のフォトリソグラフィ、不純物拡散工程により、素子領
域２６０にＥＥＰＲＯＭの制御ゲートとなるｎ型の不純
物拡散層２４６を形成し、素子領域２６１にｐウェル２
０５を形成する。
【０２９８】次に、図４０（ｃ）に示すように、第２の
シリコン基板２０３の表面に、いわゆるＬＯＣＯＳ法に
よりフィールド酸化膜２０８を形成する。この際、ｐ型
不純物拡散層２４４上においては、ｐ型不純物拡散層２
４４の表面の一部を覆うようにフィ−ルド酸化膜２０８
を形成する。すなわち、ｐ型不純物拡散層２４４の表面
の一部が露出した状態となる。そして、パッド酸化膜２
０８ａを除去する。
【０２９９】なお、上述したＬＯＣＯＳ法は、基板表面
の所定部位に酸化抑制膜としてのシリコン窒化膜を形成
した後、該シリコン窒化膜が形成されていない部位を熱
酸化などにより酸化して厚いフィールド酸化膜２０８を
形成する方法である。ここで、図４０（ｃ）はＬＯＣＯ
Ｓ法による酸化後、酸化抑制膜であるシリコン窒化膜を
リン酸（Ｈ3 ＰＯ4 ）により除去した後の図である。
【０３００】次に、図４０（ｄ）に示すように、ゲ−ト
酸化膜２２１ａ，２２１ｂ及びトンネル酸化膜２２１ｃ
を順次形成する。そして、ＬＰーＣＶＤ処理によって多
結晶シリコン膜を形成した後、フォトリソグラフィ及び
これに続くエッチング処理を施すことにより浮遊ゲート
２２２及びゲ−ト電極２２３を形成する。ここで、図３
７に示すように、浮遊ゲート２２２は素子領域２６０か
ら２６１に連なる一体の電極パターンを有している。ま
た、ゲート電極２２３は浮遊ゲート２２２と隣接するよ
うに形成される。その後、選択ドーピングによりｎ型不
純物拡散層２３５〜２３９を形成する。
【０３０１】次に、図４１（ａ）に示すように、基板上
の全面にＰＳＧ，ＢＰＳＧ等の層間絶縁膜２１９を堆積
する。そして、レジストマスク（図示せず）を形成し、
コンタクトホール２４８，２４９を形成してこのレジス
トマスクを除去する。次に、図４１（ｂ）に示すよう
に、コンタクトホール２４８以外の領域をレジストでマ
スクし、メモリセルの基板コンタクトを取るためにｐ型
不純物拡散層２４４とｎ型不純物拡散層２３５の両方に
跨がるようにシリコン基板をエッチングし、溝２４０を
形成する。
【０３０２】次に、溝２４０の内壁面にＣＤＥ（Ｃｈｅ
ｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）処理を施す。こ
のＣＤＥ処理は、ＲＦ放電型のプラズマエッチング装置
を用い、例えば原料ガス：ＣＦ4 ，Ｏ2 ，Ｎ2 、周波
数：１３．５６ＭＨｚ、エッチング速度：１５００Å／
ｍｉｎ，プラズマからウエハまでの距離：１００ｃｍの
条件で行う。これにより、溝２４０の内壁面が厚さ１５
００Å程度エッチングされる。
【０３０３】次に、図４１（ｃ）に示すように、コンタ
クトホール２４８，２４９の内壁面を含む全面にバリア
メタル金属２４１を膜厚１０００Å程度形成する。具体
的にはバリヤメタル金属２４１はチタン（Ｔｉ）と窒化
チタン（ＴｉＮ）の積層膜からなる。続いて、スパッタ
法によりアルミニウム膜２４２を膜厚７０００Å程度形
成した後、パターニングすることによりコンタクトホー
ル２４８に埋め込まれた基板電極及びコンタクトホール
２４９に埋め込まれたビット線を同時に形成する。
【０３０４】ここで、コンタクトホール２４０に埋設さ
れたアルミニウム膜２４２は基板の電位を所定値にする
役割を果たし、第９の実施形態では図４１（ｃ）に示す
ように、接地電位（ＧＮＤ）とされている。また、この
アルミニウム膜２４２は同時にｎ型不純物拡散層２３５
とも接続されており、ｎ型不純物拡散層２３５も接地電
位に固定している。
【０３０５】第９の実施形態のＥＥＰＲＯＭにおいて
は、素子領域２６０ではトンネル酸化膜２２１ｃを介し
て浮遊ゲート２２２が形成されているとともに、素子領
域２６０では、素子領域２６１上から延在する浮遊ゲー
ト２２２が制御ゲートである不純物拡散層２４６とシリ
コン酸化膜２２１ａを介して対向し、浮遊ゲート２２２
と不純物拡散層２４６とがシリコン酸化膜２２１ａを誘
電体膜として容量結合する。
【０３０６】そして、例えばデータの消去時には、ソー
ス／ドレイン（ｎ型不純物拡散層）２３５，２３６を０
（Ｖ）とし、制御ゲート（不純物拡散層）２４６に２０
（Ｖ）程度の所定電圧を印加する。このとき、酸化膜２
２１ａとトンネル酸化膜２２１ｃとの容量結合比で、制
御ゲート２４６の電圧が浮遊ゲート２２２にも印加さ
れ、トンネル酸化膜２２１ｃを介して電子が浮遊ゲート
２２２へ注入される。これにより、トンネル酸化膜２２
１ｃを含むトランジスタのしきい値が上昇し、ＥＥＰＲ
ＯＭは消去状態となる。ここで、制御ゲート２４６は、
下面を絶縁膜２０２によって、側面を溝２１２に埋設さ
れた多結晶シリコン膜２１４からなる素子分離構造によ
って覆われており、シリコン基板２０３から十分に絶縁
されているため、例えば制御ゲート１７に３０（Ｖ）ま
で印加しても、降伏現象が起こることはない。
【０３０７】さらに、第９の実施形態においては、素子
活性領域２６１の電位を固定するためのアルミニウム膜
２４２を設け、このアルミニウム膜２４２がｐ型不純物
拡散層２４４に接続されている。そして、アルミニウム
膜２４２を介して素子領域２６１に所定の基板電位を印
可するとともに、素子領域２６０，２６１を画定するた
めのフィ−ルドシールド電極として機能するｐ型不純物
拡散層２４４（多結晶シリコン膜２１４）に所定の電位
を印可することが可能である。これにより、ＥＥＰＲＯ
Ｍのしきい値の変動を最小限に抑えて書き込み及び読み
出し動作を安定的に行うとともに、確実な素子分離を行
うことが可能となる。さらに、アルミニウム電極２４２
によりｎ型不純物拡散層２３５を接地電位とすることが
可能である。
【０３０８】従って、第９の実施形態によれば、低コス
トプロセスを可能とする単層ゲート型であって、しかも
データの消去時や書き込み時に印加される高電圧に制御
ゲート２４６が十分に耐えることができ、誤動作を防止
するとともに消去時間の短縮化も可能であり、信頼性の
高いＥＥＰＲＯＭが実現される。
【０３０９】更に、半導体基板として、シリコン基板２
０１上に、絶縁膜２０２を介してシリコン基板２０３が
設けられてなるＳＯＩ基板を用いるため、動作速度やリ
−ク電流特性を向上させることができる。
【０３１０】なお、第９の実施形態においては、浮遊ゲ
ート２２２を一体の多結晶シリコン膜からなる島状パタ
ーンに形成したが、素子領域２６０上と素子領域２６１
上で別体の多結晶シリコン膜パターンとして同時形成
し、後工程でコンタクト孔等により両者を電気的に接続
するように、浮遊ゲートを構成してもよい。この場合に
は電気的接続と同時にアルミニウム電極２４２を形成す
ることも可能である。
【０３１１】なお、第１〜第９の実施形態においては、
酸化膜あるいはＯＮＯ膜等を誘電体膜として制御ゲート
である不純物拡散層と浮遊ゲートを容量結合させたが、
誘電体膜はこれらに限定されるものではない。例えばタ
ンタル酸化物、ＢＳＴ化合物等を含む高誘電体膜や、Ｐ
ＺＴ膜、ＰＬＺＴ膜等を含む強誘電体膜を用いてもよ
い。
【０３１２】このように誘電体膜として高誘電体膜や強
誘電体膜を用いた場合の、浮遊ゲート電極の材料として
は、チタン化合物、タングステン化合物、ルテニウム化
合物、白金等が適している。
【０３１３】
【発明の効果】本発明によれば、低コストプロセスを可
能とする単層ゲート型であって、しかもデータの消去時
や書き込み時に印加される高電圧に制御ゲートが十分に
耐えることができ、誤動作を防止して信頼性の高い半導
体装置を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のＥＥＰＲＯＭを示す
概略平面図である。
【図２】本発明の第１の実施形態のＥＥＰＲＯＭの製造
方法を工程順に示す概略断面図である。
【図３】本発明の第１の実施形態のＥＥＰＲＯＭの製造
方法を工程順に示す概略断面図である。
【図４】本発明の第１の実施形態の変形例のＥＥＰＲＯ
Ｍを示す概略断面図である。
【図５】本発明の第２の実施形態のＥＥＰＲＯＭを示す
概略平面図である。
【図６】本発明の第２の実施形態のＥＥＰＲＯＭの製造
方法を工程順に示す概略断面図である。
【図７】本発明の第２の実施形態のＥＥＰＲＯＭの製造
方法を工程順に示す概略断面図である。
【図８】本発明の第２の実施形態の変形例のＥＥＰＲＯ
Ｍの製造方法を工程順に示す概略断面図である。
【図９】本発明の第３の実施形態のＥＥＰＲＯＭを示す
概略平面図である。
【図１０】本発明の第３の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図１１】本発明の第３の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図１２】本発明の第４の実施形態のＥＥＰＲＯＭを示
す概略平面図である。
【図１３】本発明の第４の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図１４】本発明の第４の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図１５】本発明の第４の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図１６】本発明の第４の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図１７】本発明の第５の実施形態のＥＥＰＲＯＭを示
す概略平面図である。
【図１８】本発明の第５の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図１９】本発明の第５の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図２０】本発明の第５の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図２１】本発明の第５の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図２２】本発明の第５の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図２３】本発明の第６の実施形態のＥＥＰＲＯＭを示
す概略平面図である。
【図２４】本発明の第６の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図２５】本発明の第６の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図２６】本発明の第６の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図２７】本発明の第６の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図２８】本発明の第６の実施形態のＥＥＰＲＯＭを示
す概略断面図である。
【図２９】本発明の第７の実施形態のＥＥＰＲＯＭを示
す概略平面図である。
【図３０】本発明の第７の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図３１】本発明の第７の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図３２】本発明の第７の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図３３】本発明の第８の実施形態のＥＥＰＲＯＭを示
す概略平面図である。
【図３４】本発明の第８の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図３５】本発明の第８の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図３６】本発明の第８の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図３７】本発明の第９の実施形態のＥＥＰＲＯＭを示
す概略平面図である。
【図３８】本発明の第９の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図３９】本発明の第９の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図４０】本発明の第９の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図４１】本発明の第９の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【符号の説明】
１ ＳＯＩ基板 ２，２０８ フィールド酸化膜 ３，４，４０ａ，４０ｂ，５１，５３，６３，７１，７
２，２６０，２６１素子領域 １１ シリコン半導体基板部 １２ 埋め込み酸化膜 １３ 単結晶シリコン層 １４，１５，７３，７４ キャップ絶縁膜 １６，３３，３７，４７，５４，５９，６１，７５，８
１，８２，８７，１７５ レジストマスク １７ 不純物拡散層（制御ゲート） １８ 酸化膜 １９，１１４，１６５，２２１ｃ トンネル酸化膜 ２０，２２２ 浮遊ゲート ２１，２２，８３，８４，８５，８６ 不純物拡散層
（ソース／ドレイン） ２３，５８，，１７６，１９８ アルミニウム電極 ２４，５７，１２４，１５０，１５１，１７２，１７
３，１７８，１７９，１８２，１８３，１８４，１８
５，１９７，２４８，２４９ コンタクトホール ２８，１９５，２４４ ｐ型不純物拡散層 ２９，５６，１９６，２１９ 層間絶縁膜 ３１，４１，１４１ シリコン半導体基板 ３２，４２，４３，４６，１１０，１１３，１１６，１
２７，１４４，１４８，１５３，１７１，１７７，２１
０ シリコン酸化膜 ３４ａ，３４ｂ，３４ｃ （シリコン半導体基板３１に
形成された）溝 ３６ シリコン酸化膜（素子分離用絶縁膜） ３８ （溝３４を充填する素子分離用絶縁膜３６に形成
された）溝 ３９，６２ 多結晶シリコン膜（制御ゲート） ４４ 埋め込み酸化膜 ４５，６２，１４３，１５２ 多結晶シリコン膜 ７６ ｎウェル領域 ７７，７８，１７７，２２１ａ，２２１ｂ ゲート酸化
膜 ７９，８０，１７０，２２３ ゲート電極 １０１ ｐ型シリコン半導体基板 １０２，１６４ 熱酸化膜 １０３，１０６，１２６，１３１ 開口部 １０４，１０７，１３２，１９０ レジスト １０５ チャンネルストッパー層 １０８，１１８，１６１ 不純物拡散層 １０９，１１５ リン（Ｐ）ドープ多結晶シリコン膜 １１１，１４５ シールドプレート電極 １１２，１１７，１４５，１４６，１４７，１６０ フ
ローティングゲート電極 １１９ サイドウォール １２１，１５４ ソース層 １２２，１５５ ドレイン層 １２３，１５７ ＢＰＳＧ膜 １２５，１５９ アルミニウム配線層 １２８，１６２ フィールドシールド素子分離構造 １２９，１６３ 素子形成領域 １３３ 拡散層 １４０ ｐ型ウェル拡散層 １７４ ＯＮＯ膜 １８０，１８１，１８６，１８７，１８８，１８９ ア
ルミニウム配線 ２０１ 第１の単結晶シリコン基板 ２０２ 絶縁膜 ２０３ 第２の単結晶シリコン基板 ２０４ 高濃度不純物拡散層 ２０５ ｐウェル ２０８ａ パッド酸化膜 ２０９ シリコン窒化膜 ２１１ 開口 ２１２，２４０ 溝 ２１３ 絶縁被膜 ２１４ 多結晶シリコン膜 ２１５ 酸化膜 ２３５，２３６，２３７，２３８，２３９ ｎ型高濃度
不純物拡散層 ２４１ バリヤメタル金属 ２４２ アルミニウム膜

Claims (52)

    【特許請求の範囲】
  1. 【請求項１】 フィールドシールド素子分離構造によっ
    て素子活性領域が画定された半導体装置であって、 半導体基板の表面領域に形成された第１の拡散層と、 前記半導体基板上にフィールドシールドゲート絶縁膜を
    介して形成され、前記第１の拡散層の上層において前記
    第１の拡散層よりも広い第１の開口部を少なくとも有す
    るシールドプレート電極と、 前記シールドプレート電極に印加された電圧によって画
    定される素子活性領域において、前記半導体基板の表面
    領域にある間隔を有して形成された一対の第２の拡散層
    と、 前記シールドプレート電極と略同一の階層位置において
    前記第１の拡散層上に誘電体膜を介して形成され前記第
    １の拡散層と容量結合してなる第１の電極と、 前記素子活性領域における前記一対の第２の拡散層間の
    前記半導体基板上にトンネル絶縁膜を介して形成された
    第２の電極とを有し、 前記第１の電極と前記第２の電極が電気的に接続される
    ことによって浮遊ゲートとして機能し、前記第１の拡散
    層が制御ゲートとして機能して不揮発性半導体メモリを
    構成することを特徴とする半導体装置。
  2. 【請求項２】 前記シールドプレート電極の下層におけ
    る前記半導体基板の表面領域に前記第１の拡散層から離
    間して前記半導体基板と同じ導電型の第３の拡散層が形
    成されていることを特徴とする請求項１に記載の半導体
    装置。
  3. 【請求項３】 前記第１の拡散層は、前記半導体基板と
    逆導電型の不純物の導入により形成された領域であって
    前記第１の拡散層に対して絶縁された領域によって覆わ
    れていることを特徴とする請求項１又は２に記載の半導
    体装置。
  4. 【請求項４】 前記誘電体膜は、タンタル酸化物、ＢＳ
    Ｔ化合物、ＰＺＴ化合物、ＰＬＺＴ化合物のいずれかを
    含むことを特徴とする請求項１〜３のいずれか１項に記
    載の半導体装置。
  5. 【請求項５】 前記第１の電極は、チタン化合物、タン
    グステン化合物、ルテニウム化合物、白金のいずれかを
    含むことを特徴とする請求項４に記載の半導体装置。
  6. 【請求項６】 半導体基板上に素子分離構造が形成され
    て画定された第１、第２及び第３の素子活性領域と、前
    記第３の素子活性領域に対して逆導電型に形成された第
    ４の素子活性領域とを備えた半導体装置であって、 前記第１の素子活性領域には、前記半導体基板の表面領
    域に形成された一対の拡散層と、前記一対の拡散層間の
    前記半導体基板上にトンネル酸化膜を介して形成された
    第１の電極とを有し、 前記第２の素子活性領域には、前記半導体基板の表面領
    域に形成された第１の導電体層と、前記第１の導電体層
    の側面から下面にかけて覆うように形成された前記第１
    の導電体層に対して絶縁された領域と、前記半導体基板
    上に誘電体膜を介して形成され前記第１の導電体層と容
    量結合してなる第２の電極とを有し、 前記第１の素子活性領域における前記半導体基板に所定
    の電位を印可するための第３の電極を有し、 前記第３の素子活性領域及び第４の素子活性領域には、
    前記半導体基板の表面領域にそれぞれ形成された一対の
    拡散層と、前記一対の拡散層間の前記半導体基板上にそ
    れぞれゲート絶縁膜を介して形成された所定のパターン
    のゲート電極とからなるＣＭＯＳトランジスタが構成さ
    れ、 前記第１の電極と前記第２の電極が電気的に接続されて
    浮遊ゲートとして機能し、前記第１の導電体層が制御ゲ
    ートとして機能することによって不揮発性半導体メモリ
    を構成するとともに、前記ＣＭＯＳトランジスタが前記
    不揮発性半導体メモリの周辺回路として機能することを
    特徴とする半導体装置。
  7. 【請求項７】 半導体基板上に素子分離構造が形成され
    て画定された第１及び第２の素子活性領域を備えた半導
    体装置であって、 前記第１の素子活性領域には、前記半導体基板の表面領
    域に形成された一対の拡散層を有し、 前記第２の素子活性領域には、前記半導体基板の表面領
    域に形成された第１の導電体層と、前記第１の導電体層
    の側面から下面を覆うように形成された領域であって前
    記第１の導電体層に対して絶縁された領域とを有し、 前記第１の素子活性領域においては前記一対の拡散層間
    の前記半導体基板上に第１の絶縁膜を介して第１の電極
    が形成され、 前記第２の素子活性領域においては前記第１の導電体層
    上に第２の絶縁膜を介して前記第１の導電体層と容量結
    合してなる第２の電極が形成され、 前記第１の素子活性領域における前記半導体基板に所定
    の電位を印可するための第３の電極を有し、 前記第１の電極と前記第２の電極が電気的に接続されて
    いることを特徴とする半導体装置。
  8. 【請求項８】 半導体基板上に素子分離構造が形成され
    て画定された第１、第２及び第３の素子活性領域を備え
    た半導体装置であって、 前記第１の素子活性領域には、前記半導体基板の表面領
    域に形成された一対の第１の拡散層と、前記一対の第１
    の拡散層間の前記半導体基板上に第１の絶縁膜を介して
    形成された第１の電極とを有し、 前記第２の素子活性領域には、前記半導体基板の表面領
    域に形成された第１の導電体層と、前記第１の導電体層
    上に第２の絶縁膜を介して形成された前記第１の導電体
    層と容量結合してなる第２の電極とを有し、 前記第１の素子活性領域における前記半導体基板に所定
    の電位を印可するための第３の電極を有し、 前記第３の素子活性領域には、前記半導体基板の表面領
    域に形成された一対の第２の拡散層と、前記一対の第２
    の拡散層間の前記半導体基板上にゲート絶縁膜を介して
    形成されたゲート電極とからなる半導体素子が構成さ
    れ、 少なくとも前記第１の素子活性領域又は前記第２の素子
    活性領域の側面から下面にかけての領域が絶縁された領
    域で覆われるとともに、前記第１の電極と前記第２の電
    極が電気的に接続されて島状の電極を構成して半導体メ
    モリの一部を構成し、 前記半導体素子が前記半導体メモリの周辺回路として機
    能することを特徴とする半導体装置。
  9. 【請求項９】 前記素子分離構造が、ＬＯＣＯＳ法によ
    り形成されたフィールド酸化膜、トレンチ型素子分離構
    造、フィールドシールド素子分離構造のうちのいずれか
    であることを特徴とする請求項６〜８のいずれか１項に
    記載の半導体装置。
  10. 【請求項１０】 前記半導体基板の表面領域に形成され
    た第２の導電体層を有し、 前記第３の電極は前記第２の導電体層を介して前記半導
    体基板に所定の電位を印可することを特徴とする請求項
    ６〜９のいずれか１項に記載の半導体装置。
  11. 【請求項１１】 前記半導体基板は、半導体基板上に絶
    縁層を介して表面に半導体層を備えた半導体基板であっ
    て、 前記素子分離構造は前記絶縁層に達するように形成さ
    れ、 前記絶縁された領域は、前記絶縁層と、前記素子分離構
    造とから構成されることを特徴とする請求項６〜１０の
    いずれか１項に記載の半導体装置。
  12. 【請求項１２】 前記半導体基板内の所定深さの部位に
    は埋め込み絶縁層が形成され、 前記素子分離構造は前記絶縁層に達するように形成さ
    れ、 前記絶縁された領域は、前記埋め込み絶縁層と、前記素
    子分離構造とから構成されることを特徴とする請求項６
    〜１１のいずれか１項に記載の半導体装置。
  13. 【請求項１３】 前記第１の導電体層は前記半導体基板
    に形成された拡散層であることを特徴とする請求項６〜
    １２のいずれか１項に記載の半導体装置。
  14. 【請求項１４】 前記絶縁された領域は、前記半導体基
    板と逆導電型の不純物の導入により形成された領域であ
    ることを特徴とする請求項６〜１３のいずれか１項に記
    載の半導体装置。
  15. 【請求項１５】 少なくとも前記第１及び前記第２の素
    子活性領域上に、前記第１及び第２の電極に達する開孔
    が形成された層間絶縁膜を有し、 前記第１の電極と前記第２の電極が、前記開孔を充填す
    る導電膜によって電気的に接続されていることを特徴と
    する請求項６及び８〜１４のいずれか１項に記載の半導
    体装置。
  16. 【請求項１６】 前記第１及び第２の素子活性領域上
    に、前記第１及び第２の電極に達する開孔が形成された
    層間絶縁膜を有し、 前記第１の電極と前記第２の電極が、前記開孔を充填す
    る導電膜によって電気的に接続されていることを特徴と
    する請求項７及び９〜１４のいずれか１項に記載の半導
    体装置。
  17. 【請求項１７】 前記第１の電極及び前記第２の電極が
    浮遊ゲートとして機能し、 前記第１の導電体層が制御ゲートとして機能して不揮発
    性半導体メモリを構成することを特徴とする請求項７〜
    １６のいずれか１項に記載の半導体装置。
  18. 【請求項１８】 前記導電領域は、前記第１の素子活性
    領域を画定する素子分離構造上の溝内に形成された拡散
    層であって、前記絶縁された領域は前記素子分離構造か
    らなることを特徴とする請求項６〜１７のいずれか１項
    に記載の半導体装置。
  19. 【請求項１９】 前記第１の電極と前記第２の電極を接
    続する第１の配線層と、 前記第１、第３及び第４の素子活性領域における前記一
    対の拡散層とそれぞれ電気的に接続される第２の配線層
    を有し、 前記第１の配線層と前記第２の配線層が同一材料で形成
    されていることを特徴とする請求項６、９〜１５及び１
    ８のいずれか１項に記載の半導体装置。
  20. 【請求項２０】 前記誘電体膜は、タンタル酸化物、Ｂ
    ＳＴ化合物、ＰＺＴ化合物、ＰＬＺＴ化合物のいずれか
    を含むことを特徴とする請求項６、９〜１５、１８及び
    １９のいずれか１項に記載の半導体装置。
  21. 【請求項２１】 前記第２の絶縁膜は、タンタル酸化
    物、ＢＳＴ化合物、ＰＺＴ化合物、ＰＬＺＴ化合物のい
    ずれかを含むことを特徴とする請求項７〜１８のいずれ
    か１項に記載の半導体装置。
  22. 【請求項２２】 前記第２の電極は、チタン化合物、タ
    ングステン化合物、ルテニウム化合物、白金のいずれか
    を含むことを特徴とする請求項６〜２１のいずれか１項
    に記載の半導体装置。
  23. 【請求項２３】 前記第１の電極と前記第２の電極を接
    続する第１の配線層と、 前記第第３の素子活性領域における前記一対の拡散層と
    それぞれ電気的に接続される第２の配線層を有し、 前記第１の配線層と前記第２の配線層が同一材料で形成
    されていることを特徴とする請求項８〜１５、１７、１
    ８、２１及び２２のいずれか１項に記載の半導体装置。
  24. 【請求項２４】 所定深さの部位に絶縁層を有する半導
    体基板に素子分離構造を形成して第１、第２、第３及び
    第４の素子活性領域を画定し、少なくとも前記第１の素
    子活性領域の側面から下面にかけての領域を前記絶縁層
    と前記素子分離構造で覆う第１の工程と、 前記第１の素子活性領域に不純物を導入し、第１の拡散
    層を形成する第２の工程と、 前記第２の素子活性領域における前記半導体基板の表面
    領域に前記半導体基板と逆導電型の不純物を導入して拡
    散層領域を形成する第３の工程と、 前記第１、第２、第３及び第４の素子活性領域における
    前記半導体基板上に第１、第２、第３及び第４の絶縁膜
    をそれぞれ形成する第４の工程と、 前記第１、第２、第３及び第４の素子活性領域における
    前記半導体基板上の全面に前記第１、第２、第３及び第
    ４の絶縁膜を間に介して導電膜を形成する第５の工程
    と、 前記導電膜をパターニングして、少なくとも前記第１又
    は第３の素子活性領域上に所定パターンに残すととも
    に、前記第２及び前記第４の素子活性領域上にそれぞれ
    ゲート電極を形成する第６の工程と、 前記第３及び第４の素子活性領域に不純物を導入し、前
    記第３及び第４の素子活性領域における前記導電膜の両
    側の前記半導体基板の表面領域に一対の第２の拡散層及
    び一対の第３の拡散層を形成する第７の工程と、 前記第２の素子活性領域に前記拡散層領域と逆導電膜型
    の不純物を導入し、前記第２の素子活性領域における前
    記導電膜の両側の前記半導体基板の表面領域に一対の第
    ４の拡散層を形成する第８の工程と、 前記第３の素子活性領域の近傍の前記半導体基板に不純
    物を導入して、第５の拡散層を形成する第９の工程と、 前記第５の拡散層と接続され前記第５の拡散層を介して
    前記第３の素子活性領域に所定電圧を印可する電極を形
    成する第１０の工程とを有することを特徴とする半導体
    装置の製造方法。
  25. 【請求項２５】 前記半導体基板は前記絶縁層を備えた
    ＳＯＩ基板であり、 前記第１の工程において、前記絶縁層と接続されるよう
    に前記素子分離構造を形成することを特徴とする請求項
    ２４に記載の半導体装置の製造方法。
  26. 【請求項２６】 前記半導体基板は前記絶縁層を備えた
    ＳＯＩ基板であり、 前記第１の工程において、前記半導体基板の表面に前記
    絶縁層に達する溝を形成した後、前記溝内に第５の絶縁
    膜を埋め込むことによってトレンチ型素子分離構造を形
    成することを特徴とする請求項２４に記載の半導体装置
    の製造方法。
  27. 【請求項２７】 前記第１の工程の前に、前記半導体基
    板の全面に酸素イオン注入を施して、前記半導体基板内
    に前記絶縁層を形成する第１１の工程を更に有し、 前記第１の工程において、前記絶縁層と接続されるよう
    に前記素子分離構造を形成することを特徴とする請求項
    ２４に記載の半導体装置の製造方法。
  28. 【請求項２８】 前記第６の工程において、前記第２の
    素子活性領域における前記導電膜と前記第４の素子活性
    領域における前記導電膜を一体の連なる形状にパターニ
    ングすることを特徴とする請求項２４〜２７のいずれか
    １項に記載の半導体装置の製造方法。
  29. 【請求項２９】 前記第１０の工程後、前記一対の第３
    の拡散層の一方と前記一対の第４の拡散層の一方を電気
    的に接続する第１２の工程を更に有することを特徴とす
    る請求項２４〜２８のいずれか１項に記載の半導体装置
    の製造方法。
  30. 【請求項３０】 前記第６の工程において、前記導電膜
    を前記第１及び第３の素子活性領域にわたる島状の所定
    パターンに形成することを特徴とする請求項２４〜２９
    のいずれか１項に記載の半導体装置の製造方法。
  31. 【請求項３１】 前記第６の工程において、前記導電膜
    を前記第１及び第３の素子活性領域でそれぞれ別体の島
    状の所定パターンに形成するとともに、 前記第８の工程の後に、前記第１及び第２の素子活性領
    域に形成された前記導電膜を電気的に接続する第１３の
    工程を更に有することを特徴とする請求項２４〜２９の
    いずれか１項に記載の半導体装置の製造方法。
  32. 【請求項３２】 前記第６の工程において、前記導電膜
    を前記第３の素子活性領域のみに島状の所定パターンに
    形成し、 前記第１０の工程の後に、前記導電膜と電気的に接続さ
    れ前記第１の絶縁膜を介して前記第１の拡散層と容量結
    合する第２の導電膜を形成する第１４の工程を更に有す
    ることを特徴とする請求項２４〜２９のいずれか１項に
    記載の半導体装置の製造方法。
  33. 【請求項３３】 前記第２の導電膜の形成と同時に、前
    記一対の第２、第３及び第４の拡散層と電気的に接続さ
    れる配線層を形成することを特徴とする請求項３２に記
    載の半導体装置の製造方法。
  34. 【請求項３４】 所定深さの部位に絶縁層を有する半導
    体基板に素子分離構造を形成して第１、及び第２の素子
    活性領域を画定し、少なくとも前記第１の素子活性領域
    の側面から下面にかけての領域を前記絶縁層と前記素子
    分離構造で覆う第１の工程と、 前記第１の素子活性領域の前記半導体基板の表面領域に
    不純物を導入し、第１の拡散層を形成する第２の工程
    と、 前記第１の素子活性領域の前記半導体基板上に第１の絶
    縁膜を、前記第２の素子活性領域の前記半導体基板上に
    第２の絶縁膜を形成する第３の工程と、 前記第１及び第２の素子活性領域上を含む全面に導電膜
    を形成し、前記導電膜を少なくとも前記第１又は第２の
    素子活性領域上に所定パターンに残す第４の工程と、 前記第２の素子活性領域上を含む全面に不純物を導入
    し、第２の素子活性領域における前記導電膜の両側の前
    記半導体基板の表面領域に一対の第２の拡散層を形成す
    る第５の工程と、 前記第２の素子活性領域の近傍の前記半導体基板に不純
    物を導入して、第３の拡散層を形成する第６の工程と、 前記第３の拡散層と接続され前記第３の拡散層を介して
    前記第２の素子活性領域に所定電圧を印可する電極を形
    成する第７の工程とを有することを特徴とする半導体装
    置の製造方法。
  35. 【請求項３５】 前記半導体基板は前記絶縁層を備えた
    ＳＯＩ基板であり、 前記第１の工程において、前記絶縁層と接続されるよう
    に前記素子分離構造を形成することを特徴とする請求項
    ３４に記載の半導体装置の製造方法。
  36. 【請求項３６】 前記半導体基板は前記絶縁層を備えた
    ＳＯＩ基板であり、 前記第１の工程において、前記半導体基板の表面に前記
    絶縁層に達する溝を形成した後、前記溝内に第５の絶縁
    膜を埋め込むことによってトレンチ型素子分離構造を形
    成することを特徴とする請求項３４に記載の半導体装置
    の製造方法。
  37. 【請求項３７】 前記第１の工程の前に、前記半導体基
    板の全面に酸素イオン注入を施して、前記半導体基板内
    に前記絶縁層を形成する第８の工程を更に有し、 前記第１の工程において、前記絶縁層と接続されるよう
    に前記素子分離構造を形成することを特徴とする請求項
    ３４〜３６のいずれか１項に記載の半導体装置の製造方
    法。
  38. 【請求項３８】 前記第４の工程において、前記導電膜
    を前記第１及び第２の素子活性領域にわたる島状の所定
    パターンに形成することを特徴とする請求項３４〜３７
    のいずれか１項に記載の半導体装置の製造方法。
  39. 【請求項３９】 前記第４の工程において、前記導電膜
    を前記第１及び第２の素子活性領域でそれぞれ別体の島
    状の所定パターンに形成するとともに、 前記第５の工程の後に、前記第１及び第２の素子活性領
    域に形成された前記導電膜を電気的に接続する第９の工
    程を更に有する請求項３４〜３７のいずれか１項に記載
    の半導体装置の製造方法。
  40. 【請求項４０】 前記第４の工程において、前記導電膜
    を前記第２の素子活性領域のみに島状の所定パターンに
    形成し、 前記第５の工程の後に、前記導電膜と電気的に接続され
    前記第１の絶縁膜を介して前記第１の拡散層と容量結合
    する第２の導電膜を形成する第１０の工程を更に有する
    ことを特徴とする請求項３４〜３７のいずれか１項に記
    載の半導体装置の製造方法。
  41. 【請求項４１】 前記第２の導電膜の形成と同時に、前
    記一対の第２の拡散層と電気的に接続される配線層を形
    成することを特徴とする請求項４０に記載の半導体装置
    の製造方法。
  42. 【請求項４２】 ほぼ平坦な半導体領域の表面に第１の
    溝を形成する第１の工程と、 前記半導体領域の全面に前記第１の溝の深さより厚い膜
    厚の第１の膜を形成し、前記第１の溝を埋め込む第２の
    工程と、 前記第１の膜の前記第１の溝上に相当する部位に第２の
    溝を形成する工程であって、前記第２の溝の底面が前記
    第１の溝以外の前記半導体基板よりも下層に位置し、か
    つ前記第１の溝における前記半導体基板の表面に達しな
    いように前記第２の溝を形成する第３の工程と、 前記第１の膜の全面に前記第２の溝の深さより厚い膜厚
    の第２の膜を形成し、前記第２の溝を埋め込む第４の工
    程と、 前記半導体基板をストッパーとして、少なくとも前記第
    １及び第２の膜を研磨して表面を平坦化する第５の工程
    とを有することを特徴とする半導体装置の製造方法。
  43. 【請求項４３】 前記第１の膜が絶縁膜であり、前記第
    ２の膜が導電膜であることを特徴とする請求項４２に記
    載に半導体装置の製造方法。
  44. 【請求項４４】 前記第１の溝を充填する前記第１の膜
    が素子分離用絶縁膜として機能し、前記第１の膜により
    前記半導体基板に素子活性領域が画定されることを特徴
    とする請求項４２又は４３に記載の半導体装置の製造方
    法。
  45. 【請求項４５】 前記第１の膜が第１の絶縁膜であり、
    前記第２の膜が第１の導電膜であり、 前記第５の工程の後に、前記素子活性領域の前記半導体
    基板上に第２の絶縁膜を、前記導電膜上に第３の絶縁膜
    を形成する第６の工程と、 前記素子活性領域上及び前記第１の絶縁膜上を含む全面
    に第２の導電膜を形成し、前記第２の導電膜を前記素子
    活性領域上及び前記第１の導電膜上に所定パターンに残
    す第７の工程と、 前記素子活性領域上を含む全面に不純物を導入し、前記
    素子活性領域における前記第２の導電膜の両側の前記半
    導体基板の表面領域に一対の拡散層を形成する第８の工
    程と、 前記素子活性領域の近傍の前記半導体基板に不純物を導
    入して、前記拡散層とは別の拡散層を形成する第９の工
    程と、 前記別の拡散層と接続され前記別の拡散層を介して前記
    素子活性領域に所定電圧を印可する電極を形成する第１
    ０の工程とを有することを特徴とする請求項４４に記載
    の半導体装置の製造方法。
  46. 【請求項４６】 前記第７の工程において、前記第２の
    導電膜を前記第１及び第２の素子活性領域にわたる島状
    の所定パターンに形成することを特徴とする請求項４５
    に記載の半導体装置の製造方法。
  47. 【請求項４７】 前記第７の工程において、前記第２の
    導電膜を前記第１及び第２の素子活性領域でそれぞれ別
    体の島状の所定パターンに形成するとともに、 第１０の工程の後に、前記第１及び第２の素子活性領域
    に形成された前記第２の導電膜を電気的に接続する第１
    １の工程を更に有することを特徴とする請求項４５に記
    載の半導体装置の製造方法。
  48. 【請求項４８】 半導体基板上に第１の絶縁膜を形成す
    る第１の工程と、 第１の不純物を導入して、前記半導体基板の表面領域の
    所定範囲に第１の拡散層を形成する第２の工程と、 前記第１の絶縁膜上に第１の導電膜を形成する第３の工
    程と、 前記第１の導電膜を前記第１の絶縁膜が露出するまで選
    択的に除去して、前記第１の拡散層上において第１の島
    状の導電膜を形成するとともに第１の開口部と前記第１
    の島状の導電膜を囲み前記第１の拡散層よりも広い第２
    の開口部とを有するシールドプレート電極を形成する第
    ４の工程と、 全面に第２の絶縁膜を形成して、前記第１の島状の導電
    膜及び前記シールドプレート電極を埋め込む第５の工程
    と、 前記第１の開口部内に存する前記第２の絶縁膜及び前記
    第１の絶縁膜を前記半導体基板が露出するまで除去し
    て、素子活性領域を画定する第６の工程と、 前記素子活性領域における前記半導体基板上に第３の絶
    縁膜及び第２の導電膜を順に積層する第７の工程と、 前記第２の導電膜を選択的に除去して、少なくとも前記
    素子活性領域の前記半導体基板上に前記第３の絶縁膜を
    介して第２の島状の導電膜を形成する第８の工程と、 前記素子活性領域上を含む全面に第２の不純物を導入
    し、前記素子活性領域における前記第２の島状の導電膜
    の両側の前記半導体基板の表面領域に一対の第２の拡散
    層を形成する第９の工程と、 前記第１の島状の導電膜と前記第２の島状の導電膜を電
    気的に接続して一体の浮遊ゲート電極を形成する第１０
    の工程とを有することを特徴とする半導体装置の製造方
    法。
  49. 【請求項４９】 半導体基板上に第１の絶縁膜を形成す
    る第１の工程と、 第１の不純物を導入して、前記半導体基板の表面領域の
    所定範囲に第１の拡散層を形成する第２の工程と、 前記第１の絶縁膜上に第１の導電膜を形成する第３の工
    程と、 前記第１の導電膜を前記第１の絶縁膜が露出するまで選
    択的に除去して、前記第１の拡散層上において第１の島
    状の導電膜を形成するとともに第１の開口部と前記第１
    の島状の導電膜を囲み前記第１の拡散層よりも広い第２
    の開口部とを有するシールドプレート電極を形成する第
    ４の工程と、 全面に第２の絶縁膜を形成して、前記第１の島状の導電
    膜及び前記シールドプレート電極を埋め込む第５の工程
    と、 前記第１の開口部内に存する前記第２の絶縁膜及び前記
    第１の絶縁膜を前記半導体基板が露出するまで除去し
    て、素子活性領域を画定する第６の工程と、 前記素子活性領域における前記半導体基板上に第３の絶
    縁膜を形成する第７の工程と、 前記第２の絶縁膜を穿って、前記第１の島状の導電膜を
    露出させる開孔を形成する第８の工程と、 前記素子活性領域を含む全面に第２の導電膜を形成し
    て、前記開孔を充填する第９の工程と、 前記第２の導電膜を前記開孔から前記素子活性領域上へ
    連なるパターンを残すように選択的に除去して、前記第
    １の島状の導電膜とともに一体の浮遊ゲート電極を形成
    する第１０の工程と、 前記素子活性領域上に第２の不純物を導入し、前記素子
    活性領域における前記第２の導電膜の両側の前記半導体
    基板の表面領域に一対の第２の拡散層を形成する第１１
    の工程とを有することを特徴とする半導体装置の製造方
    法。
  50. 【請求項５０】 前記第１の工程と前記第２の工程の間
    に、前記半導体基板と逆導電型の第３の不純物を導入し
    て、前記半導体基板の表面領域に第３の拡散層を形成す
    る第１１の工程を更に有し、 前記第２の工程において、前記第３の拡散層の範囲内に
    前記第３の拡散層よりも浅く前記第１の拡散層を形成す
    ることを特徴とする請求項４８に記載の半導体装置の製
    造方法。
  51. 【請求項５１】 前記第１の工程と前記第２の工程の間
    に、前記半導体基板と逆導電型の第３の不純物を導入し
    て、前記半導体基板の表面領域に第３の拡散層を形成す
    る第１１の工程を更に有し、 前記第２の工程において、前記第３の拡散層の範囲内に
    前記第３の拡散層よりも浅く前記第１の拡散層を形成す
    ることを特徴とする請求項４９に記載の半導体装置の製
    造方法。
  52. 【請求項５２】 半導体基板上の所定領域に第１の絶縁
    膜を形成し、前記第１の絶縁膜に覆われていない前記半
    導体基板上に第２の絶縁膜を形成する第１の工程と、 第１の不純物を導入して、前記第２の絶縁膜の下層の前
    記半導体基板の表面領域に第１の拡散層を形成する第２
    の工程と、 前記第１の絶縁膜及び第２の絶縁膜上に第１の導電膜を
    形成する第３の工程と、 前記第１の導電膜を前記第１又は第２の絶縁膜が露出す
    るまで選択的に除去して、前記第１の拡散層上で第１の
    島状の導電膜を形成するとともに第２の島状の導電膜を
    前記第１の絶縁膜上に形成し同時に前記第１の島状の導
    電膜及び前記第２の島状の導電膜をそれぞれ囲む開口部
    を有するシールドプレート電極を形成する第４の工程
    と、 前記第１の島状の導電膜と前記第２の島状の導電膜を電
    気的に接続して浮遊ゲート電極を形成する第５の工程
    と、 前記第２の島状の導電膜を囲む開口部に不純物を導入し
    て、前記第２の島状の導電膜の両側の前記半導体基板の
    表面領域に一対の第２の拡散層を形成する第６の工程と
    を有することを特徴とする半導体装置の製造方法。
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