JPH0422170A - 不揮発性メモリの製造方法 - Google Patents
不揮発性メモリの製造方法Info
- Publication number
- JPH0422170A JPH0422170A JP2128023A JP12802390A JPH0422170A JP H0422170 A JPH0422170 A JP H0422170A JP 2128023 A JP2128023 A JP 2128023A JP 12802390 A JP12802390 A JP 12802390A JP H0422170 A JPH0422170 A JP H0422170A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- region
- film
- oxide film
- channel stopper
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 238000000034 method Methods 0.000 claims abstract description 21
- 150000002500 ions Chemical class 0.000 claims abstract description 11
- 238000002955 isolation Methods 0.000 claims description 33
- 239000012535 impurity Substances 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000001568 sexual effect Effects 0.000 claims 1
- 238000002513 implantation Methods 0.000 abstract description 23
- 230000003647 oxidation Effects 0.000 abstract description 12
- 238000007254 oxidation reaction Methods 0.000 abstract description 12
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 238000000137 annealing Methods 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 3
- 239000000377 silicon dioxide Substances 0.000 abstract description 3
- 230000008569 process Effects 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 description 16
- 229910052796 boron Inorganic materials 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 5
- 239000005360 phosphosilicate glass Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- -1 boron ions Chemical class 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910005091 Si3N Inorganic materials 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Landscapes
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
不揮発性メモリの製造方法に係り、特に素子分離領域の
形成方法に関し。
形成方法に関し。
チャネルストッパ領域の横方向の拡がりを防止して素子
劣化の抑制と素子の微細化を可能にしプロクラム注入に
より素子分離が阻害されないことを目的とし。
劣化の抑制と素子の微細化を可能にしプロクラム注入に
より素子分離が阻害されないことを目的とし。
１）半導体基板上の分離領域にフィールド酸化膜を形成
し、該分離領域に囲まれた素子領域の該基板上にゲート
酸化膜を形成し１次いて該基板上に該素子領域を含んで
ゲート電極を形成し、該ゲート電極の両側に該基板と反
対導電型の不純物を山基板内に導入してソースドレイン
領域を形成す２工程と、該分離領域の該基板内に該ゲー
ト電極刀び該フィールド酸化膜を通して該基板と同じ導
π型の不純物のイオンを注入してチャネルストツノ領域
を形成する工程とを有するように構成する。
し、該分離領域に囲まれた素子領域の該基板上にゲート
酸化膜を形成し１次いて該基板上に該素子領域を含んで
ゲート電極を形成し、該ゲート電極の両側に該基板と反
対導電型の不純物を山基板内に導入してソースドレイン
領域を形成す２工程と、該分離領域の該基板内に該ゲー
ト電極刀び該フィールド酸化膜を通して該基板と同じ導
π型の不純物のイオンを注入してチャネルストツノ領域
を形成する工程とを有するように構成する。
２）上記１）に記載の工程と、書込を行うセルＦＥＴの
チャネル領域に該基板と反対導電型の不釧物のイオンを
注入する工程とを有するように構部する。
チャネル領域に該基板と反対導電型の不釧物のイオンを
注入する工程とを有するように構部する。
３）上記２）に記載の工程と、該フィールド酸什膜の形
成前に、該分離領域の該基板内に該基板と同じ導電型の
不純物のイオンを注入する工程を有するように構成する
。
成前に、該分離領域の該基板内に該基板と同じ導電型の
不純物のイオンを注入する工程を有するように構成する
。
本発明は不揮発性メモリの製造方法に係り、特に素子分
離領域の形成方法に関する。
離領域の形成方法に関する。
近年の、集積回路においては素子の微細化が不可欠で、
なおかつ素子分離を十分に行う必要がある。
なおかつ素子分離を十分に行う必要がある。
特に、マスクＲＯＭのように集積度の高い不揮発性メモ
リは、構成するセルのトランジスタが極限まで微細化さ
れているので、素子分離技術が重要になっており、この
要望に適した技術として本発明を利用することができる
。っ 〔従来の技術〕 第４図（ａ）〜（ｄ）は従来例による素子分離方法を説
明する断面図である。
リは、構成するセルのトランジスタが極限まで微細化さ
れているので、素子分離技術が重要になっており、この
要望に適した技術として本発明を利用することができる
。っ 〔従来の技術〕 第４図（ａ）〜（ｄ）は従来例による素子分離方法を説
明する断面図である。
第４図（ａ）において、ｐ型珪素（ｐ−３ｉ）基板Ｊ上
にＬＯＣＯ３（部分酸化）用の熱酸化による下敷二酸化
珪素（ＳｉＯ□）膜２と気相成長（ＣＶＤ）法による窒
化珪素（ＳｉｓＮ４）膜３を被着する。
にＬＯＣＯ３（部分酸化）用の熱酸化による下敷二酸化
珪素（ＳｉＯ□）膜２と気相成長（ＣＶＤ）法による窒
化珪素（ＳｉｓＮ４）膜３を被着する。
第４図（ｂ）において９通常のりソクラフィを用いてパ
ターニングしたレジスト膜４をマスクにしてＳｉ３Ｎ＜
膜３とＳｉＯ□膜２をエツチングして、素子領域の上の
み残す。
ターニングしたレジスト膜４をマスクにしてＳｉ３Ｎ＜
膜３とＳｉＯ□膜２をエツチングして、素子領域の上の
み残す。
次に、レジスト膜４を注入マスクとして、基板に硼素イ
オン（Ｂ゛）を打ち込むｇ この硼素が隣接する素子間を電気的に分離するチャネル
ストッパ領域５を形成することにより。
オン（Ｂ゛）を打ち込むｇ この硼素が隣接する素子間を電気的に分離するチャネル
ストッパ領域５を形成することにより。
素子分離が行われる。
第４図（Ｃ）において、レジスト膜４を除去し。
Ｓｉ３Ｎ４膜３を耐酸化マスクとして熱酸化によりフィ
ールド酸化膜として５Ｉ０２膜６を形成する。
ールド酸化膜として５Ｉ０２膜６を形成する。
この際、チャネルストッパ領域５は熱処理により硼素の
拡散により５Ａのように素子領域の中まで拡がる。
拡散により５Ａのように素子領域の中まで拡がる。
第４図ｆｄ）において、 Ｓｉ３Ｎ、膜３と５ｉＯ７膜
２をエツチング除去し、新たに熱酸化によりゲート酸化
膜としてＳｉＯ□膜７を形成する。
２をエツチング除去し、新たに熱酸化によりゲート酸化
膜としてＳｉＯ□膜７を形成する。
以上で、素子領域の回りの素子分離領域に、フィールド
酸化膜６とチャネルストッパ領域５Ａが形成されて素子
分離が行われる。
酸化膜６とチャネルストッパ領域５Ａが形成されて素子
分離が行われる。
ところが、上記の従来法では、素子分離を十分に行うた
めに硼素の注入量を多（すると、後工程の熱処理（フィ
ールド酸化膜やゲート酸化膜の形成）により、素子領域
へ硼素が拡散し、トランジスタのしきい値電圧の変動や
電流増幅率の低下等の特性劣化を引き起こす。従って、
チャネルストッパの注入量を十分に多くてきなかった（
通常。
めに硼素の注入量を多（すると、後工程の熱処理（フィ
ールド酸化膜やゲート酸化膜の形成）により、素子領域
へ硼素が拡散し、トランジスタのしきい値電圧の変動や
電流増幅率の低下等の特性劣化を引き起こす。従って、
チャネルストッパの注入量を十分に多くてきなかった（
通常。
１０”ｃｍ−２以下）。
そこで、素子分離を十分に行うための試みが。
高耐圧か要求されるＥＥＰＲＯＭ （電気的に消去書込
可能な続出専用メモリ）でなされている。
可能な続出専用メモリ）でなされている。
その方法はフィールド酸化膜形成後に、硼素を注入する
ものである。この方法によると、硼素を高濃度に注入で
きるので、素子分離が十分に行われる。
ものである。この方法によると、硼素を高濃度に注入で
きるので、素子分離が十分に行われる。
しかし、注入後の工程にゲート酸化膜の形成のための熱
処理があるので、チャネルストッパ領域が拡がり、素子
の微細化を阻害していた。
処理があるので、チャネルストッパ領域が拡がり、素子
の微細化を阻害していた。
従って、従来技術によって素子分離を行うと。
トランジスタの劣化を引き起こしたり、素子の微細化を
阻害するという問題を生じていた。
阻害するという問題を生じていた。
さらに、チャネルストッパ領域の注入量が少ないと、書
込の際のプログラム注入によってチャネルストッパ領域
の導電性が反転するいう問題を生じていた。
込の際のプログラム注入によってチャネルストッパ領域
の導電性が反転するいう問題を生じていた。
本発明はチャネルストッパ領域の横方向の拡がりを防止
して素子劣化の抑制と素子の微細化を可能にし、かつ、
チャネルストッパ領域の注入量を多くして素子分離を十
分に行い、プログラム注入によってチャネルストッパ領
域の導電性が反転しないようにすることを目的とする。
して素子劣化の抑制と素子の微細化を可能にし、かつ、
チャネルストッパ領域の注入量を多くして素子分離を十
分に行い、プログラム注入によってチャネルストッパ領
域の導電性が反転しないようにすることを目的とする。
上記課題の解決は。
１）半導体基板上の分離領域にフィールド酸化膜を形成
し、該分離領域に囲まれた素子領域の該基板上にゲート
酸化膜を形成し９次いで該基板上に該素子領域を含んで
ゲート電極を形成し、該ゲート電極の両側に該基板と反
対導電型の不純物を該基板内に導入してソースドレイン
領域を形成する工程と、該分離領域の該基板内に該ゲー
ト電極及び該フィールド酸化膜を通して該基板と同じ導
電型の不純物のイオンを注入してチャネルストッパ領域
を形成する工程とを有する不揮発性メモリの製造方法、
あるいは。
し、該分離領域に囲まれた素子領域の該基板上にゲート
酸化膜を形成し９次いで該基板上に該素子領域を含んで
ゲート電極を形成し、該ゲート電極の両側に該基板と反
対導電型の不純物を該基板内に導入してソースドレイン
領域を形成する工程と、該分離領域の該基板内に該ゲー
ト電極及び該フィールド酸化膜を通して該基板と同じ導
電型の不純物のイオンを注入してチャネルストッパ領域
を形成する工程とを有する不揮発性メモリの製造方法、
あるいは。
２）上記１）記載の工程と、書込を行うセルＦＥＴのチ
ャネル領域に該基板と反対導電型の不純物のイオンを注
入する工程とを有する不揮発性メモリの製造方法、ある
いは ３）上記２）に記載の工程と、該フィールド酸化膜の形
成前に、該分離領域の該基板内に該基板と同じ導電型の
不純物のイオンを注入する工程を有する不揮発性メモリ
の製造方法によって達成される。
ャネル領域に該基板と反対導電型の不純物のイオンを注
入する工程とを有する不揮発性メモリの製造方法、ある
いは ３）上記２）に記載の工程と、該フィールド酸化膜の形
成前に、該分離領域の該基板内に該基板と同じ導電型の
不純物のイオンを注入する工程を有する不揮発性メモリ
の製造方法によって達成される。
本発明は、後工程の熱処理により、チャネルストッパ領
域の注入元素が素子領域に拡散することを防止するため
に、フィールド酸化膜やゲート酸化膜の形成後にイオン
注入を行ってチャネルストッパ領域を形成することによ
り、後工程の熱処理の影響を除去するようにしたもので
ある。
域の注入元素が素子領域に拡散することを防止するため
に、フィールド酸化膜やゲート酸化膜の形成後にイオン
注入を行ってチャネルストッパ領域を形成することによ
り、後工程の熱処理の影響を除去するようにしたもので
ある。
ただし、この際にゲート酸化膜形成直後にチャネルスト
ッパ領域形成の注入を行うと、レジスト塗布等でゲート
酸化膜が劣化するので、ゲート電極形成後に注入しなけ
ればならない。
ッパ領域形成の注入を行うと、レジスト塗布等でゲート
酸化膜が劣化するので、ゲート電極形成後に注入しなけ
ればならない。
このように、ゲート酸化膜形成後にチャネルストッパ領
域形成の注入を行うので、後工程での熱処理温度は低い
ため、注入元素の横方向拡散は無視てきる程度となる。
域形成の注入を行うので、後工程での熱処理温度は低い
ため、注入元素の横方向拡散は無視てきる程度となる。
第１図（ａ）〜（Ｃ１は本発明の一実施例による素子分
離方法を説明する断面図である。
離方法を説明する断面図である。
第１図（ａ）において、 ｐ−３ｉ基板１上ｉｍＬＯｃ
Ｏ３法により熱酸化によりフィールド酸化膜として厚さ
５０００人のＳｉＯ□膜６を形成し、さらに熱酸化によ
りゲート酸化膜として厚さ２００人の５ｉ０２膜７を形
成する。
Ｏ３法により熱酸化によりフィールド酸化膜として厚さ
５０００人のＳｉＯ□膜６を形成し、さらに熱酸化によ
りゲート酸化膜として厚さ２００人の５ｉ０２膜７を形
成する。
第１図（ｂ）において、 ＣＶＤ法を用いて、基板上全
面にゲート電極用導電膜として厚さ４０００人のポリＳ
ｉ膜を成長し、パターニングしてゲート電極８を形成す
る。
面にゲート電極用導電膜として厚さ４０００人のポリＳ
ｉ膜を成長し、パターニングしてゲート電極８を形成す
る。
第１図（Ｃ）において、注入マスクとして厚さ１μｍの
レジスト膜４を素子領域上に形成し、基板にＢ４を注入
する。
レジスト膜４を素子領域上に形成し、基板にＢ４を注入
する。
Ｂ＋の注入条件は、エネルギー３００ ＫｅＶ、 ）
” −ズ量ｌＸｌ０１３ｃｍ−２である。
” −ズ量ｌＸｌ０１３ｃｍ−２である。
後工程（後記のＰＳＧ膜のメルトアニール）で行う活性
化アニールは９００°Ｃて１０分間行う。
化アニールは９００°Ｃて１０分間行う。
この程度の熱処理ではゲート酸化膜形成のための熱処理
より軽度で、硼素の横方向拡散は無視てきる。
より軽度で、硼素の横方向拡散は無視てきる。
注入された硼素が隣接する素子間を電気的に分離するチ
ャネルストッパ領域５を形成することにより、素子分離
が行われる。
ャネルストッパ領域５を形成することにより、素子分離
が行われる。
次に、第２図を用いて１本発明の応用例としてＣＭＯＳ
プロセスを使ったＮＡＮＤ型のマスクＲＯＭ（セル部が
ｎチャネルＦＥＴの場合）について、その製造方法の概
略を以下に説明する。
プロセスを使ったＮＡＮＤ型のマスクＲＯＭ（セル部が
ｎチャネルＦＥＴの場合）について、その製造方法の概
略を以下に説明する。
特に本発明と関係のない工程は項目だけあげて説明を省
略するが１周知の方法で行うことができる。
略するが１周知の方法で行うことができる。
■ ｎ型ウェルの形成
周辺回路のｐチャネルＦＥＴ形成領域として。
ｐ−３ｉ基板１内にｎ型ウェルを形成する。
■ フィールド酸化膜６の形成（第２図（ａ））■ ｐ
チャネルＦＥＴ部のチャネルドーズ■ ｎチャネルＦＥ
Ｔ部のチャネルドース■ ゲート酸化膜７形成（第２図
（ａ））■ ポリサイド形成（第２図（ａ）） ゲート電極用導電膜８として、基板上全面にプリＳｉ膜
を２０００人、タングステン（Ｗ）膜を２０００人月長
じてポリサイド膜を形成する。
チャネルＦＥＴ部のチャネルドーズ■ ｎチャネルＦＥ
Ｔ部のチャネルドース■ ゲート酸化膜７形成（第２図
（ａ））■ ポリサイド形成（第２図（ａ）） ゲート電極用導電膜８として、基板上全面にプリＳｉ膜
を２０００人、タングステン（Ｗ）膜を２０００人月長
じてポリサイド膜を形成する。
■ ポリサイドエツチング（第２図（ａ））通常のりソ
クラフィを用いて、ポリサイド膜イパターニンクしてゲ
ート電極を形成する。
クラフィを用いて、ポリサイド膜イパターニンクしてゲ
ート電極を形成する。
■ スルー酸化膜形成
基板上全面に注入用のスルー酸化膜を形成し。
これを通してイオン注入を行う。
■ ソースドレイン形成
ゲート電極をマスクにして基板内にｎ型不純形〔砒素（
Ａｓ ）または燐（ｐ）〕のイオンを注入して゛ノース
ドレイン領域を形成する。
Ａｓ ）または燐（ｐ）〕のイオンを注入して゛ノース
ドレイン領域を形成する。
ソースドレインはゲート電極の両側（紙面に垂直方向）
に形成されるため図示されていない。
に形成されるため図示されていない。
［Ｆ］ チャネルストッパ領域５の形成（第２図（ａ）
）素子領域をレジストで覆って１分離領域に基板にＢ＋
を注入する。
）素子領域をレジストで覆って１分離領域に基板にＢ＋
を注入する。
Ｂ＋の注入条件は、エネルギ−３００ＫｅＶ、 ドー
ス量Ｉ Ｘ １０ ’ ３ｃｒｎ−２である。
ス量Ｉ Ｘ １０ ’ ３ｃｒｎ−２である。
■ 層間絶縁膜形成（第２図（ｂ））
ＣＶＤ法により１層間絶縁膜９として厚さ６０００八〇
ＰＳＧ（燐珪酸ガラス）膜を成長する。
ＰＳＧ（燐珪酸ガラス）膜を成長する。
■ 平坦化（第２図（ｂ））
９００’Ｃ，１０分間のアニールを行いＰＳＧ膜をメル
トシ、基板表面を平坦化する。
トシ、基板表面を平坦化する。
このとき、同時に注入不純物は活性化される。
０ メモリセル部へのデータの書込（第２図（ｂ））（
プログラム注入） 書込を行うＦＥＴのチャネル部に、 ７００ ＫｅＶ以
上の加速エネルギーでＡｓ＋またはＰ＋を注入し、デプ
レッション型ＦＥＴに変換する。
プログラム注入） 書込を行うＦＥＴのチャネル部に、 ７００ ＫｅＶ以
上の加速エネルギーでＡｓ＋またはＰ＋を注入し、デプ
レッション型ＦＥＴに変換する。
この場合、チャネルストッパ領域５は高濃度にドースさ
れているので、プロクラム注入により導電性が反転する
ことはない。
れているので、プロクラム注入により導電性が反転する
ことはない。
［株］ 層間絶縁膜にコンタクト孔形成ソースドレイン
領域上にコンタクト孔を形成する。
領域上にコンタクト孔を形成する。
［相］ 配線形成
基板上全面に、配線膜としてアルミニウム（ＡＩ）膜を
形成し パターニングして配線を形成する。
形成し パターニングして配線を形成する。
［Ｆ］ カバー絶縁膜形成
基板上全面に配線を覆ってカバー絶縁膜を被覆する。
第３図ｆａ）〜（Ｃ）は本発明の他の実施例による素子
分離方法を説明する断面図である。
分離方法を説明する断面図である。
この例はチャネルストッパ領域の形成を、フィールド酸
化膜の形成前後に２回にわけて注入を行う方法である。
化膜の形成前後に２回にわけて注入を行う方法である。
この方法によると、フィールド酸化膜の形成前の１回目
の注入はドース量ｌＸｌ０”ｃｍ−２以下（従来例で説
明した横方向拡散の影響が無視てきる限度のドーズ量）
にして、フィールド酸化膜形成時に注入不純物が横方向
に拡散するのを防止し、フィールド酸化膜形成後の２回
目の注入は第１図の実施例より低エネルギーで行えると
いう利点がある。
の注入はドース量ｌＸｌ０”ｃｍ−２以下（従来例で説
明した横方向拡散の影響が無視てきる限度のドーズ量）
にして、フィールド酸化膜形成時に注入不純物が横方向
に拡散するのを防止し、フィールド酸化膜形成後の２回
目の注入は第１図の実施例より低エネルギーで行えると
いう利点がある。
第３図（ａ）において、 ｐ−３ｉ基板Ｉ上にＬＯＣＯ
５の熱酸化による下敷ＳｉＯ□膜２とＣＶＤ法によるＳ
ｉ３Ｎ４膜３を被着するっ つぎに１通常のりソクラフィを用いてパターニングして
５ｉＪ４膜３を素子領域の上のみ残す。
５の熱酸化による下敷ＳｉＯ□膜２とＣＶＤ法によるＳ
ｉ３Ｎ４膜３を被着するっ つぎに１通常のりソクラフィを用いてパターニングして
５ｉＪ４膜３を素子領域の上のみ残す。
つぎに、 Ｓｉ３Ｎ４膜３を注入マスクとして分離領域
の基板内にＢ＋を注入する。
の基板内にＢ＋を注入する。
Ｂ＋の注入条件は、エネルギー５０ＫｅＶ、ドース量＜
ＩＸ １０”ｃｍ−２である。
ＩＸ １０”ｃｍ−２である。
５′は注入領域である。
第３ 図ｆｂ）ニオイテ、 ｐ−３ｉ基板１上ニＬＯＣ
Ｏ３法により熱酸化によりフィールド酸化膜として厚さ
５０００人のＳｉＯ□膜６を形成し、さらに熱酸化によ
りゲート酸化膜として厚さ２００人のＳｉＯ□膜７を形
成する。
Ｏ３法により熱酸化によりフィールド酸化膜として厚さ
５０００人のＳｉＯ□膜６を形成し、さらに熱酸化によ
りゲート酸化膜として厚さ２００人のＳｉＯ□膜７を形
成する。
つぎに、 ＣＶＤ法を用いて、基板上全面にゲート電極
用導電膜として厚さ４０００人のポリＳｉ膜を成長し、
パターニングしてゲート電極８を形成する。
用導電膜として厚さ４０００人のポリＳｉ膜を成長し、
パターニングしてゲート電極８を形成する。
つぎに、注入マスクとして厚さ１μｍのレジスト膜４を
素子領域上に形成し、基板にＢ＋を注入する。
素子領域上に形成し、基板にＢ＋を注入する。
Ｂ＋の注入条件は、エネルギー１２５ ＫｅＶ、 ド
ーズ量＞ ＩＸ １０１２ｃｍ−２である。
ーズ量＞ ＩＸ １０１２ｃｍ−２である。
符号５は２回の注入により形成されたチャネルストッパ
領域である。
領域である。
第３図（Ｃ）において、第２図（ｂ）と同様に、メモリ
セル部へのデータの書込のためのプログラム注入を行う
。
セル部へのデータの書込のためのプログラム注入を行う
。
書込を行うＦＥＴのチャネル部に、 ７００ ＫｅＶ以
上の加速エネルギーでＡｓ＋またはＰ＋を注入し、デプ
レッション型ＦＥＴに変換する。
上の加速エネルギーでＡｓ＋またはＰ＋を注入し、デプ
レッション型ＦＥＴに変換する。
この場合、チャネルストッパ領域５は高濃度にドーズさ
れているので、プログラム注入により導電性が反転する
ことはない。
れているので、プログラム注入により導電性が反転する
ことはない。
実施例ではチャネルストッパ領域形成に硼素イオンを用
いたが、これの代わりに二弗化硼素イオン（ＢＦ２ａを
用いてもよい。
いたが、これの代わりに二弗化硼素イオン（ＢＦ２ａを
用いてもよい。
また、実施例ではｎチャネルＦＥＴについて説明したが
、ｎチャネルＦＥＴについても本発明の効果は同等であ
る。
、ｎチャネルＦＥＴについても本発明の効果は同等であ
る。
以上説明したように本発明によれば、チャネルストッパ
領域の横方向の拡がりを防止して素子劣化の抑制と素子
の微細化を可能にし、かつ、チャネルストッパ領域の注
入量を多くして素子分離を十分に行い、プログラム注入
によってチャネルストッパ領域の導電性が反転しない不
揮発性メモリが得られる。
領域の横方向の拡がりを防止して素子劣化の抑制と素子
の微細化を可能にし、かつ、チャネルストッパ領域の注
入量を多くして素子分離を十分に行い、プログラム注入
によってチャネルストッパ領域の導電性が反転しない不
揮発性メモリが得られる。
第１図（ａ）〜（Ｃ）は本発明の一実施例による素子分
離方法を説明する断面図。 第２図（ａ）、 （ｂ）は本発明の詳細な説明する断面
図。 第３図（ａ）〜（Ｃ）は本発明の他の実施例による素子
分離方法を説明する断面図。 第４図（ａ）〜（ｄ）は従来例による素子分離方法を説
明する断面図である。 図において。 ｌは半導体基板でｐ−３ｉ基板。 ２はＬＯＣＯ３用の下敷ＳｉＯ□膜。 ３はＬＯＣＯ３用のＳｉ３Ｎ４膜。 ４はレジスト膜。 ５はチャネルストッパ領域。 ６はフィールド酸化膜でＳｉＯ□膜。 ７はゲート酸化膜でＳｉＯ□膜。 ８はゲート電極用導電膜でポリＳｉ膜。 またはポリサイド膜。 ９は層間絶縁膜でＰＳＧ膜 Ｂ＋ 番番番↓↓↓↓↓↓↓↓↓＆番番番 ／ 実施例のＰ面図 第 図 ｔ・ 用 イタ”す の 断 面 図 裏 図 他の芙施例の′Ｕｒ面図
離方法を説明する断面図。 第２図（ａ）、 （ｂ）は本発明の詳細な説明する断面
図。 第３図（ａ）〜（Ｃ）は本発明の他の実施例による素子
分離方法を説明する断面図。 第４図（ａ）〜（ｄ）は従来例による素子分離方法を説
明する断面図である。 図において。 ｌは半導体基板でｐ−３ｉ基板。 ２はＬＯＣＯ３用の下敷ＳｉＯ□膜。 ３はＬＯＣＯ３用のＳｉ３Ｎ４膜。 ４はレジスト膜。 ５はチャネルストッパ領域。 ６はフィールド酸化膜でＳｉＯ□膜。 ７はゲート酸化膜でＳｉＯ□膜。 ８はゲート電極用導電膜でポリＳｉ膜。 またはポリサイド膜。 ９は層間絶縁膜でＰＳＧ膜 Ｂ＋ 番番番↓↓↓↓↓↓↓↓↓＆番番番 ／ 実施例のＰ面図 第 図 ｔ・ 用 イタ”す の 断 面 図 裏 図 他の芙施例の′Ｕｒ面図
Claims (1)
- 【特許請求の範囲】 １）半導体基板上の分離領域にフィールド酸化膜を形成
し、該分離領域に囲まれた素子領域の該基板上にゲート
酸化膜を形成し、次いで該基板上に該素子領域を含んで
ゲート電極を形成し、該ゲート電極の両側に該基板と反
対導電型の不純物を該基板内に導入してソースドレイン
領域を形成する工程と、 該分離領域の該基板内に該ゲート電極及び該フィールド
酸化膜を通して該基板と同じ導電型の不純物のイオンを
注入してチャネルストッパ領域を形成する工程とを有す
ることを特徴とする不揮発性メモリの製造方法。 ２）請求項１記載の工程と、 書込を行うセルＦＥＴのチャネル領域に該基板と反対導
電型の不純物のイオンを注入する工程とを有することを
特徴とする不揮発性メモリの製造方法。 ３）請求項２記載の工程と、 該フィールド酸化膜の形成前に、該分離領域の該基板内
に該基板と同じ導電型の不純物のイオンを注入する工程
とを有することを特徴とする不揮発性メモリの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128023A JPH0831539B2 (ja) | 1990-05-17 | 1990-05-17 | 不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128023A JPH0831539B2 (ja) | 1990-05-17 | 1990-05-17 | 不揮発性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0422170A true JPH0422170A (ja) | 1992-01-27 |
| JPH0831539B2 JPH0831539B2 (ja) | 1996-03-27 |
Family
ID=14974579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2128023A Expired - Lifetime JPH0831539B2 (ja) | 1990-05-17 | 1990-05-17 | 不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831539B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0545082A2 (en) * | 1991-11-29 | 1993-06-09 | STMicroelectronics S.r.l. | Process for manufacturing MOS-type integrated circuits comprising LOCOS isolation regions |
| US5959330A (en) * | 1996-08-05 | 1999-09-28 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacturing same |
| EP1172599A2 (en) | 2000-07-14 | 2002-01-16 | SUZUKI SOGYO Co., Ltd. | Liquid hammer prevention device |
| KR100314716B1 (ko) * | 1996-08-30 | 2002-02-19 | 가네꼬 히사시 | 반도체메모리장치를제조하기위한방법 |
| US6672337B2 (en) | 2000-11-24 | 2004-01-06 | Suzuki Sogyo Co., Ltd. | Serially connected fluid hammer preventer |
-
1990
- 1990-05-17 JP JP2128023A patent/JPH0831539B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0545082A2 (en) * | 1991-11-29 | 1993-06-09 | STMicroelectronics S.r.l. | Process for manufacturing MOS-type integrated circuits comprising LOCOS isolation regions |
| EP0545082A3 (en) * | 1991-11-29 | 1994-10-12 | St Microelectronics Srl | Process for manufacturing MOS-type integrated circuits comprising LOCOS isolation regions. |
| US5663080A (en) * | 1991-11-29 | 1997-09-02 | Sgs-Thomson Microelectronics, S.R.L. | Process for manufacturing MOS-type integrated circuits |
| US5959330A (en) * | 1996-08-05 | 1999-09-28 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacturing same |
| KR100314716B1 (ko) * | 1996-08-30 | 2002-02-19 | 가네꼬 히사시 | 반도체메모리장치를제조하기위한방법 |
| EP1172599A2 (en) | 2000-07-14 | 2002-01-16 | SUZUKI SOGYO Co., Ltd. | Liquid hammer prevention device |
| US6688335B2 (en) | 2000-07-14 | 2004-02-10 | Suzuki Sogyo Co., Ltd. | Liquid hammer prevention device |
| US6672337B2 (en) | 2000-11-24 | 2004-01-06 | Suzuki Sogyo Co., Ltd. | Serially connected fluid hammer preventer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831539B2 (ja) | 1996-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6091076A (en) | Quantum WELL MOS transistor and methods for making same | |
| US5164806A (en) | Element isolating structure of semiconductor device suitable for high density integration | |
| JP2005520318A (ja) | ２つのメモリタイプの同じ集積回路上への集積 | |
| JPWO2006126245A1 (ja) | 半導体装置及びその製造方法 | |
| KR20040049791A (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| KR20000035655A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP3008854B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH11265987A (ja) | 不揮発性メモリ及びその製造方法 | |
| JPH07115143A (ja) | 不揮発性メモリの製造方法 | |
| TW519735B (en) | Method of forming an embedded memory | |
| JP3193845B2 (ja) | 半導体装置及びその製造方法 | |
| US8421144B2 (en) | Electrically erasable programmable read-only memory and manufacturing method thereof | |
| JP2001156290A (ja) | 半導体装置 | |
| JP2004363443A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH05102415A (ja) | 超高集積半導体メモリ装置の製造方法 | |
| JPH0422170A (ja) | 不揮発性メモリの製造方法 | |
| JPH11111857A (ja) | 半導体装置の容量部形成方法、および半導体装置の容量部およびゲート部形成方法 | |
| JP2000357747A (ja) | 半導体装置の製造方法 | |
| JP3665183B2 (ja) | 半導体装置およびその製造方法 | |
| JP2002231819A (ja) | 半導体装置とその製造方法 | |
| JPH1050994A (ja) | 半導体装置の製造方法 | |
| JP2000232173A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH05251712A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH1131814A (ja) | 半導体装置の製造方法 | |
| KR100995329B1 (ko) | 반도체 소자의 제조 방법 |