JP3258899B2 - 強誘電体薄膜素子、それを用いた半導体装置、及び強誘電体薄膜素子の製造方法 - Google Patents

強誘電体薄膜素子、それを用いた半導体装置、及び強誘電体薄膜素子の製造方法

Info

Publication number
JP3258899B2
JP3258899B2 JP06253896A JP6253896A JP3258899B2 JP 3258899 B2 JP3258899 B2 JP 3258899B2 JP 06253896 A JP06253896 A JP 06253896A JP 6253896 A JP6253896 A JP 6253896A JP 3258899 B2 JP3258899 B2 JP 3258899B2
Authority
JP
Japan
Prior art keywords
thin film
ferroelectric thin
layer
layers
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP06253896A
Other languages
English (en)
Other versions
JPH09260612A (ja
Inventor
誠一 横山
康幸 伊藤
真帆 牛久保
正義 木場
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP06253896A priority Critical patent/JP3258899B2/ja
Priority to EP97301838A priority patent/EP0797244A3/en
Priority to US08/816,795 priority patent/US5831299A/en
Publication of JPH09260612A publication Critical patent/JPH09260612A/ja
Priority to US09/132,896 priority patent/US5998819A/en
Application granted granted Critical
Publication of JP3258899B2 publication Critical patent/JP3258899B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02194—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing more than one metal element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリ素子、焦電
センサ素子、圧電素子等に用いられる強誘電体薄膜素
子、それを用いた半導体装置、及び強誘電体薄膜素子の
製造方法に関するものである。
【０００２】
【従来の技術】強誘電体薄膜は、自発分極、高誘電率、
電気光学効果、圧電効果、及び焦電効果等の多くの機能
をもつので、広範なデバイス開発に応用されている。例
えば、その焦電性を利用して赤外線リニアアレイセンサ
に、また、その圧電性を利用して超音波センサに、その
電気光学効果を利用して導波路型光変調器に、その高誘
電性を利用してＤＲＡＭやＭＭＩＣ用キャパシタにと、
様々な方面で用いられている。
【０００３】それらの広範な応用デバイス開発の中で
も、近年の薄膜形成技術の進展に伴って、半導体メモリ
技術との組み合わせにより、高密度でかつ高速に動作す
る強誘電体不揮発性メモリ（ＦＲＡＭ）の開発が盛んで
ある。強誘電体薄膜を用いた不揮発性メモリは、その高
速書き込み／読み出し、低電圧動作、及び書き込み／読
み出し耐性の高さ等の特性から、従来の不揮発性メモリ
の置き換えだけでなく、ＳＲＡＭやＤＲＡＭに対する置
き換えも可能なメモリとして、実用化に向けの研究開発
が盛んに行われている。
【０００４】このようなデバイス開発には、残留分極
（Ｐｒ）が大きくかつ抗電場（Ｅｃ）が小さく、低リー
ク電流であり、分極反転の繰り返し耐性の大きな材料が
必要である。さらには、動作電圧の低減と半導体微細加
工プロセスに適合するために膜厚２０００Å以下の薄膜
で上記の特性を実現することが望ましい。
【０００５】そして、これらの用途に用いられる強誘電
体材料としては、ＰＺＴ（チタン酸ジルコン酸鉛、Ｐｂ
（ＴｉxＺｒ1-x）Ｏ3）に代表されるペロブスカイト構
造の酸化物材料が主流であった。ところが、ＰＺＴのよ
うに鉛をその構成元素として含む材料は、鉛やその酸化
物の蒸気圧が高いため、成膜時に鉛が蒸発してしまい膜
中に欠陥を発生させたり、ひどい場合にはピンホールを
形成する。この結果、リーク電流が増大したり、更に分
極反転を繰り返すと、自発分極の大きさが減少する疲労
現象が起こるなどの欠点があった。特に、強誘電体不揮
発性メモリによるＦＲＡＭに対する置き換えを考える
と、疲労現象に関しては、１０15回の分極反転後も特性
の変化がないことを保証しなければならないため、疲労
のない強誘電体薄膜の開発が望まれていた。
【０００６】これに対し、近年、ＦＲＡＭ用強誘電体材
料として、ビスマス層状構造化合物材料の研究開発が行
われている。ビスマス層状構造化合物材料は、１９５９
年に、Smolenskiiらによって発見され（G.A.Smolenski
i,V.A.Isupov and A.I.Agranovskaya,Soviet Phys.Soli
d State,1,149(1959)）、その後、Subbaraoにより詳細
な検討がなされた（E.C.Subbarao,J.Phys.Chem.Solids,
23,665(1962)）。最近、Carlos A.Paz de Araujoらは、
このビスマス層状構造化合物薄膜が強誘電体及び高誘電
体集積回路への応用に適していることを発見し、特に１
０12回以上の分極反転後も特性に変化が見られないとい
う優れた疲労特性を報告している（International Appl
ication No.PCT/US92/10542）。
【０００７】このビスマス層状構造化合物は、化学式Ｂ
ｉ2Ａm-1ＢmＯ3m+3（ＡはＮａ1+，Ｋ1+，Ｐｂ2+，Ｃａ
2+，Ｓｒ2+，Ｂａ2+，Ｂｉ3+から選択され、ＢはＦ
ｅ3+，Ｔｉ4+，Ｎｂ5+，Ｔａ5+，Ｗ6+，Ｍｏ6+から選択
されるものであり、ｍは自然数である）で示される。そ
して、ビスマス層状構造化合物の結晶構造は、（Ｂｉ2
Ｏ2）2+層と（Ａm-1ＢmＯ3m+1）2-層とが交互に積み重
なったような構造である。すなわち、その結晶構造の基
本は、（ｍ−１）個のＡＢＯ3から成るペロブスカイト
格子が連なった層状ペロブスカイト層の上下を（Ｂｉ2
Ｏ2）2+層が挟み込んだ構造を成すものである。なお、
ここで、Ａ及びＢとして、選択されるものは単一とは限
らない。
【０００８】このようなビスマス層状構造化合物材料と
しては、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ2Ｎｂ2Ｏ9、Ｂｉ
4Ｔｉ3Ｏ12、ＢａＢｉ2Ｎｂ2Ｏ9、ＢａＢｉ2Ｔａ2Ｏ9、
ＰｂＢｉ2Ｎｂ2Ｏ9、ＰｂＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ4Ｔ
ｉ4Ｏ15、ＰｂＢｉ4Ｔｉ4Ｏ15、Ｎａ0.5Ｂｉ4.5Ｔｉ4Ｏ
15、Ｋ0.5Ｂｉ4.5Ｔｉ4Ｏ15、Ｓｒ2Ｂｉ4Ｔｉ5Ｏ18、Ｂ
ａ2Ｂｉ2Ｔａ5Ｏ18、Ｐｂ2Ｂｉ4Ｔｉ5Ｏ18等がある。
【０００９】また、強誘電体薄膜の製造方法には、真空
蒸着法、スパッタリング法、レーザーアブレーション法
等の物理的方法や、有機金属化合物を出発原料とし、こ
れらを熱分解酸化して酸化物強誘電体を得るゾルゲル法
又はＭＯＤ（Metal OrganicDecomposition）法、ＭＯＣ
ＶＤ（Metal Organic Chemical Vapor Deposition）法
等の化学的方法が用いられている。
【００１０】上記成膜法の中で、ＭＯＣＶＤ法は、段差
被覆性に優れ、また低温成膜の可能性もあるので、特に
ＦＲＡＭの高集積化を図る場合には有望であり、最近研
究開発が盛んになってきている。
【００１１】一方、ゾルゲル法又はＭＯＤ法は、原子レ
ベルの均質な混合が可能であること、組成制御が容易で
再現性に優れること、特別な真空装置が必要なく常圧で
大面積の成膜が可能であること、工業的に低コストであ
る等の利点から広く利用されている。
【００１２】特に、上記ビスマス層状構造化合物薄膜の
成膜方法としては、ＭＯＤ法が用いられており、従来の
ＭＯＤ法の成膜プロセスでは、下記のような工程で強誘
電体薄膜又は誘電体薄膜が製造される（International
Application No.PCT/US92/10542,PCT/US93/10021）。
【００１３】（１）複合アルキシド等からなる前駆体溶
液をスピンコート法等で基板上に塗布成膜する工程。 （２）溶媒や（１）の工程において反応生成したアルコ
ールや残留水分を膜中より離脱させるために、１５０℃
で３０秒から数分間、得られた膜を加熱乾燥する工程。 （３）膜中の有機物成分を熱分解除去するためにＲＴＡ
（Rapid Thermal Annealing）法を用いて酸素雰囲気中
で７２５℃で３０秒間、加熱処理する工程。 （４）膜を結晶化させるために、酸素雰囲気中で８００
℃で１時間、加熱処理する工程。 （５）上部電極を形成した後、酸素雰囲気中で８００℃
で３０分間、加熱処理する工程。
【００１４】なお、所望の膜厚を得るためには、（１）
から（３）の工程を繰り返し、最後に（４）、（５）の
工程を行う。
【００１５】以上のようにして、強誘電体薄膜又は誘電
体薄膜を製造することができる。
【００１６】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のＭＯＤ法による強誘電体薄膜の製造方法に
おいて、強誘電体薄膜は、６５０℃以下の焼成温度では
ほとんど結晶化せず、高い残留分極値を得るためには、
８００℃と極めて高温で、１時間もの長時間加熱処理す
る必要があった（International Application No.PCT/U
S93/10021）。このため、スタック構造の集積回路上に
強誘電体薄膜素子を形成する場合には、ヴィアホール
（コンタクトホール）材料と電極材料間の相互拡散、酸
化によるコンタクト不良、特性劣化などのダメージの問
題が発生するので、特にこのような高集積化の障害とな
っていた。
【００１７】さらに、アニール温度がこのように高いた
めに、強誘電体薄膜を構成する結晶粒子の粒子径が１０
００〜２０００Å程度と大きく、薄膜表面の凹凸も大き
くなり、高集積デバイスの作製に必要なサブミクロンの
微細加工には適応できないという問題もあった。
【００１８】また、４Ｍｂｉｔ〜１６Ｍｂｉｔ以上の高
集積ＦＲＡＭの場合には、キャパシタ面積が小さくなる
ので、強誘電体材料に求められる自発残留分極Ｐｒの値
も大きくなり、少なくとも１０μＣ／ｃｍ2程度以上の
Ｐｒが必要となる。ＳｒＢｉ2Ｔａ2Ｏ9薄膜の場合、ア
ニール温度の低下と共にＰｒの値も小さくなってしまう
ため、従来の技術では、アニール温度を低くすると、高
集積ＦＲＡＭに必要なＰｒが得られなかった。
【００１９】これに対して、ＳｒＢｉ2Ｔａ2Ｏ9薄膜の
Ｐｒを大きくするために、Ｎｂを添加することが知られ
ている。しかしながら、ＳｒＢｉ2Ｔａ2Ｏ9薄膜にＮｂ
を添加すると、Ｐｒは大きくなるものの、逆に抗電界Ｅ
ｃが大きくなってしまい、動作電圧が上昇するばかりで
なく、リーク電流も大きくなり、さらに、疲労特性も悪
化してしまうという問題点があった。
【００２０】本発明は、上記課題を解決するためになさ
れたものであって、従来より低いアニール温度で十分に
高い自発残留分極と十分に低い抗電界を実現でき、高集
積ＦＲＡＭに適用可能な強誘電体薄膜素子、それを用い
た半導体装置、及び強誘電体薄膜素子の製造方法を提供
することを目的としている。
【００２１】
【課題を解決するための手段】上記課題を解決するた
め、本発明では、基板上に電極薄膜及び強誘電体薄膜を
具備した強誘電体薄膜素子において、強誘電体薄膜が３
層以上の複数の層から成り、その複数の層のうちの少な
くとも一層の構成元素の組成が他の層の構成元素の組成
と異なると共に、その他の層のうち二層以上の構成元素
の組成が同じであり、かつ他の層と構成元素の組成が異
なる少なくとも一層が他の層よりも抵抗率が低いことと
している。
【００２２】さらに、本発明では、上記の強誘電体薄膜
素子において、強誘電体薄膜を成す複数の層のうちの少
なくとも一層をビスマス層状構造化合物材料から成るこ
ととしている。
【００２３】さらに、本発明では、上記の強誘電体薄膜
素子において、強誘電体薄膜を成す複数の層のそれぞれ
を、Ｓｒ、Ｂｉ、Ｔｉ、Ｔａ、又はＮｂのうちから選択
される金属元素を一種類以上含んでいることとしてい
る。
【００２４】また、本発明では、上記の強誘電体薄膜素
子において、他の層の抵抗率を１０12Ω・ｃｍ以上とし
ている。
【００２５】また、本発明では、上記の強誘電体薄膜素
子において、記強誘電体薄膜を成す複数の層の厚さをそ
れぞれ１００Å以上１０００Å以下としている。
【００２６】また、本発明では、上記の強誘電体薄膜素
子を用いた半導体装置であって、基板が集積回路ウエハ
であり、半導体装置を構成する集積回路の回路部分に上
記の強誘電体薄膜素子を備えて構成している。
【００２７】また、本発明では、基板上に電極薄膜及び
強誘電体薄膜を具備した強誘電体薄膜素子の製造方法に
おいて、含有金属元素の一部が異なる複数の前駆体溶液
を用い、それぞれの前駆体溶液塗布で工程及び乾燥工程
を施して少なくとも２種類の膜から成る３層以上の積層
膜を形成した後、第１焼成を施してから電極薄膜を形成
して、第２焼成を行うこととしている。
【００２８】
【発明の実施の形態】以下、本発明による実施の形態に
ついて、図面を参照して説明する。図１は、本発明によ
る第１の実施の形態の強誘電体薄膜素子の構造を示す要
部断面図である。図１に示すように、この強誘電体薄膜
素子は、シリコン単結晶基板１の表面に膜厚２００ｎｍ
のシリコン熱酸化膜２を形成され、その上に、膜厚２０
ｎｍのＴａ膜３、膜厚２００ｎｍのＰｔ膜４、ＳｒＢｉ
2Ｔａ2Ｏ9層（以下、ＳＢＴ層と称す）５ａとＳｒＢｉ2
Ｔａ0.8Ｎｂ1.2Ｏ9層（以下、ＳＢＴＮ層と称す）５ｂ
とＳｒＢｉ2Ｔａ2Ｏ9層（以下、ＳＢＴ層と称す）５ｃ
とから成るトータル膜厚２００ｎｍの強誘電体薄膜５、
膜厚１００ｎｍのＰｔ上部電極６が、それぞれ順次形成
された、キャパシタ構造となっている。なお、ここで、
シリコン熱酸化膜２は、層間絶縁膜として設けたもので
あり、これに限定されるものではない。また、Ｐｔ膜４
は、この上に酸化物膜を形成するので、酸化されにくい
電極材料として選択されたものであって、この他にＲｕ
０2 やＩｒＯ2 などの導電性酸化物膜などを用いても良
い。そして、Ｔａ膜３は、シリコン熱酸化膜２とＰｔ膜
４の密着性を考慮して用いており、このほかに、Ｔｉ膜
やＴｉＮ膜を用いても良い。
【００２９】次に、図１に示す強誘電体薄膜素子の製造
方法について説明する。
【００３０】まず、シリコン単結晶基板１の（１００）
表面に、膜厚が２００ｎｍのシリコン熱酸化膜２を形成
する。なお、本実施の形態では、シリコン熱酸化膜の形
成方法として、シリコン基板１表面を１０００℃で熱酸
化することによって形成する。そして、このシリコン熱
酸化膜２上に、膜厚が２０ｎｍのＴａ膜３をスパッタ法
により形成し、さらにこの上に、厚さが２００ｎｍのＰ
ｔ膜４を形成し、これを強誘電体薄膜形成基板として用
いる。
【００３１】以下、この基板上に、ゾル−ゲル法により
強誘電体薄膜５を形成するために用いる前駆体溶液の合
成方法を図２及び図３の工程図を参照し、そして、その
前駆体溶液を用いて基板上に強誘電体薄膜を形成する工
程を図２の工程図を参照しながら説明する。
【００３２】前駆体溶液合成の出発原料として、タンタ
ルエトキシド（Ｔａ（ＯＣ2Ｈ5）5）、ニオブエトキシ
ド（Ｎｂ（ＯＣ2Ｈ5）5）、ビスマス−２−エチルヘキ
サネート（Ｂｉ（Ｃ7Ｈ15ＣＯＯ）2）、及びストロンチ
ウム−２−エチルヘキサネート（Ｓｒ（Ｃ7Ｈ15ＣＯ
Ｏ）2）を使用した。
【００３３】まず、ＳＢＴ層５ａ、５ｂの形成に用いる
前駆体溶液の合成について、図２を用いて説明する。図
２に示すように、タンタルエトキシドを秤量し（ステッ
プＳ１）、２−エチルヘキサネート中に溶解させ（ステ
ップＳ２）、反応を促進させるため、１００℃から最高
温度１２０℃まで加熱しながら撹拌し、３０分間反応さ
せた（ステップＳ３）。その後、１２０℃で反応によっ
て生成したエタノールと水分を除去した。その溶液に２
０ｍｌ〜３０ｍｌのキシレンに溶解させたストロンチウ
ム−２−エチルヘキサネートを加え（ステップＳ４）、
１２５℃から最高温度１４０℃で３０分間加熱撹拌した
（ステップＳ５）。その後、この溶液に１０ｍｌのキシ
レンに溶解させたビスマス−２−エチルヘキサネートを
加え（ステップＳ６）、１３０℃から最高温度１５０℃
で１０時間加熱撹拌した（ステップＳ７）。
【００３４】次に、この溶液から低分子量のアルコール
と水と溶媒として使用したキシレンとを除去するため
に、１３０℃〜１５０℃の温度で５時間蒸留した。この
溶液からダストを除去するために、０．４５μｍ径のフ
ィルタで瀘過した（ステップＳ８）。その後、溶液のＳ
ｒＢｉ2Ｔａ2Ｏ9の濃度を０．１ｍｏｌ／ｌに調整し、
これを前駆体溶液ａとする（ステップＳ９）。なお、こ
れらの原料は上記のものに限定されるものではなく、溶
媒は上記出発原料が十分溶解するものであればよい。
【００３５】次いで、ＳＢＴＮ層５ｂの形成に用いる前
駆体溶液の合成について、図３を用いて説明する。図３
に示すように、タンタルエトキシドとニオブエトキシド
とを秤量し（ステップＳ１１ａ、Ｓ１１ｂ）、２−エチ
ルヘキサネート中に溶解させ（ステップＳ１２）、反応
を促進させるため、１００℃から最高温度１２０℃まで
加熱しながら撹拌し、３０分間反応させた（ステップＳ
１２３）。その後、１２０℃で反応によって生成したエ
タノールと水分を除去した。その溶液に２０ｍｌ〜３０
ｍｌのキシレンに溶解させたストロンチウム−２−エチ
ルヘキサネートを加え（ステップＳ１４）、１２５℃か
ら最高温度１４０℃で３０分間加熱撹拌した（ステップ
Ｓ１５）。その後、この溶液に１０ｍｌのキシレンに溶
解させたビスマス−２−エチルヘキサネートを加え（ス
テップＳ１６）、１３０℃から最高温度１５０℃で１０
時間加熱撹拌した（ステップＳ１７）。
【００３６】次に、この溶液から低分子量のアルコール
と水と溶媒として使用したキシレンとを除去するため
に、１３０℃〜１５０℃の温度で５時間蒸留した。この
溶液からダストを除去するために、０．４５μｍ径のフ
ィルタで瀘過した（ステップＳ１８）。その後、溶液の
ＳｒＢｉ2Ｔａ2Ｏ9の濃度を０．１ｍｏｌ／ｌに調整
し、これを前駆体溶液ｂとする（ステップＳ１９）。な
お、これらの原料は上記のものに限定されるものではな
く、溶媒は上記出発原料が十分溶解するものであればよ
い。
【００３７】次いで、上記の前駆体溶液ａ、ｂを使用
し、ＳＢＴ／ＳＢＴＮ／ＳＢＴの三層積層構造の強誘電
体薄膜を成膜する工程を図４の工程図により説明する。
まず、前述した下部白金電極４を持つ基板上に、上記前
駆体溶液ａを滴下し、２０秒間３０００ｒｐｍでスピン
塗布した（ステップＳ２０）。その後、基板を１２０℃
に加熱したホットプレーとに載せ、５分間大気中でベー
クし乾燥させた（ステップＳ２１）。その際、乾燥を均
一に進ませるために温度範囲を１００℃〜１３０℃とす
ることが好ましく、最適な乾燥温度は１２０℃程度であ
る。これは、この温度範囲より高い温度、例えば１５０
℃で乾燥を行った場合、後述の積層する段階で膜応力に
よりクラックが発生するので、それを防止するためであ
る。
【００３８】その後、完全に溶媒を揮発させるため、ウ
エハ（基板）を２５０℃に加熱したホットプレートに載
せ、５分間大気中でベークし焼成し、一層目のＳＢＴ層
を形成した（ステップＳ２２）。この温度は溶媒の沸点
以上であって、工程時間の短縮のため２５０℃〜３００
℃程度の温度で行うことが好ましい。
【００３９】次に、この一層目のＳＢＴ層上に、上記前
駆体溶液ｂを滴下し、２０秒間３０００ｒｐｍでスピン
塗布した（ステップＳ２３）。その後、基板を１２０℃
に加熱したホットプレーとに載せ、５分間大気中でベー
クし乾燥させた（ステップＳ２４）。その後、完全に溶
媒を揮発させるため、ウエハ（基板）を２５０℃に加熱
したホットプレートに載せ、５分間大気中でベークし焼
成し、二層目のＳＢＴＮ層を形成した（ステップＳ２
５）。
【００４０】次に、この二層目のＳＢＴＮ層上に、上記
前駆体溶液ａを滴下し、２０秒間３０００ｒｐｍでスピ
ン塗布した（ステップＳ２６）。その後、基板を１２０
℃に加熱したホットプレーとに載せ、５分間大気中でベ
ークし乾燥させた（ステップＳ２７）。その後、完全に
溶媒を揮発させるため、ウエハ（基板）を２５０℃に加
熱したホットプレートに載せ、５分間大気中でベークし
焼成し、三層目のＳＢＴ層を形成した（ステップＳ２
８）。なお、それぞれの層の厚さや組成等は、使用する
前駆体溶液の濃度や粘度の調整により制御可能なもので
ある。
【００４１】ここで、強誘電体薄膜を成す層の厚さにつ
いて、説明する。強誘電体薄膜を成す層の厚さについて
検討を行った結果、一層あたりの膜厚が１００Å未満で
はしま状になってしまい成膜でず、膜厚が１０００Åを
越えるとクラックが入ってしまった。このことから、強
誘電体薄膜を成す層の一層あたりの厚さとしては、１０
０Å以上１０００Å以下にしなければならないことがわ
かった。
【００４２】本実施形態では、一層目のＳＢＴ層、ＳＢ
ＴＮ層、二層目のＳＢＴ層の膜厚はそれぞれ約６７ｎｍ
で、強誘電体薄膜のトータル膜厚として２００ｎｍとし
た。
【００４３】次に、上記ステップ２８の工程の後、第１
焼成としてＲＴＡ（Rapid ThermalAnnealing）法を用い
て、酸素雰囲気中５８０℃で３０分間の仮焼成を行い
（ステップＳ２９）、ＥＢ（electron beam）蒸着法に
より、膜厚１５０ｎｍのＰｔ上部電極６をマスク蒸着し
た（ステップＳ３０）。なお、本実施の形態では、ＲＴ
Ａ法を用いて大気圧酸素雰囲気中で熱処理を行ったが、
ＲＴＡ法以外に通常の熱処理炉を用いても良い。また、
本実施の形態では、強誘電体特性評価用の電極サイズと
して、Ｐｔ上部電極を１００μｍφの電極としたが、本
発明がこれらの電極形状や電極サイズに限定されるもの
ではない。
【００４４】次に、上部電極形成後、第２焼成（本焼
成）として、ＲＴＡ法を用い、酸素雰囲気中で７５０℃
で３０分の焼成を行った（ステップＳ３１）。この第２
焼成の温度は、上記第１焼成の温度より高温であること
が望ましい。以上の工程により、ＳＢＴ層５ａ／ＳＢＴ
Ｎ層５ｂ／ＳＢＴ層５ｃから成る積層強誘電体薄膜５の
作製を完了した（ステップＳ３２）。
【００４５】なお、第１焼成温度としては５００〜６０
０℃、第２焼成温度としては６００〜８００℃の範囲
で、本発明による強誘電体薄膜素子が製造可能なもので
ある。
【００４６】また、比較のため、ＳＢＴ層単一薄膜の強
誘電体薄膜から成る比較例１の強誘電体薄膜素子と、Ｓ
ＢＴＮ層単一薄膜の強誘電体薄膜から成る比較例２の強
誘電体薄膜素子も作製した。ここで、比較例１は、製造
工程において上記前駆体溶液ａのみを用いて、図４のス
テップＳ２０〜ステップ２２の工程を３回繰り返した
後、ステップ２９以降の工程により作製したものであ
り、それ以外の製造工程、素子構造等は本実施形態と同
様のものである。また、比較例２についても、製造工程
において上記前駆体溶液ｂのみを用いて、図４のステッ
プＳ２０〜ステップ２２の工程を３回繰り返した後、ス
テップ２９以降の工程により作製したものであり、それ
以外の製造工程、アニール等の熱処理温度、素子構造等
は本実施形態と同様のものである。なお、比較例１及び
比較例２の強誘電体薄膜のトータル膜厚は、本実施形態
と同じ２００ｎｍである。
【００４７】なお、上記のようにして形成されたＳＢＴ
膜の抵抗率は３．８×１０13Ω・ｃｍであり、ＳＢＴＮ
膜の抵抗率は２．２×１０11Ω・ｃｍであり、ＳＢＴ膜
の方が大きな値を示すものである。また、本実施形態の
ＳＢＴ層／ＳＢＴＮ層／ＳＢＴ層積層強誘電体薄膜の抵
抗率は、３．３×１０13Ω・ｃｍであった。
【００４８】次いで、上記のようにして作製した強誘電
体薄膜素子の強誘電特性を測定した結果について説明す
る。強誘電特性の測定は、図１に示すタイプのキャパシ
タに対して電圧を印加して、図５に示すソーヤタワー回
路を用いて行ったものである。図８に示すソーヤタワー
ブリッジとは、オシロスコープ等の測定機器に接続して
表示させて利用されるものである。本実施形態の測定で
は、オシロスコープの横軸端子に強誘電体薄膜素子に印
加された電圧Ｖを分割した電圧ＶXが入力され、強誘電
体薄膜の分極表面電荷密度をＰ、真電荷面密度をＤと
し、キャパシタンスがＣRの基準コンデンサを図８のよ
うに接続しておくと、（Ｐ＋ε0Ｅ）×Ａ即ちＤ×Ａ
（Ａは電極面積）と基準コンデンサに蓄えられた電荷Ｃ
RＶXとは共にＱに等しいので、縦軸端子にはＤに比例し
た電圧ＶY（ＤＡ／ＣR）が入力される。
【００４９】強誘電体においては、ＰがεＥに比べて十
分に大きいので、Ｄ＝Ｐとみなせる。このＶY−ＶX曲線
を既知の量である膜厚、分圧比、電極面積（Ａ）、基準
コンデンサのキャパシタンスＣRを用いて目盛り直せ
ば、Ｐ−Ｅ（残留自発分極−電界）ヒステリシス曲線又
はＤ−Ｅ（蓄積電荷量−電界）ヒステリシス曲線が得ら
れ、これから、残留自発分極（Ｐｒ）、抗電界（Ｅ
ｃ）、蓄積電荷量（ΔＱ）のそれぞれの値を読み取るこ
とができる。
【００５０】このソーヤタワー法を用いて、本実施形態
及び比較例１、２の強誘電体薄膜素子について、印加電
圧を１〜１２Ｖの変化させたときの強誘電特性を測定し
た結果を、図６、図７、及び図８に示す。なお、図６〜
８において、●は本実施形態（ＳＢＴ層／ＳＢＴＮ層／
ＳＢＴ層積層強誘電体薄膜）によるもの、○は比較例１
（ＳＢＴ単一層強誘電体薄膜）によるもの、□は比較例
２（ＳＢＴＮ単一層強誘電体薄膜）によるものである。
【００５１】図６は、残留自発分極Ｐｒの値の印加電圧
依存性を示すグラフである。図６から、本実施形態のも
のでは、ＳｒＢｉ2Ｔａ2Ｏ9にＮｂを添加したＳｒＢｉ2
Ｔａ0.8Ｎｂ1.2Ｏ9から成る比較例２のものと比較し
て、残留自発分極Ｐｒが約１．７倍（３Ｖ印加時）にな
り、メモリ素子として用いる場合にメモリの読み出しに
おいて、非常に有利となる。さらに、本実施形態のもの
は、比較例１（ＳＢＴ単一層強誘電体薄膜）と比較する
と、残留自発分極Ｐｒ値は劣るものの、比較例２（ＳＢ
ＴＮ単一層強誘電体薄膜）と同様の印加電圧変化に対す
るＰｒ値の良好な飽和特性を示している。これらのこと
から、本実施形態のＳＢＴ層／ＳＢＴＮ層／ＳＢＴ層積
層強誘電体薄膜は、ＳＢＴの良好な飽和特性とＳＢＴＮ
の高い残留自発分極値を兼ね備えていることが分かる。
【００５２】図７は、抗電界Ｅｃの値の印加電圧依存性
を示すグラフである。図７から、ＳｒＢｉ2Ｔａ2Ｏ9に
Ｎｂを添加したＳｒＢｉ2Ｔａ0.8Ｎｂ1.2Ｏ9から成る比
較例２が大きな抗電界Ｅｃを示しているのに対して、本
実施形態のものでは比較例１（ＳＢＴ単一層強誘電体薄
膜）とそれほど変わらない十分に小さなＥｃを示してい
る。さらに、本実施形態のものは、比較例２（ＳＢＴＮ
単一層強誘電体薄膜）と比較すると、抗電界Ｅｃ値はわ
ずかながら劣るものの、比較例１（ＳＢＴ単一層強誘電
体薄膜）と同様の印加電圧変化に対するＥｃ値の良好な
飽和特性を示している。
【００５３】図８は、スイッチング電荷量ΔＱの値の印
加電圧依存性を示すグラフである。図８によれば、図６
に示した残留自発分極Ｐｒの値の印加電圧依存性と同様
の傾向を示している。すなわち、本実施形態のＳＢＴ層
／ＳＢＴＮ層／ＳＢＴ層積層強誘電体薄膜は、ＳＢＴの
印加電圧に対するΔＱ値の良好な飽和特性とＳＢＴＮの
高いΔＱを兼ね備えていることが分かる。
【００５４】以上のような本実施形態の良好な諸特性
は、結晶構造がほとんど同じ強誘電体材料から成る複数
の層の積層構造とすることによって、残留自発分極など
の特性劣化させることなく結晶を成長させることができ
たものと考えられる。
【００５５】次いで、本実施形態の強誘電体薄膜素子及
び比較例１、２の強誘電体薄膜素子の疲労特性を測定し
た結果について説明する。印加電圧を３Ｖとし、繰り返
し回数に対する蓄積電荷量の変化を測定した結果を図９
に示す。なお、図９において、●は本実施形態（ＳＢＴ
層／ＳＢＴＮ層／ＳＢＴ層積層強誘電体薄膜）によるも
の、■は比較例１（ＳＢＴ単一層強誘電体薄膜）による
もの、▲は比較例２（ＳＢＴＮ単一層強誘電体薄膜）に
よるものである。
【００５６】図９から、繰り返し回数が２×１０11サイ
クル後のそれぞれの蓄積電荷量の値を比較すると、比較
例２（ＳＢＴＮ単一層強誘電体薄膜）が９０％程度の値
に劣化しているのに対して、本実施形態と比較例１（Ｓ
ＢＴ単一層強誘電体薄膜）ではほとんど劣化していない
ことが分かる。さらに、本実施形態の蓄積電荷量の値そ
のものも、比較例２よりもわずかばかり劣るものの、比
較例２よりも大きな十分な値を示している。これらのこ
とから、本実施形態のものは、ＳＢＴＮの高い電荷量を
保ったまま、分極反転に伴う疲労がほとんどないことが
分かる。
【００５７】次いで、本実施形態の強誘電体薄膜素子及
び比較例１、２の強誘電体薄膜素子のリーク電流特性を
測定した結果について説明する。強誘電体メモリは、電
源ＯＦＦのときでもメモリ内容の記憶を維持するという
不揮発性を有しており、通常動作においてＤＲＡＭ動作
をするＮＶＤＲＡＭなどにに応用された場合、リーク電
流が大きいことはリフレッシュ時間が短くなってしまう
などの問題の原因となる。それに対し、蓄積電荷量を一
定に保ったまま、リーク電流を何桁も小さくできれば、
リフレッシュ時間を長くとることができ、メモリ素子特
性を大幅に改善できる。また、リーク電流が大きいと、
強誘電体薄膜にかかる電界が小さくなってしまい、反転
分極が十分に起こらないなどの問題も発生する。これら
の点から、リーク電流はできるだけ小さいことが望まし
い。
【００５８】印加電圧を３Ｖとし、本実施形態の強誘電
体薄膜素子及び比較例１、２の強誘電体薄膜素子のリー
ク電流密度を変化を測定した結果を、それぞれの強誘電
体薄膜の抵抗理と共に図１０に示す。図１０によると、
比較例１（ＳＢＴ単一層強誘電体薄膜）と比較例２（Ｓ
ＢＴＮ単一層強誘電体薄膜）とを比較すると、比較例１
の方が抵抗率が２桁高くリーク電流が２桁小さくなって
いる。さらに、本実施形態と比較例１、２を比較する
と、本実施形態の抵抗率は比較例１と同じ桁で比較例２
よりも２桁高い値となっており、本実施形態のリーク電
流は比較例１と同じ桁で比較例２より２桁小さい良好な
値となっている。このことから、本実施例では、抵抗率
の高いＳＢＴ層間に、抵抗率の低いＳＢＴＮ層を挿入す
ることによって、ＳＢＴＮの高い残留自発分極を維持し
ながら、リーク電流を２桁も低減できたことが分かる。
これは、強誘電体薄膜において、高抵抗率の強誘電体層
を挿入することにより、この層がリーク電流を遮断する
効果を持つために、リーク電流が高抵抗率の強誘電体層
のリーク電流並に下がったものと考えられる。つまり、
高抵抗層の常誘電体を使った積層構造と違って、本実施
形態のように、強誘電体で高抵抗の層を用いることによ
り、強誘電性特性を劣化させずにリーク特性を改善でき
る。
【００５９】以上のような結果から、本実施形態の強誘
電体薄膜素子では、ＳＢＴ層／ＳＢＴＮ層／ＳＢＴ層積
層強誘電体薄膜を採用することによって、ＳＢＴＮの高
い残留自発分極Ｐｒ値及びスイッチング電荷量ΔＱ値を
維持したまま、抗電界Ｅｃ値及びリーク電流を低く抑
え、疲労のほとんどない強誘電体薄膜素子を実現できる
ことが判明した。
【００６０】次いで、第２の実施形態として、上記第１
の実施形態で用いた、ＳＢＴ層とＳＢＴＮ層の積層パタ
ーンを変えて、すなわち、それらの層の順番を入れ換え
ると共に層数も変化させて、８種類の強誘電体薄膜素子
を作製し、それらの諸特性を調べた。本実施形態の素子
作製については、上記第１の実施形態と同様の前駆体溶
液ａによる工程と前駆体溶液ｂによる工程の順番を入れ
換えるか又はそれらの工程の工程数を変えただけであ
り、その他の成膜条件は上記第１の実施形態と同一であ
り、また素子構造についてもＳＢＴ層とＳＢＴＮ層の順
番が入れ換えわっているだけでそれ以外は上記第１の実
施形態と全く同じものである。
【００６１】第２の実施形態の膜構造は、図１１に示す
ような８種類である。図１１において、層ＡはＳｒＢｉ
2Ｔａ2Ｏ9層（ＳＢＴ層）であり、層ＢはＳｒＢｉ2Ｔａ
0.8Ｎｂ1.2Ｏ9層を示し、また、図中で基板の記載は省
略している。なお、これら８種類の強誘電体薄膜素子の
うち、薄膜ＡＢＡは上記第１の実施形態であり、薄膜Ａ
ＡＡは上記比較例１であり、薄膜ＢＢＢは上記比較例２
である。
【００６２】これらの本実施形態の８種類の強誘電体薄
膜素子について、残留分極Ｐｒ、抗電界Ｅｃ、スイッチ
ング電荷量δＱ、及びリーク電流密度ＩLを測定した結
果を図１２に示す。なお、図１２において、それぞれの
単位は、残留分極ＰｒがμＣ／ｃｍ2、抗電界Ｅｃがｋ
Ｖ／ｃｍ、スイッチング電荷量δＱがμＣ／ｃｍ2、及
びリーク電流密度ＩLがＡ／ｃｍ2である。
【００６３】図１２によると、下部電極の最も近い位置
にＳＢＴＮ層が配置された構造（薄膜ＢＢＡ、ＢＡＡ、
ＢＡＢ、ＢＢＢ）では、残留分極Ｐｒが大きい値を示し
ている。また、これらを下部電極の最も近い位置にＳＢ
Ｔ層が配置された構造（薄膜ＡＢＢ、ＡＢＡ、ＡＡＢ、
ＡＡＡ）に関してＰｒ値を比較すると、ＳＢＴＮ層のな
い薄膜ＡＡＡ以外は、ＳＢＴＮ層の層数に関係なくほぼ
同等の値を示しており、ＳＢＴＮ層を有するものではＳ
ＢＴＮ層の層数がＰｒ値にほとんど影響を与えないこと
が分かった。
【００６４】一方、抗電界Ｅｃに関しては、ＳＢＴＮ層
の層数が多いほど、値が高くなる傾向を示している。そ
して、リーク電流に関しては、薄膜ＢＢＢを除いて、１
０-9〜１０-8程度と小さい値となっている。
【００６５】これらの本実施形態の諸特性の測定の結果
として、強誘電体特性が優れていたのは高Ｐｒ値かつ低
Ｅｃ値を示した薄膜ＢＡＡであり、逆に特性が悪かった
のは低Ｐｒ値かつ高Ｅｃ値を示した薄膜ＡＢＢであっ
た。これらのことから、残留分極Ｐｒ、スイッチング電
荷量δＱ、リーク電流密度ＩLに関しては、ＳＢＴＮ層
の層数にそれほど依存せず、下部電極の最も近い位置に
ＳＢＴＮ層とＳＢＴ層のいずれが配置されているかで特
性が変わっており、特に下部電極の最も近い位置にＳＢ
ＴＮ層が配置された強誘電体薄膜素子において良好な強
誘電体特性が得られることが分かった。
【００６６】また、薄膜ＢＡＡの強誘電体薄膜素子につ
いて、上記第１の実施形態と同様に、疲労特性を測定し
た結果、同様の良好な結果が得られ、ＳＢＴＮ単一層強
誘電体薄膜に比べ、積層構造とすることにより、高い強
誘電体特性を維持したまま、疲労特性が改善されること
が分かった。
【００６７】次いで、第３の実施形態として、上記第１
の実施形態のＳＢＴ層／ＳＢＴＮ層／ＳＢＴ層積層強誘
電体薄膜に代えて、ＳＢＴ層／Ｂｉ4Ｔｉ3０12層（以下
ＢＴＯ層と称す）／ＳＢＴ層積層強誘電体薄膜を用いた
強誘電体薄膜素子を作製して、その諸特性を測定した。
【００６８】素子作製には、上記実施形態と同様にゾル
−ゲル法を用い、前駆体溶液の出発原料としてＳｒ、Ｂ
ｉ、Ｔｉのオクチル酸溶媒を使用し、これらをキシレン
溶媒に分散させて２種類（ＳＢＴ層用とＢＴＯ層用）の
前駆体溶液を合成した。なお、原料は上記のものに限定
されるものではなく、溶媒についても上記出発原料が十
分に分散する溶媒であれば良い。これらの原料を、ＳＢ
Ｔ層についてはＳｒ／Ｂｉ／Ｔｉ＝１／４／４、ＢＴＯ
層についてはＢｉ／Ｔｉ＝４／３となるように適量の原
料を混合し、溶媒の濃度及び粘度を調整した後の溶液を
前駆体溶液として、スピンコート法で基板上に成膜し
た。
【００６９】成膜条件は、まずスピンコート法を用いて
５０００ｒｐｍ２０秒間で１層目を塗布した後、乾燥工
程として１１５℃１５分間オーブンでベークした。その
後、仮焼結として４００℃６０分間の焼成を行った。以
上のプロセスと同様に、２層目と３層目を成膜した。次
に、本焼結として、ＲＴＡ法により酸素雰囲気中で６５
０℃１５秒間の焼成を行い、ＳＢＴ層／ＢＴＯ層／ＳＢ
Ｔ層積層強誘電体薄膜を形成した。そして、この積層強
誘電体薄膜上には、上記第１の実施形態と同様にして、
上部電極を形成し、本実施形態の強誘電体薄膜素子とし
た。なお、本実施形態においても、比較のため、上記第
１の実施形態と同様に、ＢＴＯ単一層強誘電体薄膜から
成る強誘電体薄膜素子を比較例３として作製した。
【００７０】次いで、本実施形態（ＳＢＴ層／ＢＴＯ層
／ＳＢＴ層積層強誘電体薄膜）、上記比較例１（ＳＢＴ
単一層強誘電体薄膜）、及び比較例３（ＢＴＯ単一層強
誘電体薄膜）のそれぞれの強誘電体薄膜素子について、
残留分極Ｐｒ、抗電界Ｅｃ、リーク電流、抵抗率を、前
述の実施形態と同様にして測定した結果を図１３に示
す。
【００７１】図１３から、本実施形態の残留分極Ｐｒ
は、比較例１の２倍以上の非常に大きな値を示している
ことが分かる。これは、上記実施形態と同様に、強誘電
体薄膜を積層構造として、結晶構造がほとんど同じＳＢ
Ｔ強誘電体層を挿入したことにより、残留分極などの特
性を劣化させることなく、結晶を成長させることができ
たためである。
【００７２】また、比較例３（ＢＴＯ単一層）では、リ
ーク電流が大きく、抵抗率が小さい。これに比較して、
比較例１（ＳＢＴ単一層）では、リーク電流が２桁ほど
小さく、抵抗率も２桁ほど大きく、いずれも良好な値を
示している。一方、本実施形態では、ＢＴＯの高い残留
分極Ｐｒ値を維持しながら、比較例３よりもリーク電流
が２桁小さくなっていることが分かる。
【００７３】これらのことから、上記第１の実施形態と
同様、強誘電体薄膜中に、高抵抗率の強誘電体層を挿入
することにより、その強誘電体層がリーク電流を遮断す
る効果を持つために、リーク電流が高抵抗の強誘電体薄
膜のリーク電流並に下がったと考えられる。つまり、高
抵抗層の常誘電体を使った積層構想と違って、本実施形
態のように強誘電体で高抵抗の層を用いることにより、
強誘電体特性をほとんど劣化させることなく、リーク特
性を改善できることが分かった。
【００７４】次いで、第４の実施形態として、本発明を
キャパシタ構造の不揮発性メモリに適用したものについ
て、図１４、１５を参照して説明する。
【００７５】図１４は、本実施形態の不揮発性メモリの
構造を示す要部概略断面図である。図１４に示すよう
に、この不揮発メモリは、一つのキャパシタ２４と一つ
のトランジスタ２３とから一つのメモリセルが構成され
るものである。ここで、キャパシタ２４は本発明による
積層強誘電体薄膜５が一対の電極（導体）２６、２６’
で挟まれて成り、また、トランジスタ２３はビット線２
８とワード線２７とＡｌ電極２５に接続された信号ライ
ン２９とから成る。なお、Ａｌ電極２５はキャパシタ２
４の電極２６’にも接続されている。
【００７６】次に、本実施形態の製造方法について説明
する。まずｎ型シリコン基板上に、ＳｉＯ2、Ｓｉ3Ｎ4
を形成し、フォトエッチングにより後にトランジスタを
形成する部分にＳｉ3Ｎ4を残して、フィールド酸化を行
い、フィールドＳｉＯ2を形成する。次に、先に形成し
たＳｉ3Ｎ4膜及び直下のＳｉＯ2膜を除去し、ゲート酸
化膜によってゲートＳｉＯ2を形成した後、ポリシリコ
ンゲート２７を形成する。そして、このゲート２７をマ
スクにして、イオン打ち込みを行いソース２８及びドレ
イン２９を形成した後、ＰＳＧ（珪リン酸ガラス）で覆
い、リフローして平坦化する。その上に、電極２６を形
成した後、上述の第１の実施形態と同様にして積層強誘
電体薄膜５を電極２６上に形成し、更にその上に、電極
２６’を形成する。その後、また、ＰＳＧで覆いリフロ
ーした後、電極２６’、ドレイン２９上にコンタクトホ
ールをエッチングにより形成して、最後に配線用Ａｌ電
極２５を設ける。
【００７７】次いで、本実施形態のキャパシタ構造不揮
発メモリの操作について、その等価回路である図１５を
参照して説明する。“１”を書き込むには、ビット線２
８より、トランジスタ２３を経由して、積層強誘電体薄
膜５にその抗電界以上の負のパルスを印加すると、積層
強誘電体薄膜５が誘電分極を起こし、負の残留分極電荷
がキャパシタ２４の電極２６側に蓄積されることによ
り、書き込みが行われる。また、“０”を書き込むに
は、ビット線２８より、トランジスタ２３を経由して、
積層強誘電体薄膜５に抗電界以上の正パルスを印加する
と、正の残留分極電荷がキャパシタ２４の電極２６側に
蓄積されることにより、書き込みが行われる。
【００７８】“１”を読み出すには、正のパルスを印加
すると、負の残留分極電極が今度は分極反転を起こし、
正の残留分極がキャパシタ２４の電極２６側に蓄積され
ることになり、従ってパルスの印加前後で正の残留分極
電荷と負の残留分極電荷との差の電荷量の変化が生じ、
これを利用して読み出しが行われる。一方、“０”を読
み出す場合、正のパルスを印加しても、分極反転が起こ
らないので、従ってパルスの印加前後で電荷量の変化が
ほとんど生じないので、これを利用して読み出しが行わ
れる。なお、実際の読み出しは、パルスの印加前後の電
荷量の差をビット線に、例えばセンスアンプを接続し
て、ビット情報を同定することができる。ここで、積層
強誘電体薄膜５は残留分極を持つので、電源をＯＦＦに
しても“１”あるいは“０”の状態が保持され、不揮発
性記憶動作が実現される。
【００７９】なお、掻痒の構造で、強誘電体の高誘電率
特性のみを利用して、ＤＲＡＭ動作させて、電源ＯＦＦ
時のみ不揮発メモリとして動作させることも可能であ
る。
【００８０】なお、本実施形態において、前述の第１の
実施形態に示したように、第１焼成温度が５００〜７５
０℃で、第２焼成温度が６００〜８００℃という製造方
法で製造される、緻密でかつ表面平坦性の良好な強誘電
体薄膜であるので、極めて特性の良い半導体装置を実現
することが可能である。
【００８１】次いで、第５の実施形態として、本発明を
ＭＦＭＩＳ−ＦＥＴ（メタル・フェロエロクトリック・
メタル・インシュレータ・セミコンダクタ−ＦＥＴ）に
適用したものについて、図１６を参照して説明する。
【００８２】図１６は、本実施形態の要部概略断面図を
示す図である。図１６に示すように、この素子は、ｎ型
シリコン基板表面にドレイン領域３５とソース領域３６
とが形成されており、それらの上部に、ゲート絶縁膜で
あるＳｉＯ2膜３０、フローティングゲート３１、積層
強誘電体薄膜３２、コントロールゲート３３、配線用電
極３４が順次配置されている。
【００８３】次に、本実施形態の製造方法について説明
する。まず、上記第４の実施形態と同様にして、ｎ型シ
リコン基板１上に、ゲートＳｉＯ2３０を形成し、その
上にフローティングゲート３１をＰｔで形成した後、イ
オン打ち込みによりドレイン３５とソース３６を形成
し、ＰＳＧ（珪リン酸ガラス）で覆い、リフローして平
坦化する。次に、Ｐｔゲート３１上のＰＳＧをエッチン
グで除去し、上述の第１の実施形態と同様にして積層強
誘電体薄膜３２をフローティングゲート３１上に成膜
し、更にその上にコントロールゲート３３をＰｔで形成
する。その後、また、ＰＳＧで覆いリフローした後、コ
ントロールゲート３３、ドレイン３５、ソース３６上に
コンタクトホールをエッチングにより形成して、最後に
配線用Ａｌ電極３４を設ける。
【００８４】次いで、本実施形態のＭＦＭＩＳ−ＦＥＴ
の動作について説明する。このＭＦＭＩＳ−ＦＥＴで
は、コントロールゲート３３に電圧を印加し、積層強誘
電体薄膜３２の分極方向を変えることにより、その静電
誘導のためにフローティングゲート３１を介して、ゲー
ト絶縁膜であるＳｉＯ2膜３０も誘電分極し分極方向が
変化する。この分極の向きによって、ゲート直下の半導
体表面のチャンネルの形成が制御できるので、ドレイン
電流のＯＮ−ＯＦＦにより“１”“０”を定義できる。
【００８５】例えば、ゲート電極（フローティングゲー
ト３１）がゼロバイアス状態においては、半導体基板
（シリコン基板１）方向に積層強誘電体薄膜３２がフロ
ーティングゲート３１側が負極性となるように分極して
いるとすると、ＳｉＯ2膜３０が誘電分極しＳｉ基板１
に接する面が負極性となり、Ｓｉ基板１のＳｉＯ2膜３
０に接する表面は正極性となりドレイン３５とソース３
６が接続されない（ＯＦＦ状態）。
【００８６】次に、ゲート電極に積層強誘電体薄膜３２
の抗電界よりも大きな正電圧を印加すと、積層強誘電体
薄膜３２の分極方向が反転しフローティングゲート３１
側が正極性となるように分極する。この場合には、Ｓｉ
Ｏ2膜３０が誘電分極しＳｉ基板１に接する面が正極性
となり、Ｓｉ基板１のＳｉＯ2膜３０に接する表面は負
極性となりドレイン３５とソース３６が接続された状態
になる（ＯＮ状態）。この状態（ＯＮ状態）でゲート電
圧をゼロバイアスにしても、積層強誘電体薄膜３２の残
留分極により、この状態は保持される。このとき、積層
強誘電体薄膜３２の分極が保持される限り、ＳｉＯ2膜
３０の誘電分極が保たれるので、非破壊読み出し可能な
不揮発性メモリとして動作させることが可能となる。
【００８７】なお、本実施形態において、前述の第１の
実施形態に示したように、第１焼成温度が５００〜７５
０℃で、第２焼成温度が６００〜８００℃という製造方
法で製造される、緻密でかつ表面平坦性の良好な強誘電
体薄膜であるので、極めて特性の良い半導体装置を実現
することが可能である。
【００８８】なお、上記第５の実施形態において、本発
明の強誘電体薄膜素子を集積回路から成る半導体装置と
して、キャパシタ構造の不揮発メモリとＭＦＭＩＳ−Ｆ
ＥＴに適用した例を示したが、これに限定されるもので
はなく、本発明は焦点電素子、強誘電体冷陰極素子等の
他の構造の半導体装置にも適用可能なものである。
【００８９】なお、上記実施形態において、強誘電体薄
膜の材料としてＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）、ＳＢＴ
Ｎ（ＳｒＢｉ2Ｔａ0.8Ｎｂ1.2Ｏ9）、ＢＴＯ（Ｂｉ4Ｔ
ｉ3Ｏ12）を用いたが、材料はこれに限定されるもので
はなく、電気陽性度が高いＳｒ、Ｂｉ、Ｔｉ、又はＴａ
を含むビスマス層状構造化合物が好ましく、上記の他、
ＳｒＢｉ4Ｔｉ4Ｏ15、ＳｒＢｉ4（Ｔｉ，Ｚｒ）4Ｏ15、
ＳｒＢｉ2Ｎｂ2Ｏ9、ＣａＢｉ2Ｔａ2Ｏ9、ＢａＢｉ2Ｔ
ａ2Ｏ9、ＢａＢｉ2Ｎｂ2Ｏ9、ＰｂＢｉ2Ｔａ2Ｏ9などが
適用可能なものである。
【００９０】
【発明の効果】本発明の強誘電体薄膜素子によれば、従
来より低いアニール温度で十分に高い自発残留分極と十
分に低い抗電界を実現できる。
【００９１】さらに、具体的に述べれば、ＳｒＢｉ2Ｔ
ａ0.8Ｎｂ1.2Ｏ9（ＳＢＴＮ）の残留分極値はＳｒＢｉ2
Ｔａ2Ｏ9（ＳＢＴ）の１．７倍であるが、一方、抗電
界、リーク電流値が大きく改善の必要があったが、上記
の本発明による実施形態に示したように、高抵抗層であ
るＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）との積層構造とするこ
とによって、ＳＢＴＮの高い残留分極値及びスイッチン
グ電荷量をほぼ保ったまま、抗電界及びリーク電流密度
を大幅に改善でき、デバイス化した場合に、メモリの読
み出しにおいて非常に有利となる。
【００９２】また、抗電界については、ＳＢＴＮとＳＢ
Ｔとの積層構造とすることにより、ＳＢＴＮの高い残留
分極をほぼ保ったまま、ＳＢＴＮの抗電界値に比べ、約
５０％と大幅に低減でき、また印加電圧依存性に対し３
Ｖから飽和する良好な飽和特性を持ち、デバイス化した
場合に動作電圧を低減するのに役立つ。
【００９３】また、リーク電流密度に関しても、ＳＢＴ
ＮとＳＢＴとの積層構造とすることにより、ＳＢＴＮの
高い残留分極をほぼ保ったまま、リーク電流密度の値を
ＳＢＴＮに比べ２桁も下げることができ、ＤＲＡＭどう
させる場合にはリフレッシュ時間を長くでき、更にＦＲ
ＡＭとして使用する場合には強誘電体薄膜に十分な電界
がかかるようになり分極反転が十分に起こり動作の安定
性及び信頼性を改善することができる。
【００９４】また、疲労特性についても、ＳＢＴＮとＳ
ＢＴとの積層構造とすることにより、ＳＢＴＮ単一層で
は２×１０11サイクル後のスイッチング電荷量が元の９
０％程度に低減したのに対して、ＳＢＴＮとＳＢＴとの
積層構造とすることにより、劣化がほとんど無く、分極
反転に伴う疲労を大きく低減することができる。
【００９５】また、ＳＢＴＮとＳＢＴとの積層構造ばか
りでなく、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）とＢｉ4Ｔｉ3
Ｏ12との積層構造等でも、同様に特性の向上が可能とな
る。
【００９６】このように、本発明によれば、動作電圧が
小さく、リーク電流が小さく、疲労特性に優れた強誘電
体薄膜素子を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明による第１の実施形態の強誘電体薄膜素
子の要部概略断面図である。
【図２】第１の実施形態の製造に用いる前駆体溶液ａを
合成する工程を示す工程図である。
【図３】第１の実施形態の製造に用いる前駆体溶液ｂを
合成する工程を示す工程図である。
【図４】第１の実施形態の製造工程を説明する工程図で
ある。
【図５】第１の実施形態、比較例１、及び比較例２の強
誘電特性の測定に用いたソーヤタワーブリッジを示す図
である。
【図６】第１の実施形態、比較例１、及び比較例２の残
留自発分極Ｐｒ値の印加電圧依存性を示す図である。
【図７】第１の実施形態、比較例１、及び比較例２の抗
電界Ｅｃ値の印加電圧依存性を示す図である。
【図８】第１の実施形態、比較例１、及び比較例２のス
イッチング電荷量ΔＱ値の印加電圧依存性を示す図であ
る。
【図９】第１の実施形態、比較例１、及び比較例２の図
１の疲労特性を示す図である。
【図１０】第１の実施形態、比較例１、及び比較例２の
３Ｖ印加時のリーク電流及び抵抗率を示す図である。
【図１１】第２の実施形態の強誘電体薄膜素子の膜構造
を示す概念図である。
【図１２】第２の実施形態の残留分極Ｐｒ値、抗電界Ｅ
ｃ値、スイッチング電荷量δＱ値、及びリーク電流密度
ＩL値を示す図である。
【図１３】第３の実施形態、比較例１、及び比較例３の
残留分極Ｐｒ値、抗電界Ｅｃ値、スイッチング電荷量δ
Ｑ値、及び３Ｖ印加時のリーク電流値、抵抗率を示す図
である。
【図１４】第４の実施形態のキャパシタ構造の不揮発メ
モリの構造を示す要部概略図である。
【図１５】第４の実施形態の等価回路を示す図である。
【図１６】第５の実施形態のＭＦＭＩＳ−ＦＥＴの構造
を示す要部概略図である。
【符号の説明】
１ Ｓｉ基板 ４、６ Ｐｔ膜 ５、３２ 積層強誘電体薄膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木場 正義 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平５−13706（ＪＰ，Ａ) 特開 平６−13542（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板上に電極薄膜及び強誘電体薄膜を具
    備した強誘電体薄膜素子において、 前記強誘電体薄膜が３層以上の複数の層から成り、該複
    数の層のうちの少なくとも一層の構成元素の組成が他の
    層の構成元素の組成と異なると共に、該他の層のうち二
    層以上の構成元素の組成が同じであり、かつ他の層と構
    成元素の組成が異なる少なくとも一層が他の層よりも抵
    抗率が低いことを特徴とする強誘電体薄膜素子。
  2. 【請求項２】 請求項１に記載の強誘電体薄膜素子にお
    いて、 前記強誘電体薄膜を成す複数の層のうちの少なくとも一
    層がビスマス層状構造化合物材料から成ることを特徴と
    する強誘電体薄膜素子。
  3. 【請求項３】 請求項２に記載の強誘電体薄膜素子にお
    いて、 前記強誘電体薄膜を成す複数の層のそれぞれが、Ｓｒ、
    Ｂｉ、Ｔｉ、Ｔａ、又はＮｂのうちから選択される金属
    元素を一種類以上含んでいることを特徴とする強誘電体
    薄膜素子。
  4. 【請求項４】 請求項１から３のいずれか１項に記載の
    強誘電体薄膜素子において、 他の層の抵抗率が１０12Ω・ｃｍ以上であることを特徴
    とする強誘電体薄膜素子。
  5. 【請求項５】 請求項１から４のいずれか１項に記載の
    強誘電体薄膜素子において、 前記強誘電体薄膜を成す複数の層の厚さがそれぞれ１０
    ０Å以上１０００Å以下であることを特徴とする強誘電
    体薄膜素子。
  6. 【請求項６】 請求項１から５のいずれか１項に記載の
    強誘電体薄膜素子を用いた半導体装置であって、 前記基板が集積回路ウエハであり、半導体装置を構成す
    る集積回路の回路部分に前記強誘電体薄膜素子を備える
    ことを特徴とする半導体装置。
  7. 【請求項７】 基板上に電極薄膜及び強誘電体薄膜を具
    備した強誘電体薄膜素子の製造方法において、 含有金属元素の一部が異なる複数の前駆体溶液を用い、
    それぞれの前駆体溶液塗布工程及び乾燥工程を施して少
    なくとも２種類の膜から成る３層以上の積層膜を形成し
    た後、第１焼成を施してから電極薄膜を形成して、第２
    焼成を行うことを特徴とする強誘電体薄膜素子の製造方
    法。
JP06253896A 1996-03-19 1996-03-19 強誘電体薄膜素子、それを用いた半導体装置、及び強誘電体薄膜素子の製造方法 Expired - Fee Related JP3258899B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP06253896A JP3258899B2 (ja) 1996-03-19 1996-03-19 強誘電体薄膜素子、それを用いた半導体装置、及び強誘電体薄膜素子の製造方法
EP97301838A EP0797244A3 (en) 1996-03-19 1997-03-19 Thin ferroelectric film element and method for manufacturing the same
US08/816,795 US5831299A (en) 1996-03-19 1997-03-19 Thin ferroelectric film element having a multi-layered thin ferroelectric film and method for manufacturing the same
US09/132,896 US5998819A (en) 1996-03-19 1998-08-12 Thin ferroelectric film element having a multi-layered thin ferroelectric film and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP06253896A JP3258899B2 (ja) 1996-03-19 1996-03-19 強誘電体薄膜素子、それを用いた半導体装置、及び強誘電体薄膜素子の製造方法

Publications (2)

Publication Number Publication Date
JPH09260612A JPH09260612A (ja) 1997-10-03
JP3258899B2 true JP3258899B2 (ja) 2002-02-18

Family

ID=13203103

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06253896A Expired - Fee Related JP3258899B2 (ja) 1996-03-19 1996-03-19 強誘電体薄膜素子、それを用いた半導体装置、及び強誘電体薄膜素子の製造方法

Country Status (3)

Country Link
US (2) US5831299A (ja)
EP (1) EP0797244A3 (ja)
JP (1) JP3258899B2 (ja)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6343855B1 (en) 1996-09-12 2002-02-05 Citizen Watch Co., Ltd. Ferroelectric element process for producing the same and ink jet head
JP3438509B2 (ja) * 1997-02-04 2003-08-18 セイコーエプソン株式会社 セラミックス薄膜及びその製造方法
US5784310A (en) * 1997-03-03 1998-07-21 Symetrix Corporation Low imprint ferroelectric material for long retention memory and method of making the same
JPH1187664A (ja) * 1997-04-28 1999-03-30 Nippon Steel Corp 半導体装置及びその製造方法
US7602007B2 (en) * 1997-04-28 2009-10-13 Yoshihiro Kumazaki Semiconductor device having controllable transistor threshold voltage
KR20010031913A (ko) * 1997-11-10 2001-04-16 가나이 쓰토무 유전체 소자와 그 제조 방법
JP3019845B1 (ja) * 1997-11-25 2000-03-13 セイコーエプソン株式会社 インクジェット式記録ヘッド及びインクジェット式記録装置
US6350643B1 (en) * 1997-12-18 2002-02-26 Advanced Technology Materials, Inc. Reduced degradation of metal oxide ceramic due to diffusion of a mobile specie therefrom
KR100292819B1 (ko) * 1998-07-07 2001-09-17 윤종용 커패시터및그의제조방법
JP3187011B2 (ja) * 1998-08-31 2001-07-11 日本電気株式会社 半導体装置の製造方法
JP3517876B2 (ja) * 1998-10-14 2004-04-12 セイコーエプソン株式会社 強誘電体薄膜素子の製造方法、インクジェット式記録ヘッド及びインクジェットプリンタ
JP2000138349A (ja) * 1998-10-30 2000-05-16 Sharp Corp 半導体記憶装置の製造方法
KR100324589B1 (ko) * 1998-12-24 2002-04-17 박종섭 반도체 소자의 강유전체 캐패시터 제조방법
JP2000236075A (ja) * 1999-02-12 2000-08-29 Sony Corp 誘電体キャパシタの製造方法および半導体記憶装置の製造方法
WO2001024265A1 (fr) * 1999-09-30 2001-04-05 Rohm, Co., Ltd. Memoire non volatile
US6693033B2 (en) * 2000-02-10 2004-02-17 Motorola, Inc. Method of removing an amorphous oxide from a monocrystalline surface
JP2002170938A (ja) 2000-04-28 2002-06-14 Sharp Corp 半導体装置およびその製造方法
US6303502B1 (en) * 2000-06-06 2001-10-16 Sharp Laboratories Of America, Inc. MOCVD metal oxide for one transistor memory
WO2002082510A1 (en) * 2000-08-24 2002-10-17 Cova Technologies Incorporated Single transistor rare earth manganite ferroelectric nonvolatile memory cell
JP3627640B2 (ja) 2000-09-22 2005-03-09 松下電器産業株式会社 半導体メモリ素子
WO2002071477A1 (en) 2001-03-02 2002-09-12 Cova Technologies Incorporated Single transistor rare earth manganite ferroelectric nonvolatile memory cell
KR100379941B1 (ko) * 2001-03-06 2003-04-11 주승기 거대 단결정립 강유전체 박막의 제조방법 및 이를 이용한강유전체 기억소자의 제조방법
US6709989B2 (en) 2001-06-21 2004-03-23 Motorola, Inc. Method for fabricating a semiconductor structure including a metal oxide interface with silicon
US6717195B2 (en) * 2001-06-29 2004-04-06 Rohm Co., Ltd. Ferroelectric memory
US6693298B2 (en) 2001-07-20 2004-02-17 Motorola, Inc. Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same
US6639249B2 (en) * 2001-08-06 2003-10-28 Motorola, Inc. Structure and method for fabrication for a solid-state lighting device
US20030026310A1 (en) * 2001-08-06 2003-02-06 Motorola, Inc. Structure and method for fabrication for a lighting device
US6673667B2 (en) * 2001-08-15 2004-01-06 Motorola, Inc. Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials
FR2836071B1 (fr) * 2002-02-21 2005-02-04 Commissariat Energie Atomique Composant pour microsysteme d'analyse biologique ou biochimique
US7066088B2 (en) * 2002-07-31 2006-06-27 Day International, Inc. Variable cut-off offset press system and method of operation
US6825517B2 (en) * 2002-08-28 2004-11-30 Cova Technologies, Inc. Ferroelectric transistor with enhanced data retention
US6714435B1 (en) 2002-09-19 2004-03-30 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
US6888736B2 (en) 2002-09-19 2005-05-03 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
JP3974096B2 (ja) * 2002-09-20 2007-09-12 キヤノン株式会社 圧電体素子及びインクジェット記録ヘッド
US6806202B2 (en) 2002-12-03 2004-10-19 Motorola, Inc. Method of removing silicon oxide from a surface of a substrate
US6963090B2 (en) 2003-01-09 2005-11-08 Freescale Semiconductor, Inc. Enhancement mode metal-oxide-semiconductor field effect transistor
WO2005074032A1 (ja) * 2004-01-28 2005-08-11 Fujitsu Limited 半導体装置及びその製造方法
EP1564537A1 (de) * 2004-02-17 2005-08-17 Siemens Aktiengesellschaft Zerstörungfreie Überwachung mikrostruktureller Veränderungen eines Bauteils ( Schichtsystem, Turbinenschaufeln, Brennkammerauskleidung )
DE102004011432A1 (de) * 2004-03-09 2005-09-29 Infineon Technologies Ag Halbleiterspeicherzelle, Verfahren zu deren Herstellung und Halbleiterspeichereinrichtung
JP5103706B2 (ja) * 2004-07-30 2012-12-19 富士通株式会社 強誘電体キャパシタをもつ半導体装置及びその製造方法
US7193283B2 (en) * 2005-06-20 2007-03-20 Magnachip Semiconductor Ltd. Flash cell using a piezoelectric effect
JP5109341B2 (ja) 2006-11-14 2012-12-26 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP4535076B2 (ja) * 2007-03-14 2010-09-01 セイコーエプソン株式会社 強誘電体キャパシタとその製造方法
WO2011043794A2 (en) * 2009-09-29 2011-04-14 Yale University Ferroelectric devices including a layer having two or more stable configurations
JP5218460B2 (ja) * 2010-03-26 2013-06-26 セイコーエプソン株式会社 焦電型光検出器、焦電型光検出装置及び電子機器
JP5360023B2 (ja) * 2010-09-06 2013-12-04 富士通株式会社 半導体装置及びその製造方法
US20210143248A1 (en) * 2019-11-13 2021-05-13 Semiconductor Components Industries, Llc Semiconductor structure having laminate dielectric films and method of manufacturing a semiconductor structure

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5077270A (en) * 1987-03-26 1991-12-31 Matsushita Electric Industrial Co., Ltd. Elements comprising a film of a perovskite compound whose crystallographic axes are oriented and a method of making such elements
US5146299A (en) * 1990-03-02 1992-09-08 Westinghouse Electric Corp. Ferroelectric thin film material, method of deposition, and devices using same
DE4039924A1 (de) * 1990-12-14 1992-06-17 Hoechst Ag Legierungen aus teilkristallinen und amorphen polyaryletherketonen
US5423285A (en) * 1991-02-25 1995-06-13 Olympus Optical Co., Ltd. Process for fabricating materials for ferroelectric, high dielectric constant, and integrated circuit applications
EP0611359A1 (en) * 1991-11-14 1994-08-24 Scottish & Newcastle plc A pressurised container for providing an effervescent liquid
US5206788A (en) * 1991-12-12 1993-04-27 Ramtron Corporation Series ferroelectric capacitor structure for monolithic integrated circuits and method
JPH05235416A (ja) * 1992-02-21 1993-09-10 Murata Mfg Co Ltd 強誘電体薄膜素子
US5850089A (en) * 1992-03-13 1998-12-15 American Research Corporation Of Virginia Modulated-structure of PZT/PT ferroelectric thin films for non-volatile random access memories
JP3407204B2 (ja) * 1992-07-23 2003-05-19 オリンパス光学工業株式会社 強誘電体集積回路及びその製造方法
WO1994010704A1 (en) * 1992-10-23 1994-05-11 Symetrix Corporation Integrated circuit with layered superlattice material and method of fabricating same
JP2924574B2 (ja) * 1993-05-31 1999-07-26 富士ゼロックス株式会社 配向性強誘電体薄膜素子
US5548475A (en) * 1993-11-15 1996-08-20 Sharp Kabushiki Kaisha Dielectric thin film device
JP3113141B2 (ja) * 1993-12-28 2000-11-27 シャープ株式会社 強誘電体結晶薄膜被覆基板、その製造方法及び強誘電体結晶薄膜被覆基板を用いた強誘電体薄膜デバイス
US5426075A (en) * 1994-06-15 1995-06-20 Ramtron International Corporation Method of manufacturing ferroelectric bismuth layered oxides
US5635741A (en) * 1994-09-30 1997-06-03 Texas Instruments Incorporated Barium strontium titanate (BST) thin films by erbium donor doping
US5524092A (en) * 1995-02-17 1996-06-04 Park; Jea K. Multilayered ferroelectric-semiconductor memory-device
US5625529A (en) * 1995-03-28 1997-04-29 Samsung Electronics Co., Ltd. PZT thin films for ferroelectric capacitor and method for preparing the same

Also Published As

Publication number Publication date
JPH09260612A (ja) 1997-10-03
US5998819A (en) 1999-12-07
EP0797244A3 (en) 1998-12-16
EP0797244A2 (en) 1997-09-24
US5831299A (en) 1998-11-03

Similar Documents

Publication Publication Date Title
JP3258899B2 (ja) 強誘電体薄膜素子、それを用いた半導体装置、及び強誘電体薄膜素子の製造方法
JP3188179B2 (ja) 強誘電体薄膜素子の製造方法及び強誘電体メモリ素子の製造方法
US6198119B1 (en) Ferroelectric element and method of producing the same
JP3363301B2 (ja) 強誘電体薄膜被覆基板及びその製造方法及び強誘電体薄膜被覆基板によって構成された不揮発性メモリ
KR100737636B1 (ko) 금속 박막 및 그 형성 방법, 유전체 캐패시터 및 그 제조방법과 반도체 장치
JPH0773732A (ja) 誘電体薄膜素子及びその製造方法
KR19990013720A (ko) 강유전체 캐패시터와 그 제조 방법 및 그 캐패시터를이용한 메모리셀
CN101714579B (zh) 铁电体电容器、铁电体电容器的制造方法、铁电体存储器
JP2004319651A (ja) メモリの素子及びその製造方法
JP4811551B2 (ja) 強誘電体膜の製造方法および強誘電体キャパシタの製造方法
JPH104181A (ja) 強誘電体素子及び半導体装置
JP3292795B2 (ja) 半導体メモリ素子の製造方法
US6855973B2 (en) Semiconductor memory device including a capacitor an upper electrode of which being resistant of exfoliation
JPH0969614A (ja) 強誘電体薄膜、誘電体薄膜及び強誘電体薄膜を含む集積回路の製造方法
JPH08340084A (ja) 誘電体薄膜の製造方法および該製造方法によって作製された誘電体薄膜
JPH10270646A (ja) 強誘電体薄膜素子の製造方法及び半導体装置
JP3924928B2 (ja) 強誘電体材料及び強誘電体メモリ
JPH10223847A (ja) 強誘電体薄膜素子の製造方法、強誘電体薄膜素子及び強誘電体メモリ装置
JP2001338834A (ja) 誘電体キャパシタの製造方法
JPH09312381A (ja) 半導体装置およびその製造方法
JP2001332549A (ja) 結晶性酸化物膜の形成方法および半導体装置
JP2004319995A (ja) 強誘電体膜およびその製造方法ならびに半導体装置
JP3720270B2 (ja) 酸化物結晶質膜の製造方法
JP4968654B2 (ja) 酸化物材料、強誘電体材料及びそれを用いた電子デバイス
JP2010157748A (ja) 金属膜およびその製造方法、誘電体キャパシタおよびその製造方法ならびに半導体装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071207

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081207

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091207

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees