JP2004080000A - 半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】信頼性の高いメモリセル構造の製造方法を提供する。
【解決手段】第１半導体層内に溝が形成され、溝の内壁がキャパシタ絶縁膜６３で覆われると共に溝が蓄積電極６４で埋め込まれる。絶縁膜を介して第１半導体層上に第２半導体層が形成されると共に、第２半導体層と蓄積電極６４とが、溝を貫通する導電層６６により接続される。上下方向に積層されたソース７９、チャネル６８、及びドレイン層６９と、ソース、チャネル、及びドレイン層を囲むように配設されたゲート絶縁膜７４と、ゲート絶縁膜７４を囲むように配設されたゲート電極７５と、を具備するＭＯＳトランジスタが、蓄積電極６４上に位置するように第２半導体層に形成され、ここでＭＯＳトランジスタの下部のソースまたはドレイン拡散層６９の一方が導電層６６に接続される。
【選択図】 図２７
【解決手段】第１半導体層内に溝が形成され、溝の内壁がキャパシタ絶縁膜６３で覆われると共に溝が蓄積電極６４で埋め込まれる。絶縁膜を介して第１半導体層上に第２半導体層が形成されると共に、第２半導体層と蓄積電極６４とが、溝を貫通する導電層６６により接続される。上下方向に積層されたソース７９、チャネル６８、及びドレイン層６９と、ソース、チャネル、及びドレイン層を囲むように配設されたゲート絶縁膜７４と、ゲート絶縁膜７４を囲むように配設されたゲート電極７５と、を具備するＭＯＳトランジスタが、蓄積電極６４上に位置するように第２半導体層に形成され、ここでＭＯＳトランジスタの下部のソースまたはドレイン拡散層６９の一方が導電層６６に接続される。
【選択図】 図２７
Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特に微細化に適したダイナミック型ＲＡＭ （ＤＲＡＭ）のメモリ構造及びその製造方法に関する。
【０００２】
【従来の技術】
１個のＭＯＳトランジスタと１個のキャパシタとによりメモリセルを構成する、いわゆるＭＯＳ型ＤＲＡＭは高集積化の一途をたどっている。高集積化に伴って情報を記憶するキャパシタの面積が減少し、従って蓄積される電荷量が減少する。この結果、センス・アンプのノイズマージンが弱くなりメモリ内容が誤って読み出されたり、α線等の放射線によりメモリ内容が破壊されるといった問題が生じている。
【０００３】
この様な問題点を解決するため、キャパシタ領域に溝（トレンチ）を堀って占有面積を拡大することなく、実効的に表面積を大きくしてキャパシタ容量を増大させ、これにより蓄積容量を増大させる方法が提案されている。
【０００４】
しかし、この方法においても次のような問題がある。
【０００５】
プレート電極がシリコン基板面より上に出ているので、微細化が進行した時にこの段差が原因でＭＯＳトランジスタのゲート電極（ワード線）同士のショートが起こり、ゲート電極の加工が非常に難しい。
【０００６】
Ｓｉ基板側に電荷を蓄積する構造のため、溝形成時のエッチングダメージ等の除去が難かしく、キャパシタ耐圧の劣化や接合リークの増大が生じ、メモリセルのポーズ時間が劣化する。
【０００７】
また、この種のメモリセルの中で、基板を共通電極とし、溝内に各キャパシタ毎に独立の蓄積電極を埋め込み形成し、その上部にＭＯＳトランジスタを形成する構造が、高集積化を達成できるものとして注目されている（例えば、ＩＥＤＭ８８；Ｐ．５８８〜５９１）。この構造のメモリセルは、キャパシタの上にＭＯＳトランジスタがありメモリセル面積を小さくすることに有効である。
【０００８】
しかし、この構造では次のような問題がある。
【０００９】
埋込みプレート電極とＭＯＳトランジスタの基板とがｐｎ接合で結合しているため、プレート電圧（ＶＰＬ）とＭＯＳトランジスタの基板バイアス電圧（Ｖｓｕｂ ）とを任意に選べず（例えばＶＰＬ＝１／２Ｖｃｃ＝約−１．５Ｖ、Ｖｓｕｂ ＝＋１．５Ｖ）、ＭＯＳトランジスタのカットオフ特性やキャパシタ絶縁膜の信頼性を著しく低下させる。
【００１０】
現在のところ不安定で且つ工程そのものに長時間を要するエピタキシャル成長工程を３回も用いるなど、工程の歩留り及び工期を著しく低下させ、大容量ＤＲＡＭの実現には不向きである。
【００１１】
また、ＤＲＡＭのさらなる高集積化を図るためのメモリセル構造として、半導体基板をエッチングしてＳｉ柱を形成し、このＳｉ柱の下部にキャパシタ、上部にトランジスタを形成するものが種々提案されている（例えば、ＩＥＤＭ’８９，Ｐ．２３〜２６）。この構造は、１つのＳｉ柱の下部側面にキャパシタが、さらにその上部に縦型のＭＯＳトランジスタが形成された三次元構造のメモリセルである。
【００１２】
しかし、この構造では次のような問題がある。
【００１３】
プレート電極をＳｉ柱の途中まで埋め込み形成することが必要で、製造上非常に難しく、製品の歩留りが上がらない。
【００１４】
隣接するＳｉ柱どうしの分離がいわゆるトレンチ分離となり、細くて深い溝のため、底部のエッチングダメージの除去が困難となるか、或いは、埋込み材の熱処理時のストレスにより接合リークが発生する。このため、メモリとしてのデータ保持特性が劣化するなど信頼性を著しく低下させる。
【００１５】
【発明が解決しようとする課題】
そこで本発明の目的は、プレート電極を基板の中に埋め込み、Ｓｉ表面の段差を減少させ、ゲート電極、ビット線等の加工を容易にすることにある。
【００１６】
本発明の別の目的は、ＭＯＳトランジスタやキャパシタの蓄積電極を基板から完全に絶縁し、α線等によるソフトエラーを防ぐ構造を提供することにある。
【００１７】
本発明のさらに別の目的は、ＭＯＳトランジスタが薄膜ＳＯＩ構造となっているためショートチャネル効果がおこりにくく、ビット線コンタクトの拡散層リークも小さいため、非常にデータ保持時間（ポーズ・タイム）の長いメモリセル構造を提供することにある。
【００１８】
本発明のさらに別の目的は、キャパシタ絶縁膜に印加される電界を小さくでき、信頼性を向上させることができ、且つＭＯＳトランジスタのカットオフ特性も改善できる基板電極型の溝堀りキャパシタ構造をもつメモリセル構造を提供することにある。
【００１９】
本発明のさらに別の目的は、メモリセル領域では素子分離が必要なく、微細なメモリセル面積の三次元構造をなし、且つ信頼性の高いメモリセル構造を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の第１の視点に係る半導体装置の製造方法は、第１半導体層内に溝を形成し、前記溝の内壁をキャパシタ絶縁膜で覆うと共に前記溝を蓄積電極で埋め込む工程と、絶縁膜を介して前記第１半導体層上に第２半導体層を形成すると共に、前記第２半導体層と前記蓄積電極とを、前記溝を貫通する導電層により接続する工程と、上下方向に積層されたソース、チャネル、及びドレイン層と、前記ソース、チャネル、及びドレイン層を囲むように配設されたゲート絶縁膜と、前記ゲート絶縁膜を囲むように配設されたゲート電極と、を具備するＭＯＳトランジスタを、前記蓄積電極上に位置するように前記第２半導体層に形成し、ここで前記ＭＯＳトランジスタの下部のソースまたはドレイン拡散層の一方を前記導電層に接続させる工程と、具備する。
【００２１】
【発明の実施の形態】
以下本発明を図示の実施例に沿って説明する。
【００２２】
図１（ａ）、（ｂ）、（ｃ）は、本発明の第１実施例に係るＤＲＡＭの隣接する２ビット分を示す平面図（ａ）、そのＢ−Ｂ断面図（ｂ）、及びそのＣ−Ｃ断面図（ｃ）である。
【００２３】
例えば、厚さ０．１μｍ程度の薄いｐ型（１００）で、比抵抗５Ωｃｍ程度のＳｉ基板３と、比抵抗が０．１Ωｃｍ程度のｎ型（１００）のＳｉ基板１との間に絶縁膜層２が形成されていて、メモリセル領域内に溝（トレンチ）がＳｉ基板３及び前記絶縁膜２を突き抜けてＳｉ基板１に達する様に形成されている。さらに、溝内部には、第１多結晶Ｓｉ膜によるプレート電極９がメモリセル毎に形成され、Ｓｉ基板１と溝底部で電気的に接続されている。さらに、溝の中のプレート電極９の表面には、キャパシタ絶縁膜１２を介して第２、第３多結晶Ｓｉ膜からなる蓄積電極１３、１５が埋込み形成されている。キャパシタ絶縁膜１２は、この実施例では、ＣＶＤ法により堆積したＳｉ３ Ｎ４ 膜とその表面を酸化したいわゆるＮＯ膜である。プレート電極９は複数のメモリセル毎に共通配設されている。またキャパシタ領域に隣接する位置にはゲート酸化膜１７を介して第４多結晶Ｓｉ膜からなるゲート電極１８が配設され、各ゲート電極に自己整合的にソース、ドレインのｎ型拡散層１９が形成されて、ＭＯＳトランジスタが構成されている。
【００２４】
第２多結晶シリコン膜１５の中の不純物が拡散されて、ｎ型拡散層１９と一体化されるｎ型拡散層１５ｄが上部基板の側面領域が露出した領域に形成されている。即ち、蓄積電極１３は、溝の上部側面でＭＯＳトランジスタの拡散層１９と、第２多結晶シリコン膜１５及びｎ型拡散層１５ｄを介して電気的に接続される。２１はＣＶＤ法で堆積した絶縁膜であり、これにコンタクト孔が開けられてＭＯＳトランジスタの拡散層１９に接続されるビット線２２が配設されている。２４は保護膜である。
【００２５】
次にこのＤＲＡＭの製造工程について説明する。図２（ａ）、（ｂ）〜図９（ａ）、（ｂ）は、製造工程における図１（ａ）、（ｂ）に対応する平面図及び断面図である。
【００２６】
具体的にその製造工程を説明すると、まず、不純物濃度１×１０１９ｃｍ−３程度のｎ型Ｓｉ基板１上に厚さ３μｍ程度のＳｉＯ２ 層２をもち、その上に厚さ１００ｎｍ程度で不純物濃度５×１０１５ｃｍ−３程度のｐ型（１００）Ｓｉ層３をもつ積層構造基板を用意する。この様な積層構造基板を用意するには、いくつかの方法があるが、ここではその中の代表的な方法を説明する。
【００２７】
まず２枚のＳｉ基板１、３を用意する。そのうちの１枚はメモリセル及びその駆動回路を形成するものである。次に通常のウェット酸化により各Ｓｉ基板の表面に厚さ１．５μｍ程度の熱酸化膜２（２ａ、２ｂ）を形成し、プレート電極となるＳｉ基板１と重ね合わせる。この時、例えばＳｉ基板１、３の間にパルス状の電圧（±１００〜±５００Ｖ）を加えて、例えば１０−１Ｐａ程度に減圧して接着する。このとき基板を８００℃程度に加熱してもよい。
【００２８】
この様にして２枚のＳｉ基板を接続した後、Ｓｉ基板３の側から通常の研磨を行ない薄膜化する。研磨には通常の物理的研磨とエッチング液としてフッ酸、硝酸、酢酸液等を含んだ混合液を用いて研磨する化学的研磨とを組み合わせて行なってもよい。最後に通常のＳｉ基板と同じようにして表面の鏡面研磨を行ない、Ｓｉ基板１上に酸化膜２（トータル３μｍ程度）、薄膜のｐ型層３が順次積層されたＳｉ基板を得ることができる。
【００２９】
この他にこの様な積層構造基板を得るために、レーザーアニール法を用いて固相エピタキシャル成長技術を用いてもよい。また、いわゆるＳＩＭＯＸ法（酸素のイオン注入後に高温処理を行い、イオン注入層を酸化膜層に変える技術）を用いてもよい。
【００３０】
いずれの場合も、ＳｉＯ２ 膜層２の厚さは、キャパシタ容量の確保の点から所望の厚さ、例えば３μｍ程度にする。
【００３１】
次にＳｉ基板３の表面に熱酸化法により２０ｎｍ程度の酸化膜４、ＣＶＤ法により膜厚１５０ｎｍ程度のＳｉ３ Ｎ４ 膜５を順次形成する。この後通常のフォトリソグラフィー法を用いてレジスト（図示せず）マスクでＳｉ３ Ｎ４ 膜５、ＳｉＯ２ 膜４、Ｓｉ基板３を順次エッチングする。次にＳｉ基板３の側面のエッチング面のエッチングダメージ処理を施す。その後、ＣＶＤ等により全面にＳｉＯ２ 膜６を堆積すると共に、レジスト等を用いたいわゆるエッチバック法により前記Ｓｉ基板の凹領域（素子分離領域）にＳｉＯ２ 膜６を選択的に埋込む（図２（ａ）、（ｂ））。
【００３２】
この後、溝形成領域に窓を有するフォトレジストパターン（図示せず）を用いて反応性イオンエッチング法（ＲＩＥ）により、Ｓｉ３ Ｎ４ 膜５、ＳｉＯ２ 膜４、Ｓｉ基板３、ＳｉＯ２ 膜２を順次エッチングしてＳｉ基板１に達する様に溝７を形成する（図３（ａ）、（ｂ））。
【００３３】
この後、Ｓｉ基板３の側面に選択的に熱酸化膜８を例えば１０ｎｍ程度形成した後、全面にＣＶＤ法により約５０ｎｍ膜層の多結晶Ｓｉ膜９を堆積する。そして膜９に例えばひ素（Ａｓ＋ ）を斜めイオン注入や垂直にイオン注入することにより溝の底面部と側面部も含めて全面にひ素を注入する。そして、さらに９００℃、３０分の熱処理を行なうことによりＳｉ基板１中へｎ型不純物（Ａｓ＋ ）を再拡散し、Ｓｉ基板１の一部１０と電気的な接続を行なう（図４（ａ）、（ｂ））。
【００３４】
この後、全面にフォトレジストを塗布し、全面を露光し、現像することにより溝の中にのみフォトレジスト１１を充てんすることができる。この後、溝の中以外の多結晶Ｓｉ膜９を例えばＲＩＥ法を用いて除去し、溝の中のＳｉ基板３より下の位置にプレート電極となるｎ型の多結晶Ｓｉ膜９を残置する（図５（ａ）、（ｂ））。
【００３５】
この後、レジスト１１を除去し、プレート電極９の表面を洗浄した後、キャパシタ絶縁膜１２としてＳｉ３ Ｎ４ とその表面の酸化膜（いわゆるＮＯ膜）あるいはこれらの多層膜などを形成する。このとき、Ｓｉ３ Ｎ４ 膜はＣＶＤ法により形成するので溝の側壁、底面にも均一な膜を形成し、キャパシタ絶縁膜１２の信頼性向上をはかることができる。各膜厚はＳｉ３ Ｎ４ 膜が６ｎｍ、その表面の熱酸化膜が２ｎｍ程度である。
【００３６】
次に全面にｎ型不純物をドープした第２多結晶Ｓｉ膜１３を堆積する（図６（ａ）、（ｂ））。その後、レジスト等を用いたいわゆるエッチバック手法を用いてケミカル、ドライ・エッチング（ＣＤＥ）法により溝７外の絶縁膜１２及びＳｉ膜１３を除去する。この時、第２多結晶Ｓｉ膜１３は溝７より外のＭＯＳトランジスタ領域へ張り出さないと同時に基板Ｓｉ３の膜厚方向のほぼ中央程度の所まで埋込まれている方がよい。次に通常のフォトリソグラフィ法により側面コンタクトを取りたい領域を含むように穴が形成されたレジスト１４を利用して溝上部のＳｉ基板３の側面のＮＯ膜１２及びＳｉＯ２ 膜８をＣＦ４ ガスを用いたケミカルドライエッチング法（ＣＤＥ法）及びＮＨ４ Ｆ液などにより選択除去し、Ｓｉ基板３の側面を露出させる（図７（ａ）、（ｂ））。
【００３７】
次にレジスト１４を除去した後、例えば不純物としてＡｓ＋ （ひ素）またはＰ＋ （リン） を含む第３多結晶Ｓｉ膜１５をＣＶＤ法により全面に堆積する。そして、例えば９００℃、Ｎ２ 中で３０分程度の熱処理を行って、第３多結晶Ｓｉ膜中の不純物を第２多結晶Ｓｉ膜１３及びＳｉ基板３の側面に拡散させてｎ型層１５ｄを形成する。この後、第３の多結晶Ｓｉ膜１５を例えば先の第２の多結晶Ｓｉ膜１３の場合と同様のＣＤＥ法によりエッチバックして溝７内に埋込む。そして、全面を例えばウェット酸化することにより膜厚１０ｎｍ程度の熱酸化膜１６を選択的に第３多結晶Ｓｉ膜の表面にのみ形成する（図８（ａ）、（ｂ））。これは、Ｓｉ基板３の表面が耐酸化性膜（Ｓｉ３ Ｎ４ 膜５）で覆われていることによる。このようにして、本実施例では図示のように第２と第３の多結晶Ｓｉ膜１３、１５からなる蓄積電極は溝７内に限定されて埋込み形成され、また将来ＭＯＳトランジスタの拡散層とつながるｎ型層１５ｄを自己整合的に形成することができる。
【００３８】
この後、露出しているＳｉ３ Ｎ４ 膜５をＣＦ４ ＋Ｎ２ ＋Ｏ２ ガスでケミカル・ドライ・エッチング（ＣＤＥ）を行ない選択的に除去する。さらに、ＳｉＯ２ 膜４を除去してＳｉ基板３の表面を露出させ、１２ｎｍ程度の熱酸化膜からなるゲート酸化膜１７を形成する。そして、この上に第４の多結晶Ｓｉ膜によるワード線となるゲート電極１８を形成し、このゲート電極１８をマスクとして例えばリン（Ｐ＋ ）をイオン注入してソース、ドレインとなるｎ型拡散層１９を形成する（図９（ａ）、（ｂ））。
【００３９】
ここで、ＭＯＳトランジスタのしきい値電圧を調整するため、ｎチャネルＭＯＳトランジスタについてはボロンなどの不純物を、またｐチャネルＭＯＳトランジスタにはＰなどの不純物をイオン注入するいわゆるチャネルイオン注入工程を、ゲート酸化膜１７の形成前に行なう。さらに、ゲート電極１８をマスクとして、ｎチャネルＭＯＳトランジスタではｎ型不純物のドーピングを、ｐチャネルトランジスタではｐ型不純物のドーピングを行ない、ソース、ドレイン拡散層１９を形成する。また、拡散層１９は前述のように拡散層１５ｄとつながって一体化し、ＭＯＳトランジスタのソースまたはドレイン領域となる。
【００４０】
次に例えば周辺回路ではＬＤＤ構造とするためにゲート電極側壁にスペーサ２０を形成し、これをマスクにしてｎ＋ 型、またはｐ＋ 型拡散層の形成等を行なう。この後、全面にＣＶＤ法を用いて絶縁膜２１を堆積し、メルト工程を行なう。そして、これにコンタクト孔を開け、多結晶Ｓｉ膜２２ａとタングステンシリサイド膜２２ｂを用いたいわゆるポリサイド膜により拡散層１９に接続されるビット線２２を形成する（図１）。
【００４１】
この様にして図１図示の溝堀りキャパシタ型メモリセル構造が得られる。ここでｎ型Ｓｉ基板１が全キャパシタの共通電極であり、各溝内に埋込まれた多結晶Ｓｉ膜１３、１５がそれぞれのキャパシタ毎に独立した蓄積電極（記憶ノード）となる。またＭＯＳトランジスタはＳｉ基板１と絶縁分離されたＳｉ基板３の中に形成されているいわゆるＳＯＩ型となる。
【００４２】
動作電圧として、Ｓｉ基板１にはプレート電位の例えば＋１．５Ｖ（１／２Ｖｃｃに相当）が印加され、溝内の蓄積電極１３、１５に信号電荷が蓄えられることにより情報の記憶が行なわれる。
【００４３】
また、第１実施例の変更例として図１０に示すように溝７をＳｉ基板１の中に深く（例えば３μｍ程度）くい込む様に形成してもよい。この様にすると、Ｓｉ基板１のエッチング工程をつけ加えるだけでさらに大きな蓄積容量（キャパシタンス）を得ることができる。また、ＳｉＯ２ 膜２の膜厚もその分だけ薄くすることが可能となる。
【００４４】
また他の変更例として、プレート電極（Ｓｉ基板１）の取り出し方について説明する。
【００４５】
通常Ｓｉ基板１の裏面から電極端子を取り出すことができるが、この他に図１１に示すようにＳｉ基板３側から端子を取り出す手法もある。たとえばビット線コンタクトをあけた後、さらにもう１回、別のリソグラフィー工程とＳｉＯ２ 膜のエッチング（ＲＩＥ）工程を追加して、Ｓｉ基板１に達する様に穴を開ける。次のビット線形成の際に同時にｎ型のＳｉ基板１とも電気的接続をビット線で取り、Ｓｉ基板３側に持ち上げる。この後、従来の工程と同時に層間絶縁膜２４にコンタクトホールを開け、Ａｌ配線２５を配設して表面からプレート電極への配線の取り出しを可能にしている。この様にすると、全ての端子を基板表面から取れる様になり回路設計、チップアセンブリの際の自由度が大きくなる。
【００４６】
また上記実施例では、ＭＯＳトランジスタ領域のＳｉ基板３と蓄積電極１５とのコンタクトを取る際、多結晶Ｓｉ膜を２度埋込む工程の途中で側壁コンタクトを取る方法を示した。しかし、レジスト２６を用いた通常のリソグラフィー工程とエッチング工程とを用いることによりＭＯＳトランジスタの基板への側壁コンタクトを実現してもよい。図１２にこの工程例を示す。この場合、キャパシタ蓄積電極としての多結晶Ｓｉ膜の埋込みは１回ですむことになり工程の簡略化が図れる。
【００４７】
なお、上記実施例ではワード線方向に隣接する複数のメモリセルの相互関係は示していない。もし、メモリセル配置をフォールデッド・ビット線方式とする場合は第１図中の蓄積電極１５の領域上をワード線方向に隣接するメモリセルのゲート電極が通過することになる。上記実施例の製造工程では、この場合、ゲート電極と蓄積電極との間は蓄積電極１５を熱酸化して得られる酸化膜１６だけであるが、電極間の容量結合を減少させるために別途蓄積電極上の領域にＣＶＤ法で絶縁膜を堆積することは有効である。もちろん、本発明はオープンビット線構成のＤＲＡＭに適用することも可能である。
【００４８】
図１３（ａ）、（ｂ）、（ｃ）、（ｄ）は本発明の第２実施例に係る基板電極型トレンチ構造のＤＲＡＭを示す平面図、そのＢ−Ｂ断面図、Ｃ−Ｃ断面図、及びＤ−Ｄ断面図である。
【００４９】
このＤＲＡＭではｐ型Ｓｉ基板３１上にｎウェル層３２が形成され、このｎウェル層３２の中にキャパシタを形成する溝がある。この溝の内壁にはキャパシタ絶縁膜３５、及び溝を埋込んで蓄積電極３６が形成されている。この溝は各メモリセルの面積を最大に利用できる様に大きく形成されている。キャパシタが形成された基板３１の表面は絶縁膜３７で覆われ、この表面は平坦化され平坦面となっている。
【００５０】
一方、ＭＯＳトランジスタを形成する基板３８は、先述の平坦化された絶縁膜３７をもつ基板３１と絶縁膜３９を介して対向し、薄膜のＳｉ基板となっている。このＳｉ基板３８の中にＭＯＳトランジスタは形成される。ゲート絶縁膜４６を介してワード線となるゲート電極４７が形成され、このゲート電極４７に自己整合的にソース、ドレインのｎ型拡散層４９が形成される。ソース、ドレイン拡散層４９の一方とビット線（５５、５４）とは電気的に接続されている。５７は保護膜である。
【００５１】
また一方のソース、ドレイン拡散層は、埋込まれたキャパシタの蓄積電極３６と、絶縁膜（３７、３９）に開けられたコンタクト孔に形成された導電性膜４２を通して電気的に接続されている。５７は保護膜である。
【００５２】
次にこのＤＲＡＭの製造工程について説明する。図１４（ａ）、（ｂ）〜図２２（ａ）、（ｂ）はこのＤＲＡＭの製造工程を示す図１３（ａ）、（ｂ）に対応する平面図及び断面図である。
【００５３】
具体的にその製造工程を説明すると、比抵抗１〜１０Ωｃｍ程度のｐ（１００）基板１に不純物濃度１×１０１９ｃｍ−３程度の深さ６μｍ程度のｎウェル層３２を形成し、その上に厚さ５００ｎｍ程度のＳｉＯ２ 膜３３を形成する。この後、溝を形成するためのレジストパターンを形成し、まず異方性エッチングにより前記ＳｉＯ２ 膜３３をエッチングする。次に残るＳｉＯ２ 膜３３をマスクとして基板３１を異方性エッチングし、深さ５μｍ程度の溝３４を形成する。この後、アルカリ溶液を含むウェット処理等を行ない溝（トレンチ）形成時のエッチングダメージを除去し、さらに、露出した溝３４の内壁にキャパシタ絶縁膜３５を形成する（図１４（ａ）、（ｂ））。ここでは、Ｓｉ３ Ｎ４ 膜を全面に堆積した後、その表面を熱酸化するいわゆるＮＯ膜を用いてキャパシタ絶縁膜３５を形成する例を示したが、他の膜、例えば熱酸化膜でもよい。
【００５４】
さらに、全面にＣＶＤ法により例えばＰ（リン）をドープした第１多結晶シリコン膜３６を全面に堆積し、次にこの多結晶シリコン膜３６をＣＦ４ とＯ２ ガスを含む例えばケミカル・ドライ・エッチング（ＣＤＥ）法によりエッチングして溝３４に埋込み形成する（図１５（ａ）、（ｂ））。即ち、溝３４内に残される第１多結晶シリコン膜３６の表面がＳｉＯ２ 膜３３の表面とほぼ一致する様にエッチングする。ここでは、ＣＤＥ法によるいわゆるエッチバック法を用いたが、多結晶Ｓｉ膜とＳｉＯ２ 膜とのエッチング速度がほぼ等しくなる様な研磨剤を用いた研磨法（ポリッシング法）を用いて平坦化してもよい。
【００５５】
次に全面にＣＶＤ法によりＳｉＯ２ 膜３７を２００ｎｍ程度堆積する。
【００５６】
さらに、別のウェハ（シリコン基板３８、ｐ型（１００）で比抵抗１〜１０Ωｃｍ程度）を用意し、表面にＳｉＯ２ 膜３９を１００ｎｍ程度形成する。この後、表面にＳｉＯ２ 膜３７、３９を形成した２枚のＳｉ基板を面方位がそろうように重ね合わせる（図１６（ａ）、（ｂ））。このように２枚の基板の表面を重ね合わせる際、例えばこれらＳｉ基板の間にパルス状の電圧（±１００〜±５００Ｖ）を加え、例えば１０−１Ｐａ程度に減圧して接着してもよい。このとき、基板は８００℃程度加熱してもよい。またこの後、さらに通常の熱処理（例えば１０００℃、Ｎ２ 中で３０分）を行なってもよい。
【００５７】
このようにして２枚のＳｉ基板を接着した後、図１７に示すようにＳｉ基板３８側から通常の研磨を行ない薄膜化する。研磨には通常の物理研磨とエッチング液としてフッ酸、硝酸、酢酸液の混合液を用いたエッチング法等による化学的研磨とを組み合わせて行なってもよい。またｐ型とｎ型のエッチングスピードの差を利用し、エッチングストップ作用を用いて化学的研磨を行なってもよい。そして通常のＳｉ基板と同じようにして表面の鏡面研磨を行ない、図１７（ａ）、（ｂ）に示すような、キャパシタの上に絶縁物３７、３９を介して薄膜Ｓｉ基板３８が積層された構造のＳｉ基板を得ることができる。薄膜ＳＯＩのＳｉ基板３８の厚さはここでは１００ｎｍ程度とする。
【００５８】
次に基板３８の表面にＳｉＯ２ 膜１０ｎｍ、Ｓｉ３ Ｎ４ 膜１００ｎｍ程度からなる積層膜４０を形成した後、通常のリソグラフィー工程、異方性エッチング工程を用いてフィールド絶縁膜形成領域の積層膜４０と厚さ１００ｎｍのＳｉ基板３８の一部を除去し、下部の厚さ３００ｎｍのＳｉＯ２ 膜（３７、３９）を露出させる。さらに例えばＣＶＤ法によりＳｉＯ２ 膜を全面に堆積し、レジスト等の平坦化膜を用いたいわゆるエッチバック法によりフィールド領域にのみ酸化膜４１を埋込む。
【００５９】
なお、ここでは積層膜４０のＳｉＯ２ 膜を形成した後、ｎチャネルＭＯＳトランジスタ領域にはｐウェル層の形成、ｐチャネルＭＯＳトランジスタ領域にはｎウェルの形成を行なってもよいが、この工程は後の各々のトランジスタのチャネルイオン注入工程で兼ねてもよい。この後、キャパシタの蓄積電極３６とスイッチングトランジスタのソース及びドレインとをつなぐための穴を形成する。すなわち、通常のリソグラフィー工程とエッチング工程とを用いて穴部の積層膜４０、Ｓｉ基板３８、ＳｉＯ２ 膜３７、３９を順次エッチングし、多結晶Ｓｉ膜３６に達する様に穴を形成する。
【００６０】
この後、露出したＳｉ基板３８の側壁、及び多結晶シリコン膜３６の表面を希フッ酸系の溶液でクリーニングした後、全面に不純物としてＡｓ（ヒ素）をドープした第２多結晶シリコン膜４２をＣＶＤ法により堆積する。そして、例えば９００℃Ｎ２ 中で３０分の熱処理により第２多結晶シリコン膜中の不純物（ヒ素）を基板３８の側面及び第１多結晶シリコン膜３６に拡散させてｎ型層４３、４４を形成する。この後、第２多結晶シリコン膜４２を、例えば先の第１多結晶シリコン膜３６の場合と同じようにＣＤＥ法によりエッチバックし、接続穴の中に埋込む（図１８（ａ）、（ｂ））。
【００６１】
この時、第２多結晶シリコン膜４２は、第２Ｓｉ基板３８の側面でＳｉ基板の穴の側面のｎ型拡散層４３と、第１Ｓｉ基板３１のウェル層３２の中に形成されたＭＯＳキャパシタの蓄積電極３６の上面の一部に形成されたｎ型拡散層４４とを電気的に接続する様に形成且つ残置される必要がある。
【００６２】
図１８においてキャパシタの蓄積電極３６とトランジスタのソース、ドレイン拡散層とをつなぐための穴を形成する時のマスク合わせ工程は、通常のレーザーを用いた方法では、合わせのための下地の信号が取れないので、赤外線やＸ線等を用いて下地の信号を検出して合わせを行なう必要がある。この他にも合わせる工夫はあり、この例にとらわれるものではない。
【００６３】
次に耐酸化性の膜を持つＳｉＯ２ 膜とＳｉ３ Ｎ４ 膜との積層膜４０からなる膜をマスクとして例えば８５０℃のウェット雰囲気で選択酸化を行ない、第２多結晶シリコン膜４２の表面にのみ厚さ２００ｎｍ程度の熱酸化膜４５を形成する（図１９（ａ）、（ｂ））。
【００６４】
次に積層膜４０のＳｉ３ Ｎ４ 膜を例えばＣＦ４ とＮ２ ガスとを用いた雰囲気でケミカル・ドライ・エッチング（ＣＤＥ）を行ない除去する。この後、積層膜４０のＳｉＯ２ 膜をＮＨ４ Ｆ液などによりエッチング除去し、第２基板３８の表面を露出させ、１０ｎｍ程度の熱酸化膜からなるゲート酸化膜４６を形成する。そして、この上にヒ素をドープしたｎ型の第３多結晶シリコン膜により、ワード線となるゲート電極４７を形成する。このゲート電極４７の上には、絶縁膜として例えばＳｉ３ Ｎ４ 膜４８が同時に加工されて形成されている。この絶縁膜４８及びゲート電極４７をマスクとして、例えばリンをイオン注入してソース、ドレインとなるｎ型拡散層４９も形成する（図２０（ａ）、（ｂ））。
【００６５】
ＭＯＳトランジスタのしきい値電圧を調整するためにＮＭＯＳトランジスタについてはボロンなどのｐ型不純物を、またＰＭＯＳトランジスタについては、Ｐ（リン）などのｎ型不純物をイオン注入する、いわゆるチャネルイオン注入工程をゲート酸化膜４６の形成前に行なってもよい。さらにＰＭＯＳトランジスタにはゲート電極としてｐ型の多結晶シリコン膜を用いてもよい。拡散層４９は、拡散層４３とつながって一体としてＭＯＳトランジスタのソース、またはドレイン領域となる。すなわち、拡散層４９は埋込み多結晶シリコン膜４４を介してＭＯＳキャパシタの埋込み蓄積電極３６と電気的に接続されている。
【００６６】
次に、例えば周辺回路部ではＬＤＤ構造とするためにゲート電極の側壁に例えばＳｉ３ Ｎ４ 膜のスペーサ５０を形成し、これをマスクとして用いてｎ＋ 型拡散層の形成等を行なう。そして、全面にＣＶＤ法によりＳｉＯ２ 膜５１を堆積し、Ｓｉ３ Ｎ４ 膜とＳｉＯ２ 膜とでエッチング選択比のある化学的な研磨法等を用いて研磨し表面を完全に平坦化する（図２１（ａ）、（ｂ））。研磨はＳｉ３ Ｎ４ 膜４８表面で止まるのでこれをストッパー材として用いることができる。
【００６７】
次に通常のリソグラフィー工程を用いてビット線コンタクト部にコンタクト孔５３の開いたレジスト５２を形成する。この後、ＳｉＯ２ 膜はエッチングするがＳｉ３ Ｎ４ 膜はエッチングしない様な選択性のあるＲＩＥ法を用いてコンタクト部５３のＳｉＯ２ 膜５１を選択的に除去し、Ｓｉ基板３８のｎ型拡散層４９の表面を露出させる（図２２（ａ）、（ｂ））。
【００６８】
この後図では示さないが、ｎ型の不純物を含んだ多結晶Ｓｉ膜５４とシリサイド膜５５（例えばＷＳｉ２ 膜）を用いたいわゆるポリサイド膜により拡散層４９に接続されるビット線を形成する（図１３参照）。この時、ｎ型の多結晶シリコン膜５４から拡散層４９にｎ＋ 型不純物層の再拡散層５６を熱処理により形成してもよい。このようにして、ｎウェル層３２が全キャパシタの共通電極となり、各溝内に埋込まれたキャパシタの蓄積電極３６がそれぞれキャパシタ毎に独立の記憶ノードとなる。
【００６９】
またＭＯＳトランジスタ部は、Ｓｉ基板３１と絶縁分離された基板３８に形成され、いわゆる薄膜ＳＯＩ型のＭＯＳトランジスタとなっている。この例ではｎウェル層３２にプレート電位として例えば１／２Ｖｃｃ（ここでは＋１．５Ｖ程度）が印加され、溝内の蓄積電極３６に信号電荷を蓄えることにより情報の記憶が行なわれる。
【００７０】
次に、第２実施例の変更例として、Ｓｉ基板２の中に形成するＭＯＳトランジスタの素子分離法について説明する。第２実施例では、図１８に示すように、第２基板３８の素子分離領域を異方性エッチングにより除去し、エッチバック法を用いて絶縁膜を埋込む、いわゆるトレンチ分離をＭＯＳトランジスタの素子分離に用いる例を示した。しかし、素子分離法はこの例に限らず、例えば図２３（ａ）、（ｂ）及び図２４（ａ）、（ｂ）に示すような方法をとることができる。
【００７１】
まず、バッファ酸化膜とＳｉ３ Ｎ４ 膜とを用いたいわゆる選択酸化法を用い、下地のＳｉＯ２ 膜３９に達する様にフィールド酸化膜４１ａを例えば２００ｎｍ程度形成する（図２３）。次にこのフィールド酸化膜４１ａのエッヂを含むように接続孔を形成し、第２実施例と同様に第２多結晶Ｓｉ膜４２を埋込み形成する（図２４）。
【００７２】
この様にすると、ＭＯＳトランジスタ部の素子分離端とゲート電極とが重なり合う領域でのいわゆるコーナー部リーク電流を従来のＬＯＣＯＳ分離トランジスタなみに抑えることができる。
【００７３】
また第２実施例では第１基板のｎウェル中のキャパシタの蓄積電極３６を溝の中に埋め込む構造を示したが、通常のキャパシタの様に蓄積電極３６の上部を溝の外に張り出す形に形成してもよい。図２５（ａ）、（ｂ）にその構造の例を示す。この様にすると、蓄積電極３６ａはレジストを用いた通常のリソグラフィー工程とエッチング工程とで形成できるため、多結晶シリコン膜のエッチバックという制御性の要求される工程を省略することができ、工程の歩留りが向上する。また、キャパシタとしての領域も増加しキャパシタ容量も向上する。
【００７４】
また、図２５の様な蓄積電極の加工には、図２６（ａ）、（ｂ）に示す様な方法を用いることも可能である。すなわち、キャパシタ用の溝を形成した後、例えばＳｉ３ Ｎ４ 膜とその表面の熱酸化等によるいわゆるＮＯ膜３５を全面に形成し、さらに全面に例えばリンをドープした多結晶シリコン膜３６ａを堆積する。その後、全面にＣＶＤ法で酸化膜５８を堆積し、所望の形状に加工する。次に酸化膜５８の側壁にＣＶＤ法を用いた絶膜膜の堆積と異方性エッチング法を用いて絶縁膜５９のスペーサーを形成する。次にこの酸化膜５８と絶縁膜５９とをマスクとして下地の多結晶シリコン膜３６ａをエッチングして蓄積電極を加工形成する。この後、絶縁膜３７ａを形成する。この様にすると隣り合う蓄積電極どうしをリソグラフィーの限界以下に近づけることが可能となり、上の層のＭＯＳトランジスタのソース、ドレインとの接続のための孔を開けるときの設計マージンが向上し、またエッチバックを使用しないため工程が簡略化できて工程歩留りが向上する。また平面部のキャパシタ面積も増加できるためキャパシタ容量も向上できるなどの効果がある。
【００７５】
第２実施例ではメモリセル部にｎチャネルＭＯＳトランジスタを用いた場合の例について説明したが、ｐチャネルＭＯＳトランジスタも同様に適用できることはいうまでもない。
【００７６】
また、ワード線方向に隣接するメモリセルの相互関係は示していないが、もしフォ−ルデッド・ビット線構成（折り返しビット線構成）とした場合には、蓄積電極３６とソース、ドレイン拡散層４９との接続部４２の上の絶縁膜４５上を、ワード線４７方向に隣接するメモリセルのゲート電極が通過することになる。もちろん本発明はオープンビット線構成のＤＲＡＭにも適用することができる。
【００７７】
また、キャパシタ部ではｎウェル層３２を用いたが、基板３１をｎ＋ Ｓｉ基板とすることでｎウェル層３２を省略することも可能である。
【００７８】
また、キャパシタの共通電極の電位は基板から取ることもできるし、後でｎウェル層３２（または基板３１）に達するコンタクト孔を開けて表面から取りこともできることはいうまでもない。
【００７９】
図２７（ａ）、（ｂ）、（ｃ）は、本発明の第３実施例に係る基板電極型トレンチ構造のＤＲＡＭを示す平面図、そのＢ−Ｂ′断面図、及びＣ−Ｃ′断面図である。
【００８０】
このＤＲＡＭではｎ型シリコン基板６１上にトレンチ形成時にマスクとして用いる絶縁膜６２があり、キャパシタ絶縁膜６３を介して蓄積電極６４が埋込み形成されている。さらに絶縁膜６５の中に、蓄積電極６４とＭＯＳトランジスタのｎ型のソースまたはドレイン拡散層６９とを電気的に接続する接続層６６が埋込み形成されている。
【００８１】
ＭＯＳトランジスタはキャパシタ上の絶縁膜６５及び接続層６６の上にＳｉ柱のチャネルを持つ形で構成されている。すなわち、Ｓｉ柱の上部のｎ型のソースまたはドレイン拡散層７９と、中心部のｐ型のチャネル層６８と、下部の接続層６６と電気的に接続されているｎ型ソースまたはドレイン拡散層６９と、Ｓｉ柱の外周をゲート絶縁膜７４を介して取りまく様に形成されたゲート電極７５とでＭＯＳトランジスタは構成されている。７８はＣＶＤ絶縁膜であり、これにＳｉ柱の上部でコンタクト孔が開けられＭＯＳトランジスタの拡散層７９に接続されるビット線８０が配設されている。８１は保護膜である。
【００８２】
ＭＯＳトランジスタはキャパシタの上に形成されるため平面的にみた場合のセル面積の大部分をキャパシタ、またはＭＯＳトランジスタとして使用できるため、溝型キャパシタの溝の深さを浅くでき製造工程を簡単にできる。
【００８３】
次にこのＤＲＡＭの製造工程について説明する。図２８（ａ）、（ｂ）、（ｃ）〜図３４（ａ）、（ｂ）、（ｃ）は、このＤＲＡＭの製造工程を示す図２７（ａ）、（ｂ）、（ｃ）に対応する平面図及び断面図である。
【００８４】
具体的にその製造工程を説明すると、まず不純物濃度１×１０１９×ｃｍ３ 程度のｎ＋ 型Ｓｉ基板６１上に厚さ４００ｎｍ程度のＳｉＯ２ 膜２を形成し、通常のリソグラフィー手法と異方性エッチングとを用いて深さ３μｍ程度の溝を形成する。この後、例えばアルカリ溶液を含むウェット処理を行ない溝形成時のエッチング・ダメージを除去する。そして、溝のＳｉ表面を露出させ、溝の表面にキャパシタ絶縁膜６３を形成する。これには、窒化膜と酸化膜から成るいわゆるＮＯ膜を用いて形成してもよい。
【００８５】
さらに全面にＰ（リン）を含んだ多結晶Ｓｉ膜６４を堆積し、例えば多結晶Ｓｉ膜とＳｉＯ２ 膜の研磨速度が同じになるような研磨剤を用いることにより全面を研磨し、ＳｉＯ２ 膜６２、多結晶Ｓｉ膜６４をエッチングして平坦な面にする（図２８（ａ）、（ｂ）、（ｃ））。このとき多結晶Ｓｉ膜６４は各メモリセル毎に加工され蓄積電極となる。ここではｎ＋ 型Ｓｉ基板６１を用いたが、これの代わりにもっと濃度の低いｎ型Ｓｉ基板（不純物濃度５×１０１５／ｃｍ３ 程度）に１×１０１９／ｃｍ３ 程度の表面濃度をもつｎウェル層を形成したもの、またはｐ型基板に溝より深い拡散深さをもつｎウェル層をもつものでもよい。
【００８６】
その後、全面にＣＶＤＳｉＯ２ 膜６５を堆積した後、各セルの蓄積電極６４上に所望のパターンの孔を開け全面に多結晶Ｓｉ膜を堆積し、全面を例えば研磨法によりエッチングし平坦化する（図２９（ａ）、（ｂ）、（ｃ））。このとき多結晶Ｓｉ膜６６とＳｉＯ２ 膜６５の研磨速度がほぼ等しくなる様な条件の研磨剤を用いて行なう。
【００８７】
また、多結晶Ｓｉ膜６６には蓄積電極６４とＭＯＳトランジスタのソースまたはドレインの拡散層とを電気的に接続する接続層としての役割と、後述するがＭＯＳトランジスタの拡散層の引き出し電極や拡散層どうしを接続する役割もある。このためイオン注入により所望の領域にｎ＋ 型、またはｐ＋ 型の不純物注入を行なう。図２９にはｎ＋ 型不純物注入を例えばＡｓ＋ 、３０ｋｅＶ、５×１０１５ｃｍ−２程度行ない、その後の熱処理で不純物層の再拡散層６７を形成した例が示してある。温度と不純物濃度よっては逆に接続層６６の中に多結晶Ｓｉ膜６４から不純物が拡散してくることもあり得る。
【００８８】
その後、もう１枚の例えばｐ型（１００）、比抵抗１〜１０Ωｃｍ程度のＳｉ基板６８ａを用意し、その表面に接合深さ０．２μｍ程度のｎ− 型拡散層６９を形成し、このｎ− 型拡散層６９の面を先のＳｉ基板６１の表面（ＳｉＯ２ 膜６５及び多結晶Ｓｉ膜６６が露出して平坦な面を形成している）と張り合わせる。これは通常ウェハ張り合わせ法と呼ばれている方法である。通常の張り合わせと異なるのは、ＳｉＯ２ 膜６５の中に埋込み形成されている多結晶Ｓｉ膜６６と、第２のＳｉ基板６８ａの表面のｎ− 型拡散層６９の面が十分に自然酸化膜等を除去されて接着される点にある。このようにＳｉ基板６１及びＳｉ基板６８ａの２枚の基板の表面を重ね合わせる際、例えばこれらＳｉ基板を０．１Ｐａ程度に減圧して接着し、８００℃程度の加熱を行なってもよい。
【００８９】
このようにして２枚のＳｉ基板６１、６８ａを接着した後、Ｓｉ基板６８ａの側から通常の研磨を行ない１μｍ程度に薄膜化する。研磨には、通常の物理研磨とエッチング液としてフッ酸、硝酸、酢酸液等の混合液を用いたエッチング法等による化学的研磨とを組み合わせて行なってもよい。そして、通常のＳｉ基板と同じようにして表面の鏡面の研磨を行ない、図３０に示すような構造にする。この時、熱処理を行なって、接続層６６からｎ− 型層中へ不純物の再拡散層７０を形成してもよい。これにより蓄積電極６４とｎ− 型拡散層６９とは接続層６６を通して電気的に接続される。
【００９０】
次に厚さ１０ｎｍ程度のＳｉＯ２ 膜７１と厚さ２００ｎｍ程度のＳｉ３ Ｎ４ 膜７２の積層膜を所望のＳｉ柱のマスクとなる形状に加工した後、これをマスクにしてＳｉ基板６８ａの異方性エッチングを行ない、図３１に示すようなＳｉ柱を形成する。このＳｉ柱を形成する異方性エッチングには低ダメージのエッチング法を用いると同時に、Ｓｉ柱側面のエッチング・ダメージを除去するため、アルカリ溶液を含むウェット処理を行なったり、表面にＳｉＯ２ 膜を形成して除去するなどの工程を用いてもよい。Ｓｉ柱はＳｉＯ２ 膜６５の上にそれぞれ孤立して形成されている。ここでＳｉ柱形成のためのマスク層の蓄積電極６４への位置合わせは従来のレーザー光を用いるものではなく赤外線やＸ線を用いてＳｉ基板６８ａを通して位置合わせができる様な位置合わせ手法を用いるものとする。以降はこのとき形成した層をもとに合わせて行くことができる。
【００９１】
次にＳｉ柱のチャネル領域にＶｔｈ調整のための不純物、例えばＢ＋ などを斜め、回転イオン注入により注入する。あるいは、このチャネル領域を図３０図示の状態のＳｉ基板６８ａを加工した層を形成した後、イオン注入法と熱処理で形成するｐウェルで兼ねてもよい。
【００９２】
この後、ゲート酸化膜７４をＳｉ柱の側面に厚み１５ｎｍ程度になる様に形成する。そして、全面に多結晶Ｓｉ膜を堆積する。多結晶Ｓｉ膜を接続する領域にはレジスト膜７６を図３２のように残置し、全面を多結晶Ｓｉ膜のエッチング条件で異方性エッチングする。このようにして、Ｓｉ柱のまわりに多結晶Ｓｉ膜を残し、ゲート電極７５を形成する（図３２（ａ）、（ｂ）、（ｃ））。
【００９３】
ここではゲート電極を接続する方法としてレジストマスクを用いる方法を示したが、この他にＳｉ柱の距離を近づけることによりゲート電極の接続を行なってもよい。また、この例でのレジスト膜の形成では、まず全面にレジスト膜を形成し、所望のパターンにレジスト膜を加工した後、例えばＯ２ ＲＩＥ法などを用いてＳｉ柱の溝の中だけにレジストを残すようにする。
【００９４】
またゲート絶縁膜としてここではＳｉＯ２ 膜を用いたが、ＳｉＯ２ 膜とＳｉ３ Ｎ４ 膜との積層膜を用いてもよい。この様にすると、後の工程で形成するゲート電極の表面を酸化する場合、ゲートエッヂからの酸化膜のくい込みを抑えることができる。
【００９５】
次に図３３に示すように、レジスト７６を除去した後、ゲート電極の多結晶Ｓｉ膜７５の表面に例えば膜厚４０ｎｍ程度の熱酸化膜７７を形成する。そして、全面にＣＶＤ−ＳｉＯ２ 膜７８を例えば４００ｎｍ程度形成し、Ｓｉ柱のまわりに発生していた溝（スペース）を埋め込む。次に例えばいわゆるエッチバック、またはＳｉ３ Ｎ４ 膜に対してエッチング選択比がある様な研磨法等を用いた平坦化手法により、表面を平坦化すると共にＳｉ３ Ｎ４ 膜７２の表面を露出させる。
【００９６】
次に図３４に示すように、露出したＳｉ３ Ｎ４ 膜７２を例えばＣＦ４ ガスとＮ２ ガスとＯ２ ガスとを用いた雰囲気でケミカル・ドライ・エッチング（ＣＤＥ）を行ない選択的に除去する。この後、Ｓｉ柱の上部にソースまたはドレインとなるｎ型拡散層７９をＡｓ＋ またはｐ＋ イオンを例えばドーズ量１×１０１４ｃｍ−２程度イオン注入することにより形成する。また、これにより、Ｓｉ柱の中心部にｐ型のチャネル層６８が形成される。さらに、Ｓｉ柱の上部表面のＳｉＯ２ 膜７１を除去しＳｉ柱板表面を露出させる。この工程はここではマスク工程を用いない自己整合法を用いた例について説明したが、通常のリソグラフィ工程と異方性エッチング工程とを用いてコンタクト孔を開ける従来の手法を用いてもよい。この後、例えば多結晶Ｓｉ膜とタングステンシリサイド膜とを用いたいわゆるポリサイド膜により拡散層７９に接続されるビット線８０を形成する。
【００９７】
このようにしてキャパシタとＭＯＳトランジスタとが縦方向に積層形成されたメモリセル構造が得られる。ｎ＋ 型Ｓｉ基板６１には、プレート電位として例えば＋１．５Ｖが印加され、溝内の蓄積電極６４に信号電荷を蓄えることにより情報記憶が行なわれる。
【００９８】
また、第３実施例の変更例として、蓄積電極の構造について図３５（ａ）、（ｂ）、（ｃ）を用いて説明する。第３実施例では溝（トレンチ）形成と蓄積電極６４とを同じサイズで形成する例を示したが、図３５に示すように蓄積電極６４ａを溝（トレンチ）の外側に張り出した構造にしてもよい。このようにすると溝部のみならず、平面部もキャパシタ領域として使用できるため記憶容量を増加させることができる。この構造を得るには、まず第１Ｓｉ基板６１に溝を形成した後、キャパシタ絶縁膜６３を介して蓄積電極６４ａを形成する。次に全面にＣＶＤ−ＳｉＯ２ 膜６５ａを堆積し、第３実施例で述べたように研磨法またはエッチバック法を用いて表面を平坦化する。そして接続層６６を蓄積電極６４ａの上に押し込み形成する（図３５）。なお、この蓄積電極６４ａの加工はリソグラフィの最小寸法にはとらわれない。例えば側壁残し法等を用いた微細寸法形成法を用いてもよい。
【００９９】
次に第３実施例の別の変更例としてキャパシタの溝とＭＯＳトランジスタのソースまたはドレイン拡散層との接続法について図３６を用いて説明する。第３実施例では接続層６６を用いて蓄積電極とＭＯＳトランジスタのソースまたはドレイン拡散層とを接続する方法を示したが、図３６では蓄積電極６４から直接ＭＯＳトランジスタのソースまたはドレイン拡散層６９に接続する例を示す。この例では、蓄積電極６４から不純物の再拡散により再拡散層７０を作り、電気的接続を確実に行なうことができる。このようにすると、第３実施例に比べて工程を簡単にすることができる。
【０１００】
次に第３実施例のさらに別の実施例として、メモリセルと同時に形成するＣＭＯＳの周辺回路の形成法について図３７（ａ）、（ｂ）を用いて説明する。
【０１０１】
ここでＭＯＳトランジスタは素子分離領域を必要としないＳｉ柱構造であり、各Ｓｉ柱をｎチャネルまたはｐチャネルＭＯＳトランジスタとして任意に使用することができる。しきい値電圧の設定にはＳｉ柱を形成する前に所望のイオン注入層を９２ｐ、９２ｎに形成しておいてもよいし、またはＳｉ柱を形成してから斜め、回転イオン注入等の手法を用いて９２ｐ、９２ｎへの不純物注入を行なってもよい。Ｓｉ柱の接続には、メモリセルを作るときの蓄積電極形成工程で同時に引き出し層として多結晶Ｓｉ層９０ｐ、９０ｎを埋め込み形成する。そして、接続層９１ｐ、９１ｎを用いてＭＯＳトランジスタのソース、ドレイン拡散層９３ｐ、９３ｎと電気的に接続する。図中、９５ｎ、９５ｐは、Ｓｉ柱からなるＭＯＳトランジスタのソースまたはドレイン拡散層であり、９６はＳｉ柱からなるＭＯＳトランジスタの引き出し電極である。またここで添字のｎ、ｐはｎ型、ｐ型の不純物型を表わすものである。
【０１０２】
また柱状ＭＯＳトランジスタのゲート電極は、各ＭＯＳトランジスタが共に表面チャネル型となるようにｎ型多結晶Ｓｉ層７５ｎ、またはｐ型多結晶Ｓｉ層７５ｐとなるようにそれぞれ不純物導入を行なってもよいし、共にｎ型多結晶Ｓｉ層を用いてもよい。また引き出し層９０ｐ、９０ｎは、例えばイオン注入法により不純物形成を行ない、いくつかのＳｉ柱のＭＯＳトランジスタを連続して接続することが可能である。また引き出し層９０ｐ、９０ｎは、表面からコンタクト孔を開け、メタル配線８２を形成して表面に取り出し、他の層と接続してもよい。さらに引き出し層９０ｐ、９０ｎはｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタどうしの接続にも使用することができ、その時は図３８に示すように引き出し層をｎ型多結晶Ｓｉ層９０ｎとｐ型多結晶Ｓｉ層９０ｐとそれに接する例えばタングステンシリサイド層９８からなるいわゆるポリサイド層を用いて形成することが可能である。
【０１０３】
このようにすることによりｎチャネルＭＯＳトランジスタのソースまたはドレイン拡散層とｐチャネリＭＯＳトランジスタのソースまたはドレイン拡散層とを低抵抗の配線で直接電気的に接続することが可能となる。
【０１０４】
第３実施例ではＳｉ柱型のＭＯＳトランジスタのチャネル領域にＶｔｈ調整用のイオン注入を行なった例を示したが、Ｓｉ柱のゲート電極間のサイズ（直径）によっては基板濃度のまま（例えばｉ型として）使用し、ゲート電極の仕事関数によってしきい値電圧を決めるようにしてもよい。例えばｎ＋ 型多結晶Ｓｉまたはｐ＋ 型多結晶Ｓｉ、またはタングステンなどにメタル金属等を用いてしきい値電圧を決めるようにしてもよい。
【０１０５】
本発明の１つの視点に係る構造では、次のような作用が得られる。
【０１０６】
共通キャパシタ電極（プレート電極）が溝の中に埋め込まれた構造なので素子の段差（凸凹）が小さくなり、ワード線やビット線の加工が容易となり素子製造上の歩留りが向上する。
【０１０７】
ＭＯＳトランジスタ領域は基板と完全に絶縁されており、α線等の入射によって基板中１０〜２０μｍ程度の場所に発生するエレクトロンの影響を防ぐことができる。
【０１０８】
ＭＯＳトランジスタは薄いＳＯＩ構造となっているので、ソース、ドレイン拡散層は基板中の絶縁膜に達しソース、ドレイン間のパンチスルーがおこりにくく微細なＭＯＳトランジスタを実現できる。
【０１０９】
本発明の１つの視点に係る構造では、次のような作用が得られる。
【０１１０】
キャパシタ共通電極（プレート電極）がＭＯＳトランジスタ基板と完全に分離されているため、従来のメモリセルと同じ１／２Ｖｃｃ方式が使え、キャパシタ絶縁膜にかかる電界を小さくでき信頼性を向上できる。
【０１１１】
キャパシタとなる溝領域がＭＯＳトランジスタの下にも形成できるので面積の有効活用ができ微細なセル面積でも大きな蓄積容量を得ることができる。
【０１１２】
ＭＯＳトランジスタ部はいわゆる薄膜ＳＯＩのトランジスタとなっているためにカットオフ特性が良く、ショートチャネル効果等が小さい。また素子間の分離やｐチャネル、ｎチャネルトランジスタのためのウェル形成などが必要ないため、工程を簡略化できる。
【０１１３】
エピタキシャル成長などの安定しにくい工程を使わないでメモリセルが形成できる構造のため製造が容易である。
【０１１４】
本発明の１つの視点に係る構造では、次のような作用が得られる。
【０１１５】
ＭＯＳトランジスタとキャパシタは縦方向に積層された構造のため、キャパシタ部の面積を最大限大きく取れ、かつメモリセルの占有面積を小さくでき、高密度ＤＲＡＭに適する。
【０１１６】
キャパシタ形成は、全面に溝を形成し、キャパシタ絶縁膜を介して蓄積電極を形成するだけの簡単な工程であるので、製造工程の安定化、従来の縦積み構造に比べて工程の短縮化が図れる。
【０１１７】
ＭＯＳトランジスタは縦型構造であるので、微細化のためにチャネル長を極端に短くする必要がない。これによりショートチャネル効果が起こらない程度にチャネル長を長くできるため、ＭＯＳトランジスタの動作の安定化が達成できる。
【０１１８】
従来の積層型のメモリセルのようにＳｉ柱の底部での隣接するメモリセル域の分離が必要でないために工程が簡略化できる。これは、キャパシタが基板側を共通電極とした基板プレート方式であるためであり、蓄積電極の加工がそのまま各キャパシタの分離となっていること、またＭＯＳトランジスタはＳｉ柱を用いた縦型トランジスタであるため、絶縁膜の上に形成されたＳｉ柱利用のＭＯＳトランジスタは分離を必要としないことによっている。
【０１１９】
基板が共通電極となっており、またＭＯＳトランジスタ部は基板と完全に絶縁分離されているのでα線等によるソフトエラーに非常に強い。
【０１２０】
周辺回路にもセルのトランジスタと同様の構造のＭＯＳトランジスタと接続層及び引き出し層が使用できるため周辺回路の微細化も同時に達成できる。
【０１２１】
本発明は、上記各実施例に限定されるものではなく、適宜の設計変更を行なうことによりこの他適宜の態様で実施し得るものである。
【０１２２】
【発明の効果】
本発明の１つの視点の構造によれば、プレート電極が基板の上に飛び出さず、平坦な表面形状を保てるので、次のゲート電極加工などが易しくなり、製造工程の安定化が図れる。
【０１２３】
また、ＭＯＳトランジスタ及び蓄積電極（記憶ノード）は完全に基板と絶縁分離されており、α線等によるソフトエラーに非常に強くなる。
【０１２４】
また、ＭＯＳトランジスタはいわゆる薄膜ＳＯＩ構造となっており、素子分離が容易、ｐウェル、ｎウェルを形成する必要がないなどの工程簡略化の他、ビット線の対基板容量が大幅に低下できたり、接合リークが低減され、ショートチャネル効果に強い、セットオフ特性がよいなどのＳＯＩゆえの素子特性改善効果がありＤＲＡＭの素子特性を向上できる。
【０１２５】
本発明の１つの視点の構造によれば、キャパシタ共通電極がＭＯＳトランジスタの基板と完全に絶縁分離されているため、従来と同様の１／２・Ｖｃｃ方式が使用でき、キャパシタ絶縁膜にかかる電界を小さくできキャパシタ絶縁膜の信頼性を向上できる。
【０１２６】
また、キャパシタ部をＭＯＳトランジスタ部の下にも形成できるのでセル面積の有効活用でき、微細なセル面積でも異常に薄いキャパシタ絶縁膜か異常に深くて細い溝を用いなくても大きな蓄積電荷を得ることができる。
【０１２７】
また、ＭＯＳトランジスタ部は薄膜ＳＯＩ構造となるため、ゲート電圧０Ｖでのリーク電流のＯＦＦ（カットオフ特性）が良好で、ショートチャネル効果も小さい。また、素子間の分離かｎチャネル、ｐチャネルトランジスタのためのウェルの形成も必要なく、工程を簡略化できる。
【０１２８】
また、エピタキシャル成長などの安定しにくく時間のかかる工程を使用しないでメモリセルが構成できるため製造が容易である。
【０１２９】
本発明の１つの視点の構造によれば、ＭＯＳトランジスタとキャパシタは縦方向に積層された構造のためメモリセル面積を小さくできる。またキャパシタの面積をセル占有面積の中でＭＯＳトランジスタを考慮することなく決めれるため蓄積容量を大きくでき、高密度ＤＲＡＭに適する。
【０１３０】
また、キャパシタ形成が従来の縦積み構造セルにくらべて簡単な工程であるため、製造工程の安定化、短縮化が図れる。
【０１３１】
また、ＭＯＳトランジスタがＳｉ柱を用いた縦型構造で、チャネル長がセル面積に１対１対応しないため、ショートチャネル効果の少ないトランジスタをセル面積を大きくすることなく実現できる。これにより、メモリセルの信頼性が向上する。
【０１３２】
また、ＭＯＳトランジスタもキャパシタも素子分離領域が必要でない構造のため微細化に適する。
【０１３３】
また、キャパシタは基板を共通電極として使う構造であり、またＭＯＳトランジスタは基板と完全に絶縁分離されている構造のためα線等によるソフトエラーに非常に強い。
【０１３４】
また、メモリセルのＭＯＳトランジスタは、周辺回路用としても同時に使用できる。さらに各Ｓｉ柱が完全に分離されているので、ウェル等を形成することなくｐチャネル、ｎチャネルＭＯＳトランジスタを形成できる。このため工程の簡略化ができる。
【０１３５】
また、メモリセル製造工程と同じ工程でＭＯＳトランジスタの接続層、引き出し層が形成できるため周辺回路の微細化が達成できメモリセルの縮小だけでなくチップ面積の縮小化にも大いに貢献する。
【図面の簡単な説明】
【図１】（ａ）、（ｂ）、（ｃ）は、本発明の第１実施例に係るＤＲＡＭの隣接する２ビット分を示す平面図、そのＢ−Ｂ断面図、及びそのＣ−Ｃ断面図。
【図２】（ａ）、（ｂ）は、第１実施例の製造工程における図１（ａ）、（ｂ）に対応する平面図及び断面図。
【図３】（ａ）、（ｂ）は、第１実施例の製造工程における図１（ａ）、（ｂ）に対応する平面図及び断面図。
【図４】（ａ）、（ｂ）は、第１実施例の製造工程における図１（ａ）、（ｂ）に対応する平面図及び断面図。
【図５】（ａ）、（ｂ）は、第１実施例の製造工程における図１（ａ）、（ｂ）に対応する平面図及び断面図。
【図６】（ａ）、（ｂ）は、第１実施例の製造工程における図１（ａ）、（ｂ）に対応する平面図及び断面図。
【図７】（ａ）、（ｂ）は、第１実施例の製造工程における図１（ａ）、（ｂ）に対応する平面図及び断面図。
【図８】（ａ）、（ｂ）は、第１実施例の製造工程における図１（ａ）、（ｂ）に対応する平面図及び断面図。
【図９】（ａ）、（ｂ）は、第１実施例の製造工程における図１（ａ）、（ｂ）に対応する平面図及び断面図。
【図１０】第１実施例の変更例の製造工程における断面図。
【図１１】第１実施例の別の変更例の製造工程における断面図。
【図１２】第１実施例のさらに別の変更例の製造工程における断面図。
【図１３】（ａ）、（ｂ）、（ｃ）、（ｄ）は本発明の第２実施例に係る基板電極型トレンチ構造のＤＲＡＭを示す平面図、そのＢ−Ｂ断面図、Ｃ−Ｃ断面図、及びＤ−Ｄ断面図。
【図１４】（ａ）、（ｂ）は、第２実施例の製造工程における図１３（ａ）、（ｂ）に対応する平面図及び断面図。
【図１５】（ａ）、（ｂ）は、第２実施例の製造工程における図１３（ａ）、（ｂ）に対応する平面図及び断面図。
【図１６】（ａ）、（ｂ）は、第２実施例の製造工程における図１３（ａ）、（ｂ）に対応する平面図及び断面図。
【図１７】（ａ）、（ｂ）は、第２実施例の製造工程における図１３（ａ）、（ｂ）に対応する平面図及び断面図。
【図１８】（ａ）、（ｂ）は、第２実施例の製造工程における図１３（ａ）、（ｂ）に対応する平面図及び断面図。
【図１９】（ａ）、（ｂ）は、第２実施例の製造工程における図１３（ａ）、（ｂ）に対応する平面図及び断面図。
【図２０】（ａ）、（ｂ）は、第２実施例の製造工程における図１３（ａ）、（ｂ）に対応する平面図及び断面図。
【図２１】（ａ）、（ｂ）は、第２実施例の製造工程における図１３（ａ）、（ｂ）に対応する平面図及び断面図。
【図２２】（ａ）、（ｂ）は、第２実施例の製造工程における図１３（ａ）、（ｂ）に対応する平面図及び断面図。
【図２３】（ａ）、（ｂ）は、第２実施例の変更例の製造工程における平面図及び断面図。
【図２４】（ａ）、（ｂ）は、図２３図示の変更例の製造工程における平面図及び断面図。
【図２５】（ａ）、（ｂ）は、第２実施例の別の変更例の製造工程における平面図及び断面図。
【図２６】（ａ）、（ｂ）は、第２実施例のさらに別の変更例の製造工程における平面図及び断面図。
【図２７】（ａ）、（ｂ）、（ｃ）は、本発明の第３実施例に係る基板電極型トレンチ構造のＤＲＡＭを示す平面図、そのＢ−Ｂ′断面図、及びＣ−Ｃ′断面図。
【図２８】（ａ）、（ｂ）、（ｃ）は、第３実施例の製造工程における図２７（ａ）、（ｂ）、（ｃ）に対応する平面図、断面図、及び断面図。
【図２９】（ａ）、（ｂ）、（ｃ）は、第３実施例の製造工程における図２７（ａ）、（ｂ）、（ｃ）に対応する平面図、断面図、及び断面図。
【図３０】（ａ）、（ｂ）、（ｃ）は、第３実施例の製造工程における図２７（ａ）、（ｂ）、（ｃ）に対応する平面図、断面図、及び断面図。
【図３１】（ａ）、（ｂ）、（ｃ）は、第３実施例の製造工程における図２７（ａ）、（ｂ）、（ｃ）に対応する平面図、断面図、及び断面図。
【図３２】（ａ）、（ｂ）、（ｃ）は、第３実施例の製造工程における図２７（ａ）、（ｂ）、（ｃ）に対応する平面図、断面図、及び断面図。
【図３３】（ａ）、（ｂ）、（ｃ）は、第３実施例の製造工程における図２７（ａ）、（ｂ）、（ｃ）に対応する平面図、断面図、及び断面図。
【図３４】（ａ）、（ｂ）、（ｃ）は、第３実施例の製造工程における図２７（ａ）、（ｂ）、（ｃ）に対応する平面図、断面図、及び断面図。
【図３５】（ａ）、（ｂ）、（ｃ）は、第３実施例の変更例の平面図、そのＢ−Ｂ′断面図、及びＣ−Ｃ′断面図。
【図３６】（ａ）、（ｂ）は、第３実施例の別の変更例の平面図、そのＢ−Ｂ′断面図。
【図３７】（ａ）、（ｂ）は、第３実施例のさらに別の変更例の平面図、そのＢ−Ｂ′断面図。
【図３８】第３実施例のさらに別の変更例の断面図。
【符号の説明】
１…Ｓｉ基板（プレート電極）、２…絶縁膜、３…ＭＯＳトランジスタ形成用Ｓｉ基板、１２…キャパシタ絶縁膜、１３…蓄積電極、１８…ゲート電極、１９…ソース／ドレイン、３２…ウエル層（プレート電極）、３５…キャパシタ絶縁膜、３６…蓄積電極、３７、３９…絶縁膜、３８、…ＭＯＳトランジスタ形成用Ｓｉ基板、４７…ゲート電極、４９…ソース／ドレイン、６１…Ｓｉ基板（プレート電極）、６３…キャパシタ絶縁膜、６４…蓄積電極、６５…絶縁膜、６８ａ…ＭＯＳトランジスタ形成用Ｓｉ基板、６９、７９…ソース／ドレイン、７５…ゲート電極。
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特に微細化に適したダイナミック型ＲＡＭ （ＤＲＡＭ）のメモリ構造及びその製造方法に関する。
【０００２】
【従来の技術】
１個のＭＯＳトランジスタと１個のキャパシタとによりメモリセルを構成する、いわゆるＭＯＳ型ＤＲＡＭは高集積化の一途をたどっている。高集積化に伴って情報を記憶するキャパシタの面積が減少し、従って蓄積される電荷量が減少する。この結果、センス・アンプのノイズマージンが弱くなりメモリ内容が誤って読み出されたり、α線等の放射線によりメモリ内容が破壊されるといった問題が生じている。
【０００３】
この様な問題点を解決するため、キャパシタ領域に溝（トレンチ）を堀って占有面積を拡大することなく、実効的に表面積を大きくしてキャパシタ容量を増大させ、これにより蓄積容量を増大させる方法が提案されている。
【０００４】
しかし、この方法においても次のような問題がある。
【０００５】
プレート電極がシリコン基板面より上に出ているので、微細化が進行した時にこの段差が原因でＭＯＳトランジスタのゲート電極（ワード線）同士のショートが起こり、ゲート電極の加工が非常に難しい。
【０００６】
Ｓｉ基板側に電荷を蓄積する構造のため、溝形成時のエッチングダメージ等の除去が難かしく、キャパシタ耐圧の劣化や接合リークの増大が生じ、メモリセルのポーズ時間が劣化する。
【０００７】
また、この種のメモリセルの中で、基板を共通電極とし、溝内に各キャパシタ毎に独立の蓄積電極を埋め込み形成し、その上部にＭＯＳトランジスタを形成する構造が、高集積化を達成できるものとして注目されている（例えば、ＩＥＤＭ８８；Ｐ．５８８〜５９１）。この構造のメモリセルは、キャパシタの上にＭＯＳトランジスタがありメモリセル面積を小さくすることに有効である。
【０００８】
しかし、この構造では次のような問題がある。
【０００９】
埋込みプレート電極とＭＯＳトランジスタの基板とがｐｎ接合で結合しているため、プレート電圧（ＶＰＬ）とＭＯＳトランジスタの基板バイアス電圧（Ｖｓｕｂ ）とを任意に選べず（例えばＶＰＬ＝１／２Ｖｃｃ＝約−１．５Ｖ、Ｖｓｕｂ ＝＋１．５Ｖ）、ＭＯＳトランジスタのカットオフ特性やキャパシタ絶縁膜の信頼性を著しく低下させる。
【００１０】
現在のところ不安定で且つ工程そのものに長時間を要するエピタキシャル成長工程を３回も用いるなど、工程の歩留り及び工期を著しく低下させ、大容量ＤＲＡＭの実現には不向きである。
【００１１】
また、ＤＲＡＭのさらなる高集積化を図るためのメモリセル構造として、半導体基板をエッチングしてＳｉ柱を形成し、このＳｉ柱の下部にキャパシタ、上部にトランジスタを形成するものが種々提案されている（例えば、ＩＥＤＭ’８９，Ｐ．２３〜２６）。この構造は、１つのＳｉ柱の下部側面にキャパシタが、さらにその上部に縦型のＭＯＳトランジスタが形成された三次元構造のメモリセルである。
【００１２】
しかし、この構造では次のような問題がある。
【００１３】
プレート電極をＳｉ柱の途中まで埋め込み形成することが必要で、製造上非常に難しく、製品の歩留りが上がらない。
【００１４】
隣接するＳｉ柱どうしの分離がいわゆるトレンチ分離となり、細くて深い溝のため、底部のエッチングダメージの除去が困難となるか、或いは、埋込み材の熱処理時のストレスにより接合リークが発生する。このため、メモリとしてのデータ保持特性が劣化するなど信頼性を著しく低下させる。
【００１５】
【発明が解決しようとする課題】
そこで本発明の目的は、プレート電極を基板の中に埋め込み、Ｓｉ表面の段差を減少させ、ゲート電極、ビット線等の加工を容易にすることにある。
【００１６】
本発明の別の目的は、ＭＯＳトランジスタやキャパシタの蓄積電極を基板から完全に絶縁し、α線等によるソフトエラーを防ぐ構造を提供することにある。
【００１７】
本発明のさらに別の目的は、ＭＯＳトランジスタが薄膜ＳＯＩ構造となっているためショートチャネル効果がおこりにくく、ビット線コンタクトの拡散層リークも小さいため、非常にデータ保持時間（ポーズ・タイム）の長いメモリセル構造を提供することにある。
【００１８】
本発明のさらに別の目的は、キャパシタ絶縁膜に印加される電界を小さくでき、信頼性を向上させることができ、且つＭＯＳトランジスタのカットオフ特性も改善できる基板電極型の溝堀りキャパシタ構造をもつメモリセル構造を提供することにある。
【００１９】
本発明のさらに別の目的は、メモリセル領域では素子分離が必要なく、微細なメモリセル面積の三次元構造をなし、且つ信頼性の高いメモリセル構造を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の第１の視点に係る半導体装置の製造方法は、第１半導体層内に溝を形成し、前記溝の内壁をキャパシタ絶縁膜で覆うと共に前記溝を蓄積電極で埋め込む工程と、絶縁膜を介して前記第１半導体層上に第２半導体層を形成すると共に、前記第２半導体層と前記蓄積電極とを、前記溝を貫通する導電層により接続する工程と、上下方向に積層されたソース、チャネル、及びドレイン層と、前記ソース、チャネル、及びドレイン層を囲むように配設されたゲート絶縁膜と、前記ゲート絶縁膜を囲むように配設されたゲート電極と、を具備するＭＯＳトランジスタを、前記蓄積電極上に位置するように前記第２半導体層に形成し、ここで前記ＭＯＳトランジスタの下部のソースまたはドレイン拡散層の一方を前記導電層に接続させる工程と、具備する。
【００２１】
【発明の実施の形態】
以下本発明を図示の実施例に沿って説明する。
【００２２】
図１（ａ）、（ｂ）、（ｃ）は、本発明の第１実施例に係るＤＲＡＭの隣接する２ビット分を示す平面図（ａ）、そのＢ−Ｂ断面図（ｂ）、及びそのＣ−Ｃ断面図（ｃ）である。
【００２３】
例えば、厚さ０．１μｍ程度の薄いｐ型（１００）で、比抵抗５Ωｃｍ程度のＳｉ基板３と、比抵抗が０．１Ωｃｍ程度のｎ型（１００）のＳｉ基板１との間に絶縁膜層２が形成されていて、メモリセル領域内に溝（トレンチ）がＳｉ基板３及び前記絶縁膜２を突き抜けてＳｉ基板１に達する様に形成されている。さらに、溝内部には、第１多結晶Ｓｉ膜によるプレート電極９がメモリセル毎に形成され、Ｓｉ基板１と溝底部で電気的に接続されている。さらに、溝の中のプレート電極９の表面には、キャパシタ絶縁膜１２を介して第２、第３多結晶Ｓｉ膜からなる蓄積電極１３、１５が埋込み形成されている。キャパシタ絶縁膜１２は、この実施例では、ＣＶＤ法により堆積したＳｉ３ Ｎ４ 膜とその表面を酸化したいわゆるＮＯ膜である。プレート電極９は複数のメモリセル毎に共通配設されている。またキャパシタ領域に隣接する位置にはゲート酸化膜１７を介して第４多結晶Ｓｉ膜からなるゲート電極１８が配設され、各ゲート電極に自己整合的にソース、ドレインのｎ型拡散層１９が形成されて、ＭＯＳトランジスタが構成されている。
【００２４】
第２多結晶シリコン膜１５の中の不純物が拡散されて、ｎ型拡散層１９と一体化されるｎ型拡散層１５ｄが上部基板の側面領域が露出した領域に形成されている。即ち、蓄積電極１３は、溝の上部側面でＭＯＳトランジスタの拡散層１９と、第２多結晶シリコン膜１５及びｎ型拡散層１５ｄを介して電気的に接続される。２１はＣＶＤ法で堆積した絶縁膜であり、これにコンタクト孔が開けられてＭＯＳトランジスタの拡散層１９に接続されるビット線２２が配設されている。２４は保護膜である。
【００２５】
次にこのＤＲＡＭの製造工程について説明する。図２（ａ）、（ｂ）〜図９（ａ）、（ｂ）は、製造工程における図１（ａ）、（ｂ）に対応する平面図及び断面図である。
【００２６】
具体的にその製造工程を説明すると、まず、不純物濃度１×１０１９ｃｍ−３程度のｎ型Ｓｉ基板１上に厚さ３μｍ程度のＳｉＯ２ 層２をもち、その上に厚さ１００ｎｍ程度で不純物濃度５×１０１５ｃｍ−３程度のｐ型（１００）Ｓｉ層３をもつ積層構造基板を用意する。この様な積層構造基板を用意するには、いくつかの方法があるが、ここではその中の代表的な方法を説明する。
【００２７】
まず２枚のＳｉ基板１、３を用意する。そのうちの１枚はメモリセル及びその駆動回路を形成するものである。次に通常のウェット酸化により各Ｓｉ基板の表面に厚さ１．５μｍ程度の熱酸化膜２（２ａ、２ｂ）を形成し、プレート電極となるＳｉ基板１と重ね合わせる。この時、例えばＳｉ基板１、３の間にパルス状の電圧（±１００〜±５００Ｖ）を加えて、例えば１０−１Ｐａ程度に減圧して接着する。このとき基板を８００℃程度に加熱してもよい。
【００２８】
この様にして２枚のＳｉ基板を接続した後、Ｓｉ基板３の側から通常の研磨を行ない薄膜化する。研磨には通常の物理的研磨とエッチング液としてフッ酸、硝酸、酢酸液等を含んだ混合液を用いて研磨する化学的研磨とを組み合わせて行なってもよい。最後に通常のＳｉ基板と同じようにして表面の鏡面研磨を行ない、Ｓｉ基板１上に酸化膜２（トータル３μｍ程度）、薄膜のｐ型層３が順次積層されたＳｉ基板を得ることができる。
【００２９】
この他にこの様な積層構造基板を得るために、レーザーアニール法を用いて固相エピタキシャル成長技術を用いてもよい。また、いわゆるＳＩＭＯＸ法（酸素のイオン注入後に高温処理を行い、イオン注入層を酸化膜層に変える技術）を用いてもよい。
【００３０】
いずれの場合も、ＳｉＯ２ 膜層２の厚さは、キャパシタ容量の確保の点から所望の厚さ、例えば３μｍ程度にする。
【００３１】
次にＳｉ基板３の表面に熱酸化法により２０ｎｍ程度の酸化膜４、ＣＶＤ法により膜厚１５０ｎｍ程度のＳｉ３ Ｎ４ 膜５を順次形成する。この後通常のフォトリソグラフィー法を用いてレジスト（図示せず）マスクでＳｉ３ Ｎ４ 膜５、ＳｉＯ２ 膜４、Ｓｉ基板３を順次エッチングする。次にＳｉ基板３の側面のエッチング面のエッチングダメージ処理を施す。その後、ＣＶＤ等により全面にＳｉＯ２ 膜６を堆積すると共に、レジスト等を用いたいわゆるエッチバック法により前記Ｓｉ基板の凹領域（素子分離領域）にＳｉＯ２ 膜６を選択的に埋込む（図２（ａ）、（ｂ））。
【００３２】
この後、溝形成領域に窓を有するフォトレジストパターン（図示せず）を用いて反応性イオンエッチング法（ＲＩＥ）により、Ｓｉ３ Ｎ４ 膜５、ＳｉＯ２ 膜４、Ｓｉ基板３、ＳｉＯ２ 膜２を順次エッチングしてＳｉ基板１に達する様に溝７を形成する（図３（ａ）、（ｂ））。
【００３３】
この後、Ｓｉ基板３の側面に選択的に熱酸化膜８を例えば１０ｎｍ程度形成した後、全面にＣＶＤ法により約５０ｎｍ膜層の多結晶Ｓｉ膜９を堆積する。そして膜９に例えばひ素（Ａｓ＋ ）を斜めイオン注入や垂直にイオン注入することにより溝の底面部と側面部も含めて全面にひ素を注入する。そして、さらに９００℃、３０分の熱処理を行なうことによりＳｉ基板１中へｎ型不純物（Ａｓ＋ ）を再拡散し、Ｓｉ基板１の一部１０と電気的な接続を行なう（図４（ａ）、（ｂ））。
【００３４】
この後、全面にフォトレジストを塗布し、全面を露光し、現像することにより溝の中にのみフォトレジスト１１を充てんすることができる。この後、溝の中以外の多結晶Ｓｉ膜９を例えばＲＩＥ法を用いて除去し、溝の中のＳｉ基板３より下の位置にプレート電極となるｎ型の多結晶Ｓｉ膜９を残置する（図５（ａ）、（ｂ））。
【００３５】
この後、レジスト１１を除去し、プレート電極９の表面を洗浄した後、キャパシタ絶縁膜１２としてＳｉ３ Ｎ４ とその表面の酸化膜（いわゆるＮＯ膜）あるいはこれらの多層膜などを形成する。このとき、Ｓｉ３ Ｎ４ 膜はＣＶＤ法により形成するので溝の側壁、底面にも均一な膜を形成し、キャパシタ絶縁膜１２の信頼性向上をはかることができる。各膜厚はＳｉ３ Ｎ４ 膜が６ｎｍ、その表面の熱酸化膜が２ｎｍ程度である。
【００３６】
次に全面にｎ型不純物をドープした第２多結晶Ｓｉ膜１３を堆積する（図６（ａ）、（ｂ））。その後、レジスト等を用いたいわゆるエッチバック手法を用いてケミカル、ドライ・エッチング（ＣＤＥ）法により溝７外の絶縁膜１２及びＳｉ膜１３を除去する。この時、第２多結晶Ｓｉ膜１３は溝７より外のＭＯＳトランジスタ領域へ張り出さないと同時に基板Ｓｉ３の膜厚方向のほぼ中央程度の所まで埋込まれている方がよい。次に通常のフォトリソグラフィ法により側面コンタクトを取りたい領域を含むように穴が形成されたレジスト１４を利用して溝上部のＳｉ基板３の側面のＮＯ膜１２及びＳｉＯ２ 膜８をＣＦ４ ガスを用いたケミカルドライエッチング法（ＣＤＥ法）及びＮＨ４ Ｆ液などにより選択除去し、Ｓｉ基板３の側面を露出させる（図７（ａ）、（ｂ））。
【００３７】
次にレジスト１４を除去した後、例えば不純物としてＡｓ＋ （ひ素）またはＰ＋ （リン） を含む第３多結晶Ｓｉ膜１５をＣＶＤ法により全面に堆積する。そして、例えば９００℃、Ｎ２ 中で３０分程度の熱処理を行って、第３多結晶Ｓｉ膜中の不純物を第２多結晶Ｓｉ膜１３及びＳｉ基板３の側面に拡散させてｎ型層１５ｄを形成する。この後、第３の多結晶Ｓｉ膜１５を例えば先の第２の多結晶Ｓｉ膜１３の場合と同様のＣＤＥ法によりエッチバックして溝７内に埋込む。そして、全面を例えばウェット酸化することにより膜厚１０ｎｍ程度の熱酸化膜１６を選択的に第３多結晶Ｓｉ膜の表面にのみ形成する（図８（ａ）、（ｂ））。これは、Ｓｉ基板３の表面が耐酸化性膜（Ｓｉ３ Ｎ４ 膜５）で覆われていることによる。このようにして、本実施例では図示のように第２と第３の多結晶Ｓｉ膜１３、１５からなる蓄積電極は溝７内に限定されて埋込み形成され、また将来ＭＯＳトランジスタの拡散層とつながるｎ型層１５ｄを自己整合的に形成することができる。
【００３８】
この後、露出しているＳｉ３ Ｎ４ 膜５をＣＦ４ ＋Ｎ２ ＋Ｏ２ ガスでケミカル・ドライ・エッチング（ＣＤＥ）を行ない選択的に除去する。さらに、ＳｉＯ２ 膜４を除去してＳｉ基板３の表面を露出させ、１２ｎｍ程度の熱酸化膜からなるゲート酸化膜１７を形成する。そして、この上に第４の多結晶Ｓｉ膜によるワード線となるゲート電極１８を形成し、このゲート電極１８をマスクとして例えばリン（Ｐ＋ ）をイオン注入してソース、ドレインとなるｎ型拡散層１９を形成する（図９（ａ）、（ｂ））。
【００３９】
ここで、ＭＯＳトランジスタのしきい値電圧を調整するため、ｎチャネルＭＯＳトランジスタについてはボロンなどの不純物を、またｐチャネルＭＯＳトランジスタにはＰなどの不純物をイオン注入するいわゆるチャネルイオン注入工程を、ゲート酸化膜１７の形成前に行なう。さらに、ゲート電極１８をマスクとして、ｎチャネルＭＯＳトランジスタではｎ型不純物のドーピングを、ｐチャネルトランジスタではｐ型不純物のドーピングを行ない、ソース、ドレイン拡散層１９を形成する。また、拡散層１９は前述のように拡散層１５ｄとつながって一体化し、ＭＯＳトランジスタのソースまたはドレイン領域となる。
【００４０】
次に例えば周辺回路ではＬＤＤ構造とするためにゲート電極側壁にスペーサ２０を形成し、これをマスクにしてｎ＋ 型、またはｐ＋ 型拡散層の形成等を行なう。この後、全面にＣＶＤ法を用いて絶縁膜２１を堆積し、メルト工程を行なう。そして、これにコンタクト孔を開け、多結晶Ｓｉ膜２２ａとタングステンシリサイド膜２２ｂを用いたいわゆるポリサイド膜により拡散層１９に接続されるビット線２２を形成する（図１）。
【００４１】
この様にして図１図示の溝堀りキャパシタ型メモリセル構造が得られる。ここでｎ型Ｓｉ基板１が全キャパシタの共通電極であり、各溝内に埋込まれた多結晶Ｓｉ膜１３、１５がそれぞれのキャパシタ毎に独立した蓄積電極（記憶ノード）となる。またＭＯＳトランジスタはＳｉ基板１と絶縁分離されたＳｉ基板３の中に形成されているいわゆるＳＯＩ型となる。
【００４２】
動作電圧として、Ｓｉ基板１にはプレート電位の例えば＋１．５Ｖ（１／２Ｖｃｃに相当）が印加され、溝内の蓄積電極１３、１５に信号電荷が蓄えられることにより情報の記憶が行なわれる。
【００４３】
また、第１実施例の変更例として図１０に示すように溝７をＳｉ基板１の中に深く（例えば３μｍ程度）くい込む様に形成してもよい。この様にすると、Ｓｉ基板１のエッチング工程をつけ加えるだけでさらに大きな蓄積容量（キャパシタンス）を得ることができる。また、ＳｉＯ２ 膜２の膜厚もその分だけ薄くすることが可能となる。
【００４４】
また他の変更例として、プレート電極（Ｓｉ基板１）の取り出し方について説明する。
【００４５】
通常Ｓｉ基板１の裏面から電極端子を取り出すことができるが、この他に図１１に示すようにＳｉ基板３側から端子を取り出す手法もある。たとえばビット線コンタクトをあけた後、さらにもう１回、別のリソグラフィー工程とＳｉＯ２ 膜のエッチング（ＲＩＥ）工程を追加して、Ｓｉ基板１に達する様に穴を開ける。次のビット線形成の際に同時にｎ型のＳｉ基板１とも電気的接続をビット線で取り、Ｓｉ基板３側に持ち上げる。この後、従来の工程と同時に層間絶縁膜２４にコンタクトホールを開け、Ａｌ配線２５を配設して表面からプレート電極への配線の取り出しを可能にしている。この様にすると、全ての端子を基板表面から取れる様になり回路設計、チップアセンブリの際の自由度が大きくなる。
【００４６】
また上記実施例では、ＭＯＳトランジスタ領域のＳｉ基板３と蓄積電極１５とのコンタクトを取る際、多結晶Ｓｉ膜を２度埋込む工程の途中で側壁コンタクトを取る方法を示した。しかし、レジスト２６を用いた通常のリソグラフィー工程とエッチング工程とを用いることによりＭＯＳトランジスタの基板への側壁コンタクトを実現してもよい。図１２にこの工程例を示す。この場合、キャパシタ蓄積電極としての多結晶Ｓｉ膜の埋込みは１回ですむことになり工程の簡略化が図れる。
【００４７】
なお、上記実施例ではワード線方向に隣接する複数のメモリセルの相互関係は示していない。もし、メモリセル配置をフォールデッド・ビット線方式とする場合は第１図中の蓄積電極１５の領域上をワード線方向に隣接するメモリセルのゲート電極が通過することになる。上記実施例の製造工程では、この場合、ゲート電極と蓄積電極との間は蓄積電極１５を熱酸化して得られる酸化膜１６だけであるが、電極間の容量結合を減少させるために別途蓄積電極上の領域にＣＶＤ法で絶縁膜を堆積することは有効である。もちろん、本発明はオープンビット線構成のＤＲＡＭに適用することも可能である。
【００４８】
図１３（ａ）、（ｂ）、（ｃ）、（ｄ）は本発明の第２実施例に係る基板電極型トレンチ構造のＤＲＡＭを示す平面図、そのＢ−Ｂ断面図、Ｃ−Ｃ断面図、及びＤ−Ｄ断面図である。
【００４９】
このＤＲＡＭではｐ型Ｓｉ基板３１上にｎウェル層３２が形成され、このｎウェル層３２の中にキャパシタを形成する溝がある。この溝の内壁にはキャパシタ絶縁膜３５、及び溝を埋込んで蓄積電極３６が形成されている。この溝は各メモリセルの面積を最大に利用できる様に大きく形成されている。キャパシタが形成された基板３１の表面は絶縁膜３７で覆われ、この表面は平坦化され平坦面となっている。
【００５０】
一方、ＭＯＳトランジスタを形成する基板３８は、先述の平坦化された絶縁膜３７をもつ基板３１と絶縁膜３９を介して対向し、薄膜のＳｉ基板となっている。このＳｉ基板３８の中にＭＯＳトランジスタは形成される。ゲート絶縁膜４６を介してワード線となるゲート電極４７が形成され、このゲート電極４７に自己整合的にソース、ドレインのｎ型拡散層４９が形成される。ソース、ドレイン拡散層４９の一方とビット線（５５、５４）とは電気的に接続されている。５７は保護膜である。
【００５１】
また一方のソース、ドレイン拡散層は、埋込まれたキャパシタの蓄積電極３６と、絶縁膜（３７、３９）に開けられたコンタクト孔に形成された導電性膜４２を通して電気的に接続されている。５７は保護膜である。
【００５２】
次にこのＤＲＡＭの製造工程について説明する。図１４（ａ）、（ｂ）〜図２２（ａ）、（ｂ）はこのＤＲＡＭの製造工程を示す図１３（ａ）、（ｂ）に対応する平面図及び断面図である。
【００５３】
具体的にその製造工程を説明すると、比抵抗１〜１０Ωｃｍ程度のｐ（１００）基板１に不純物濃度１×１０１９ｃｍ−３程度の深さ６μｍ程度のｎウェル層３２を形成し、その上に厚さ５００ｎｍ程度のＳｉＯ２ 膜３３を形成する。この後、溝を形成するためのレジストパターンを形成し、まず異方性エッチングにより前記ＳｉＯ２ 膜３３をエッチングする。次に残るＳｉＯ２ 膜３３をマスクとして基板３１を異方性エッチングし、深さ５μｍ程度の溝３４を形成する。この後、アルカリ溶液を含むウェット処理等を行ない溝（トレンチ）形成時のエッチングダメージを除去し、さらに、露出した溝３４の内壁にキャパシタ絶縁膜３５を形成する（図１４（ａ）、（ｂ））。ここでは、Ｓｉ３ Ｎ４ 膜を全面に堆積した後、その表面を熱酸化するいわゆるＮＯ膜を用いてキャパシタ絶縁膜３５を形成する例を示したが、他の膜、例えば熱酸化膜でもよい。
【００５４】
さらに、全面にＣＶＤ法により例えばＰ（リン）をドープした第１多結晶シリコン膜３６を全面に堆積し、次にこの多結晶シリコン膜３６をＣＦ４ とＯ２ ガスを含む例えばケミカル・ドライ・エッチング（ＣＤＥ）法によりエッチングして溝３４に埋込み形成する（図１５（ａ）、（ｂ））。即ち、溝３４内に残される第１多結晶シリコン膜３６の表面がＳｉＯ２ 膜３３の表面とほぼ一致する様にエッチングする。ここでは、ＣＤＥ法によるいわゆるエッチバック法を用いたが、多結晶Ｓｉ膜とＳｉＯ２ 膜とのエッチング速度がほぼ等しくなる様な研磨剤を用いた研磨法（ポリッシング法）を用いて平坦化してもよい。
【００５５】
次に全面にＣＶＤ法によりＳｉＯ２ 膜３７を２００ｎｍ程度堆積する。
【００５６】
さらに、別のウェハ（シリコン基板３８、ｐ型（１００）で比抵抗１〜１０Ωｃｍ程度）を用意し、表面にＳｉＯ２ 膜３９を１００ｎｍ程度形成する。この後、表面にＳｉＯ２ 膜３７、３９を形成した２枚のＳｉ基板を面方位がそろうように重ね合わせる（図１６（ａ）、（ｂ））。このように２枚の基板の表面を重ね合わせる際、例えばこれらＳｉ基板の間にパルス状の電圧（±１００〜±５００Ｖ）を加え、例えば１０−１Ｐａ程度に減圧して接着してもよい。このとき、基板は８００℃程度加熱してもよい。またこの後、さらに通常の熱処理（例えば１０００℃、Ｎ２ 中で３０分）を行なってもよい。
【００５７】
このようにして２枚のＳｉ基板を接着した後、図１７に示すようにＳｉ基板３８側から通常の研磨を行ない薄膜化する。研磨には通常の物理研磨とエッチング液としてフッ酸、硝酸、酢酸液の混合液を用いたエッチング法等による化学的研磨とを組み合わせて行なってもよい。またｐ型とｎ型のエッチングスピードの差を利用し、エッチングストップ作用を用いて化学的研磨を行なってもよい。そして通常のＳｉ基板と同じようにして表面の鏡面研磨を行ない、図１７（ａ）、（ｂ）に示すような、キャパシタの上に絶縁物３７、３９を介して薄膜Ｓｉ基板３８が積層された構造のＳｉ基板を得ることができる。薄膜ＳＯＩのＳｉ基板３８の厚さはここでは１００ｎｍ程度とする。
【００５８】
次に基板３８の表面にＳｉＯ２ 膜１０ｎｍ、Ｓｉ３ Ｎ４ 膜１００ｎｍ程度からなる積層膜４０を形成した後、通常のリソグラフィー工程、異方性エッチング工程を用いてフィールド絶縁膜形成領域の積層膜４０と厚さ１００ｎｍのＳｉ基板３８の一部を除去し、下部の厚さ３００ｎｍのＳｉＯ２ 膜（３７、３９）を露出させる。さらに例えばＣＶＤ法によりＳｉＯ２ 膜を全面に堆積し、レジスト等の平坦化膜を用いたいわゆるエッチバック法によりフィールド領域にのみ酸化膜４１を埋込む。
【００５９】
なお、ここでは積層膜４０のＳｉＯ２ 膜を形成した後、ｎチャネルＭＯＳトランジスタ領域にはｐウェル層の形成、ｐチャネルＭＯＳトランジスタ領域にはｎウェルの形成を行なってもよいが、この工程は後の各々のトランジスタのチャネルイオン注入工程で兼ねてもよい。この後、キャパシタの蓄積電極３６とスイッチングトランジスタのソース及びドレインとをつなぐための穴を形成する。すなわち、通常のリソグラフィー工程とエッチング工程とを用いて穴部の積層膜４０、Ｓｉ基板３８、ＳｉＯ２ 膜３７、３９を順次エッチングし、多結晶Ｓｉ膜３６に達する様に穴を形成する。
【００６０】
この後、露出したＳｉ基板３８の側壁、及び多結晶シリコン膜３６の表面を希フッ酸系の溶液でクリーニングした後、全面に不純物としてＡｓ（ヒ素）をドープした第２多結晶シリコン膜４２をＣＶＤ法により堆積する。そして、例えば９００℃Ｎ２ 中で３０分の熱処理により第２多結晶シリコン膜中の不純物（ヒ素）を基板３８の側面及び第１多結晶シリコン膜３６に拡散させてｎ型層４３、４４を形成する。この後、第２多結晶シリコン膜４２を、例えば先の第１多結晶シリコン膜３６の場合と同じようにＣＤＥ法によりエッチバックし、接続穴の中に埋込む（図１８（ａ）、（ｂ））。
【００６１】
この時、第２多結晶シリコン膜４２は、第２Ｓｉ基板３８の側面でＳｉ基板の穴の側面のｎ型拡散層４３と、第１Ｓｉ基板３１のウェル層３２の中に形成されたＭＯＳキャパシタの蓄積電極３６の上面の一部に形成されたｎ型拡散層４４とを電気的に接続する様に形成且つ残置される必要がある。
【００６２】
図１８においてキャパシタの蓄積電極３６とトランジスタのソース、ドレイン拡散層とをつなぐための穴を形成する時のマスク合わせ工程は、通常のレーザーを用いた方法では、合わせのための下地の信号が取れないので、赤外線やＸ線等を用いて下地の信号を検出して合わせを行なう必要がある。この他にも合わせる工夫はあり、この例にとらわれるものではない。
【００６３】
次に耐酸化性の膜を持つＳｉＯ２ 膜とＳｉ３ Ｎ４ 膜との積層膜４０からなる膜をマスクとして例えば８５０℃のウェット雰囲気で選択酸化を行ない、第２多結晶シリコン膜４２の表面にのみ厚さ２００ｎｍ程度の熱酸化膜４５を形成する（図１９（ａ）、（ｂ））。
【００６４】
次に積層膜４０のＳｉ３ Ｎ４ 膜を例えばＣＦ４ とＮ２ ガスとを用いた雰囲気でケミカル・ドライ・エッチング（ＣＤＥ）を行ない除去する。この後、積層膜４０のＳｉＯ２ 膜をＮＨ４ Ｆ液などによりエッチング除去し、第２基板３８の表面を露出させ、１０ｎｍ程度の熱酸化膜からなるゲート酸化膜４６を形成する。そして、この上にヒ素をドープしたｎ型の第３多結晶シリコン膜により、ワード線となるゲート電極４７を形成する。このゲート電極４７の上には、絶縁膜として例えばＳｉ３ Ｎ４ 膜４８が同時に加工されて形成されている。この絶縁膜４８及びゲート電極４７をマスクとして、例えばリンをイオン注入してソース、ドレインとなるｎ型拡散層４９も形成する（図２０（ａ）、（ｂ））。
【００６５】
ＭＯＳトランジスタのしきい値電圧を調整するためにＮＭＯＳトランジスタについてはボロンなどのｐ型不純物を、またＰＭＯＳトランジスタについては、Ｐ（リン）などのｎ型不純物をイオン注入する、いわゆるチャネルイオン注入工程をゲート酸化膜４６の形成前に行なってもよい。さらにＰＭＯＳトランジスタにはゲート電極としてｐ型の多結晶シリコン膜を用いてもよい。拡散層４９は、拡散層４３とつながって一体としてＭＯＳトランジスタのソース、またはドレイン領域となる。すなわち、拡散層４９は埋込み多結晶シリコン膜４４を介してＭＯＳキャパシタの埋込み蓄積電極３６と電気的に接続されている。
【００６６】
次に、例えば周辺回路部ではＬＤＤ構造とするためにゲート電極の側壁に例えばＳｉ３ Ｎ４ 膜のスペーサ５０を形成し、これをマスクとして用いてｎ＋ 型拡散層の形成等を行なう。そして、全面にＣＶＤ法によりＳｉＯ２ 膜５１を堆積し、Ｓｉ３ Ｎ４ 膜とＳｉＯ２ 膜とでエッチング選択比のある化学的な研磨法等を用いて研磨し表面を完全に平坦化する（図２１（ａ）、（ｂ））。研磨はＳｉ３ Ｎ４ 膜４８表面で止まるのでこれをストッパー材として用いることができる。
【００６７】
次に通常のリソグラフィー工程を用いてビット線コンタクト部にコンタクト孔５３の開いたレジスト５２を形成する。この後、ＳｉＯ２ 膜はエッチングするがＳｉ３ Ｎ４ 膜はエッチングしない様な選択性のあるＲＩＥ法を用いてコンタクト部５３のＳｉＯ２ 膜５１を選択的に除去し、Ｓｉ基板３８のｎ型拡散層４９の表面を露出させる（図２２（ａ）、（ｂ））。
【００６８】
この後図では示さないが、ｎ型の不純物を含んだ多結晶Ｓｉ膜５４とシリサイド膜５５（例えばＷＳｉ２ 膜）を用いたいわゆるポリサイド膜により拡散層４９に接続されるビット線を形成する（図１３参照）。この時、ｎ型の多結晶シリコン膜５４から拡散層４９にｎ＋ 型不純物層の再拡散層５６を熱処理により形成してもよい。このようにして、ｎウェル層３２が全キャパシタの共通電極となり、各溝内に埋込まれたキャパシタの蓄積電極３６がそれぞれキャパシタ毎に独立の記憶ノードとなる。
【００６９】
またＭＯＳトランジスタ部は、Ｓｉ基板３１と絶縁分離された基板３８に形成され、いわゆる薄膜ＳＯＩ型のＭＯＳトランジスタとなっている。この例ではｎウェル層３２にプレート電位として例えば１／２Ｖｃｃ（ここでは＋１．５Ｖ程度）が印加され、溝内の蓄積電極３６に信号電荷を蓄えることにより情報の記憶が行なわれる。
【００７０】
次に、第２実施例の変更例として、Ｓｉ基板２の中に形成するＭＯＳトランジスタの素子分離法について説明する。第２実施例では、図１８に示すように、第２基板３８の素子分離領域を異方性エッチングにより除去し、エッチバック法を用いて絶縁膜を埋込む、いわゆるトレンチ分離をＭＯＳトランジスタの素子分離に用いる例を示した。しかし、素子分離法はこの例に限らず、例えば図２３（ａ）、（ｂ）及び図２４（ａ）、（ｂ）に示すような方法をとることができる。
【００７１】
まず、バッファ酸化膜とＳｉ３ Ｎ４ 膜とを用いたいわゆる選択酸化法を用い、下地のＳｉＯ２ 膜３９に達する様にフィールド酸化膜４１ａを例えば２００ｎｍ程度形成する（図２３）。次にこのフィールド酸化膜４１ａのエッヂを含むように接続孔を形成し、第２実施例と同様に第２多結晶Ｓｉ膜４２を埋込み形成する（図２４）。
【００７２】
この様にすると、ＭＯＳトランジスタ部の素子分離端とゲート電極とが重なり合う領域でのいわゆるコーナー部リーク電流を従来のＬＯＣＯＳ分離トランジスタなみに抑えることができる。
【００７３】
また第２実施例では第１基板のｎウェル中のキャパシタの蓄積電極３６を溝の中に埋め込む構造を示したが、通常のキャパシタの様に蓄積電極３６の上部を溝の外に張り出す形に形成してもよい。図２５（ａ）、（ｂ）にその構造の例を示す。この様にすると、蓄積電極３６ａはレジストを用いた通常のリソグラフィー工程とエッチング工程とで形成できるため、多結晶シリコン膜のエッチバックという制御性の要求される工程を省略することができ、工程の歩留りが向上する。また、キャパシタとしての領域も増加しキャパシタ容量も向上する。
【００７４】
また、図２５の様な蓄積電極の加工には、図２６（ａ）、（ｂ）に示す様な方法を用いることも可能である。すなわち、キャパシタ用の溝を形成した後、例えばＳｉ３ Ｎ４ 膜とその表面の熱酸化等によるいわゆるＮＯ膜３５を全面に形成し、さらに全面に例えばリンをドープした多結晶シリコン膜３６ａを堆積する。その後、全面にＣＶＤ法で酸化膜５８を堆積し、所望の形状に加工する。次に酸化膜５８の側壁にＣＶＤ法を用いた絶膜膜の堆積と異方性エッチング法を用いて絶縁膜５９のスペーサーを形成する。次にこの酸化膜５８と絶縁膜５９とをマスクとして下地の多結晶シリコン膜３６ａをエッチングして蓄積電極を加工形成する。この後、絶縁膜３７ａを形成する。この様にすると隣り合う蓄積電極どうしをリソグラフィーの限界以下に近づけることが可能となり、上の層のＭＯＳトランジスタのソース、ドレインとの接続のための孔を開けるときの設計マージンが向上し、またエッチバックを使用しないため工程が簡略化できて工程歩留りが向上する。また平面部のキャパシタ面積も増加できるためキャパシタ容量も向上できるなどの効果がある。
【００７５】
第２実施例ではメモリセル部にｎチャネルＭＯＳトランジスタを用いた場合の例について説明したが、ｐチャネルＭＯＳトランジスタも同様に適用できることはいうまでもない。
【００７６】
また、ワード線方向に隣接するメモリセルの相互関係は示していないが、もしフォ−ルデッド・ビット線構成（折り返しビット線構成）とした場合には、蓄積電極３６とソース、ドレイン拡散層４９との接続部４２の上の絶縁膜４５上を、ワード線４７方向に隣接するメモリセルのゲート電極が通過することになる。もちろん本発明はオープンビット線構成のＤＲＡＭにも適用することができる。
【００７７】
また、キャパシタ部ではｎウェル層３２を用いたが、基板３１をｎ＋ Ｓｉ基板とすることでｎウェル層３２を省略することも可能である。
【００７８】
また、キャパシタの共通電極の電位は基板から取ることもできるし、後でｎウェル層３２（または基板３１）に達するコンタクト孔を開けて表面から取りこともできることはいうまでもない。
【００７９】
図２７（ａ）、（ｂ）、（ｃ）は、本発明の第３実施例に係る基板電極型トレンチ構造のＤＲＡＭを示す平面図、そのＢ−Ｂ′断面図、及びＣ−Ｃ′断面図である。
【００８０】
このＤＲＡＭではｎ型シリコン基板６１上にトレンチ形成時にマスクとして用いる絶縁膜６２があり、キャパシタ絶縁膜６３を介して蓄積電極６４が埋込み形成されている。さらに絶縁膜６５の中に、蓄積電極６４とＭＯＳトランジスタのｎ型のソースまたはドレイン拡散層６９とを電気的に接続する接続層６６が埋込み形成されている。
【００８１】
ＭＯＳトランジスタはキャパシタ上の絶縁膜６５及び接続層６６の上にＳｉ柱のチャネルを持つ形で構成されている。すなわち、Ｓｉ柱の上部のｎ型のソースまたはドレイン拡散層７９と、中心部のｐ型のチャネル層６８と、下部の接続層６６と電気的に接続されているｎ型ソースまたはドレイン拡散層６９と、Ｓｉ柱の外周をゲート絶縁膜７４を介して取りまく様に形成されたゲート電極７５とでＭＯＳトランジスタは構成されている。７８はＣＶＤ絶縁膜であり、これにＳｉ柱の上部でコンタクト孔が開けられＭＯＳトランジスタの拡散層７９に接続されるビット線８０が配設されている。８１は保護膜である。
【００８２】
ＭＯＳトランジスタはキャパシタの上に形成されるため平面的にみた場合のセル面積の大部分をキャパシタ、またはＭＯＳトランジスタとして使用できるため、溝型キャパシタの溝の深さを浅くでき製造工程を簡単にできる。
【００８３】
次にこのＤＲＡＭの製造工程について説明する。図２８（ａ）、（ｂ）、（ｃ）〜図３４（ａ）、（ｂ）、（ｃ）は、このＤＲＡＭの製造工程を示す図２７（ａ）、（ｂ）、（ｃ）に対応する平面図及び断面図である。
【００８４】
具体的にその製造工程を説明すると、まず不純物濃度１×１０１９×ｃｍ３ 程度のｎ＋ 型Ｓｉ基板６１上に厚さ４００ｎｍ程度のＳｉＯ２ 膜２を形成し、通常のリソグラフィー手法と異方性エッチングとを用いて深さ３μｍ程度の溝を形成する。この後、例えばアルカリ溶液を含むウェット処理を行ない溝形成時のエッチング・ダメージを除去する。そして、溝のＳｉ表面を露出させ、溝の表面にキャパシタ絶縁膜６３を形成する。これには、窒化膜と酸化膜から成るいわゆるＮＯ膜を用いて形成してもよい。
【００８５】
さらに全面にＰ（リン）を含んだ多結晶Ｓｉ膜６４を堆積し、例えば多結晶Ｓｉ膜とＳｉＯ２ 膜の研磨速度が同じになるような研磨剤を用いることにより全面を研磨し、ＳｉＯ２ 膜６２、多結晶Ｓｉ膜６４をエッチングして平坦な面にする（図２８（ａ）、（ｂ）、（ｃ））。このとき多結晶Ｓｉ膜６４は各メモリセル毎に加工され蓄積電極となる。ここではｎ＋ 型Ｓｉ基板６１を用いたが、これの代わりにもっと濃度の低いｎ型Ｓｉ基板（不純物濃度５×１０１５／ｃｍ３ 程度）に１×１０１９／ｃｍ３ 程度の表面濃度をもつｎウェル層を形成したもの、またはｐ型基板に溝より深い拡散深さをもつｎウェル層をもつものでもよい。
【００８６】
その後、全面にＣＶＤＳｉＯ２ 膜６５を堆積した後、各セルの蓄積電極６４上に所望のパターンの孔を開け全面に多結晶Ｓｉ膜を堆積し、全面を例えば研磨法によりエッチングし平坦化する（図２９（ａ）、（ｂ）、（ｃ））。このとき多結晶Ｓｉ膜６６とＳｉＯ２ 膜６５の研磨速度がほぼ等しくなる様な条件の研磨剤を用いて行なう。
【００８７】
また、多結晶Ｓｉ膜６６には蓄積電極６４とＭＯＳトランジスタのソースまたはドレインの拡散層とを電気的に接続する接続層としての役割と、後述するがＭＯＳトランジスタの拡散層の引き出し電極や拡散層どうしを接続する役割もある。このためイオン注入により所望の領域にｎ＋ 型、またはｐ＋ 型の不純物注入を行なう。図２９にはｎ＋ 型不純物注入を例えばＡｓ＋ 、３０ｋｅＶ、５×１０１５ｃｍ−２程度行ない、その後の熱処理で不純物層の再拡散層６７を形成した例が示してある。温度と不純物濃度よっては逆に接続層６６の中に多結晶Ｓｉ膜６４から不純物が拡散してくることもあり得る。
【００８８】
その後、もう１枚の例えばｐ型（１００）、比抵抗１〜１０Ωｃｍ程度のＳｉ基板６８ａを用意し、その表面に接合深さ０．２μｍ程度のｎ− 型拡散層６９を形成し、このｎ− 型拡散層６９の面を先のＳｉ基板６１の表面（ＳｉＯ２ 膜６５及び多結晶Ｓｉ膜６６が露出して平坦な面を形成している）と張り合わせる。これは通常ウェハ張り合わせ法と呼ばれている方法である。通常の張り合わせと異なるのは、ＳｉＯ２ 膜６５の中に埋込み形成されている多結晶Ｓｉ膜６６と、第２のＳｉ基板６８ａの表面のｎ− 型拡散層６９の面が十分に自然酸化膜等を除去されて接着される点にある。このようにＳｉ基板６１及びＳｉ基板６８ａの２枚の基板の表面を重ね合わせる際、例えばこれらＳｉ基板を０．１Ｐａ程度に減圧して接着し、８００℃程度の加熱を行なってもよい。
【００８９】
このようにして２枚のＳｉ基板６１、６８ａを接着した後、Ｓｉ基板６８ａの側から通常の研磨を行ない１μｍ程度に薄膜化する。研磨には、通常の物理研磨とエッチング液としてフッ酸、硝酸、酢酸液等の混合液を用いたエッチング法等による化学的研磨とを組み合わせて行なってもよい。そして、通常のＳｉ基板と同じようにして表面の鏡面の研磨を行ない、図３０に示すような構造にする。この時、熱処理を行なって、接続層６６からｎ− 型層中へ不純物の再拡散層７０を形成してもよい。これにより蓄積電極６４とｎ− 型拡散層６９とは接続層６６を通して電気的に接続される。
【００９０】
次に厚さ１０ｎｍ程度のＳｉＯ２ 膜７１と厚さ２００ｎｍ程度のＳｉ３ Ｎ４ 膜７２の積層膜を所望のＳｉ柱のマスクとなる形状に加工した後、これをマスクにしてＳｉ基板６８ａの異方性エッチングを行ない、図３１に示すようなＳｉ柱を形成する。このＳｉ柱を形成する異方性エッチングには低ダメージのエッチング法を用いると同時に、Ｓｉ柱側面のエッチング・ダメージを除去するため、アルカリ溶液を含むウェット処理を行なったり、表面にＳｉＯ２ 膜を形成して除去するなどの工程を用いてもよい。Ｓｉ柱はＳｉＯ２ 膜６５の上にそれぞれ孤立して形成されている。ここでＳｉ柱形成のためのマスク層の蓄積電極６４への位置合わせは従来のレーザー光を用いるものではなく赤外線やＸ線を用いてＳｉ基板６８ａを通して位置合わせができる様な位置合わせ手法を用いるものとする。以降はこのとき形成した層をもとに合わせて行くことができる。
【００９１】
次にＳｉ柱のチャネル領域にＶｔｈ調整のための不純物、例えばＢ＋ などを斜め、回転イオン注入により注入する。あるいは、このチャネル領域を図３０図示の状態のＳｉ基板６８ａを加工した層を形成した後、イオン注入法と熱処理で形成するｐウェルで兼ねてもよい。
【００９２】
この後、ゲート酸化膜７４をＳｉ柱の側面に厚み１５ｎｍ程度になる様に形成する。そして、全面に多結晶Ｓｉ膜を堆積する。多結晶Ｓｉ膜を接続する領域にはレジスト膜７６を図３２のように残置し、全面を多結晶Ｓｉ膜のエッチング条件で異方性エッチングする。このようにして、Ｓｉ柱のまわりに多結晶Ｓｉ膜を残し、ゲート電極７５を形成する（図３２（ａ）、（ｂ）、（ｃ））。
【００９３】
ここではゲート電極を接続する方法としてレジストマスクを用いる方法を示したが、この他にＳｉ柱の距離を近づけることによりゲート電極の接続を行なってもよい。また、この例でのレジスト膜の形成では、まず全面にレジスト膜を形成し、所望のパターンにレジスト膜を加工した後、例えばＯ２ ＲＩＥ法などを用いてＳｉ柱の溝の中だけにレジストを残すようにする。
【００９４】
またゲート絶縁膜としてここではＳｉＯ２ 膜を用いたが、ＳｉＯ２ 膜とＳｉ３ Ｎ４ 膜との積層膜を用いてもよい。この様にすると、後の工程で形成するゲート電極の表面を酸化する場合、ゲートエッヂからの酸化膜のくい込みを抑えることができる。
【００９５】
次に図３３に示すように、レジスト７６を除去した後、ゲート電極の多結晶Ｓｉ膜７５の表面に例えば膜厚４０ｎｍ程度の熱酸化膜７７を形成する。そして、全面にＣＶＤ−ＳｉＯ２ 膜７８を例えば４００ｎｍ程度形成し、Ｓｉ柱のまわりに発生していた溝（スペース）を埋め込む。次に例えばいわゆるエッチバック、またはＳｉ３ Ｎ４ 膜に対してエッチング選択比がある様な研磨法等を用いた平坦化手法により、表面を平坦化すると共にＳｉ３ Ｎ４ 膜７２の表面を露出させる。
【００９６】
次に図３４に示すように、露出したＳｉ３ Ｎ４ 膜７２を例えばＣＦ４ ガスとＮ２ ガスとＯ２ ガスとを用いた雰囲気でケミカル・ドライ・エッチング（ＣＤＥ）を行ない選択的に除去する。この後、Ｓｉ柱の上部にソースまたはドレインとなるｎ型拡散層７９をＡｓ＋ またはｐ＋ イオンを例えばドーズ量１×１０１４ｃｍ−２程度イオン注入することにより形成する。また、これにより、Ｓｉ柱の中心部にｐ型のチャネル層６８が形成される。さらに、Ｓｉ柱の上部表面のＳｉＯ２ 膜７１を除去しＳｉ柱板表面を露出させる。この工程はここではマスク工程を用いない自己整合法を用いた例について説明したが、通常のリソグラフィ工程と異方性エッチング工程とを用いてコンタクト孔を開ける従来の手法を用いてもよい。この後、例えば多結晶Ｓｉ膜とタングステンシリサイド膜とを用いたいわゆるポリサイド膜により拡散層７９に接続されるビット線８０を形成する。
【００９７】
このようにしてキャパシタとＭＯＳトランジスタとが縦方向に積層形成されたメモリセル構造が得られる。ｎ＋ 型Ｓｉ基板６１には、プレート電位として例えば＋１．５Ｖが印加され、溝内の蓄積電極６４に信号電荷を蓄えることにより情報記憶が行なわれる。
【００９８】
また、第３実施例の変更例として、蓄積電極の構造について図３５（ａ）、（ｂ）、（ｃ）を用いて説明する。第３実施例では溝（トレンチ）形成と蓄積電極６４とを同じサイズで形成する例を示したが、図３５に示すように蓄積電極６４ａを溝（トレンチ）の外側に張り出した構造にしてもよい。このようにすると溝部のみならず、平面部もキャパシタ領域として使用できるため記憶容量を増加させることができる。この構造を得るには、まず第１Ｓｉ基板６１に溝を形成した後、キャパシタ絶縁膜６３を介して蓄積電極６４ａを形成する。次に全面にＣＶＤ−ＳｉＯ２ 膜６５ａを堆積し、第３実施例で述べたように研磨法またはエッチバック法を用いて表面を平坦化する。そして接続層６６を蓄積電極６４ａの上に押し込み形成する（図３５）。なお、この蓄積電極６４ａの加工はリソグラフィの最小寸法にはとらわれない。例えば側壁残し法等を用いた微細寸法形成法を用いてもよい。
【００９９】
次に第３実施例の別の変更例としてキャパシタの溝とＭＯＳトランジスタのソースまたはドレイン拡散層との接続法について図３６を用いて説明する。第３実施例では接続層６６を用いて蓄積電極とＭＯＳトランジスタのソースまたはドレイン拡散層とを接続する方法を示したが、図３６では蓄積電極６４から直接ＭＯＳトランジスタのソースまたはドレイン拡散層６９に接続する例を示す。この例では、蓄積電極６４から不純物の再拡散により再拡散層７０を作り、電気的接続を確実に行なうことができる。このようにすると、第３実施例に比べて工程を簡単にすることができる。
【０１００】
次に第３実施例のさらに別の実施例として、メモリセルと同時に形成するＣＭＯＳの周辺回路の形成法について図３７（ａ）、（ｂ）を用いて説明する。
【０１０１】
ここでＭＯＳトランジスタは素子分離領域を必要としないＳｉ柱構造であり、各Ｓｉ柱をｎチャネルまたはｐチャネルＭＯＳトランジスタとして任意に使用することができる。しきい値電圧の設定にはＳｉ柱を形成する前に所望のイオン注入層を９２ｐ、９２ｎに形成しておいてもよいし、またはＳｉ柱を形成してから斜め、回転イオン注入等の手法を用いて９２ｐ、９２ｎへの不純物注入を行なってもよい。Ｓｉ柱の接続には、メモリセルを作るときの蓄積電極形成工程で同時に引き出し層として多結晶Ｓｉ層９０ｐ、９０ｎを埋め込み形成する。そして、接続層９１ｐ、９１ｎを用いてＭＯＳトランジスタのソース、ドレイン拡散層９３ｐ、９３ｎと電気的に接続する。図中、９５ｎ、９５ｐは、Ｓｉ柱からなるＭＯＳトランジスタのソースまたはドレイン拡散層であり、９６はＳｉ柱からなるＭＯＳトランジスタの引き出し電極である。またここで添字のｎ、ｐはｎ型、ｐ型の不純物型を表わすものである。
【０１０２】
また柱状ＭＯＳトランジスタのゲート電極は、各ＭＯＳトランジスタが共に表面チャネル型となるようにｎ型多結晶Ｓｉ層７５ｎ、またはｐ型多結晶Ｓｉ層７５ｐとなるようにそれぞれ不純物導入を行なってもよいし、共にｎ型多結晶Ｓｉ層を用いてもよい。また引き出し層９０ｐ、９０ｎは、例えばイオン注入法により不純物形成を行ない、いくつかのＳｉ柱のＭＯＳトランジスタを連続して接続することが可能である。また引き出し層９０ｐ、９０ｎは、表面からコンタクト孔を開け、メタル配線８２を形成して表面に取り出し、他の層と接続してもよい。さらに引き出し層９０ｐ、９０ｎはｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタどうしの接続にも使用することができ、その時は図３８に示すように引き出し層をｎ型多結晶Ｓｉ層９０ｎとｐ型多結晶Ｓｉ層９０ｐとそれに接する例えばタングステンシリサイド層９８からなるいわゆるポリサイド層を用いて形成することが可能である。
【０１０３】
このようにすることによりｎチャネルＭＯＳトランジスタのソースまたはドレイン拡散層とｐチャネリＭＯＳトランジスタのソースまたはドレイン拡散層とを低抵抗の配線で直接電気的に接続することが可能となる。
【０１０４】
第３実施例ではＳｉ柱型のＭＯＳトランジスタのチャネル領域にＶｔｈ調整用のイオン注入を行なった例を示したが、Ｓｉ柱のゲート電極間のサイズ（直径）によっては基板濃度のまま（例えばｉ型として）使用し、ゲート電極の仕事関数によってしきい値電圧を決めるようにしてもよい。例えばｎ＋ 型多結晶Ｓｉまたはｐ＋ 型多結晶Ｓｉ、またはタングステンなどにメタル金属等を用いてしきい値電圧を決めるようにしてもよい。
【０１０５】
本発明の１つの視点に係る構造では、次のような作用が得られる。
【０１０６】
共通キャパシタ電極（プレート電極）が溝の中に埋め込まれた構造なので素子の段差（凸凹）が小さくなり、ワード線やビット線の加工が容易となり素子製造上の歩留りが向上する。
【０１０７】
ＭＯＳトランジスタ領域は基板と完全に絶縁されており、α線等の入射によって基板中１０〜２０μｍ程度の場所に発生するエレクトロンの影響を防ぐことができる。
【０１０８】
ＭＯＳトランジスタは薄いＳＯＩ構造となっているので、ソース、ドレイン拡散層は基板中の絶縁膜に達しソース、ドレイン間のパンチスルーがおこりにくく微細なＭＯＳトランジスタを実現できる。
【０１０９】
本発明の１つの視点に係る構造では、次のような作用が得られる。
【０１１０】
キャパシタ共通電極（プレート電極）がＭＯＳトランジスタ基板と完全に分離されているため、従来のメモリセルと同じ１／２Ｖｃｃ方式が使え、キャパシタ絶縁膜にかかる電界を小さくでき信頼性を向上できる。
【０１１１】
キャパシタとなる溝領域がＭＯＳトランジスタの下にも形成できるので面積の有効活用ができ微細なセル面積でも大きな蓄積容量を得ることができる。
【０１１２】
ＭＯＳトランジスタ部はいわゆる薄膜ＳＯＩのトランジスタとなっているためにカットオフ特性が良く、ショートチャネル効果等が小さい。また素子間の分離やｐチャネル、ｎチャネルトランジスタのためのウェル形成などが必要ないため、工程を簡略化できる。
【０１１３】
エピタキシャル成長などの安定しにくい工程を使わないでメモリセルが形成できる構造のため製造が容易である。
【０１１４】
本発明の１つの視点に係る構造では、次のような作用が得られる。
【０１１５】
ＭＯＳトランジスタとキャパシタは縦方向に積層された構造のため、キャパシタ部の面積を最大限大きく取れ、かつメモリセルの占有面積を小さくでき、高密度ＤＲＡＭに適する。
【０１１６】
キャパシタ形成は、全面に溝を形成し、キャパシタ絶縁膜を介して蓄積電極を形成するだけの簡単な工程であるので、製造工程の安定化、従来の縦積み構造に比べて工程の短縮化が図れる。
【０１１７】
ＭＯＳトランジスタは縦型構造であるので、微細化のためにチャネル長を極端に短くする必要がない。これによりショートチャネル効果が起こらない程度にチャネル長を長くできるため、ＭＯＳトランジスタの動作の安定化が達成できる。
【０１１８】
従来の積層型のメモリセルのようにＳｉ柱の底部での隣接するメモリセル域の分離が必要でないために工程が簡略化できる。これは、キャパシタが基板側を共通電極とした基板プレート方式であるためであり、蓄積電極の加工がそのまま各キャパシタの分離となっていること、またＭＯＳトランジスタはＳｉ柱を用いた縦型トランジスタであるため、絶縁膜の上に形成されたＳｉ柱利用のＭＯＳトランジスタは分離を必要としないことによっている。
【０１１９】
基板が共通電極となっており、またＭＯＳトランジスタ部は基板と完全に絶縁分離されているのでα線等によるソフトエラーに非常に強い。
【０１２０】
周辺回路にもセルのトランジスタと同様の構造のＭＯＳトランジスタと接続層及び引き出し層が使用できるため周辺回路の微細化も同時に達成できる。
【０１２１】
本発明は、上記各実施例に限定されるものではなく、適宜の設計変更を行なうことによりこの他適宜の態様で実施し得るものである。
【０１２２】
【発明の効果】
本発明の１つの視点の構造によれば、プレート電極が基板の上に飛び出さず、平坦な表面形状を保てるので、次のゲート電極加工などが易しくなり、製造工程の安定化が図れる。
【０１２３】
また、ＭＯＳトランジスタ及び蓄積電極（記憶ノード）は完全に基板と絶縁分離されており、α線等によるソフトエラーに非常に強くなる。
【０１２４】
また、ＭＯＳトランジスタはいわゆる薄膜ＳＯＩ構造となっており、素子分離が容易、ｐウェル、ｎウェルを形成する必要がないなどの工程簡略化の他、ビット線の対基板容量が大幅に低下できたり、接合リークが低減され、ショートチャネル効果に強い、セットオフ特性がよいなどのＳＯＩゆえの素子特性改善効果がありＤＲＡＭの素子特性を向上できる。
【０１２５】
本発明の１つの視点の構造によれば、キャパシタ共通電極がＭＯＳトランジスタの基板と完全に絶縁分離されているため、従来と同様の１／２・Ｖｃｃ方式が使用でき、キャパシタ絶縁膜にかかる電界を小さくできキャパシタ絶縁膜の信頼性を向上できる。
【０１２６】
また、キャパシタ部をＭＯＳトランジスタ部の下にも形成できるのでセル面積の有効活用でき、微細なセル面積でも異常に薄いキャパシタ絶縁膜か異常に深くて細い溝を用いなくても大きな蓄積電荷を得ることができる。
【０１２７】
また、ＭＯＳトランジスタ部は薄膜ＳＯＩ構造となるため、ゲート電圧０Ｖでのリーク電流のＯＦＦ（カットオフ特性）が良好で、ショートチャネル効果も小さい。また、素子間の分離かｎチャネル、ｐチャネルトランジスタのためのウェルの形成も必要なく、工程を簡略化できる。
【０１２８】
また、エピタキシャル成長などの安定しにくく時間のかかる工程を使用しないでメモリセルが構成できるため製造が容易である。
【０１２９】
本発明の１つの視点の構造によれば、ＭＯＳトランジスタとキャパシタは縦方向に積層された構造のためメモリセル面積を小さくできる。またキャパシタの面積をセル占有面積の中でＭＯＳトランジスタを考慮することなく決めれるため蓄積容量を大きくでき、高密度ＤＲＡＭに適する。
【０１３０】
また、キャパシタ形成が従来の縦積み構造セルにくらべて簡単な工程であるため、製造工程の安定化、短縮化が図れる。
【０１３１】
また、ＭＯＳトランジスタがＳｉ柱を用いた縦型構造で、チャネル長がセル面積に１対１対応しないため、ショートチャネル効果の少ないトランジスタをセル面積を大きくすることなく実現できる。これにより、メモリセルの信頼性が向上する。
【０１３２】
また、ＭＯＳトランジスタもキャパシタも素子分離領域が必要でない構造のため微細化に適する。
【０１３３】
また、キャパシタは基板を共通電極として使う構造であり、またＭＯＳトランジスタは基板と完全に絶縁分離されている構造のためα線等によるソフトエラーに非常に強い。
【０１３４】
また、メモリセルのＭＯＳトランジスタは、周辺回路用としても同時に使用できる。さらに各Ｓｉ柱が完全に分離されているので、ウェル等を形成することなくｐチャネル、ｎチャネルＭＯＳトランジスタを形成できる。このため工程の簡略化ができる。
【０１３５】
また、メモリセル製造工程と同じ工程でＭＯＳトランジスタの接続層、引き出し層が形成できるため周辺回路の微細化が達成できメモリセルの縮小だけでなくチップ面積の縮小化にも大いに貢献する。
【図面の簡単な説明】
【図１】（ａ）、（ｂ）、（ｃ）は、本発明の第１実施例に係るＤＲＡＭの隣接する２ビット分を示す平面図、そのＢ−Ｂ断面図、及びそのＣ−Ｃ断面図。
【図２】（ａ）、（ｂ）は、第１実施例の製造工程における図１（ａ）、（ｂ）に対応する平面図及び断面図。
【図３】（ａ）、（ｂ）は、第１実施例の製造工程における図１（ａ）、（ｂ）に対応する平面図及び断面図。
【図４】（ａ）、（ｂ）は、第１実施例の製造工程における図１（ａ）、（ｂ）に対応する平面図及び断面図。
【図５】（ａ）、（ｂ）は、第１実施例の製造工程における図１（ａ）、（ｂ）に対応する平面図及び断面図。
【図６】（ａ）、（ｂ）は、第１実施例の製造工程における図１（ａ）、（ｂ）に対応する平面図及び断面図。
【図７】（ａ）、（ｂ）は、第１実施例の製造工程における図１（ａ）、（ｂ）に対応する平面図及び断面図。
【図８】（ａ）、（ｂ）は、第１実施例の製造工程における図１（ａ）、（ｂ）に対応する平面図及び断面図。
【図９】（ａ）、（ｂ）は、第１実施例の製造工程における図１（ａ）、（ｂ）に対応する平面図及び断面図。
【図１０】第１実施例の変更例の製造工程における断面図。
【図１１】第１実施例の別の変更例の製造工程における断面図。
【図１２】第１実施例のさらに別の変更例の製造工程における断面図。
【図１３】（ａ）、（ｂ）、（ｃ）、（ｄ）は本発明の第２実施例に係る基板電極型トレンチ構造のＤＲＡＭを示す平面図、そのＢ−Ｂ断面図、Ｃ−Ｃ断面図、及びＤ−Ｄ断面図。
【図１４】（ａ）、（ｂ）は、第２実施例の製造工程における図１３（ａ）、（ｂ）に対応する平面図及び断面図。
【図１５】（ａ）、（ｂ）は、第２実施例の製造工程における図１３（ａ）、（ｂ）に対応する平面図及び断面図。
【図１６】（ａ）、（ｂ）は、第２実施例の製造工程における図１３（ａ）、（ｂ）に対応する平面図及び断面図。
【図１７】（ａ）、（ｂ）は、第２実施例の製造工程における図１３（ａ）、（ｂ）に対応する平面図及び断面図。
【図１８】（ａ）、（ｂ）は、第２実施例の製造工程における図１３（ａ）、（ｂ）に対応する平面図及び断面図。
【図１９】（ａ）、（ｂ）は、第２実施例の製造工程における図１３（ａ）、（ｂ）に対応する平面図及び断面図。
【図２０】（ａ）、（ｂ）は、第２実施例の製造工程における図１３（ａ）、（ｂ）に対応する平面図及び断面図。
【図２１】（ａ）、（ｂ）は、第２実施例の製造工程における図１３（ａ）、（ｂ）に対応する平面図及び断面図。
【図２２】（ａ）、（ｂ）は、第２実施例の製造工程における図１３（ａ）、（ｂ）に対応する平面図及び断面図。
【図２３】（ａ）、（ｂ）は、第２実施例の変更例の製造工程における平面図及び断面図。
【図２４】（ａ）、（ｂ）は、図２３図示の変更例の製造工程における平面図及び断面図。
【図２５】（ａ）、（ｂ）は、第２実施例の別の変更例の製造工程における平面図及び断面図。
【図２６】（ａ）、（ｂ）は、第２実施例のさらに別の変更例の製造工程における平面図及び断面図。
【図２７】（ａ）、（ｂ）、（ｃ）は、本発明の第３実施例に係る基板電極型トレンチ構造のＤＲＡＭを示す平面図、そのＢ−Ｂ′断面図、及びＣ−Ｃ′断面図。
【図２８】（ａ）、（ｂ）、（ｃ）は、第３実施例の製造工程における図２７（ａ）、（ｂ）、（ｃ）に対応する平面図、断面図、及び断面図。
【図２９】（ａ）、（ｂ）、（ｃ）は、第３実施例の製造工程における図２７（ａ）、（ｂ）、（ｃ）に対応する平面図、断面図、及び断面図。
【図３０】（ａ）、（ｂ）、（ｃ）は、第３実施例の製造工程における図２７（ａ）、（ｂ）、（ｃ）に対応する平面図、断面図、及び断面図。
【図３１】（ａ）、（ｂ）、（ｃ）は、第３実施例の製造工程における図２７（ａ）、（ｂ）、（ｃ）に対応する平面図、断面図、及び断面図。
【図３２】（ａ）、（ｂ）、（ｃ）は、第３実施例の製造工程における図２７（ａ）、（ｂ）、（ｃ）に対応する平面図、断面図、及び断面図。
【図３３】（ａ）、（ｂ）、（ｃ）は、第３実施例の製造工程における図２７（ａ）、（ｂ）、（ｃ）に対応する平面図、断面図、及び断面図。
【図３４】（ａ）、（ｂ）、（ｃ）は、第３実施例の製造工程における図２７（ａ）、（ｂ）、（ｃ）に対応する平面図、断面図、及び断面図。
【図３５】（ａ）、（ｂ）、（ｃ）は、第３実施例の変更例の平面図、そのＢ−Ｂ′断面図、及びＣ−Ｃ′断面図。
【図３６】（ａ）、（ｂ）は、第３実施例の別の変更例の平面図、そのＢ−Ｂ′断面図。
【図３７】（ａ）、（ｂ）は、第３実施例のさらに別の変更例の平面図、そのＢ−Ｂ′断面図。
【図３８】第３実施例のさらに別の変更例の断面図。
【符号の説明】
１…Ｓｉ基板（プレート電極）、２…絶縁膜、３…ＭＯＳトランジスタ形成用Ｓｉ基板、１２…キャパシタ絶縁膜、１３…蓄積電極、１８…ゲート電極、１９…ソース／ドレイン、３２…ウエル層（プレート電極）、３５…キャパシタ絶縁膜、３６…蓄積電極、３７、３９…絶縁膜、３８、…ＭＯＳトランジスタ形成用Ｓｉ基板、４７…ゲート電極、４９…ソース／ドレイン、６１…Ｓｉ基板（プレート電極）、６３…キャパシタ絶縁膜、６４…蓄積電極、６５…絶縁膜、６８ａ…ＭＯＳトランジスタ形成用Ｓｉ基板、６９、７９…ソース／ドレイン、７５…ゲート電極。
Claims (1)
- 第１半導体層内に溝を形成し、前記溝の内壁をキャパシタ絶縁膜で覆うと共に前記溝を蓄積電極で埋め込む工程と、
絶縁膜を介して前記第１半導体層上に第２半導体層を形成すると共に、前記第２半導体層と前記蓄積電極とを、前記溝を貫通する導電層により接続する工程と、
上下方向に積層されたソース、チャネル、及びドレイン層と、前記ソース、チャネル、及びドレイン層を囲むように配設されたゲート絶縁膜と、前記ゲート絶縁膜を囲むように配設されたゲート電極と、を具備するＭＯＳトランジスタを、前記蓄積電極上に位置するように前記第２半導体層に形成し、ここで前記ＭＯＳトランジスタの下部のソースまたはドレイン拡散層の一方を前記導電層に接続させる工程と、
を具備する半導体記憶装置の製造方法。
Priority Applications (1)
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| JP2003163858A JP2004080000A (ja) | 2003-06-09 | 2003-06-09 | 半導体記憶装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100660891B1 (ko) | 2005-11-18 | 2006-12-26 | 삼성전자주식회사 | 수직 채널 트랜지스터를 구비한 반도체 소자 및 그제조방법 |
| KR100837915B1 (ko) | 2005-09-09 | 2008-06-13 | 키몬다 아게 | 트랜지스터 제조 방법 및 메모리 디바이스 제조 방법 |
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-
2003
- 2003-06-09 JP JP2003163858A patent/JP2004080000A/ja not_active Abandoned
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