JP2004080000A - 半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】信頼性の高いメモリセル構造の製造方法を提供する。
【解決手段】第1半導体層内に溝が形成され、溝の内壁がキャパシタ絶縁膜63で覆われると共に溝が蓄積電極64で埋め込まれる。絶縁膜を介して第1半導体層上に第2半導体層が形成されると共に、第2半導体層と蓄積電極64とが、溝を貫通する導電層66により接続される。上下方向に積層されたソース79、チャネル68、及びドレイン層69と、ソース、チャネル、及びドレイン層を囲むように配設されたゲート絶縁膜74と、ゲート絶縁膜74を囲むように配設されたゲート電極75と、を具備するMOSトランジスタが、蓄積電極64上に位置するように第2半導体層に形成され、ここでMOSトランジスタの下部のソースまたはドレイン拡散層69の一方が導電層66に接続される。
【選択図】 図27
【解決手段】第1半導体層内に溝が形成され、溝の内壁がキャパシタ絶縁膜63で覆われると共に溝が蓄積電極64で埋め込まれる。絶縁膜を介して第1半導体層上に第2半導体層が形成されると共に、第2半導体層と蓄積電極64とが、溝を貫通する導電層66により接続される。上下方向に積層されたソース79、チャネル68、及びドレイン層69と、ソース、チャネル、及びドレイン層を囲むように配設されたゲート絶縁膜74と、ゲート絶縁膜74を囲むように配設されたゲート電極75と、を具備するMOSトランジスタが、蓄積電極64上に位置するように第2半導体層に形成され、ここでMOSトランジスタの下部のソースまたはドレイン拡散層69の一方が導電層66に接続される。
【選択図】 図27
Description
【0001】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特に微細化に適したダイナミック型RAM (DRAM)のメモリ構造及びその製造方法に関する。
【0002】
【従来の技術】
1個のMOSトランジスタと1個のキャパシタとによりメモリセルを構成する、いわゆるMOS型DRAMは高集積化の一途をたどっている。高集積化に伴って情報を記憶するキャパシタの面積が減少し、従って蓄積される電荷量が減少する。この結果、センス・アンプのノイズマージンが弱くなりメモリ内容が誤って読み出されたり、α線等の放射線によりメモリ内容が破壊されるといった問題が生じている。
【0003】
この様な問題点を解決するため、キャパシタ領域に溝(トレンチ)を堀って占有面積を拡大することなく、実効的に表面積を大きくしてキャパシタ容量を増大させ、これにより蓄積容量を増大させる方法が提案されている。
【0004】
しかし、この方法においても次のような問題がある。
【0005】
プレート電極がシリコン基板面より上に出ているので、微細化が進行した時にこの段差が原因でMOSトランジスタのゲート電極(ワード線)同士のショートが起こり、ゲート電極の加工が非常に難しい。
【0006】
Si基板側に電荷を蓄積する構造のため、溝形成時のエッチングダメージ等の除去が難かしく、キャパシタ耐圧の劣化や接合リークの増大が生じ、メモリセルのポーズ時間が劣化する。
【0007】
また、この種のメモリセルの中で、基板を共通電極とし、溝内に各キャパシタ毎に独立の蓄積電極を埋め込み形成し、その上部にMOSトランジスタを形成する構造が、高集積化を達成できるものとして注目されている(例えば、IEDM88;P.588〜591)。この構造のメモリセルは、キャパシタの上にMOSトランジスタがありメモリセル面積を小さくすることに有効である。
【0008】
しかし、この構造では次のような問題がある。
【0009】
埋込みプレート電極とMOSトランジスタの基板とがpn接合で結合しているため、プレート電圧(VPL)とMOSトランジスタの基板バイアス電圧(Vsub )とを任意に選べず(例えばVPL=1/2Vcc=約−1.5V、Vsub =+1.5V)、MOSトランジスタのカットオフ特性やキャパシタ絶縁膜の信頼性を著しく低下させる。
【0010】
現在のところ不安定で且つ工程そのものに長時間を要するエピタキシャル成長工程を3回も用いるなど、工程の歩留り及び工期を著しく低下させ、大容量DRAMの実現には不向きである。
【0011】
また、DRAMのさらなる高集積化を図るためのメモリセル構造として、半導体基板をエッチングしてSi柱を形成し、このSi柱の下部にキャパシタ、上部にトランジスタを形成するものが種々提案されている(例えば、IEDM’89,P.23〜26)。この構造は、1つのSi柱の下部側面にキャパシタが、さらにその上部に縦型のMOSトランジスタが形成された三次元構造のメモリセルである。
【0012】
しかし、この構造では次のような問題がある。
【0013】
プレート電極をSi柱の途中まで埋め込み形成することが必要で、製造上非常に難しく、製品の歩留りが上がらない。
【0014】
隣接するSi柱どうしの分離がいわゆるトレンチ分離となり、細くて深い溝のため、底部のエッチングダメージの除去が困難となるか、或いは、埋込み材の熱処理時のストレスにより接合リークが発生する。このため、メモリとしてのデータ保持特性が劣化するなど信頼性を著しく低下させる。
【0015】
【発明が解決しようとする課題】
そこで本発明の目的は、プレート電極を基板の中に埋め込み、Si表面の段差を減少させ、ゲート電極、ビット線等の加工を容易にすることにある。
【0016】
本発明の別の目的は、MOSトランジスタやキャパシタの蓄積電極を基板から完全に絶縁し、α線等によるソフトエラーを防ぐ構造を提供することにある。
【0017】
本発明のさらに別の目的は、MOSトランジスタが薄膜SOI構造となっているためショートチャネル効果がおこりにくく、ビット線コンタクトの拡散層リークも小さいため、非常にデータ保持時間(ポーズ・タイム)の長いメモリセル構造を提供することにある。
【0018】
本発明のさらに別の目的は、キャパシタ絶縁膜に印加される電界を小さくでき、信頼性を向上させることができ、且つMOSトランジスタのカットオフ特性も改善できる基板電極型の溝堀りキャパシタ構造をもつメモリセル構造を提供することにある。
【0019】
本発明のさらに別の目的は、メモリセル領域では素子分離が必要なく、微細なメモリセル面積の三次元構造をなし、且つ信頼性の高いメモリセル構造を提供することにある。
【0020】
【課題を解決するための手段】
本発明の第1の視点に係る半導体装置の製造方法は、第1半導体層内に溝を形成し、前記溝の内壁をキャパシタ絶縁膜で覆うと共に前記溝を蓄積電極で埋め込む工程と、絶縁膜を介して前記第1半導体層上に第2半導体層を形成すると共に、前記第2半導体層と前記蓄積電極とを、前記溝を貫通する導電層により接続する工程と、上下方向に積層されたソース、チャネル、及びドレイン層と、前記ソース、チャネル、及びドレイン層を囲むように配設されたゲート絶縁膜と、前記ゲート絶縁膜を囲むように配設されたゲート電極と、を具備するMOSトランジスタを、前記蓄積電極上に位置するように前記第2半導体層に形成し、ここで前記MOSトランジスタの下部のソースまたはドレイン拡散層の一方を前記導電層に接続させる工程と、具備する。
【0021】
【発明の実施の形態】
以下本発明を図示の実施例に沿って説明する。
【0022】
図1(a)、(b)、(c)は、本発明の第1実施例に係るDRAMの隣接する2ビット分を示す平面図(a)、そのB−B断面図(b)、及びそのC−C断面図(c)である。
【0023】
例えば、厚さ0.1μm程度の薄いp型(100)で、比抵抗5Ωcm程度のSi基板3と、比抵抗が0.1Ωcm程度のn型(100)のSi基板1との間に絶縁膜層2が形成されていて、メモリセル領域内に溝(トレンチ)がSi基板3及び前記絶縁膜2を突き抜けてSi基板1に達する様に形成されている。さらに、溝内部には、第1多結晶Si膜によるプレート電極9がメモリセル毎に形成され、Si基板1と溝底部で電気的に接続されている。さらに、溝の中のプレート電極9の表面には、キャパシタ絶縁膜12を介して第2、第3多結晶Si膜からなる蓄積電極13、15が埋込み形成されている。キャパシタ絶縁膜12は、この実施例では、CVD法により堆積したSi3 N4 膜とその表面を酸化したいわゆるNO膜である。プレート電極9は複数のメモリセル毎に共通配設されている。またキャパシタ領域に隣接する位置にはゲート酸化膜17を介して第4多結晶Si膜からなるゲート電極18が配設され、各ゲート電極に自己整合的にソース、ドレインのn型拡散層19が形成されて、MOSトランジスタが構成されている。
【0024】
第2多結晶シリコン膜15の中の不純物が拡散されて、n型拡散層19と一体化されるn型拡散層15dが上部基板の側面領域が露出した領域に形成されている。即ち、蓄積電極13は、溝の上部側面でMOSトランジスタの拡散層19と、第2多結晶シリコン膜15及びn型拡散層15dを介して電気的に接続される。21はCVD法で堆積した絶縁膜であり、これにコンタクト孔が開けられてMOSトランジスタの拡散層19に接続されるビット線22が配設されている。24は保護膜である。
【0025】
次にこのDRAMの製造工程について説明する。図2(a)、(b)〜図9(a)、(b)は、製造工程における図1(a)、(b)に対応する平面図及び断面図である。
【0026】
具体的にその製造工程を説明すると、まず、不純物濃度1×1019cm−3程度のn型Si基板1上に厚さ3μm程度のSiO2 層2をもち、その上に厚さ100nm程度で不純物濃度5×1015cm−3程度のp型(100)Si層3をもつ積層構造基板を用意する。この様な積層構造基板を用意するには、いくつかの方法があるが、ここではその中の代表的な方法を説明する。
【0027】
まず2枚のSi基板1、3を用意する。そのうちの1枚はメモリセル及びその駆動回路を形成するものである。次に通常のウェット酸化により各Si基板の表面に厚さ1.5μm程度の熱酸化膜2(2a、2b)を形成し、プレート電極となるSi基板1と重ね合わせる。この時、例えばSi基板1、3の間にパルス状の電圧(±100〜±500V)を加えて、例えば10−1Pa程度に減圧して接着する。このとき基板を800℃程度に加熱してもよい。
【0028】
この様にして2枚のSi基板を接続した後、Si基板3の側から通常の研磨を行ない薄膜化する。研磨には通常の物理的研磨とエッチング液としてフッ酸、硝酸、酢酸液等を含んだ混合液を用いて研磨する化学的研磨とを組み合わせて行なってもよい。最後に通常のSi基板と同じようにして表面の鏡面研磨を行ない、Si基板1上に酸化膜2(トータル3μm程度)、薄膜のp型層3が順次積層されたSi基板を得ることができる。
【0029】
この他にこの様な積層構造基板を得るために、レーザーアニール法を用いて固相エピタキシャル成長技術を用いてもよい。また、いわゆるSIMOX法(酸素のイオン注入後に高温処理を行い、イオン注入層を酸化膜層に変える技術)を用いてもよい。
【0030】
いずれの場合も、SiO2 膜層2の厚さは、キャパシタ容量の確保の点から所望の厚さ、例えば3μm程度にする。
【0031】
次にSi基板3の表面に熱酸化法により20nm程度の酸化膜4、CVD法により膜厚150nm程度のSi3 N4 膜5を順次形成する。この後通常のフォトリソグラフィー法を用いてレジスト(図示せず)マスクでSi3 N4 膜5、SiO2 膜4、Si基板3を順次エッチングする。次にSi基板3の側面のエッチング面のエッチングダメージ処理を施す。その後、CVD等により全面にSiO2 膜6を堆積すると共に、レジスト等を用いたいわゆるエッチバック法により前記Si基板の凹領域(素子分離領域)にSiO2 膜6を選択的に埋込む(図2(a)、(b))。
【0032】
この後、溝形成領域に窓を有するフォトレジストパターン(図示せず)を用いて反応性イオンエッチング法(RIE)により、Si3 N4 膜5、SiO2 膜4、Si基板3、SiO2 膜2を順次エッチングしてSi基板1に達する様に溝7を形成する(図3(a)、(b))。
【0033】
この後、Si基板3の側面に選択的に熱酸化膜8を例えば10nm程度形成した後、全面にCVD法により約50nm膜層の多結晶Si膜9を堆積する。そして膜9に例えばひ素(As+ )を斜めイオン注入や垂直にイオン注入することにより溝の底面部と側面部も含めて全面にひ素を注入する。そして、さらに900℃、30分の熱処理を行なうことによりSi基板1中へn型不純物(As+ )を再拡散し、Si基板1の一部10と電気的な接続を行なう(図4(a)、(b))。
【0034】
この後、全面にフォトレジストを塗布し、全面を露光し、現像することにより溝の中にのみフォトレジスト11を充てんすることができる。この後、溝の中以外の多結晶Si膜9を例えばRIE法を用いて除去し、溝の中のSi基板3より下の位置にプレート電極となるn型の多結晶Si膜9を残置する(図5(a)、(b))。
【0035】
この後、レジスト11を除去し、プレート電極9の表面を洗浄した後、キャパシタ絶縁膜12としてSi3 N4 とその表面の酸化膜(いわゆるNO膜)あるいはこれらの多層膜などを形成する。このとき、Si3 N4 膜はCVD法により形成するので溝の側壁、底面にも均一な膜を形成し、キャパシタ絶縁膜12の信頼性向上をはかることができる。各膜厚はSi3 N4 膜が6nm、その表面の熱酸化膜が2nm程度である。
【0036】
次に全面にn型不純物をドープした第2多結晶Si膜13を堆積する(図6(a)、(b))。その後、レジスト等を用いたいわゆるエッチバック手法を用いてケミカル、ドライ・エッチング(CDE)法により溝7外の絶縁膜12及びSi膜13を除去する。この時、第2多結晶Si膜13は溝7より外のMOSトランジスタ領域へ張り出さないと同時に基板Si3の膜厚方向のほぼ中央程度の所まで埋込まれている方がよい。次に通常のフォトリソグラフィ法により側面コンタクトを取りたい領域を含むように穴が形成されたレジスト14を利用して溝上部のSi基板3の側面のNO膜12及びSiO2 膜8をCF4 ガスを用いたケミカルドライエッチング法(CDE法)及びNH4 F液などにより選択除去し、Si基板3の側面を露出させる(図7(a)、(b))。
【0037】
次にレジスト14を除去した後、例えば不純物としてAs+ (ひ素)またはP+ (リン) を含む第3多結晶Si膜15をCVD法により全面に堆積する。そして、例えば900℃、N2 中で30分程度の熱処理を行って、第3多結晶Si膜中の不純物を第2多結晶Si膜13及びSi基板3の側面に拡散させてn型層15dを形成する。この後、第3の多結晶Si膜15を例えば先の第2の多結晶Si膜13の場合と同様のCDE法によりエッチバックして溝7内に埋込む。そして、全面を例えばウェット酸化することにより膜厚10nm程度の熱酸化膜16を選択的に第3多結晶Si膜の表面にのみ形成する(図8(a)、(b))。これは、Si基板3の表面が耐酸化性膜(Si3 N4 膜5)で覆われていることによる。このようにして、本実施例では図示のように第2と第3の多結晶Si膜13、15からなる蓄積電極は溝7内に限定されて埋込み形成され、また将来MOSトランジスタの拡散層とつながるn型層15dを自己整合的に形成することができる。
【0038】
この後、露出しているSi3 N4 膜5をCF4 +N2 +O2 ガスでケミカル・ドライ・エッチング(CDE)を行ない選択的に除去する。さらに、SiO2 膜4を除去してSi基板3の表面を露出させ、12nm程度の熱酸化膜からなるゲート酸化膜17を形成する。そして、この上に第4の多結晶Si膜によるワード線となるゲート電極18を形成し、このゲート電極18をマスクとして例えばリン(P+ )をイオン注入してソース、ドレインとなるn型拡散層19を形成する(図9(a)、(b))。
【0039】
ここで、MOSトランジスタのしきい値電圧を調整するため、nチャネルMOSトランジスタについてはボロンなどの不純物を、またpチャネルMOSトランジスタにはPなどの不純物をイオン注入するいわゆるチャネルイオン注入工程を、ゲート酸化膜17の形成前に行なう。さらに、ゲート電極18をマスクとして、nチャネルMOSトランジスタではn型不純物のドーピングを、pチャネルトランジスタではp型不純物のドーピングを行ない、ソース、ドレイン拡散層19を形成する。また、拡散層19は前述のように拡散層15dとつながって一体化し、MOSトランジスタのソースまたはドレイン領域となる。
【0040】
次に例えば周辺回路ではLDD構造とするためにゲート電極側壁にスペーサ20を形成し、これをマスクにしてn+ 型、またはp+ 型拡散層の形成等を行なう。この後、全面にCVD法を用いて絶縁膜21を堆積し、メルト工程を行なう。そして、これにコンタクト孔を開け、多結晶Si膜22aとタングステンシリサイド膜22bを用いたいわゆるポリサイド膜により拡散層19に接続されるビット線22を形成する(図1)。
【0041】
この様にして図1図示の溝堀りキャパシタ型メモリセル構造が得られる。ここでn型Si基板1が全キャパシタの共通電極であり、各溝内に埋込まれた多結晶Si膜13、15がそれぞれのキャパシタ毎に独立した蓄積電極(記憶ノード)となる。またMOSトランジスタはSi基板1と絶縁分離されたSi基板3の中に形成されているいわゆるSOI型となる。
【0042】
動作電圧として、Si基板1にはプレート電位の例えば+1.5V(1/2Vccに相当)が印加され、溝内の蓄積電極13、15に信号電荷が蓄えられることにより情報の記憶が行なわれる。
【0043】
また、第1実施例の変更例として図10に示すように溝7をSi基板1の中に深く(例えば3μm程度)くい込む様に形成してもよい。この様にすると、Si基板1のエッチング工程をつけ加えるだけでさらに大きな蓄積容量(キャパシタンス)を得ることができる。また、SiO2 膜2の膜厚もその分だけ薄くすることが可能となる。
【0044】
また他の変更例として、プレート電極(Si基板1)の取り出し方について説明する。
【0045】
通常Si基板1の裏面から電極端子を取り出すことができるが、この他に図11に示すようにSi基板3側から端子を取り出す手法もある。たとえばビット線コンタクトをあけた後、さらにもう1回、別のリソグラフィー工程とSiO2 膜のエッチング(RIE)工程を追加して、Si基板1に達する様に穴を開ける。次のビット線形成の際に同時にn型のSi基板1とも電気的接続をビット線で取り、Si基板3側に持ち上げる。この後、従来の工程と同時に層間絶縁膜24にコンタクトホールを開け、Al配線25を配設して表面からプレート電極への配線の取り出しを可能にしている。この様にすると、全ての端子を基板表面から取れる様になり回路設計、チップアセンブリの際の自由度が大きくなる。
【0046】
また上記実施例では、MOSトランジスタ領域のSi基板3と蓄積電極15とのコンタクトを取る際、多結晶Si膜を2度埋込む工程の途中で側壁コンタクトを取る方法を示した。しかし、レジスト26を用いた通常のリソグラフィー工程とエッチング工程とを用いることによりMOSトランジスタの基板への側壁コンタクトを実現してもよい。図12にこの工程例を示す。この場合、キャパシタ蓄積電極としての多結晶Si膜の埋込みは1回ですむことになり工程の簡略化が図れる。
【0047】
なお、上記実施例ではワード線方向に隣接する複数のメモリセルの相互関係は示していない。もし、メモリセル配置をフォールデッド・ビット線方式とする場合は第1図中の蓄積電極15の領域上をワード線方向に隣接するメモリセルのゲート電極が通過することになる。上記実施例の製造工程では、この場合、ゲート電極と蓄積電極との間は蓄積電極15を熱酸化して得られる酸化膜16だけであるが、電極間の容量結合を減少させるために別途蓄積電極上の領域にCVD法で絶縁膜を堆積することは有効である。もちろん、本発明はオープンビット線構成のDRAMに適用することも可能である。
【0048】
図13(a)、(b)、(c)、(d)は本発明の第2実施例に係る基板電極型トレンチ構造のDRAMを示す平面図、そのB−B断面図、C−C断面図、及びD−D断面図である。
【0049】
このDRAMではp型Si基板31上にnウェル層32が形成され、このnウェル層32の中にキャパシタを形成する溝がある。この溝の内壁にはキャパシタ絶縁膜35、及び溝を埋込んで蓄積電極36が形成されている。この溝は各メモリセルの面積を最大に利用できる様に大きく形成されている。キャパシタが形成された基板31の表面は絶縁膜37で覆われ、この表面は平坦化され平坦面となっている。
【0050】
一方、MOSトランジスタを形成する基板38は、先述の平坦化された絶縁膜37をもつ基板31と絶縁膜39を介して対向し、薄膜のSi基板となっている。このSi基板38の中にMOSトランジスタは形成される。ゲート絶縁膜46を介してワード線となるゲート電極47が形成され、このゲート電極47に自己整合的にソース、ドレインのn型拡散層49が形成される。ソース、ドレイン拡散層49の一方とビット線(55、54)とは電気的に接続されている。57は保護膜である。
【0051】
また一方のソース、ドレイン拡散層は、埋込まれたキャパシタの蓄積電極36と、絶縁膜(37、39)に開けられたコンタクト孔に形成された導電性膜42を通して電気的に接続されている。57は保護膜である。
【0052】
次にこのDRAMの製造工程について説明する。図14(a)、(b)〜図22(a)、(b)はこのDRAMの製造工程を示す図13(a)、(b)に対応する平面図及び断面図である。
【0053】
具体的にその製造工程を説明すると、比抵抗1〜10Ωcm程度のp(100)基板1に不純物濃度1×1019cm−3程度の深さ6μm程度のnウェル層32を形成し、その上に厚さ500nm程度のSiO2 膜33を形成する。この後、溝を形成するためのレジストパターンを形成し、まず異方性エッチングにより前記SiO2 膜33をエッチングする。次に残るSiO2 膜33をマスクとして基板31を異方性エッチングし、深さ5μm程度の溝34を形成する。この後、アルカリ溶液を含むウェット処理等を行ない溝(トレンチ)形成時のエッチングダメージを除去し、さらに、露出した溝34の内壁にキャパシタ絶縁膜35を形成する(図14(a)、(b))。ここでは、Si3 N4 膜を全面に堆積した後、その表面を熱酸化するいわゆるNO膜を用いてキャパシタ絶縁膜35を形成する例を示したが、他の膜、例えば熱酸化膜でもよい。
【0054】
さらに、全面にCVD法により例えばP(リン)をドープした第1多結晶シリコン膜36を全面に堆積し、次にこの多結晶シリコン膜36をCF4 とO2 ガスを含む例えばケミカル・ドライ・エッチング(CDE)法によりエッチングして溝34に埋込み形成する(図15(a)、(b))。即ち、溝34内に残される第1多結晶シリコン膜36の表面がSiO2 膜33の表面とほぼ一致する様にエッチングする。ここでは、CDE法によるいわゆるエッチバック法を用いたが、多結晶Si膜とSiO2 膜とのエッチング速度がほぼ等しくなる様な研磨剤を用いた研磨法(ポリッシング法)を用いて平坦化してもよい。
【0055】
次に全面にCVD法によりSiO2 膜37を200nm程度堆積する。
【0056】
さらに、別のウェハ(シリコン基板38、p型(100)で比抵抗1〜10Ωcm程度)を用意し、表面にSiO2 膜39を100nm程度形成する。この後、表面にSiO2 膜37、39を形成した2枚のSi基板を面方位がそろうように重ね合わせる(図16(a)、(b))。このように2枚の基板の表面を重ね合わせる際、例えばこれらSi基板の間にパルス状の電圧(±100〜±500V)を加え、例えば10−1Pa程度に減圧して接着してもよい。このとき、基板は800℃程度加熱してもよい。またこの後、さらに通常の熱処理(例えば1000℃、N2 中で30分)を行なってもよい。
【0057】
このようにして2枚のSi基板を接着した後、図17に示すようにSi基板38側から通常の研磨を行ない薄膜化する。研磨には通常の物理研磨とエッチング液としてフッ酸、硝酸、酢酸液の混合液を用いたエッチング法等による化学的研磨とを組み合わせて行なってもよい。またp型とn型のエッチングスピードの差を利用し、エッチングストップ作用を用いて化学的研磨を行なってもよい。そして通常のSi基板と同じようにして表面の鏡面研磨を行ない、図17(a)、(b)に示すような、キャパシタの上に絶縁物37、39を介して薄膜Si基板38が積層された構造のSi基板を得ることができる。薄膜SOIのSi基板38の厚さはここでは100nm程度とする。
【0058】
次に基板38の表面にSiO2 膜10nm、Si3 N4 膜100nm程度からなる積層膜40を形成した後、通常のリソグラフィー工程、異方性エッチング工程を用いてフィールド絶縁膜形成領域の積層膜40と厚さ100nmのSi基板38の一部を除去し、下部の厚さ300nmのSiO2 膜(37、39)を露出させる。さらに例えばCVD法によりSiO2 膜を全面に堆積し、レジスト等の平坦化膜を用いたいわゆるエッチバック法によりフィールド領域にのみ酸化膜41を埋込む。
【0059】
なお、ここでは積層膜40のSiO2 膜を形成した後、nチャネルMOSトランジスタ領域にはpウェル層の形成、pチャネルMOSトランジスタ領域にはnウェルの形成を行なってもよいが、この工程は後の各々のトランジスタのチャネルイオン注入工程で兼ねてもよい。この後、キャパシタの蓄積電極36とスイッチングトランジスタのソース及びドレインとをつなぐための穴を形成する。すなわち、通常のリソグラフィー工程とエッチング工程とを用いて穴部の積層膜40、Si基板38、SiO2 膜37、39を順次エッチングし、多結晶Si膜36に達する様に穴を形成する。
【0060】
この後、露出したSi基板38の側壁、及び多結晶シリコン膜36の表面を希フッ酸系の溶液でクリーニングした後、全面に不純物としてAs(ヒ素)をドープした第2多結晶シリコン膜42をCVD法により堆積する。そして、例えば900℃N2 中で30分の熱処理により第2多結晶シリコン膜中の不純物(ヒ素)を基板38の側面及び第1多結晶シリコン膜36に拡散させてn型層43、44を形成する。この後、第2多結晶シリコン膜42を、例えば先の第1多結晶シリコン膜36の場合と同じようにCDE法によりエッチバックし、接続穴の中に埋込む(図18(a)、(b))。
【0061】
この時、第2多結晶シリコン膜42は、第2Si基板38の側面でSi基板の穴の側面のn型拡散層43と、第1Si基板31のウェル層32の中に形成されたMOSキャパシタの蓄積電極36の上面の一部に形成されたn型拡散層44とを電気的に接続する様に形成且つ残置される必要がある。
【0062】
図18においてキャパシタの蓄積電極36とトランジスタのソース、ドレイン拡散層とをつなぐための穴を形成する時のマスク合わせ工程は、通常のレーザーを用いた方法では、合わせのための下地の信号が取れないので、赤外線やX線等を用いて下地の信号を検出して合わせを行なう必要がある。この他にも合わせる工夫はあり、この例にとらわれるものではない。
【0063】
次に耐酸化性の膜を持つSiO2 膜とSi3 N4 膜との積層膜40からなる膜をマスクとして例えば850℃のウェット雰囲気で選択酸化を行ない、第2多結晶シリコン膜42の表面にのみ厚さ200nm程度の熱酸化膜45を形成する(図19(a)、(b))。
【0064】
次に積層膜40のSi3 N4 膜を例えばCF4 とN2 ガスとを用いた雰囲気でケミカル・ドライ・エッチング(CDE)を行ない除去する。この後、積層膜40のSiO2 膜をNH4 F液などによりエッチング除去し、第2基板38の表面を露出させ、10nm程度の熱酸化膜からなるゲート酸化膜46を形成する。そして、この上にヒ素をドープしたn型の第3多結晶シリコン膜により、ワード線となるゲート電極47を形成する。このゲート電極47の上には、絶縁膜として例えばSi3 N4 膜48が同時に加工されて形成されている。この絶縁膜48及びゲート電極47をマスクとして、例えばリンをイオン注入してソース、ドレインとなるn型拡散層49も形成する(図20(a)、(b))。
【0065】
MOSトランジスタのしきい値電圧を調整するためにNMOSトランジスタについてはボロンなどのp型不純物を、またPMOSトランジスタについては、P(リン)などのn型不純物をイオン注入する、いわゆるチャネルイオン注入工程をゲート酸化膜46の形成前に行なってもよい。さらにPMOSトランジスタにはゲート電極としてp型の多結晶シリコン膜を用いてもよい。拡散層49は、拡散層43とつながって一体としてMOSトランジスタのソース、またはドレイン領域となる。すなわち、拡散層49は埋込み多結晶シリコン膜44を介してMOSキャパシタの埋込み蓄積電極36と電気的に接続されている。
【0066】
次に、例えば周辺回路部ではLDD構造とするためにゲート電極の側壁に例えばSi3 N4 膜のスペーサ50を形成し、これをマスクとして用いてn+ 型拡散層の形成等を行なう。そして、全面にCVD法によりSiO2 膜51を堆積し、Si3 N4 膜とSiO2 膜とでエッチング選択比のある化学的な研磨法等を用いて研磨し表面を完全に平坦化する(図21(a)、(b))。研磨はSi3 N4 膜48表面で止まるのでこれをストッパー材として用いることができる。
【0067】
次に通常のリソグラフィー工程を用いてビット線コンタクト部にコンタクト孔53の開いたレジスト52を形成する。この後、SiO2 膜はエッチングするがSi3 N4 膜はエッチングしない様な選択性のあるRIE法を用いてコンタクト部53のSiO2 膜51を選択的に除去し、Si基板38のn型拡散層49の表面を露出させる(図22(a)、(b))。
【0068】
この後図では示さないが、n型の不純物を含んだ多結晶Si膜54とシリサイド膜55(例えばWSi2 膜)を用いたいわゆるポリサイド膜により拡散層49に接続されるビット線を形成する(図13参照)。この時、n型の多結晶シリコン膜54から拡散層49にn+ 型不純物層の再拡散層56を熱処理により形成してもよい。このようにして、nウェル層32が全キャパシタの共通電極となり、各溝内に埋込まれたキャパシタの蓄積電極36がそれぞれキャパシタ毎に独立の記憶ノードとなる。
【0069】
またMOSトランジスタ部は、Si基板31と絶縁分離された基板38に形成され、いわゆる薄膜SOI型のMOSトランジスタとなっている。この例ではnウェル層32にプレート電位として例えば1/2Vcc(ここでは+1.5V程度)が印加され、溝内の蓄積電極36に信号電荷を蓄えることにより情報の記憶が行なわれる。
【0070】
次に、第2実施例の変更例として、Si基板2の中に形成するMOSトランジスタの素子分離法について説明する。第2実施例では、図18に示すように、第2基板38の素子分離領域を異方性エッチングにより除去し、エッチバック法を用いて絶縁膜を埋込む、いわゆるトレンチ分離をMOSトランジスタの素子分離に用いる例を示した。しかし、素子分離法はこの例に限らず、例えば図23(a)、(b)及び図24(a)、(b)に示すような方法をとることができる。
【0071】
まず、バッファ酸化膜とSi3 N4 膜とを用いたいわゆる選択酸化法を用い、下地のSiO2 膜39に達する様にフィールド酸化膜41aを例えば200nm程度形成する(図23)。次にこのフィールド酸化膜41aのエッヂを含むように接続孔を形成し、第2実施例と同様に第2多結晶Si膜42を埋込み形成する(図24)。
【0072】
この様にすると、MOSトランジスタ部の素子分離端とゲート電極とが重なり合う領域でのいわゆるコーナー部リーク電流を従来のLOCOS分離トランジスタなみに抑えることができる。
【0073】
また第2実施例では第1基板のnウェル中のキャパシタの蓄積電極36を溝の中に埋め込む構造を示したが、通常のキャパシタの様に蓄積電極36の上部を溝の外に張り出す形に形成してもよい。図25(a)、(b)にその構造の例を示す。この様にすると、蓄積電極36aはレジストを用いた通常のリソグラフィー工程とエッチング工程とで形成できるため、多結晶シリコン膜のエッチバックという制御性の要求される工程を省略することができ、工程の歩留りが向上する。また、キャパシタとしての領域も増加しキャパシタ容量も向上する。
【0074】
また、図25の様な蓄積電極の加工には、図26(a)、(b)に示す様な方法を用いることも可能である。すなわち、キャパシタ用の溝を形成した後、例えばSi3 N4 膜とその表面の熱酸化等によるいわゆるNO膜35を全面に形成し、さらに全面に例えばリンをドープした多結晶シリコン膜36aを堆積する。その後、全面にCVD法で酸化膜58を堆積し、所望の形状に加工する。次に酸化膜58の側壁にCVD法を用いた絶膜膜の堆積と異方性エッチング法を用いて絶縁膜59のスペーサーを形成する。次にこの酸化膜58と絶縁膜59とをマスクとして下地の多結晶シリコン膜36aをエッチングして蓄積電極を加工形成する。この後、絶縁膜37aを形成する。この様にすると隣り合う蓄積電極どうしをリソグラフィーの限界以下に近づけることが可能となり、上の層のMOSトランジスタのソース、ドレインとの接続のための孔を開けるときの設計マージンが向上し、またエッチバックを使用しないため工程が簡略化できて工程歩留りが向上する。また平面部のキャパシタ面積も増加できるためキャパシタ容量も向上できるなどの効果がある。
【0075】
第2実施例ではメモリセル部にnチャネルMOSトランジスタを用いた場合の例について説明したが、pチャネルMOSトランジスタも同様に適用できることはいうまでもない。
【0076】
また、ワード線方向に隣接するメモリセルの相互関係は示していないが、もしフォ−ルデッド・ビット線構成(折り返しビット線構成)とした場合には、蓄積電極36とソース、ドレイン拡散層49との接続部42の上の絶縁膜45上を、ワード線47方向に隣接するメモリセルのゲート電極が通過することになる。もちろん本発明はオープンビット線構成のDRAMにも適用することができる。
【0077】
また、キャパシタ部ではnウェル層32を用いたが、基板31をn+ Si基板とすることでnウェル層32を省略することも可能である。
【0078】
また、キャパシタの共通電極の電位は基板から取ることもできるし、後でnウェル層32(または基板31)に達するコンタクト孔を開けて表面から取りこともできることはいうまでもない。
【0079】
図27(a)、(b)、(c)は、本発明の第3実施例に係る基板電極型トレンチ構造のDRAMを示す平面図、そのB−B′断面図、及びC−C′断面図である。
【0080】
このDRAMではn型シリコン基板61上にトレンチ形成時にマスクとして用いる絶縁膜62があり、キャパシタ絶縁膜63を介して蓄積電極64が埋込み形成されている。さらに絶縁膜65の中に、蓄積電極64とMOSトランジスタのn型のソースまたはドレイン拡散層69とを電気的に接続する接続層66が埋込み形成されている。
【0081】
MOSトランジスタはキャパシタ上の絶縁膜65及び接続層66の上にSi柱のチャネルを持つ形で構成されている。すなわち、Si柱の上部のn型のソースまたはドレイン拡散層79と、中心部のp型のチャネル層68と、下部の接続層66と電気的に接続されているn型ソースまたはドレイン拡散層69と、Si柱の外周をゲート絶縁膜74を介して取りまく様に形成されたゲート電極75とでMOSトランジスタは構成されている。78はCVD絶縁膜であり、これにSi柱の上部でコンタクト孔が開けられMOSトランジスタの拡散層79に接続されるビット線80が配設されている。81は保護膜である。
【0082】
MOSトランジスタはキャパシタの上に形成されるため平面的にみた場合のセル面積の大部分をキャパシタ、またはMOSトランジスタとして使用できるため、溝型キャパシタの溝の深さを浅くでき製造工程を簡単にできる。
【0083】
次にこのDRAMの製造工程について説明する。図28(a)、(b)、(c)〜図34(a)、(b)、(c)は、このDRAMの製造工程を示す図27(a)、(b)、(c)に対応する平面図及び断面図である。
【0084】
具体的にその製造工程を説明すると、まず不純物濃度1×1019×cm3 程度のn+ 型Si基板61上に厚さ400nm程度のSiO2 膜2を形成し、通常のリソグラフィー手法と異方性エッチングとを用いて深さ3μm程度の溝を形成する。この後、例えばアルカリ溶液を含むウェット処理を行ない溝形成時のエッチング・ダメージを除去する。そして、溝のSi表面を露出させ、溝の表面にキャパシタ絶縁膜63を形成する。これには、窒化膜と酸化膜から成るいわゆるNO膜を用いて形成してもよい。
【0085】
さらに全面にP(リン)を含んだ多結晶Si膜64を堆積し、例えば多結晶Si膜とSiO2 膜の研磨速度が同じになるような研磨剤を用いることにより全面を研磨し、SiO2 膜62、多結晶Si膜64をエッチングして平坦な面にする(図28(a)、(b)、(c))。このとき多結晶Si膜64は各メモリセル毎に加工され蓄積電極となる。ここではn+ 型Si基板61を用いたが、これの代わりにもっと濃度の低いn型Si基板(不純物濃度5×1015/cm3 程度)に1×1019/cm3 程度の表面濃度をもつnウェル層を形成したもの、またはp型基板に溝より深い拡散深さをもつnウェル層をもつものでもよい。
【0086】
その後、全面にCVDSiO2 膜65を堆積した後、各セルの蓄積電極64上に所望のパターンの孔を開け全面に多結晶Si膜を堆積し、全面を例えば研磨法によりエッチングし平坦化する(図29(a)、(b)、(c))。このとき多結晶Si膜66とSiO2 膜65の研磨速度がほぼ等しくなる様な条件の研磨剤を用いて行なう。
【0087】
また、多結晶Si膜66には蓄積電極64とMOSトランジスタのソースまたはドレインの拡散層とを電気的に接続する接続層としての役割と、後述するがMOSトランジスタの拡散層の引き出し電極や拡散層どうしを接続する役割もある。このためイオン注入により所望の領域にn+ 型、またはp+ 型の不純物注入を行なう。図29にはn+ 型不純物注入を例えばAs+ 、30keV、5×1015cm−2程度行ない、その後の熱処理で不純物層の再拡散層67を形成した例が示してある。温度と不純物濃度よっては逆に接続層66の中に多結晶Si膜64から不純物が拡散してくることもあり得る。
【0088】
その後、もう1枚の例えばp型(100)、比抵抗1〜10Ωcm程度のSi基板68aを用意し、その表面に接合深さ0.2μm程度のn− 型拡散層69を形成し、このn− 型拡散層69の面を先のSi基板61の表面(SiO2 膜65及び多結晶Si膜66が露出して平坦な面を形成している)と張り合わせる。これは通常ウェハ張り合わせ法と呼ばれている方法である。通常の張り合わせと異なるのは、SiO2 膜65の中に埋込み形成されている多結晶Si膜66と、第2のSi基板68aの表面のn− 型拡散層69の面が十分に自然酸化膜等を除去されて接着される点にある。このようにSi基板61及びSi基板68aの2枚の基板の表面を重ね合わせる際、例えばこれらSi基板を0.1Pa程度に減圧して接着し、800℃程度の加熱を行なってもよい。
【0089】
このようにして2枚のSi基板61、68aを接着した後、Si基板68aの側から通常の研磨を行ない1μm程度に薄膜化する。研磨には、通常の物理研磨とエッチング液としてフッ酸、硝酸、酢酸液等の混合液を用いたエッチング法等による化学的研磨とを組み合わせて行なってもよい。そして、通常のSi基板と同じようにして表面の鏡面の研磨を行ない、図30に示すような構造にする。この時、熱処理を行なって、接続層66からn− 型層中へ不純物の再拡散層70を形成してもよい。これにより蓄積電極64とn− 型拡散層69とは接続層66を通して電気的に接続される。
【0090】
次に厚さ10nm程度のSiO2 膜71と厚さ200nm程度のSi3 N4 膜72の積層膜を所望のSi柱のマスクとなる形状に加工した後、これをマスクにしてSi基板68aの異方性エッチングを行ない、図31に示すようなSi柱を形成する。このSi柱を形成する異方性エッチングには低ダメージのエッチング法を用いると同時に、Si柱側面のエッチング・ダメージを除去するため、アルカリ溶液を含むウェット処理を行なったり、表面にSiO2 膜を形成して除去するなどの工程を用いてもよい。Si柱はSiO2 膜65の上にそれぞれ孤立して形成されている。ここでSi柱形成のためのマスク層の蓄積電極64への位置合わせは従来のレーザー光を用いるものではなく赤外線やX線を用いてSi基板68aを通して位置合わせができる様な位置合わせ手法を用いるものとする。以降はこのとき形成した層をもとに合わせて行くことができる。
【0091】
次にSi柱のチャネル領域にVth調整のための不純物、例えばB+ などを斜め、回転イオン注入により注入する。あるいは、このチャネル領域を図30図示の状態のSi基板68aを加工した層を形成した後、イオン注入法と熱処理で形成するpウェルで兼ねてもよい。
【0092】
この後、ゲート酸化膜74をSi柱の側面に厚み15nm程度になる様に形成する。そして、全面に多結晶Si膜を堆積する。多結晶Si膜を接続する領域にはレジスト膜76を図32のように残置し、全面を多結晶Si膜のエッチング条件で異方性エッチングする。このようにして、Si柱のまわりに多結晶Si膜を残し、ゲート電極75を形成する(図32(a)、(b)、(c))。
【0093】
ここではゲート電極を接続する方法としてレジストマスクを用いる方法を示したが、この他にSi柱の距離を近づけることによりゲート電極の接続を行なってもよい。また、この例でのレジスト膜の形成では、まず全面にレジスト膜を形成し、所望のパターンにレジスト膜を加工した後、例えばO2 RIE法などを用いてSi柱の溝の中だけにレジストを残すようにする。
【0094】
またゲート絶縁膜としてここではSiO2 膜を用いたが、SiO2 膜とSi3 N4 膜との積層膜を用いてもよい。この様にすると、後の工程で形成するゲート電極の表面を酸化する場合、ゲートエッヂからの酸化膜のくい込みを抑えることができる。
【0095】
次に図33に示すように、レジスト76を除去した後、ゲート電極の多結晶Si膜75の表面に例えば膜厚40nm程度の熱酸化膜77を形成する。そして、全面にCVD−SiO2 膜78を例えば400nm程度形成し、Si柱のまわりに発生していた溝(スペース)を埋め込む。次に例えばいわゆるエッチバック、またはSi3 N4 膜に対してエッチング選択比がある様な研磨法等を用いた平坦化手法により、表面を平坦化すると共にSi3 N4 膜72の表面を露出させる。
【0096】
次に図34に示すように、露出したSi3 N4 膜72を例えばCF4 ガスとN2 ガスとO2 ガスとを用いた雰囲気でケミカル・ドライ・エッチング(CDE)を行ない選択的に除去する。この後、Si柱の上部にソースまたはドレインとなるn型拡散層79をAs+ またはp+ イオンを例えばドーズ量1×1014cm−2程度イオン注入することにより形成する。また、これにより、Si柱の中心部にp型のチャネル層68が形成される。さらに、Si柱の上部表面のSiO2 膜71を除去しSi柱板表面を露出させる。この工程はここではマスク工程を用いない自己整合法を用いた例について説明したが、通常のリソグラフィ工程と異方性エッチング工程とを用いてコンタクト孔を開ける従来の手法を用いてもよい。この後、例えば多結晶Si膜とタングステンシリサイド膜とを用いたいわゆるポリサイド膜により拡散層79に接続されるビット線80を形成する。
【0097】
このようにしてキャパシタとMOSトランジスタとが縦方向に積層形成されたメモリセル構造が得られる。n+ 型Si基板61には、プレート電位として例えば+1.5Vが印加され、溝内の蓄積電極64に信号電荷を蓄えることにより情報記憶が行なわれる。
【0098】
また、第3実施例の変更例として、蓄積電極の構造について図35(a)、(b)、(c)を用いて説明する。第3実施例では溝(トレンチ)形成と蓄積電極64とを同じサイズで形成する例を示したが、図35に示すように蓄積電極64aを溝(トレンチ)の外側に張り出した構造にしてもよい。このようにすると溝部のみならず、平面部もキャパシタ領域として使用できるため記憶容量を増加させることができる。この構造を得るには、まず第1Si基板61に溝を形成した後、キャパシタ絶縁膜63を介して蓄積電極64aを形成する。次に全面にCVD−SiO2 膜65aを堆積し、第3実施例で述べたように研磨法またはエッチバック法を用いて表面を平坦化する。そして接続層66を蓄積電極64aの上に押し込み形成する(図35)。なお、この蓄積電極64aの加工はリソグラフィの最小寸法にはとらわれない。例えば側壁残し法等を用いた微細寸法形成法を用いてもよい。
【0099】
次に第3実施例の別の変更例としてキャパシタの溝とMOSトランジスタのソースまたはドレイン拡散層との接続法について図36を用いて説明する。第3実施例では接続層66を用いて蓄積電極とMOSトランジスタのソースまたはドレイン拡散層とを接続する方法を示したが、図36では蓄積電極64から直接MOSトランジスタのソースまたはドレイン拡散層69に接続する例を示す。この例では、蓄積電極64から不純物の再拡散により再拡散層70を作り、電気的接続を確実に行なうことができる。このようにすると、第3実施例に比べて工程を簡単にすることができる。
【0100】
次に第3実施例のさらに別の実施例として、メモリセルと同時に形成するCMOSの周辺回路の形成法について図37(a)、(b)を用いて説明する。
【0101】
ここでMOSトランジスタは素子分離領域を必要としないSi柱構造であり、各Si柱をnチャネルまたはpチャネルMOSトランジスタとして任意に使用することができる。しきい値電圧の設定にはSi柱を形成する前に所望のイオン注入層を92p、92nに形成しておいてもよいし、またはSi柱を形成してから斜め、回転イオン注入等の手法を用いて92p、92nへの不純物注入を行なってもよい。Si柱の接続には、メモリセルを作るときの蓄積電極形成工程で同時に引き出し層として多結晶Si層90p、90nを埋め込み形成する。そして、接続層91p、91nを用いてMOSトランジスタのソース、ドレイン拡散層93p、93nと電気的に接続する。図中、95n、95pは、Si柱からなるMOSトランジスタのソースまたはドレイン拡散層であり、96はSi柱からなるMOSトランジスタの引き出し電極である。またここで添字のn、pはn型、p型の不純物型を表わすものである。
【0102】
また柱状MOSトランジスタのゲート電極は、各MOSトランジスタが共に表面チャネル型となるようにn型多結晶Si層75n、またはp型多結晶Si層75pとなるようにそれぞれ不純物導入を行なってもよいし、共にn型多結晶Si層を用いてもよい。また引き出し層90p、90nは、例えばイオン注入法により不純物形成を行ない、いくつかのSi柱のMOSトランジスタを連続して接続することが可能である。また引き出し層90p、90nは、表面からコンタクト孔を開け、メタル配線82を形成して表面に取り出し、他の層と接続してもよい。さらに引き出し層90p、90nはnチャネルMOSトランジスタ、pチャネルMOSトランジスタどうしの接続にも使用することができ、その時は図38に示すように引き出し層をn型多結晶Si層90nとp型多結晶Si層90pとそれに接する例えばタングステンシリサイド層98からなるいわゆるポリサイド層を用いて形成することが可能である。
【0103】
このようにすることによりnチャネルMOSトランジスタのソースまたはドレイン拡散層とpチャネリMOSトランジスタのソースまたはドレイン拡散層とを低抵抗の配線で直接電気的に接続することが可能となる。
【0104】
第3実施例ではSi柱型のMOSトランジスタのチャネル領域にVth調整用のイオン注入を行なった例を示したが、Si柱のゲート電極間のサイズ(直径)によっては基板濃度のまま(例えばi型として)使用し、ゲート電極の仕事関数によってしきい値電圧を決めるようにしてもよい。例えばn+ 型多結晶Siまたはp+ 型多結晶Si、またはタングステンなどにメタル金属等を用いてしきい値電圧を決めるようにしてもよい。
【0105】
本発明の1つの視点に係る構造では、次のような作用が得られる。
【0106】
共通キャパシタ電極(プレート電極)が溝の中に埋め込まれた構造なので素子の段差(凸凹)が小さくなり、ワード線やビット線の加工が容易となり素子製造上の歩留りが向上する。
【0107】
MOSトランジスタ領域は基板と完全に絶縁されており、α線等の入射によって基板中10〜20μm程度の場所に発生するエレクトロンの影響を防ぐことができる。
【0108】
MOSトランジスタは薄いSOI構造となっているので、ソース、ドレイン拡散層は基板中の絶縁膜に達しソース、ドレイン間のパンチスルーがおこりにくく微細なMOSトランジスタを実現できる。
【0109】
本発明の1つの視点に係る構造では、次のような作用が得られる。
【0110】
キャパシタ共通電極(プレート電極)がMOSトランジスタ基板と完全に分離されているため、従来のメモリセルと同じ1/2Vcc方式が使え、キャパシタ絶縁膜にかかる電界を小さくでき信頼性を向上できる。
【0111】
キャパシタとなる溝領域がMOSトランジスタの下にも形成できるので面積の有効活用ができ微細なセル面積でも大きな蓄積容量を得ることができる。
【0112】
MOSトランジスタ部はいわゆる薄膜SOIのトランジスタとなっているためにカットオフ特性が良く、ショートチャネル効果等が小さい。また素子間の分離やpチャネル、nチャネルトランジスタのためのウェル形成などが必要ないため、工程を簡略化できる。
【0113】
エピタキシャル成長などの安定しにくい工程を使わないでメモリセルが形成できる構造のため製造が容易である。
【0114】
本発明の1つの視点に係る構造では、次のような作用が得られる。
【0115】
MOSトランジスタとキャパシタは縦方向に積層された構造のため、キャパシタ部の面積を最大限大きく取れ、かつメモリセルの占有面積を小さくでき、高密度DRAMに適する。
【0116】
キャパシタ形成は、全面に溝を形成し、キャパシタ絶縁膜を介して蓄積電極を形成するだけの簡単な工程であるので、製造工程の安定化、従来の縦積み構造に比べて工程の短縮化が図れる。
【0117】
MOSトランジスタは縦型構造であるので、微細化のためにチャネル長を極端に短くする必要がない。これによりショートチャネル効果が起こらない程度にチャネル長を長くできるため、MOSトランジスタの動作の安定化が達成できる。
【0118】
従来の積層型のメモリセルのようにSi柱の底部での隣接するメモリセル域の分離が必要でないために工程が簡略化できる。これは、キャパシタが基板側を共通電極とした基板プレート方式であるためであり、蓄積電極の加工がそのまま各キャパシタの分離となっていること、またMOSトランジスタはSi柱を用いた縦型トランジスタであるため、絶縁膜の上に形成されたSi柱利用のMOSトランジスタは分離を必要としないことによっている。
【0119】
基板が共通電極となっており、またMOSトランジスタ部は基板と完全に絶縁分離されているのでα線等によるソフトエラーに非常に強い。
【0120】
周辺回路にもセルのトランジスタと同様の構造のMOSトランジスタと接続層及び引き出し層が使用できるため周辺回路の微細化も同時に達成できる。
【0121】
本発明は、上記各実施例に限定されるものではなく、適宜の設計変更を行なうことによりこの他適宜の態様で実施し得るものである。
【0122】
【発明の効果】
本発明の1つの視点の構造によれば、プレート電極が基板の上に飛び出さず、平坦な表面形状を保てるので、次のゲート電極加工などが易しくなり、製造工程の安定化が図れる。
【0123】
また、MOSトランジスタ及び蓄積電極(記憶ノード)は完全に基板と絶縁分離されており、α線等によるソフトエラーに非常に強くなる。
【0124】
また、MOSトランジスタはいわゆる薄膜SOI構造となっており、素子分離が容易、pウェル、nウェルを形成する必要がないなどの工程簡略化の他、ビット線の対基板容量が大幅に低下できたり、接合リークが低減され、ショートチャネル効果に強い、セットオフ特性がよいなどのSOIゆえの素子特性改善効果がありDRAMの素子特性を向上できる。
【0125】
本発明の1つの視点の構造によれば、キャパシタ共通電極がMOSトランジスタの基板と完全に絶縁分離されているため、従来と同様の1/2・Vcc方式が使用でき、キャパシタ絶縁膜にかかる電界を小さくできキャパシタ絶縁膜の信頼性を向上できる。
【0126】
また、キャパシタ部をMOSトランジスタ部の下にも形成できるのでセル面積の有効活用でき、微細なセル面積でも異常に薄いキャパシタ絶縁膜か異常に深くて細い溝を用いなくても大きな蓄積電荷を得ることができる。
【0127】
また、MOSトランジスタ部は薄膜SOI構造となるため、ゲート電圧0Vでのリーク電流のOFF(カットオフ特性)が良好で、ショートチャネル効果も小さい。また、素子間の分離かnチャネル、pチャネルトランジスタのためのウェルの形成も必要なく、工程を簡略化できる。
【0128】
また、エピタキシャル成長などの安定しにくく時間のかかる工程を使用しないでメモリセルが構成できるため製造が容易である。
【0129】
本発明の1つの視点の構造によれば、MOSトランジスタとキャパシタは縦方向に積層された構造のためメモリセル面積を小さくできる。またキャパシタの面積をセル占有面積の中でMOSトランジスタを考慮することなく決めれるため蓄積容量を大きくでき、高密度DRAMに適する。
【0130】
また、キャパシタ形成が従来の縦積み構造セルにくらべて簡単な工程であるため、製造工程の安定化、短縮化が図れる。
【0131】
また、MOSトランジスタがSi柱を用いた縦型構造で、チャネル長がセル面積に1対1対応しないため、ショートチャネル効果の少ないトランジスタをセル面積を大きくすることなく実現できる。これにより、メモリセルの信頼性が向上する。
【0132】
また、MOSトランジスタもキャパシタも素子分離領域が必要でない構造のため微細化に適する。
【0133】
また、キャパシタは基板を共通電極として使う構造であり、またMOSトランジスタは基板と完全に絶縁分離されている構造のためα線等によるソフトエラーに非常に強い。
【0134】
また、メモリセルのMOSトランジスタは、周辺回路用としても同時に使用できる。さらに各Si柱が完全に分離されているので、ウェル等を形成することなくpチャネル、nチャネルMOSトランジスタを形成できる。このため工程の簡略化ができる。
【0135】
また、メモリセル製造工程と同じ工程でMOSトランジスタの接続層、引き出し層が形成できるため周辺回路の微細化が達成できメモリセルの縮小だけでなくチップ面積の縮小化にも大いに貢献する。
【図面の簡単な説明】
【図1】(a)、(b)、(c)は、本発明の第1実施例に係るDRAMの隣接する2ビット分を示す平面図、そのB−B断面図、及びそのC−C断面図。
【図2】(a)、(b)は、第1実施例の製造工程における図1(a)、(b)に対応する平面図及び断面図。
【図3】(a)、(b)は、第1実施例の製造工程における図1(a)、(b)に対応する平面図及び断面図。
【図4】(a)、(b)は、第1実施例の製造工程における図1(a)、(b)に対応する平面図及び断面図。
【図5】(a)、(b)は、第1実施例の製造工程における図1(a)、(b)に対応する平面図及び断面図。
【図6】(a)、(b)は、第1実施例の製造工程における図1(a)、(b)に対応する平面図及び断面図。
【図7】(a)、(b)は、第1実施例の製造工程における図1(a)、(b)に対応する平面図及び断面図。
【図8】(a)、(b)は、第1実施例の製造工程における図1(a)、(b)に対応する平面図及び断面図。
【図9】(a)、(b)は、第1実施例の製造工程における図1(a)、(b)に対応する平面図及び断面図。
【図10】第1実施例の変更例の製造工程における断面図。
【図11】第1実施例の別の変更例の製造工程における断面図。
【図12】第1実施例のさらに別の変更例の製造工程における断面図。
【図13】(a)、(b)、(c)、(d)は本発明の第2実施例に係る基板電極型トレンチ構造のDRAMを示す平面図、そのB−B断面図、C−C断面図、及びD−D断面図。
【図14】(a)、(b)は、第2実施例の製造工程における図13(a)、(b)に対応する平面図及び断面図。
【図15】(a)、(b)は、第2実施例の製造工程における図13(a)、(b)に対応する平面図及び断面図。
【図16】(a)、(b)は、第2実施例の製造工程における図13(a)、(b)に対応する平面図及び断面図。
【図17】(a)、(b)は、第2実施例の製造工程における図13(a)、(b)に対応する平面図及び断面図。
【図18】(a)、(b)は、第2実施例の製造工程における図13(a)、(b)に対応する平面図及び断面図。
【図19】(a)、(b)は、第2実施例の製造工程における図13(a)、(b)に対応する平面図及び断面図。
【図20】(a)、(b)は、第2実施例の製造工程における図13(a)、(b)に対応する平面図及び断面図。
【図21】(a)、(b)は、第2実施例の製造工程における図13(a)、(b)に対応する平面図及び断面図。
【図22】(a)、(b)は、第2実施例の製造工程における図13(a)、(b)に対応する平面図及び断面図。
【図23】(a)、(b)は、第2実施例の変更例の製造工程における平面図及び断面図。
【図24】(a)、(b)は、図23図示の変更例の製造工程における平面図及び断面図。
【図25】(a)、(b)は、第2実施例の別の変更例の製造工程における平面図及び断面図。
【図26】(a)、(b)は、第2実施例のさらに別の変更例の製造工程における平面図及び断面図。
【図27】(a)、(b)、(c)は、本発明の第3実施例に係る基板電極型トレンチ構造のDRAMを示す平面図、そのB−B′断面図、及びC−C′断面図。
【図28】(a)、(b)、(c)は、第3実施例の製造工程における図27(a)、(b)、(c)に対応する平面図、断面図、及び断面図。
【図29】(a)、(b)、(c)は、第3実施例の製造工程における図27(a)、(b)、(c)に対応する平面図、断面図、及び断面図。
【図30】(a)、(b)、(c)は、第3実施例の製造工程における図27(a)、(b)、(c)に対応する平面図、断面図、及び断面図。
【図31】(a)、(b)、(c)は、第3実施例の製造工程における図27(a)、(b)、(c)に対応する平面図、断面図、及び断面図。
【図32】(a)、(b)、(c)は、第3実施例の製造工程における図27(a)、(b)、(c)に対応する平面図、断面図、及び断面図。
【図33】(a)、(b)、(c)は、第3実施例の製造工程における図27(a)、(b)、(c)に対応する平面図、断面図、及び断面図。
【図34】(a)、(b)、(c)は、第3実施例の製造工程における図27(a)、(b)、(c)に対応する平面図、断面図、及び断面図。
【図35】(a)、(b)、(c)は、第3実施例の変更例の平面図、そのB−B′断面図、及びC−C′断面図。
【図36】(a)、(b)は、第3実施例の別の変更例の平面図、そのB−B′断面図。
【図37】(a)、(b)は、第3実施例のさらに別の変更例の平面図、そのB−B′断面図。
【図38】第3実施例のさらに別の変更例の断面図。
【符号の説明】
1…Si基板(プレート電極)、2…絶縁膜、3…MOSトランジスタ形成用Si基板、12…キャパシタ絶縁膜、13…蓄積電極、18…ゲート電極、19…ソース/ドレイン、32…ウエル層(プレート電極)、35…キャパシタ絶縁膜、36…蓄積電極、37、39…絶縁膜、38、…MOSトランジスタ形成用Si基板、47…ゲート電極、49…ソース/ドレイン、61…Si基板(プレート電極)、63…キャパシタ絶縁膜、64…蓄積電極、65…絶縁膜、68a…MOSトランジスタ形成用Si基板、69、79…ソース/ドレイン、75…ゲート電極。
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特に微細化に適したダイナミック型RAM (DRAM)のメモリ構造及びその製造方法に関する。
【0002】
【従来の技術】
1個のMOSトランジスタと1個のキャパシタとによりメモリセルを構成する、いわゆるMOS型DRAMは高集積化の一途をたどっている。高集積化に伴って情報を記憶するキャパシタの面積が減少し、従って蓄積される電荷量が減少する。この結果、センス・アンプのノイズマージンが弱くなりメモリ内容が誤って読み出されたり、α線等の放射線によりメモリ内容が破壊されるといった問題が生じている。
【0003】
この様な問題点を解決するため、キャパシタ領域に溝(トレンチ)を堀って占有面積を拡大することなく、実効的に表面積を大きくしてキャパシタ容量を増大させ、これにより蓄積容量を増大させる方法が提案されている。
【0004】
しかし、この方法においても次のような問題がある。
【0005】
プレート電極がシリコン基板面より上に出ているので、微細化が進行した時にこの段差が原因でMOSトランジスタのゲート電極(ワード線)同士のショートが起こり、ゲート電極の加工が非常に難しい。
【0006】
Si基板側に電荷を蓄積する構造のため、溝形成時のエッチングダメージ等の除去が難かしく、キャパシタ耐圧の劣化や接合リークの増大が生じ、メモリセルのポーズ時間が劣化する。
【0007】
また、この種のメモリセルの中で、基板を共通電極とし、溝内に各キャパシタ毎に独立の蓄積電極を埋め込み形成し、その上部にMOSトランジスタを形成する構造が、高集積化を達成できるものとして注目されている(例えば、IEDM88;P.588〜591)。この構造のメモリセルは、キャパシタの上にMOSトランジスタがありメモリセル面積を小さくすることに有効である。
【0008】
しかし、この構造では次のような問題がある。
【0009】
埋込みプレート電極とMOSトランジスタの基板とがpn接合で結合しているため、プレート電圧(VPL)とMOSトランジスタの基板バイアス電圧(Vsub )とを任意に選べず(例えばVPL=1/2Vcc=約−1.5V、Vsub =+1.5V)、MOSトランジスタのカットオフ特性やキャパシタ絶縁膜の信頼性を著しく低下させる。
【0010】
現在のところ不安定で且つ工程そのものに長時間を要するエピタキシャル成長工程を3回も用いるなど、工程の歩留り及び工期を著しく低下させ、大容量DRAMの実現には不向きである。
【0011】
また、DRAMのさらなる高集積化を図るためのメモリセル構造として、半導体基板をエッチングしてSi柱を形成し、このSi柱の下部にキャパシタ、上部にトランジスタを形成するものが種々提案されている(例えば、IEDM’89,P.23〜26)。この構造は、1つのSi柱の下部側面にキャパシタが、さらにその上部に縦型のMOSトランジスタが形成された三次元構造のメモリセルである。
【0012】
しかし、この構造では次のような問題がある。
【0013】
プレート電極をSi柱の途中まで埋め込み形成することが必要で、製造上非常に難しく、製品の歩留りが上がらない。
【0014】
隣接するSi柱どうしの分離がいわゆるトレンチ分離となり、細くて深い溝のため、底部のエッチングダメージの除去が困難となるか、或いは、埋込み材の熱処理時のストレスにより接合リークが発生する。このため、メモリとしてのデータ保持特性が劣化するなど信頼性を著しく低下させる。
【0015】
【発明が解決しようとする課題】
そこで本発明の目的は、プレート電極を基板の中に埋め込み、Si表面の段差を減少させ、ゲート電極、ビット線等の加工を容易にすることにある。
【0016】
本発明の別の目的は、MOSトランジスタやキャパシタの蓄積電極を基板から完全に絶縁し、α線等によるソフトエラーを防ぐ構造を提供することにある。
【0017】
本発明のさらに別の目的は、MOSトランジスタが薄膜SOI構造となっているためショートチャネル効果がおこりにくく、ビット線コンタクトの拡散層リークも小さいため、非常にデータ保持時間(ポーズ・タイム)の長いメモリセル構造を提供することにある。
【0018】
本発明のさらに別の目的は、キャパシタ絶縁膜に印加される電界を小さくでき、信頼性を向上させることができ、且つMOSトランジスタのカットオフ特性も改善できる基板電極型の溝堀りキャパシタ構造をもつメモリセル構造を提供することにある。
【0019】
本発明のさらに別の目的は、メモリセル領域では素子分離が必要なく、微細なメモリセル面積の三次元構造をなし、且つ信頼性の高いメモリセル構造を提供することにある。
【0020】
【課題を解決するための手段】
本発明の第1の視点に係る半導体装置の製造方法は、第1半導体層内に溝を形成し、前記溝の内壁をキャパシタ絶縁膜で覆うと共に前記溝を蓄積電極で埋め込む工程と、絶縁膜を介して前記第1半導体層上に第2半導体層を形成すると共に、前記第2半導体層と前記蓄積電極とを、前記溝を貫通する導電層により接続する工程と、上下方向に積層されたソース、チャネル、及びドレイン層と、前記ソース、チャネル、及びドレイン層を囲むように配設されたゲート絶縁膜と、前記ゲート絶縁膜を囲むように配設されたゲート電極と、を具備するMOSトランジスタを、前記蓄積電極上に位置するように前記第2半導体層に形成し、ここで前記MOSトランジスタの下部のソースまたはドレイン拡散層の一方を前記導電層に接続させる工程と、具備する。
【0021】
【発明の実施の形態】
以下本発明を図示の実施例に沿って説明する。
【0022】
図1(a)、(b)、(c)は、本発明の第1実施例に係るDRAMの隣接する2ビット分を示す平面図(a)、そのB−B断面図(b)、及びそのC−C断面図(c)である。
【0023】
例えば、厚さ0.1μm程度の薄いp型(100)で、比抵抗5Ωcm程度のSi基板3と、比抵抗が0.1Ωcm程度のn型(100)のSi基板1との間に絶縁膜層2が形成されていて、メモリセル領域内に溝(トレンチ)がSi基板3及び前記絶縁膜2を突き抜けてSi基板1に達する様に形成されている。さらに、溝内部には、第1多結晶Si膜によるプレート電極9がメモリセル毎に形成され、Si基板1と溝底部で電気的に接続されている。さらに、溝の中のプレート電極9の表面には、キャパシタ絶縁膜12を介して第2、第3多結晶Si膜からなる蓄積電極13、15が埋込み形成されている。キャパシタ絶縁膜12は、この実施例では、CVD法により堆積したSi3 N4 膜とその表面を酸化したいわゆるNO膜である。プレート電極9は複数のメモリセル毎に共通配設されている。またキャパシタ領域に隣接する位置にはゲート酸化膜17を介して第4多結晶Si膜からなるゲート電極18が配設され、各ゲート電極に自己整合的にソース、ドレインのn型拡散層19が形成されて、MOSトランジスタが構成されている。
【0024】
第2多結晶シリコン膜15の中の不純物が拡散されて、n型拡散層19と一体化されるn型拡散層15dが上部基板の側面領域が露出した領域に形成されている。即ち、蓄積電極13は、溝の上部側面でMOSトランジスタの拡散層19と、第2多結晶シリコン膜15及びn型拡散層15dを介して電気的に接続される。21はCVD法で堆積した絶縁膜であり、これにコンタクト孔が開けられてMOSトランジスタの拡散層19に接続されるビット線22が配設されている。24は保護膜である。
【0025】
次にこのDRAMの製造工程について説明する。図2(a)、(b)〜図9(a)、(b)は、製造工程における図1(a)、(b)に対応する平面図及び断面図である。
【0026】
具体的にその製造工程を説明すると、まず、不純物濃度1×1019cm−3程度のn型Si基板1上に厚さ3μm程度のSiO2 層2をもち、その上に厚さ100nm程度で不純物濃度5×1015cm−3程度のp型(100)Si層3をもつ積層構造基板を用意する。この様な積層構造基板を用意するには、いくつかの方法があるが、ここではその中の代表的な方法を説明する。
【0027】
まず2枚のSi基板1、3を用意する。そのうちの1枚はメモリセル及びその駆動回路を形成するものである。次に通常のウェット酸化により各Si基板の表面に厚さ1.5μm程度の熱酸化膜2(2a、2b)を形成し、プレート電極となるSi基板1と重ね合わせる。この時、例えばSi基板1、3の間にパルス状の電圧(±100〜±500V)を加えて、例えば10−1Pa程度に減圧して接着する。このとき基板を800℃程度に加熱してもよい。
【0028】
この様にして2枚のSi基板を接続した後、Si基板3の側から通常の研磨を行ない薄膜化する。研磨には通常の物理的研磨とエッチング液としてフッ酸、硝酸、酢酸液等を含んだ混合液を用いて研磨する化学的研磨とを組み合わせて行なってもよい。最後に通常のSi基板と同じようにして表面の鏡面研磨を行ない、Si基板1上に酸化膜2(トータル3μm程度)、薄膜のp型層3が順次積層されたSi基板を得ることができる。
【0029】
この他にこの様な積層構造基板を得るために、レーザーアニール法を用いて固相エピタキシャル成長技術を用いてもよい。また、いわゆるSIMOX法(酸素のイオン注入後に高温処理を行い、イオン注入層を酸化膜層に変える技術)を用いてもよい。
【0030】
いずれの場合も、SiO2 膜層2の厚さは、キャパシタ容量の確保の点から所望の厚さ、例えば3μm程度にする。
【0031】
次にSi基板3の表面に熱酸化法により20nm程度の酸化膜4、CVD法により膜厚150nm程度のSi3 N4 膜5を順次形成する。この後通常のフォトリソグラフィー法を用いてレジスト(図示せず)マスクでSi3 N4 膜5、SiO2 膜4、Si基板3を順次エッチングする。次にSi基板3の側面のエッチング面のエッチングダメージ処理を施す。その後、CVD等により全面にSiO2 膜6を堆積すると共に、レジスト等を用いたいわゆるエッチバック法により前記Si基板の凹領域(素子分離領域)にSiO2 膜6を選択的に埋込む(図2(a)、(b))。
【0032】
この後、溝形成領域に窓を有するフォトレジストパターン(図示せず)を用いて反応性イオンエッチング法(RIE)により、Si3 N4 膜5、SiO2 膜4、Si基板3、SiO2 膜2を順次エッチングしてSi基板1に達する様に溝7を形成する(図3(a)、(b))。
【0033】
この後、Si基板3の側面に選択的に熱酸化膜8を例えば10nm程度形成した後、全面にCVD法により約50nm膜層の多結晶Si膜9を堆積する。そして膜9に例えばひ素(As+ )を斜めイオン注入や垂直にイオン注入することにより溝の底面部と側面部も含めて全面にひ素を注入する。そして、さらに900℃、30分の熱処理を行なうことによりSi基板1中へn型不純物(As+ )を再拡散し、Si基板1の一部10と電気的な接続を行なう(図4(a)、(b))。
【0034】
この後、全面にフォトレジストを塗布し、全面を露光し、現像することにより溝の中にのみフォトレジスト11を充てんすることができる。この後、溝の中以外の多結晶Si膜9を例えばRIE法を用いて除去し、溝の中のSi基板3より下の位置にプレート電極となるn型の多結晶Si膜9を残置する(図5(a)、(b))。
【0035】
この後、レジスト11を除去し、プレート電極9の表面を洗浄した後、キャパシタ絶縁膜12としてSi3 N4 とその表面の酸化膜(いわゆるNO膜)あるいはこれらの多層膜などを形成する。このとき、Si3 N4 膜はCVD法により形成するので溝の側壁、底面にも均一な膜を形成し、キャパシタ絶縁膜12の信頼性向上をはかることができる。各膜厚はSi3 N4 膜が6nm、その表面の熱酸化膜が2nm程度である。
【0036】
次に全面にn型不純物をドープした第2多結晶Si膜13を堆積する(図6(a)、(b))。その後、レジスト等を用いたいわゆるエッチバック手法を用いてケミカル、ドライ・エッチング(CDE)法により溝7外の絶縁膜12及びSi膜13を除去する。この時、第2多結晶Si膜13は溝7より外のMOSトランジスタ領域へ張り出さないと同時に基板Si3の膜厚方向のほぼ中央程度の所まで埋込まれている方がよい。次に通常のフォトリソグラフィ法により側面コンタクトを取りたい領域を含むように穴が形成されたレジスト14を利用して溝上部のSi基板3の側面のNO膜12及びSiO2 膜8をCF4 ガスを用いたケミカルドライエッチング法(CDE法)及びNH4 F液などにより選択除去し、Si基板3の側面を露出させる(図7(a)、(b))。
【0037】
次にレジスト14を除去した後、例えば不純物としてAs+ (ひ素)またはP+ (リン) を含む第3多結晶Si膜15をCVD法により全面に堆積する。そして、例えば900℃、N2 中で30分程度の熱処理を行って、第3多結晶Si膜中の不純物を第2多結晶Si膜13及びSi基板3の側面に拡散させてn型層15dを形成する。この後、第3の多結晶Si膜15を例えば先の第2の多結晶Si膜13の場合と同様のCDE法によりエッチバックして溝7内に埋込む。そして、全面を例えばウェット酸化することにより膜厚10nm程度の熱酸化膜16を選択的に第3多結晶Si膜の表面にのみ形成する(図8(a)、(b))。これは、Si基板3の表面が耐酸化性膜(Si3 N4 膜5)で覆われていることによる。このようにして、本実施例では図示のように第2と第3の多結晶Si膜13、15からなる蓄積電極は溝7内に限定されて埋込み形成され、また将来MOSトランジスタの拡散層とつながるn型層15dを自己整合的に形成することができる。
【0038】
この後、露出しているSi3 N4 膜5をCF4 +N2 +O2 ガスでケミカル・ドライ・エッチング(CDE)を行ない選択的に除去する。さらに、SiO2 膜4を除去してSi基板3の表面を露出させ、12nm程度の熱酸化膜からなるゲート酸化膜17を形成する。そして、この上に第4の多結晶Si膜によるワード線となるゲート電極18を形成し、このゲート電極18をマスクとして例えばリン(P+ )をイオン注入してソース、ドレインとなるn型拡散層19を形成する(図9(a)、(b))。
【0039】
ここで、MOSトランジスタのしきい値電圧を調整するため、nチャネルMOSトランジスタについてはボロンなどの不純物を、またpチャネルMOSトランジスタにはPなどの不純物をイオン注入するいわゆるチャネルイオン注入工程を、ゲート酸化膜17の形成前に行なう。さらに、ゲート電極18をマスクとして、nチャネルMOSトランジスタではn型不純物のドーピングを、pチャネルトランジスタではp型不純物のドーピングを行ない、ソース、ドレイン拡散層19を形成する。また、拡散層19は前述のように拡散層15dとつながって一体化し、MOSトランジスタのソースまたはドレイン領域となる。
【0040】
次に例えば周辺回路ではLDD構造とするためにゲート電極側壁にスペーサ20を形成し、これをマスクにしてn+ 型、またはp+ 型拡散層の形成等を行なう。この後、全面にCVD法を用いて絶縁膜21を堆積し、メルト工程を行なう。そして、これにコンタクト孔を開け、多結晶Si膜22aとタングステンシリサイド膜22bを用いたいわゆるポリサイド膜により拡散層19に接続されるビット線22を形成する(図1)。
【0041】
この様にして図1図示の溝堀りキャパシタ型メモリセル構造が得られる。ここでn型Si基板1が全キャパシタの共通電極であり、各溝内に埋込まれた多結晶Si膜13、15がそれぞれのキャパシタ毎に独立した蓄積電極(記憶ノード)となる。またMOSトランジスタはSi基板1と絶縁分離されたSi基板3の中に形成されているいわゆるSOI型となる。
【0042】
動作電圧として、Si基板1にはプレート電位の例えば+1.5V(1/2Vccに相当)が印加され、溝内の蓄積電極13、15に信号電荷が蓄えられることにより情報の記憶が行なわれる。
【0043】
また、第1実施例の変更例として図10に示すように溝7をSi基板1の中に深く(例えば3μm程度)くい込む様に形成してもよい。この様にすると、Si基板1のエッチング工程をつけ加えるだけでさらに大きな蓄積容量(キャパシタンス)を得ることができる。また、SiO2 膜2の膜厚もその分だけ薄くすることが可能となる。
【0044】
また他の変更例として、プレート電極(Si基板1)の取り出し方について説明する。
【0045】
通常Si基板1の裏面から電極端子を取り出すことができるが、この他に図11に示すようにSi基板3側から端子を取り出す手法もある。たとえばビット線コンタクトをあけた後、さらにもう1回、別のリソグラフィー工程とSiO2 膜のエッチング(RIE)工程を追加して、Si基板1に達する様に穴を開ける。次のビット線形成の際に同時にn型のSi基板1とも電気的接続をビット線で取り、Si基板3側に持ち上げる。この後、従来の工程と同時に層間絶縁膜24にコンタクトホールを開け、Al配線25を配設して表面からプレート電極への配線の取り出しを可能にしている。この様にすると、全ての端子を基板表面から取れる様になり回路設計、チップアセンブリの際の自由度が大きくなる。
【0046】
また上記実施例では、MOSトランジスタ領域のSi基板3と蓄積電極15とのコンタクトを取る際、多結晶Si膜を2度埋込む工程の途中で側壁コンタクトを取る方法を示した。しかし、レジスト26を用いた通常のリソグラフィー工程とエッチング工程とを用いることによりMOSトランジスタの基板への側壁コンタクトを実現してもよい。図12にこの工程例を示す。この場合、キャパシタ蓄積電極としての多結晶Si膜の埋込みは1回ですむことになり工程の簡略化が図れる。
【0047】
なお、上記実施例ではワード線方向に隣接する複数のメモリセルの相互関係は示していない。もし、メモリセル配置をフォールデッド・ビット線方式とする場合は第1図中の蓄積電極15の領域上をワード線方向に隣接するメモリセルのゲート電極が通過することになる。上記実施例の製造工程では、この場合、ゲート電極と蓄積電極との間は蓄積電極15を熱酸化して得られる酸化膜16だけであるが、電極間の容量結合を減少させるために別途蓄積電極上の領域にCVD法で絶縁膜を堆積することは有効である。もちろん、本発明はオープンビット線構成のDRAMに適用することも可能である。
【0048】
図13(a)、(b)、(c)、(d)は本発明の第2実施例に係る基板電極型トレンチ構造のDRAMを示す平面図、そのB−B断面図、C−C断面図、及びD−D断面図である。
【0049】
このDRAMではp型Si基板31上にnウェル層32が形成され、このnウェル層32の中にキャパシタを形成する溝がある。この溝の内壁にはキャパシタ絶縁膜35、及び溝を埋込んで蓄積電極36が形成されている。この溝は各メモリセルの面積を最大に利用できる様に大きく形成されている。キャパシタが形成された基板31の表面は絶縁膜37で覆われ、この表面は平坦化され平坦面となっている。
【0050】
一方、MOSトランジスタを形成する基板38は、先述の平坦化された絶縁膜37をもつ基板31と絶縁膜39を介して対向し、薄膜のSi基板となっている。このSi基板38の中にMOSトランジスタは形成される。ゲート絶縁膜46を介してワード線となるゲート電極47が形成され、このゲート電極47に自己整合的にソース、ドレインのn型拡散層49が形成される。ソース、ドレイン拡散層49の一方とビット線(55、54)とは電気的に接続されている。57は保護膜である。
【0051】
また一方のソース、ドレイン拡散層は、埋込まれたキャパシタの蓄積電極36と、絶縁膜(37、39)に開けられたコンタクト孔に形成された導電性膜42を通して電気的に接続されている。57は保護膜である。
【0052】
次にこのDRAMの製造工程について説明する。図14(a)、(b)〜図22(a)、(b)はこのDRAMの製造工程を示す図13(a)、(b)に対応する平面図及び断面図である。
【0053】
具体的にその製造工程を説明すると、比抵抗1〜10Ωcm程度のp(100)基板1に不純物濃度1×1019cm−3程度の深さ6μm程度のnウェル層32を形成し、その上に厚さ500nm程度のSiO2 膜33を形成する。この後、溝を形成するためのレジストパターンを形成し、まず異方性エッチングにより前記SiO2 膜33をエッチングする。次に残るSiO2 膜33をマスクとして基板31を異方性エッチングし、深さ5μm程度の溝34を形成する。この後、アルカリ溶液を含むウェット処理等を行ない溝(トレンチ)形成時のエッチングダメージを除去し、さらに、露出した溝34の内壁にキャパシタ絶縁膜35を形成する(図14(a)、(b))。ここでは、Si3 N4 膜を全面に堆積した後、その表面を熱酸化するいわゆるNO膜を用いてキャパシタ絶縁膜35を形成する例を示したが、他の膜、例えば熱酸化膜でもよい。
【0054】
さらに、全面にCVD法により例えばP(リン)をドープした第1多結晶シリコン膜36を全面に堆積し、次にこの多結晶シリコン膜36をCF4 とO2 ガスを含む例えばケミカル・ドライ・エッチング(CDE)法によりエッチングして溝34に埋込み形成する(図15(a)、(b))。即ち、溝34内に残される第1多結晶シリコン膜36の表面がSiO2 膜33の表面とほぼ一致する様にエッチングする。ここでは、CDE法によるいわゆるエッチバック法を用いたが、多結晶Si膜とSiO2 膜とのエッチング速度がほぼ等しくなる様な研磨剤を用いた研磨法(ポリッシング法)を用いて平坦化してもよい。
【0055】
次に全面にCVD法によりSiO2 膜37を200nm程度堆積する。
【0056】
さらに、別のウェハ(シリコン基板38、p型(100)で比抵抗1〜10Ωcm程度)を用意し、表面にSiO2 膜39を100nm程度形成する。この後、表面にSiO2 膜37、39を形成した2枚のSi基板を面方位がそろうように重ね合わせる(図16(a)、(b))。このように2枚の基板の表面を重ね合わせる際、例えばこれらSi基板の間にパルス状の電圧(±100〜±500V)を加え、例えば10−1Pa程度に減圧して接着してもよい。このとき、基板は800℃程度加熱してもよい。またこの後、さらに通常の熱処理(例えば1000℃、N2 中で30分)を行なってもよい。
【0057】
このようにして2枚のSi基板を接着した後、図17に示すようにSi基板38側から通常の研磨を行ない薄膜化する。研磨には通常の物理研磨とエッチング液としてフッ酸、硝酸、酢酸液の混合液を用いたエッチング法等による化学的研磨とを組み合わせて行なってもよい。またp型とn型のエッチングスピードの差を利用し、エッチングストップ作用を用いて化学的研磨を行なってもよい。そして通常のSi基板と同じようにして表面の鏡面研磨を行ない、図17(a)、(b)に示すような、キャパシタの上に絶縁物37、39を介して薄膜Si基板38が積層された構造のSi基板を得ることができる。薄膜SOIのSi基板38の厚さはここでは100nm程度とする。
【0058】
次に基板38の表面にSiO2 膜10nm、Si3 N4 膜100nm程度からなる積層膜40を形成した後、通常のリソグラフィー工程、異方性エッチング工程を用いてフィールド絶縁膜形成領域の積層膜40と厚さ100nmのSi基板38の一部を除去し、下部の厚さ300nmのSiO2 膜(37、39)を露出させる。さらに例えばCVD法によりSiO2 膜を全面に堆積し、レジスト等の平坦化膜を用いたいわゆるエッチバック法によりフィールド領域にのみ酸化膜41を埋込む。
【0059】
なお、ここでは積層膜40のSiO2 膜を形成した後、nチャネルMOSトランジスタ領域にはpウェル層の形成、pチャネルMOSトランジスタ領域にはnウェルの形成を行なってもよいが、この工程は後の各々のトランジスタのチャネルイオン注入工程で兼ねてもよい。この後、キャパシタの蓄積電極36とスイッチングトランジスタのソース及びドレインとをつなぐための穴を形成する。すなわち、通常のリソグラフィー工程とエッチング工程とを用いて穴部の積層膜40、Si基板38、SiO2 膜37、39を順次エッチングし、多結晶Si膜36に達する様に穴を形成する。
【0060】
この後、露出したSi基板38の側壁、及び多結晶シリコン膜36の表面を希フッ酸系の溶液でクリーニングした後、全面に不純物としてAs(ヒ素)をドープした第2多結晶シリコン膜42をCVD法により堆積する。そして、例えば900℃N2 中で30分の熱処理により第2多結晶シリコン膜中の不純物(ヒ素)を基板38の側面及び第1多結晶シリコン膜36に拡散させてn型層43、44を形成する。この後、第2多結晶シリコン膜42を、例えば先の第1多結晶シリコン膜36の場合と同じようにCDE法によりエッチバックし、接続穴の中に埋込む(図18(a)、(b))。
【0061】
この時、第2多結晶シリコン膜42は、第2Si基板38の側面でSi基板の穴の側面のn型拡散層43と、第1Si基板31のウェル層32の中に形成されたMOSキャパシタの蓄積電極36の上面の一部に形成されたn型拡散層44とを電気的に接続する様に形成且つ残置される必要がある。
【0062】
図18においてキャパシタの蓄積電極36とトランジスタのソース、ドレイン拡散層とをつなぐための穴を形成する時のマスク合わせ工程は、通常のレーザーを用いた方法では、合わせのための下地の信号が取れないので、赤外線やX線等を用いて下地の信号を検出して合わせを行なう必要がある。この他にも合わせる工夫はあり、この例にとらわれるものではない。
【0063】
次に耐酸化性の膜を持つSiO2 膜とSi3 N4 膜との積層膜40からなる膜をマスクとして例えば850℃のウェット雰囲気で選択酸化を行ない、第2多結晶シリコン膜42の表面にのみ厚さ200nm程度の熱酸化膜45を形成する(図19(a)、(b))。
【0064】
次に積層膜40のSi3 N4 膜を例えばCF4 とN2 ガスとを用いた雰囲気でケミカル・ドライ・エッチング(CDE)を行ない除去する。この後、積層膜40のSiO2 膜をNH4 F液などによりエッチング除去し、第2基板38の表面を露出させ、10nm程度の熱酸化膜からなるゲート酸化膜46を形成する。そして、この上にヒ素をドープしたn型の第3多結晶シリコン膜により、ワード線となるゲート電極47を形成する。このゲート電極47の上には、絶縁膜として例えばSi3 N4 膜48が同時に加工されて形成されている。この絶縁膜48及びゲート電極47をマスクとして、例えばリンをイオン注入してソース、ドレインとなるn型拡散層49も形成する(図20(a)、(b))。
【0065】
MOSトランジスタのしきい値電圧を調整するためにNMOSトランジスタについてはボロンなどのp型不純物を、またPMOSトランジスタについては、P(リン)などのn型不純物をイオン注入する、いわゆるチャネルイオン注入工程をゲート酸化膜46の形成前に行なってもよい。さらにPMOSトランジスタにはゲート電極としてp型の多結晶シリコン膜を用いてもよい。拡散層49は、拡散層43とつながって一体としてMOSトランジスタのソース、またはドレイン領域となる。すなわち、拡散層49は埋込み多結晶シリコン膜44を介してMOSキャパシタの埋込み蓄積電極36と電気的に接続されている。
【0066】
次に、例えば周辺回路部ではLDD構造とするためにゲート電極の側壁に例えばSi3 N4 膜のスペーサ50を形成し、これをマスクとして用いてn+ 型拡散層の形成等を行なう。そして、全面にCVD法によりSiO2 膜51を堆積し、Si3 N4 膜とSiO2 膜とでエッチング選択比のある化学的な研磨法等を用いて研磨し表面を完全に平坦化する(図21(a)、(b))。研磨はSi3 N4 膜48表面で止まるのでこれをストッパー材として用いることができる。
【0067】
次に通常のリソグラフィー工程を用いてビット線コンタクト部にコンタクト孔53の開いたレジスト52を形成する。この後、SiO2 膜はエッチングするがSi3 N4 膜はエッチングしない様な選択性のあるRIE法を用いてコンタクト部53のSiO2 膜51を選択的に除去し、Si基板38のn型拡散層49の表面を露出させる(図22(a)、(b))。
【0068】
この後図では示さないが、n型の不純物を含んだ多結晶Si膜54とシリサイド膜55(例えばWSi2 膜)を用いたいわゆるポリサイド膜により拡散層49に接続されるビット線を形成する(図13参照)。この時、n型の多結晶シリコン膜54から拡散層49にn+ 型不純物層の再拡散層56を熱処理により形成してもよい。このようにして、nウェル層32が全キャパシタの共通電極となり、各溝内に埋込まれたキャパシタの蓄積電極36がそれぞれキャパシタ毎に独立の記憶ノードとなる。
【0069】
またMOSトランジスタ部は、Si基板31と絶縁分離された基板38に形成され、いわゆる薄膜SOI型のMOSトランジスタとなっている。この例ではnウェル層32にプレート電位として例えば1/2Vcc(ここでは+1.5V程度)が印加され、溝内の蓄積電極36に信号電荷を蓄えることにより情報の記憶が行なわれる。
【0070】
次に、第2実施例の変更例として、Si基板2の中に形成するMOSトランジスタの素子分離法について説明する。第2実施例では、図18に示すように、第2基板38の素子分離領域を異方性エッチングにより除去し、エッチバック法を用いて絶縁膜を埋込む、いわゆるトレンチ分離をMOSトランジスタの素子分離に用いる例を示した。しかし、素子分離法はこの例に限らず、例えば図23(a)、(b)及び図24(a)、(b)に示すような方法をとることができる。
【0071】
まず、バッファ酸化膜とSi3 N4 膜とを用いたいわゆる選択酸化法を用い、下地のSiO2 膜39に達する様にフィールド酸化膜41aを例えば200nm程度形成する(図23)。次にこのフィールド酸化膜41aのエッヂを含むように接続孔を形成し、第2実施例と同様に第2多結晶Si膜42を埋込み形成する(図24)。
【0072】
この様にすると、MOSトランジスタ部の素子分離端とゲート電極とが重なり合う領域でのいわゆるコーナー部リーク電流を従来のLOCOS分離トランジスタなみに抑えることができる。
【0073】
また第2実施例では第1基板のnウェル中のキャパシタの蓄積電極36を溝の中に埋め込む構造を示したが、通常のキャパシタの様に蓄積電極36の上部を溝の外に張り出す形に形成してもよい。図25(a)、(b)にその構造の例を示す。この様にすると、蓄積電極36aはレジストを用いた通常のリソグラフィー工程とエッチング工程とで形成できるため、多結晶シリコン膜のエッチバックという制御性の要求される工程を省略することができ、工程の歩留りが向上する。また、キャパシタとしての領域も増加しキャパシタ容量も向上する。
【0074】
また、図25の様な蓄積電極の加工には、図26(a)、(b)に示す様な方法を用いることも可能である。すなわち、キャパシタ用の溝を形成した後、例えばSi3 N4 膜とその表面の熱酸化等によるいわゆるNO膜35を全面に形成し、さらに全面に例えばリンをドープした多結晶シリコン膜36aを堆積する。その後、全面にCVD法で酸化膜58を堆積し、所望の形状に加工する。次に酸化膜58の側壁にCVD法を用いた絶膜膜の堆積と異方性エッチング法を用いて絶縁膜59のスペーサーを形成する。次にこの酸化膜58と絶縁膜59とをマスクとして下地の多結晶シリコン膜36aをエッチングして蓄積電極を加工形成する。この後、絶縁膜37aを形成する。この様にすると隣り合う蓄積電極どうしをリソグラフィーの限界以下に近づけることが可能となり、上の層のMOSトランジスタのソース、ドレインとの接続のための孔を開けるときの設計マージンが向上し、またエッチバックを使用しないため工程が簡略化できて工程歩留りが向上する。また平面部のキャパシタ面積も増加できるためキャパシタ容量も向上できるなどの効果がある。
【0075】
第2実施例ではメモリセル部にnチャネルMOSトランジスタを用いた場合の例について説明したが、pチャネルMOSトランジスタも同様に適用できることはいうまでもない。
【0076】
また、ワード線方向に隣接するメモリセルの相互関係は示していないが、もしフォ−ルデッド・ビット線構成(折り返しビット線構成)とした場合には、蓄積電極36とソース、ドレイン拡散層49との接続部42の上の絶縁膜45上を、ワード線47方向に隣接するメモリセルのゲート電極が通過することになる。もちろん本発明はオープンビット線構成のDRAMにも適用することができる。
【0077】
また、キャパシタ部ではnウェル層32を用いたが、基板31をn+ Si基板とすることでnウェル層32を省略することも可能である。
【0078】
また、キャパシタの共通電極の電位は基板から取ることもできるし、後でnウェル層32(または基板31)に達するコンタクト孔を開けて表面から取りこともできることはいうまでもない。
【0079】
図27(a)、(b)、(c)は、本発明の第3実施例に係る基板電極型トレンチ構造のDRAMを示す平面図、そのB−B′断面図、及びC−C′断面図である。
【0080】
このDRAMではn型シリコン基板61上にトレンチ形成時にマスクとして用いる絶縁膜62があり、キャパシタ絶縁膜63を介して蓄積電極64が埋込み形成されている。さらに絶縁膜65の中に、蓄積電極64とMOSトランジスタのn型のソースまたはドレイン拡散層69とを電気的に接続する接続層66が埋込み形成されている。
【0081】
MOSトランジスタはキャパシタ上の絶縁膜65及び接続層66の上にSi柱のチャネルを持つ形で構成されている。すなわち、Si柱の上部のn型のソースまたはドレイン拡散層79と、中心部のp型のチャネル層68と、下部の接続層66と電気的に接続されているn型ソースまたはドレイン拡散層69と、Si柱の外周をゲート絶縁膜74を介して取りまく様に形成されたゲート電極75とでMOSトランジスタは構成されている。78はCVD絶縁膜であり、これにSi柱の上部でコンタクト孔が開けられMOSトランジスタの拡散層79に接続されるビット線80が配設されている。81は保護膜である。
【0082】
MOSトランジスタはキャパシタの上に形成されるため平面的にみた場合のセル面積の大部分をキャパシタ、またはMOSトランジスタとして使用できるため、溝型キャパシタの溝の深さを浅くでき製造工程を簡単にできる。
【0083】
次にこのDRAMの製造工程について説明する。図28(a)、(b)、(c)〜図34(a)、(b)、(c)は、このDRAMの製造工程を示す図27(a)、(b)、(c)に対応する平面図及び断面図である。
【0084】
具体的にその製造工程を説明すると、まず不純物濃度1×1019×cm3 程度のn+ 型Si基板61上に厚さ400nm程度のSiO2 膜2を形成し、通常のリソグラフィー手法と異方性エッチングとを用いて深さ3μm程度の溝を形成する。この後、例えばアルカリ溶液を含むウェット処理を行ない溝形成時のエッチング・ダメージを除去する。そして、溝のSi表面を露出させ、溝の表面にキャパシタ絶縁膜63を形成する。これには、窒化膜と酸化膜から成るいわゆるNO膜を用いて形成してもよい。
【0085】
さらに全面にP(リン)を含んだ多結晶Si膜64を堆積し、例えば多結晶Si膜とSiO2 膜の研磨速度が同じになるような研磨剤を用いることにより全面を研磨し、SiO2 膜62、多結晶Si膜64をエッチングして平坦な面にする(図28(a)、(b)、(c))。このとき多結晶Si膜64は各メモリセル毎に加工され蓄積電極となる。ここではn+ 型Si基板61を用いたが、これの代わりにもっと濃度の低いn型Si基板(不純物濃度5×1015/cm3 程度)に1×1019/cm3 程度の表面濃度をもつnウェル層を形成したもの、またはp型基板に溝より深い拡散深さをもつnウェル層をもつものでもよい。
【0086】
その後、全面にCVDSiO2 膜65を堆積した後、各セルの蓄積電極64上に所望のパターンの孔を開け全面に多結晶Si膜を堆積し、全面を例えば研磨法によりエッチングし平坦化する(図29(a)、(b)、(c))。このとき多結晶Si膜66とSiO2 膜65の研磨速度がほぼ等しくなる様な条件の研磨剤を用いて行なう。
【0087】
また、多結晶Si膜66には蓄積電極64とMOSトランジスタのソースまたはドレインの拡散層とを電気的に接続する接続層としての役割と、後述するがMOSトランジスタの拡散層の引き出し電極や拡散層どうしを接続する役割もある。このためイオン注入により所望の領域にn+ 型、またはp+ 型の不純物注入を行なう。図29にはn+ 型不純物注入を例えばAs+ 、30keV、5×1015cm−2程度行ない、その後の熱処理で不純物層の再拡散層67を形成した例が示してある。温度と不純物濃度よっては逆に接続層66の中に多結晶Si膜64から不純物が拡散してくることもあり得る。
【0088】
その後、もう1枚の例えばp型(100)、比抵抗1〜10Ωcm程度のSi基板68aを用意し、その表面に接合深さ0.2μm程度のn− 型拡散層69を形成し、このn− 型拡散層69の面を先のSi基板61の表面(SiO2 膜65及び多結晶Si膜66が露出して平坦な面を形成している)と張り合わせる。これは通常ウェハ張り合わせ法と呼ばれている方法である。通常の張り合わせと異なるのは、SiO2 膜65の中に埋込み形成されている多結晶Si膜66と、第2のSi基板68aの表面のn− 型拡散層69の面が十分に自然酸化膜等を除去されて接着される点にある。このようにSi基板61及びSi基板68aの2枚の基板の表面を重ね合わせる際、例えばこれらSi基板を0.1Pa程度に減圧して接着し、800℃程度の加熱を行なってもよい。
【0089】
このようにして2枚のSi基板61、68aを接着した後、Si基板68aの側から通常の研磨を行ない1μm程度に薄膜化する。研磨には、通常の物理研磨とエッチング液としてフッ酸、硝酸、酢酸液等の混合液を用いたエッチング法等による化学的研磨とを組み合わせて行なってもよい。そして、通常のSi基板と同じようにして表面の鏡面の研磨を行ない、図30に示すような構造にする。この時、熱処理を行なって、接続層66からn− 型層中へ不純物の再拡散層70を形成してもよい。これにより蓄積電極64とn− 型拡散層69とは接続層66を通して電気的に接続される。
【0090】
次に厚さ10nm程度のSiO2 膜71と厚さ200nm程度のSi3 N4 膜72の積層膜を所望のSi柱のマスクとなる形状に加工した後、これをマスクにしてSi基板68aの異方性エッチングを行ない、図31に示すようなSi柱を形成する。このSi柱を形成する異方性エッチングには低ダメージのエッチング法を用いると同時に、Si柱側面のエッチング・ダメージを除去するため、アルカリ溶液を含むウェット処理を行なったり、表面にSiO2 膜を形成して除去するなどの工程を用いてもよい。Si柱はSiO2 膜65の上にそれぞれ孤立して形成されている。ここでSi柱形成のためのマスク層の蓄積電極64への位置合わせは従来のレーザー光を用いるものではなく赤外線やX線を用いてSi基板68aを通して位置合わせができる様な位置合わせ手法を用いるものとする。以降はこのとき形成した層をもとに合わせて行くことができる。
【0091】
次にSi柱のチャネル領域にVth調整のための不純物、例えばB+ などを斜め、回転イオン注入により注入する。あるいは、このチャネル領域を図30図示の状態のSi基板68aを加工した層を形成した後、イオン注入法と熱処理で形成するpウェルで兼ねてもよい。
【0092】
この後、ゲート酸化膜74をSi柱の側面に厚み15nm程度になる様に形成する。そして、全面に多結晶Si膜を堆積する。多結晶Si膜を接続する領域にはレジスト膜76を図32のように残置し、全面を多結晶Si膜のエッチング条件で異方性エッチングする。このようにして、Si柱のまわりに多結晶Si膜を残し、ゲート電極75を形成する(図32(a)、(b)、(c))。
【0093】
ここではゲート電極を接続する方法としてレジストマスクを用いる方法を示したが、この他にSi柱の距離を近づけることによりゲート電極の接続を行なってもよい。また、この例でのレジスト膜の形成では、まず全面にレジスト膜を形成し、所望のパターンにレジスト膜を加工した後、例えばO2 RIE法などを用いてSi柱の溝の中だけにレジストを残すようにする。
【0094】
またゲート絶縁膜としてここではSiO2 膜を用いたが、SiO2 膜とSi3 N4 膜との積層膜を用いてもよい。この様にすると、後の工程で形成するゲート電極の表面を酸化する場合、ゲートエッヂからの酸化膜のくい込みを抑えることができる。
【0095】
次に図33に示すように、レジスト76を除去した後、ゲート電極の多結晶Si膜75の表面に例えば膜厚40nm程度の熱酸化膜77を形成する。そして、全面にCVD−SiO2 膜78を例えば400nm程度形成し、Si柱のまわりに発生していた溝(スペース)を埋め込む。次に例えばいわゆるエッチバック、またはSi3 N4 膜に対してエッチング選択比がある様な研磨法等を用いた平坦化手法により、表面を平坦化すると共にSi3 N4 膜72の表面を露出させる。
【0096】
次に図34に示すように、露出したSi3 N4 膜72を例えばCF4 ガスとN2 ガスとO2 ガスとを用いた雰囲気でケミカル・ドライ・エッチング(CDE)を行ない選択的に除去する。この後、Si柱の上部にソースまたはドレインとなるn型拡散層79をAs+ またはp+ イオンを例えばドーズ量1×1014cm−2程度イオン注入することにより形成する。また、これにより、Si柱の中心部にp型のチャネル層68が形成される。さらに、Si柱の上部表面のSiO2 膜71を除去しSi柱板表面を露出させる。この工程はここではマスク工程を用いない自己整合法を用いた例について説明したが、通常のリソグラフィ工程と異方性エッチング工程とを用いてコンタクト孔を開ける従来の手法を用いてもよい。この後、例えば多結晶Si膜とタングステンシリサイド膜とを用いたいわゆるポリサイド膜により拡散層79に接続されるビット線80を形成する。
【0097】
このようにしてキャパシタとMOSトランジスタとが縦方向に積層形成されたメモリセル構造が得られる。n+ 型Si基板61には、プレート電位として例えば+1.5Vが印加され、溝内の蓄積電極64に信号電荷を蓄えることにより情報記憶が行なわれる。
【0098】
また、第3実施例の変更例として、蓄積電極の構造について図35(a)、(b)、(c)を用いて説明する。第3実施例では溝(トレンチ)形成と蓄積電極64とを同じサイズで形成する例を示したが、図35に示すように蓄積電極64aを溝(トレンチ)の外側に張り出した構造にしてもよい。このようにすると溝部のみならず、平面部もキャパシタ領域として使用できるため記憶容量を増加させることができる。この構造を得るには、まず第1Si基板61に溝を形成した後、キャパシタ絶縁膜63を介して蓄積電極64aを形成する。次に全面にCVD−SiO2 膜65aを堆積し、第3実施例で述べたように研磨法またはエッチバック法を用いて表面を平坦化する。そして接続層66を蓄積電極64aの上に押し込み形成する(図35)。なお、この蓄積電極64aの加工はリソグラフィの最小寸法にはとらわれない。例えば側壁残し法等を用いた微細寸法形成法を用いてもよい。
【0099】
次に第3実施例の別の変更例としてキャパシタの溝とMOSトランジスタのソースまたはドレイン拡散層との接続法について図36を用いて説明する。第3実施例では接続層66を用いて蓄積電極とMOSトランジスタのソースまたはドレイン拡散層とを接続する方法を示したが、図36では蓄積電極64から直接MOSトランジスタのソースまたはドレイン拡散層69に接続する例を示す。この例では、蓄積電極64から不純物の再拡散により再拡散層70を作り、電気的接続を確実に行なうことができる。このようにすると、第3実施例に比べて工程を簡単にすることができる。
【0100】
次に第3実施例のさらに別の実施例として、メモリセルと同時に形成するCMOSの周辺回路の形成法について図37(a)、(b)を用いて説明する。
【0101】
ここでMOSトランジスタは素子分離領域を必要としないSi柱構造であり、各Si柱をnチャネルまたはpチャネルMOSトランジスタとして任意に使用することができる。しきい値電圧の設定にはSi柱を形成する前に所望のイオン注入層を92p、92nに形成しておいてもよいし、またはSi柱を形成してから斜め、回転イオン注入等の手法を用いて92p、92nへの不純物注入を行なってもよい。Si柱の接続には、メモリセルを作るときの蓄積電極形成工程で同時に引き出し層として多結晶Si層90p、90nを埋め込み形成する。そして、接続層91p、91nを用いてMOSトランジスタのソース、ドレイン拡散層93p、93nと電気的に接続する。図中、95n、95pは、Si柱からなるMOSトランジスタのソースまたはドレイン拡散層であり、96はSi柱からなるMOSトランジスタの引き出し電極である。またここで添字のn、pはn型、p型の不純物型を表わすものである。
【0102】
また柱状MOSトランジスタのゲート電極は、各MOSトランジスタが共に表面チャネル型となるようにn型多結晶Si層75n、またはp型多結晶Si層75pとなるようにそれぞれ不純物導入を行なってもよいし、共にn型多結晶Si層を用いてもよい。また引き出し層90p、90nは、例えばイオン注入法により不純物形成を行ない、いくつかのSi柱のMOSトランジスタを連続して接続することが可能である。また引き出し層90p、90nは、表面からコンタクト孔を開け、メタル配線82を形成して表面に取り出し、他の層と接続してもよい。さらに引き出し層90p、90nはnチャネルMOSトランジスタ、pチャネルMOSトランジスタどうしの接続にも使用することができ、その時は図38に示すように引き出し層をn型多結晶Si層90nとp型多結晶Si層90pとそれに接する例えばタングステンシリサイド層98からなるいわゆるポリサイド層を用いて形成することが可能である。
【0103】
このようにすることによりnチャネルMOSトランジスタのソースまたはドレイン拡散層とpチャネリMOSトランジスタのソースまたはドレイン拡散層とを低抵抗の配線で直接電気的に接続することが可能となる。
【0104】
第3実施例ではSi柱型のMOSトランジスタのチャネル領域にVth調整用のイオン注入を行なった例を示したが、Si柱のゲート電極間のサイズ(直径)によっては基板濃度のまま(例えばi型として)使用し、ゲート電極の仕事関数によってしきい値電圧を決めるようにしてもよい。例えばn+ 型多結晶Siまたはp+ 型多結晶Si、またはタングステンなどにメタル金属等を用いてしきい値電圧を決めるようにしてもよい。
【0105】
本発明の1つの視点に係る構造では、次のような作用が得られる。
【0106】
共通キャパシタ電極(プレート電極)が溝の中に埋め込まれた構造なので素子の段差(凸凹)が小さくなり、ワード線やビット線の加工が容易となり素子製造上の歩留りが向上する。
【0107】
MOSトランジスタ領域は基板と完全に絶縁されており、α線等の入射によって基板中10〜20μm程度の場所に発生するエレクトロンの影響を防ぐことができる。
【0108】
MOSトランジスタは薄いSOI構造となっているので、ソース、ドレイン拡散層は基板中の絶縁膜に達しソース、ドレイン間のパンチスルーがおこりにくく微細なMOSトランジスタを実現できる。
【0109】
本発明の1つの視点に係る構造では、次のような作用が得られる。
【0110】
キャパシタ共通電極(プレート電極)がMOSトランジスタ基板と完全に分離されているため、従来のメモリセルと同じ1/2Vcc方式が使え、キャパシタ絶縁膜にかかる電界を小さくでき信頼性を向上できる。
【0111】
キャパシタとなる溝領域がMOSトランジスタの下にも形成できるので面積の有効活用ができ微細なセル面積でも大きな蓄積容量を得ることができる。
【0112】
MOSトランジスタ部はいわゆる薄膜SOIのトランジスタとなっているためにカットオフ特性が良く、ショートチャネル効果等が小さい。また素子間の分離やpチャネル、nチャネルトランジスタのためのウェル形成などが必要ないため、工程を簡略化できる。
【0113】
エピタキシャル成長などの安定しにくい工程を使わないでメモリセルが形成できる構造のため製造が容易である。
【0114】
本発明の1つの視点に係る構造では、次のような作用が得られる。
【0115】
MOSトランジスタとキャパシタは縦方向に積層された構造のため、キャパシタ部の面積を最大限大きく取れ、かつメモリセルの占有面積を小さくでき、高密度DRAMに適する。
【0116】
キャパシタ形成は、全面に溝を形成し、キャパシタ絶縁膜を介して蓄積電極を形成するだけの簡単な工程であるので、製造工程の安定化、従来の縦積み構造に比べて工程の短縮化が図れる。
【0117】
MOSトランジスタは縦型構造であるので、微細化のためにチャネル長を極端に短くする必要がない。これによりショートチャネル効果が起こらない程度にチャネル長を長くできるため、MOSトランジスタの動作の安定化が達成できる。
【0118】
従来の積層型のメモリセルのようにSi柱の底部での隣接するメモリセル域の分離が必要でないために工程が簡略化できる。これは、キャパシタが基板側を共通電極とした基板プレート方式であるためであり、蓄積電極の加工がそのまま各キャパシタの分離となっていること、またMOSトランジスタはSi柱を用いた縦型トランジスタであるため、絶縁膜の上に形成されたSi柱利用のMOSトランジスタは分離を必要としないことによっている。
【0119】
基板が共通電極となっており、またMOSトランジスタ部は基板と完全に絶縁分離されているのでα線等によるソフトエラーに非常に強い。
【0120】
周辺回路にもセルのトランジスタと同様の構造のMOSトランジスタと接続層及び引き出し層が使用できるため周辺回路の微細化も同時に達成できる。
【0121】
本発明は、上記各実施例に限定されるものではなく、適宜の設計変更を行なうことによりこの他適宜の態様で実施し得るものである。
【0122】
【発明の効果】
本発明の1つの視点の構造によれば、プレート電極が基板の上に飛び出さず、平坦な表面形状を保てるので、次のゲート電極加工などが易しくなり、製造工程の安定化が図れる。
【0123】
また、MOSトランジスタ及び蓄積電極(記憶ノード)は完全に基板と絶縁分離されており、α線等によるソフトエラーに非常に強くなる。
【0124】
また、MOSトランジスタはいわゆる薄膜SOI構造となっており、素子分離が容易、pウェル、nウェルを形成する必要がないなどの工程簡略化の他、ビット線の対基板容量が大幅に低下できたり、接合リークが低減され、ショートチャネル効果に強い、セットオフ特性がよいなどのSOIゆえの素子特性改善効果がありDRAMの素子特性を向上できる。
【0125】
本発明の1つの視点の構造によれば、キャパシタ共通電極がMOSトランジスタの基板と完全に絶縁分離されているため、従来と同様の1/2・Vcc方式が使用でき、キャパシタ絶縁膜にかかる電界を小さくできキャパシタ絶縁膜の信頼性を向上できる。
【0126】
また、キャパシタ部をMOSトランジスタ部の下にも形成できるのでセル面積の有効活用でき、微細なセル面積でも異常に薄いキャパシタ絶縁膜か異常に深くて細い溝を用いなくても大きな蓄積電荷を得ることができる。
【0127】
また、MOSトランジスタ部は薄膜SOI構造となるため、ゲート電圧0Vでのリーク電流のOFF(カットオフ特性)が良好で、ショートチャネル効果も小さい。また、素子間の分離かnチャネル、pチャネルトランジスタのためのウェルの形成も必要なく、工程を簡略化できる。
【0128】
また、エピタキシャル成長などの安定しにくく時間のかかる工程を使用しないでメモリセルが構成できるため製造が容易である。
【0129】
本発明の1つの視点の構造によれば、MOSトランジスタとキャパシタは縦方向に積層された構造のためメモリセル面積を小さくできる。またキャパシタの面積をセル占有面積の中でMOSトランジスタを考慮することなく決めれるため蓄積容量を大きくでき、高密度DRAMに適する。
【0130】
また、キャパシタ形成が従来の縦積み構造セルにくらべて簡単な工程であるため、製造工程の安定化、短縮化が図れる。
【0131】
また、MOSトランジスタがSi柱を用いた縦型構造で、チャネル長がセル面積に1対1対応しないため、ショートチャネル効果の少ないトランジスタをセル面積を大きくすることなく実現できる。これにより、メモリセルの信頼性が向上する。
【0132】
また、MOSトランジスタもキャパシタも素子分離領域が必要でない構造のため微細化に適する。
【0133】
また、キャパシタは基板を共通電極として使う構造であり、またMOSトランジスタは基板と完全に絶縁分離されている構造のためα線等によるソフトエラーに非常に強い。
【0134】
また、メモリセルのMOSトランジスタは、周辺回路用としても同時に使用できる。さらに各Si柱が完全に分離されているので、ウェル等を形成することなくpチャネル、nチャネルMOSトランジスタを形成できる。このため工程の簡略化ができる。
【0135】
また、メモリセル製造工程と同じ工程でMOSトランジスタの接続層、引き出し層が形成できるため周辺回路の微細化が達成できメモリセルの縮小だけでなくチップ面積の縮小化にも大いに貢献する。
【図面の簡単な説明】
【図1】(a)、(b)、(c)は、本発明の第1実施例に係るDRAMの隣接する2ビット分を示す平面図、そのB−B断面図、及びそのC−C断面図。
【図2】(a)、(b)は、第1実施例の製造工程における図1(a)、(b)に対応する平面図及び断面図。
【図3】(a)、(b)は、第1実施例の製造工程における図1(a)、(b)に対応する平面図及び断面図。
【図4】(a)、(b)は、第1実施例の製造工程における図1(a)、(b)に対応する平面図及び断面図。
【図5】(a)、(b)は、第1実施例の製造工程における図1(a)、(b)に対応する平面図及び断面図。
【図6】(a)、(b)は、第1実施例の製造工程における図1(a)、(b)に対応する平面図及び断面図。
【図7】(a)、(b)は、第1実施例の製造工程における図1(a)、(b)に対応する平面図及び断面図。
【図8】(a)、(b)は、第1実施例の製造工程における図1(a)、(b)に対応する平面図及び断面図。
【図9】(a)、(b)は、第1実施例の製造工程における図1(a)、(b)に対応する平面図及び断面図。
【図10】第1実施例の変更例の製造工程における断面図。
【図11】第1実施例の別の変更例の製造工程における断面図。
【図12】第1実施例のさらに別の変更例の製造工程における断面図。
【図13】(a)、(b)、(c)、(d)は本発明の第2実施例に係る基板電極型トレンチ構造のDRAMを示す平面図、そのB−B断面図、C−C断面図、及びD−D断面図。
【図14】(a)、(b)は、第2実施例の製造工程における図13(a)、(b)に対応する平面図及び断面図。
【図15】(a)、(b)は、第2実施例の製造工程における図13(a)、(b)に対応する平面図及び断面図。
【図16】(a)、(b)は、第2実施例の製造工程における図13(a)、(b)に対応する平面図及び断面図。
【図17】(a)、(b)は、第2実施例の製造工程における図13(a)、(b)に対応する平面図及び断面図。
【図18】(a)、(b)は、第2実施例の製造工程における図13(a)、(b)に対応する平面図及び断面図。
【図19】(a)、(b)は、第2実施例の製造工程における図13(a)、(b)に対応する平面図及び断面図。
【図20】(a)、(b)は、第2実施例の製造工程における図13(a)、(b)に対応する平面図及び断面図。
【図21】(a)、(b)は、第2実施例の製造工程における図13(a)、(b)に対応する平面図及び断面図。
【図22】(a)、(b)は、第2実施例の製造工程における図13(a)、(b)に対応する平面図及び断面図。
【図23】(a)、(b)は、第2実施例の変更例の製造工程における平面図及び断面図。
【図24】(a)、(b)は、図23図示の変更例の製造工程における平面図及び断面図。
【図25】(a)、(b)は、第2実施例の別の変更例の製造工程における平面図及び断面図。
【図26】(a)、(b)は、第2実施例のさらに別の変更例の製造工程における平面図及び断面図。
【図27】(a)、(b)、(c)は、本発明の第3実施例に係る基板電極型トレンチ構造のDRAMを示す平面図、そのB−B′断面図、及びC−C′断面図。
【図28】(a)、(b)、(c)は、第3実施例の製造工程における図27(a)、(b)、(c)に対応する平面図、断面図、及び断面図。
【図29】(a)、(b)、(c)は、第3実施例の製造工程における図27(a)、(b)、(c)に対応する平面図、断面図、及び断面図。
【図30】(a)、(b)、(c)は、第3実施例の製造工程における図27(a)、(b)、(c)に対応する平面図、断面図、及び断面図。
【図31】(a)、(b)、(c)は、第3実施例の製造工程における図27(a)、(b)、(c)に対応する平面図、断面図、及び断面図。
【図32】(a)、(b)、(c)は、第3実施例の製造工程における図27(a)、(b)、(c)に対応する平面図、断面図、及び断面図。
【図33】(a)、(b)、(c)は、第3実施例の製造工程における図27(a)、(b)、(c)に対応する平面図、断面図、及び断面図。
【図34】(a)、(b)、(c)は、第3実施例の製造工程における図27(a)、(b)、(c)に対応する平面図、断面図、及び断面図。
【図35】(a)、(b)、(c)は、第3実施例の変更例の平面図、そのB−B′断面図、及びC−C′断面図。
【図36】(a)、(b)は、第3実施例の別の変更例の平面図、そのB−B′断面図。
【図37】(a)、(b)は、第3実施例のさらに別の変更例の平面図、そのB−B′断面図。
【図38】第3実施例のさらに別の変更例の断面図。
【符号の説明】
1…Si基板(プレート電極)、2…絶縁膜、3…MOSトランジスタ形成用Si基板、12…キャパシタ絶縁膜、13…蓄積電極、18…ゲート電極、19…ソース/ドレイン、32…ウエル層(プレート電極)、35…キャパシタ絶縁膜、36…蓄積電極、37、39…絶縁膜、38、…MOSトランジスタ形成用Si基板、47…ゲート電極、49…ソース/ドレイン、61…Si基板(プレート電極)、63…キャパシタ絶縁膜、64…蓄積電極、65…絶縁膜、68a…MOSトランジスタ形成用Si基板、69、79…ソース/ドレイン、75…ゲート電極。
Claims (1)
- 第1半導体層内に溝を形成し、前記溝の内壁をキャパシタ絶縁膜で覆うと共に前記溝を蓄積電極で埋め込む工程と、
絶縁膜を介して前記第1半導体層上に第2半導体層を形成すると共に、前記第2半導体層と前記蓄積電極とを、前記溝を貫通する導電層により接続する工程と、
上下方向に積層されたソース、チャネル、及びドレイン層と、前記ソース、チャネル、及びドレイン層を囲むように配設されたゲート絶縁膜と、前記ゲート絶縁膜を囲むように配設されたゲート電極と、を具備するMOSトランジスタを、前記蓄積電極上に位置するように前記第2半導体層に形成し、ここで前記MOSトランジスタの下部のソースまたはドレイン拡散層の一方を前記導電層に接続させる工程と、
を具備する半導体記憶装置の製造方法。
Priority Applications (1)
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JP2003163858A JP2004080000A (ja) | 2003-06-09 | 2003-06-09 | 半導体記憶装置の製造方法 |
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WO2022226810A1 (zh) * | 2021-04-27 | 2022-11-03 | 华为技术有限公司 | 包含有垂直柱状晶体管的芯片堆叠结构 |
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2003
- 2003-06-09 JP JP2003163858A patent/JP2004080000A/ja not_active Abandoned
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