JPH1187541A

JPH1187541A - 柱状構造を有する半導体装置

Info

Publication number: JPH1187541A
Application number: JP9240030A
Authority: JP
Inventors: Kazuo Nakazato; 和郎中里; Hiroshi Mizuta; 博水田; Juichi Shimada; 壽一嶋田; Hideo Sunami; 英夫角南; Kiyoo Ito; 清男伊藤; Tatsuya Tejima; 達也手嶋; Toshiyuki Mine; 利之峰
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-09-04
Filing date: 1997-09-04
Publication date: 1999-03-30
Anticipated expiration: 2017-09-04
Also published as: JP3489973B2; TW495963B

Abstract

(57)【要約】【解決手段】側壁２２と頂部表面２１とを有する直立ピ
ラー構造２０と、このピラー構造の側壁に沿ったサイド
ゲート構造２３とを備え、直立ピラー構造は、比較的導
電性の材料と非導電性の材料の領域６，７を有し、第１
の状態では、ピラー構造を通して電荷キャリアフローが
発生可能であり、第２の状態では、それらの領域が、ピ
ラー構造を通る電荷キャリアフローを阻止するトンネル
障壁構造を呈し、サイドゲート構造は、側壁を介してピ
ラー構造に電界を印加することにより電荷キャリアの移
動を制御するよう構成されている。このデバイスは、ピ
ラー構造の下にメモリノード１０を有するメモリとして
使用しうる。メモリノードは、ピラー構造の頂部表面２
１上の制御電極１１から渡される電荷を蓄積する。この
デバイスは、ピラーの上にソース５を有し、ピラーの下
にドレインを有するトランジスタとしても構成しうる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリまたはトラ
ンジスタ構造に用いられる制御可能なコンダクションデ
バイス（伝導デバイス）に関する。

【０００２】

【従来の技術】１９９６年１１月１５日に出願された我
々の欧州特許出願ＥＰ９６３０８２８３．９号（ＥＰＣ
５４（３）条）には、制御電極からトンネル障壁構造を
介して電荷が書き込まれるメモリノードを備えたメモリ
デバイスが記載されている。この蓄積された電荷はソー
ス・ドレイン経路の伝導度に影響を与え、この経路の伝
導度を監視することによりデータが読み出される。この
電荷障壁構造(charge barrier configuration)は、多重
トンネル障壁(multiple tunnel barrier)により構成さ
れる。多重トンネル障壁は、シリコンの多結晶層を被覆
する５ｎｍ厚のポリシリコン層と２ｎｍ厚の窒化シリコ
ン層との交互層からなり、その一部がメモリノードとし
て機能する。他の障壁構造は、絶縁マトリクス内に分散
された、メモリノードとして機能する導電性のナノメー
タ・スケールの伝導島を有するものとして記載されてい
る。トンネル障壁構造の利点は、それがメモリの読み出
し書き込み時間を劣化させることなくメモリノードから
の漏れ電流を低減する、ということである。異なる型の
メモリデバイスが説明されている。第１の型では、制御
電極からの電荷キャリアは、制御電極に印加される電圧
に応じて、トンネル障壁構造を通過してメモリノードへ
達する。第２の型のデバイスでは、制御電極からメモリ
ノードへの電荷キャリアの移動を制御するために、トン
ネル障壁構造に対してゲートが追加されている。

【０００３】電荷障壁構造は、１９９７年７月１８日に
出願された我々の欧州特許出願ＥＰ９７３０５３９９．
４号に記載のように、トランジスタのようなコントロー
ルドコンダクションデバイスに利用することもできる。
このトンネル障壁構造を用いて、ソースとドレインとの
間に伝導経路が設けられる。スイッチオンされたとき、
電荷キャリアはこのソース・ドレイン間を流れることが
できるが、スイッチオフされたときには、障壁構造が当
該経路を通る電荷漏れを阻止する。よって、大きいオン
／オフ電流比が得られる。

【０００４】

【発明が解決しようとする課題】本発明は、上述したデ
バイスに対する種々の独創的な改良および変形に関する
ものである。

【０００５】上記した我々の欧州特許出願ＥＰ９６３０
８２８３．９号に記載の第２の型のメモリデバイスにつ
いて考えるに、そのトンネル障壁構造は、直立するピラ
ー（柱）と、これを被覆する制御電極として構成され
る。前記追加されたゲートは、メモリノードに電荷を書
き込むために、ピラー構造を介して、主として上部から
下方へ電界を印加する。上記ＥＰ９７３０５３９９．４
号に記載のトランジスタのゲートの構造は、同様の方法
で、ピラー構造に対して下方へ電界を印加するように構
成されている。この構造では、メモリデバイスの場合に
はゲートとメモリノードとの間に、また、トランジスタ
の場合にはゲートとドレインとの間に、高電界が印加さ
れる。この高電界により電子・正孔の対が生成され、ゲ
ート構造の近傍に電荷が蓄積される。これにより、閉じ
込めポテンシャル(confinement potential)が遮蔽され
る。

【０００６】

【課題を解決するための手段】これらの問題を克服する
ために、本発明は、その第１の見地において、側壁と頂
部表面とを有する直立ピラー構造と、このピラー構造の
側壁に沿ったサイドゲート構造とを備える制御可能な伝
導デバイスを提供する。直立ピラー構造は、比較的導電
性の材料の領域と非導電性の材料の領域とを有し、第１
の状態では、ピラー構造を通して電荷キャリアフローが
発生可能であり、第２の状態では、それらの領域が、ピ
ラー構造を通る電荷キャリアフローを阻止するトンネル
障壁構造を呈する。サイドゲート構造は、側壁を通して
ピラー構造に対して電界を印加することによりその電気
伝導度を制御するよう構成される。

【０００７】本発明によるデバイスは、ピラー構造を通
過する経路に沿って流れる電荷キャリアを受け取るメモ
リノードを備えたメモリに用いることができる。当該経
路に沿った電荷キャリアフローを制御するようサイドゲ
ートを操作することにより、ノードに蓄積された電荷を
制御することができる。

【０００８】このデバイスは、また、トランジスタとし
て動作させることもできる。トランジスタでは、ピラー
構造を通ってソース・ドレイン電荷キャリアフロー経路
が設けられるよう、ソース領域およびドレイン領域が設
けられ、サイドゲートが当該経路の電荷キャリアフロー
を制御するように操作される。

【０００９】サイドゲート構造はショットキゲートまた
は接合ゲートにより構成してもよい。

【００１０】上記ＥＰ９６３０８２８３．９号に記載さ
れたメモリデバイスの一実施例は不揮発性のものであ
る。その障壁構造は、３０ｎｍ厚の非ドープシリコン層
間に配置された５ｎｍ厚の絶縁窒化シリコン障壁を有す
る。その結果得られるエネルギーバンドプロファイル
は、次のようなものとなる。すなわち、メモリノードに
蓄積された電荷は、メモリデバイスに対して制御電荷が
印加されないときに、当該障壁構造により保持される。

【００１１】本発明は、改良された不揮発性の構造を提
供する。本発明の他の見地によれば、次のようなメモリ
デバイスが提供される。すなわち、このメモリデバイス
は、比較的導電性の材料の領域と非導電性の材料の領域
とを有し、第１の状態ではピラー構造を通って電荷キャ
リアフローが発生可能であり、第２の状態では当該構造
の電荷キャリアフローを阻止するトンネル障壁構造を当
該領域が呈する障壁構造と、当該構造を通る経路に沿っ
て移動する電荷キャリアを受け取るメモリノードと、当
該構造を通過して前記ノードに蓄積されるように前記経
路に対して電荷キャリアを供給する制御電極とを備え、
それぞれメモリノードと制御電極に隣接した寸法的に比
較的狭い障壁成分と、当該狭い障壁成分間の寸法的に比
較的広い障壁成分とからなり、この障壁成分が当該ノー
ドでの不揮発性電荷蓄積をもたらすよう構成されたエネ
ルギープロファイルをもたらすよう前記非導電性の材料
の領域が構成される。

【００１２】我々の上記ＥＰ９７３０５３９９．４号に
記載されたトランジスタの一実施例は、ラテラル構造(l
ateral structure)を有する。ソースとドレインとは横
方向に離れ、これらの間にゲートが配置される。

【００１３】他の見地による本発明は、この汎用のラテ
ラル構造の改良されたデバイスを提供する。さらに他の
見地による本発明によれば、制御可能な伝導デバイスを
提供するものであり、これは、基板と、この基板上に横
方向に離れて配置された複数の制御素子と、これらの制
御素子の間に延びてこれらに電気的に接続されたチャン
ネル構造と、ゲート領域とを備え、このチャンネル構造
は、比較的導電性の材料の領域と非導電性の材料の領域
とからなり、第１の状態で電荷キャリアフローは当該構
造を通って発生可能であり、第２の状態では、当該領域
が電荷キャリアフローを阻止するトンネル障壁構造を呈
し、前記ゲート領域はチャンネル構造に電界を印加して
その電気伝導度を制御するように構成され、前記チャン
ネル構造は基板上で前記制御素子の一方の下に重なると
ともに、前記制御素子の他方の上に重なるよう構成され
る。

【００１４】本デバイスは、トランジスタまたはメモリ
デバイスとして構成することができる。よって、前記制
御素子はソース領域およびドレイン領域であってよく、
または、それらの一方はメモリモードであってもよい。

【００１５】

【発明の実施の形態】本発明のより一層の理解のため
に、以下、本発明の実施例について添付図面を参照しな
がら例示的に説明する。

【００１６】図１は、我々の上記ＥＰ９７３０５３９
９．４号に記載されたトランジスタデバイスの一例をそ
の断面として示す。このデバイスは基板１を有し、ドレ
イン領域２はｎドープされたポリシリコンの層からな
り、この上に多層構造３が設けられる。この多層構造３
が多重トンネル接合構造をもたらす。層構造３は、ポリ
シリコンと窒化シリコンのような比較的導電性の材料と
非導電性の材料との交互の層からなる。この多重層構造
３上にはゲート領域４ａ，４ｂが設けられ、両ゲート領
域間にソース領域５が配置される。ソースおよびゲート
領域４，５は、ｎドープされたポリシリコンにより構成
しうる。使用時、この構造の層の面を横切って、ドレイ
ン２からソース５への経路Ｐに沿って電流が流れる。ゲ
ート４ａ，４ｂに印加される電圧はドレイン／ソース電
流を制御する。

【００１７】多層構造３を参照するに、これは、電気絶
縁性の窒化シリコン材料の層７の間に配置された導電性
のポリシリコン層６からなる。絶縁層７は、典型的には
３ｎｍのオーダーの厚さであり、図２（ａ）に示すよう
なエネルギーバンド図をもたらす。絶縁層７は、個々の
層７の幅に対応した比較的狭い幅寸法ｗ、かつ高さＢの
比較的高い障壁８をもたらす。この例では、幅寸法ｗは
３ｎｍのオーダーである。個々の障壁８の間隔は、導電
性シリコン材料の層６の厚さによって決まる。層構造３
の頂部および底部の近くでは、層６は５０ｎｍのオーダ
ーの厚さＷ1を有し、その積層体（stack）の中央領域で
は、層６は５ｎｍのオーダーの厚さＷ2を有する。

【００１８】層構造３の層は、集合として、障壁高さｂ
をもたらす。この障壁高さｂは、個々の層の障壁高さＢ
に比べて低いが全体の多層構造３の幅ＷTに対応するそ
の物理的な寸法に関連して比較的広い。

【００１９】本デバイスに対してソース・ドレイン電圧
が印加されると、多層構造３のエネルギー図は、図２
（ｂ）に示す構造となる。電子は、比較的狭い障壁ｗを
トンネリングしながら、ソース・ドレイン電圧により与
えられたポテンシャル勾配を降下し、ソース５からドレ
イン２へ通過することができることが分かる。

【００２０】図２（ａ）に示した構造において、ソース
・ドレイン電圧が０の場合、層構造３により集合的に与
えられる比較的広いが低い障壁ｂは、比較的高いが狭い
高さＢの障壁８と相まって、ドレイン２とソース５との
間の電荷キャリア導通を阻止する障壁構造をもたらす。
広い障壁ｂは、ソース・ドレイン間の電子のトンネリン
グを阻止し、さらに、離隔した個々の障壁８は、巨視的
な(macroscopic)量子トンネリングを阻止する電子トラ
ップをもたらす。積層体の頂部および底部の障壁が積層
体の内側の層の間隔Ｗ2より広い間隔Ｗ1で離隔されてい
るという事実は、広い障壁の高さｂに寄与する。

【００２１】ソース・ドレイン電圧が印加されると、従
来のトランジスタの様式でドレインからソースへへ伝導
が生じ、毎秒〜１０¹³乗個からなる従来の電流が流れ
る。経路に沿った伝導は、ゲート４に対してゲート電圧
を印加することにより制御できる。ゲート電圧は、ゲー
ト電圧に依存した量だけ、ソース・ドレイン間の伝導経
路Ｐの幅を”ピンチ”させる電界を生じさせる。しか
し、この構成における問題は、ゲート４とドレイン２の
間に比較的高い電界が印加されるということである。こ
の高い電界は電界誘起された電子・正孔対を生成させ、
ゲート４近くでのキャリアの蓄積により閉じ込めポテン
シャルを遮蔽する。

【００２２】我々の上記ＥＰ９６３０８２８３．９号の
図２９に対応するメモリデバイスの実施例について、図
３を参照しながら以下に説明する。このメモリデバイス
は、断面で示され、シリコン基板１上に形成される。こ
のデバイスは、５ｎｍのポリシリコン層としてメモリノ
ード１０を有し、その上に図１に示したものとほぼ同
じ、多重トンネル障壁構造をもたらす層構造３が設けら
れる。層構造３は、前述した方法で、シリコンと窒化シ
リコンとの交互層で形成される。ｎ型シリコンの３０ｎ
ｍの厚さの層１１としての制御電極から、層構造３を介
して、メモリノード１０へ電荷キャリアを書き込むこと
ができる。制御電極１１は、３０ｎｍ厚の真性(intrins
ic)シリコンの導電性層１２上に形成される。制御電極
１１は、電気絶縁性の二酸化シリコン層１３，１４内に
密閉される。

【００２３】ポリシリコン材料のゲート電極１５は、層
構造に対して主として下方へ電界を印加するように、層
構造３を被覆し、これにより、層３により与えられたポ
テンシャル障壁構造を選択的に上下させて、メモリノー
ド１０に電荷を選択的に書き込むことができる。ポリシ
リコンゲート１５は、二酸化シリコン１３，１４により
制御電極１１から電気的に絶縁される。このゲート１５
は、また、厚い酸化層１６により層構造３の側縁から絶
縁される。層構造３の側縁を通して、ゲート１５からは
有為な電界は入らず、伝導度を制御する電界(the condu
ction controlling field)は層構造の最頂部表面から下
方へ入る。

【００２４】メモリノード１０は、従来のドーピング技
術により基板内に打ち込まれたソース１７およびドレイ
ン１８の間の電流フローを制御するための電界効果(fie
ld effect)ゲートとして機能する。伝導経路１９はソー
ス１７とドレイン１８の間に延び、その伝導度は、メモ
リノード１０に蓄積された電荷のレベルに依存して変化
する。制御電極１１とメモリノード１０の間に多重トン
ネル接合を設けるために多層構造３を用いることは、ノ
ード１０からの漏れ電流を極端に小さくする。しかし、
両ゲート電極１５は制御電極１１の下で効果的にポテン
シャル障壁構造を上げたり下げたりせず、ゲート領域と
メモリノード１０との間の領域の電界を上げる。

【００２５】本発明は、図１の原理に従うトランジスタ
として、または、図４（ａ）（ｂ）を参照して以下に説
明する図３の原理に従うメモリデバイスとして利用でき
る改良されたゲートを提供する。図４（ａ）は、図１を
参照して説明した原理に従って動作するトランジスタに
関する改良されたゲート構造を示し、図４（ｂ）は、図
３のメモリの原理に従って動作するメモリデバイスに適
用される同じゲート構造を示す。

【００２６】図４（ａ）（ｂ）に示された層構造３は、
基板１から直立したピラー２０として構成され、ピラー
の回りに拡がった頂部表面２１および周囲側壁２２を有
する。本発明によれば、サイドゲート２３は、側壁２２
に沿って形成され、選択的に障壁構造を上下させること
により、側壁を介してピラー構造内に電界を生成してそ
の伝導度を制御する。サイドゲート２３により、頂部表
面２１から有為な制御電界が印加されることはない。

【００２７】使用時、頂部表面２１上に形成された電極
から垂直にピラー構造を通って電荷キャリアが流れる。
図４（ａ）に示した本発明によるトランジスタでは、頂
部電極は、図１を参照して前述した方法で動作可能なソ
ース５からなり、ピラーの下面にドレイン２が設けられ
る。しかし、本デバイスが図４（ｂ）に示したようなメ
モリとして構成される場合、頂部電極は図３で前述した
制御電極１１として動作し、ピラー構造の下面にはメモ
リノード１０が配置される。メモリノード１０に蓄積さ
れた電荷は、図３で説明した方法で、基板１に形成され
たソース領域１７とドレイン領域１８との間の経路１９
の伝導度を制御する。

【００２８】サイドゲート２３は、二酸化シリコンで構
成できる電気絶縁層２４上に例えば導電性ポリシリコン
材料により形成される。このサイドゲート２３は、最頂
部電極５，１１により占拠される領域内には延出せず、
ゲート電圧は、高電界領域を低減するように障壁構造に
対して動作する。

【００２９】層６，７は、典型的には、図１で前述した
厚さおよび組成で形成される。その結果、頂部電極５，
１１またはサイドゲート２３に対して電圧が印加されな
いとき、本デバイスのエネルギーバンド構造は図５に示
したようになる。絶縁層７は、個々の層７の幅に対応す
る比較的狭い幅寸法ｗの比較的高い障壁８をもたらす。
この例では、幅寸法ｗは、３ｎｍ以下のオーダーであ
り、典型的には２ｎｍのオーダーである。

【００３０】個々の障壁８の間隔は、導電性シリコン材
料の層６の厚さにより決まる。層構造３の頂部および底
部の近くでは、層６の厚さｗは５０ｎｍのオーダーであ
り、当該積層体の中央領域での層６の厚さＷ2は１０ｎ
ｍ以下、例えば５ｎｍのオーダーである。

【００３１】構造３の複数の層は、それら集合として、
個々の層の障壁高さＢに比べて低いが全体の多層構造３
の幅ＷTに対応するその物理的寸法に関連した比較的広
い障壁高さｂをもたらす。

【００３２】サイドゲート２３に電圧を印加すると、図
５に示した全体のエネルギーバンド図が上下する。頂部
電極５，１１に電圧を印加すると、図２（ｂ）に示した
方法でこのバンド図が変形し、電荷キャリアが頂部電極
５，１１からピラー構造を下方へ通過して、本デバイス
が何かに応じて、ドレイン２またはメモリノード１０に
達する。頂部電極５，１１に電圧が印加されないとき
は、障壁構造はピラー構造の頂部と底部との間の経路に
沿った電荷の漏れを阻止する。

【００３３】図４（ｂ）に示したようなメモリとして使
用される場合、本デバイスは、高速のスタティックラン
ダムアクセスメモリとして動作する。障壁高さｂは約
０．２Ｖという小さいビルトインポテンシャルをもたら
し、制御電極１１およびメモリノード１０をゼロバイア
スする条件下でゲート電極２３に必要な閾値電圧は−
１．０Ｖである。ピラー構造により与えられる全体の障
壁の高さはゲート２３に印加されるバイアスにより制御
される。ゲート電極２３に約−４．０Ｖの負のゲートバ
イアスを与えると、蓄積電荷がメモリノード１０に保持
される。この負のゲートバイアスは約３ｅＶのポテンシ
ャル障壁を生成する。この高さは、約１０年の期間にわ
たって当該ノードに蓄積電子を維持するに充分である。

【００３４】情報を書き込むには、ゲート２３に印加す
る電圧を０に維持し、制御電極１１に対して１．０Ｖの
バイアス電圧を印加する。このとき、ピラーの全体の障
壁構造は図２（ｂ）に示したように下方に傾いた傾斜を
示し、その結果、電子は個々の障壁８をトンネリングし
てメモリノード１０へ達することができる。情報を読み
出すには、ゲート電極２３に−３．０Ｖの電圧を印加す
ると共に、図３で前述した方法で、チャンネル１９を流
れるソース・ドレイン電流を監視する。

【００３５】本デバイスを図４（ａ）に示したようなト
ランジスタとして用いる場合、すなわち、頂部電極５が
ソース、下面領域２がドレインを構成する場合、本デバ
イスは、高速なノーマリオンのトランジスタとして動作
する。このようなトランジスタのより実際的な例を、図
６を参照して以下に説明する。

【００３６】図６（ｂ）に示すように、基板として機能
するシリコンウェハ２５に、熱的成長した二酸化シリコ
ン層１を設ける。ドレイン２は、酸化シリコン層１上に
形成されたｎ⁺ポリシリコン層からなる。このドレイン
は、二酸化シリコンの電気絶縁層２６により密閉され
る。

【００３７】多重トンネル接合構造をもたらす層構造３
は、ドレイン２を被覆するように形成される。層構造３
は、ドレイン領域２から直立するようにピラー２０とし
て形成され、絶縁二酸化シリコン層２４により囲まれ
る。ソース５は、ピラー２０の頂部表面を被覆するｎ⁺
ポリシリコン層からなる。

【００３８】ゲート２３は、保護絶縁層２４と接して、
ピラー２０の側壁２２との境を形成するが、頂部表面２
１は被覆しない。

【００３９】この構造は、以下に詳述する保護絶縁層２
７によって被覆される。図６（ａ）から分かるように、
酸化層２７にコンタクト窓が形成され、ソース電極２８
Ｓ，ドレイン電極２８Ｄおよびゲート電極２８Ｇが外部
との接続に供される。

【００４０】図６に示したデバイスの製造方法を、以
下、図７を参照して説明する。

【００４１】図７（ａ）を参照するに、開始材料はシリ
コンウェハ２５であり、これを１０００°Ｃで熱酸化し
てＳｉＯ₂の６００ｎｍ層１を形成する。この層は絶縁
基板として機能する。ついで、ドレイン形成のために用
いる層２をＳｉＯ₂層１上に形成する。この層２は、低
圧化学蒸着（ＬＰＣＶＤ）により反応室(reactor)内で
成長させた１０ｎｍ厚のポリシリコンからなる。次に、
１０ｎｍの厚さの二酸化シリコン層を層２の表面上に成
長させる。次に、砒素イオンを層２内に打ち込むことに
より、ドレインとして用いることができるｎ⁺ドープさ
れた導電層を形成する。砒素イオンは、酸化層に２５Ｋ
ｅＶのオーダーのエネルギーで、３×１０¹⁵ｃｍ^-2の照
射量(dosage)で打ち込む（図示せず）。この酸化層は、
次に、２０：１のＲＨＦ溶液を用いるウェットエッチン
グにより除去する。

【００４２】その後、層２上に多層構造３を形成する。
多層構造３は、シリコン層６と窒化シリコン層７との積
層体からなる。初め、シリコン層６1を比較的大きい厚
さＷ1で形成し、次に、積層体の大部分について、層６₂
をＷ2＝５ｎｍのオーダーの厚さで形成する。さらに、
当該積層体の頂部に、厚さＷ1の少なくとも１層の層６1
を形成する。この例では、頂部に２層の層６1を形成す
る。これは、図７（ａ）に示した断面の拡大細部に詳細
に見ることができる。

【００４３】層６，７は、ＬＰＣＶＤ反応室内で形成す
る。この工程は、M.MoslehiおよびK.C. Saraswat, IEEE
Trans. Electron Devices, ED. 32, p 106 (1985)に詳
細に記載されているようなシリコンの熱窒化処理(therm
al nitridation)を含み、薄いトンネル接合を形成す
る。ここに、窒化物の障壁厚さが成長温度に依存して約
２〜３ｎｍに自己制限され、トンネル障壁高さは２ｅＶ
のオーダーとなる。

【００４４】層構造３は次のようにして反復的に形成す
る。まず、ＬＰＣＶＤ反応室内の７７０°ＣのＳｉＨ₄
ガスの中でシリコン層を成長させて、図７（ａ）に示す
ような関連する層のためにシリコンの適当な厚さを得
る。その後、この成長させたシリコンの表面を、反応室
内の１Torrの１００％ＮＨ₃ガス状雰囲気の中で２０分
間９３０°Ｃで、直接、窒化シリコンに変換する。次
に、同じ室内でこの窒化シリコン上に別のシリコン層を
成長させ、上記工程を繰り返す。したがって、酸化シリ
コンを全く含まない純粋な窒化シリコンが、順次成長さ
せた層７に形成される。

【００４５】次に、ポリシリコン層５を、ＬＰＣＶＤに
より１０ｎｍの厚さで成長させる。次に、この層５の上
に、１０ｎｍのオーダーの厚さの二酸化シリコン層を成
長させる。この酸化層に５×１０¹⁵ｃｍ^-2の照射量で、
かつ２５ＫｅＶのエネルギーで砒素イオンを打ち込む
（図示せず）。これにより、シリコン層５を大量ドープ
されたｎ型層に変換する。次に、８００°Ｃで１分間、
熱アニーリングを行い、砒素イオンを活性化して、層５
に大量ｎドープされた電気的特性をもたせる。この層５
は、後に、本デバイスのソースとするために用いられ
る。次に、層５の上に１００ｎｍ厚の酸化シリコン層３
０を成長させる。

【００４６】図７（ｂ）を参照するに、酸化シリコン層
３０は、次に、光学リソグラフィと、ＣＨＦ₃およびア
ルゴンガスの雰囲気中でのドライエッチング法とを用い
て、それ自体既知の方法でパターン化される。ついで、
フォトレジストおよびパターン層３０をマスクとして用
いて、ＣＦ₄ガス中で、従来のドライエッチング法によ
り、層５および層３をパターン化する。

【００４７】次に、別のパターン化工程において、従来
の光学リソグラフィとＣＦ₄ガスの雰囲気中でのドライ
エッチングとを用いて層２をエッチングすることによ
り、図７（ｂ）に示すようなパターンを形成する。この
ようにして、層構造３は、ドレイン領域２から直立し
た、頂部表面２１と側壁２２とを有するピラー２０の形
にエッチングされる。

【００４８】次に、図８（ａ）に示すように、熱酸化に
より二酸化シリコン層２４，２６を成長させてｎ⁺ポリ
シリコン層５，２のエッチングされた部分およびピラー
構造３を被覆する。ピラー構造の周囲の酸化層２４の厚
さは１０ｎｍのオーダーであり、ソース領域５およびド
レイン領域２を被覆する層２６は５０ｎｍのオーダーの
厚さである。大量ドープされた領域５，２上の二酸化シ
リコンの厚さは、ＳＥＬＯＣＳによるピラー３の真性シ
リコン上の二酸化シリコンの厚さより厚い。

【００４９】図８（ｂ）に示すように、ポリシリコン層
２３をＬＰＣＶＤにより１００ｎｍの厚さまで成長させ
る。次に、この層２３の表面上に、１０ｎｍのオーダー
の厚さの薄い二酸化シリコン層（図示せず）を成長させ
る。次に、この酸化層に対して、５×１０¹⁵ｃｍ^-2の照
射量かつ２５ＫｅＶのエネルギーで、砒素イオンを打ち
込み、ポリシリコン層２３を大量ドープされたｎ型層に
変換する。

【００５０】次に、８００°Ｃで１分間の熱アニーリン
グを行って砒素イオンを活性化し、層２３に大量ｎドー
プされた電気的特性をもたせる。この層２３は後に、本
デバイスのゲートとするために用いられる。次に、光学
リソグラフィと、ＣＦ₄ガスの雰囲気中でのドライエッ
チング法とを用いて、層２３をパターン化する。つい
で、５００ｎｍの厚さのＢＰＳＧ(boron and phosphoro
us contained silicadeglass)と、２５０ｎｍの厚さの
ＨＧＳ(spin on glass)とからなる保護層２７を形成す
る。

【００５１】図８（ｃ）に示すように、次に、ＣＨ₂Ｆ₂
およびアルゴンガスの雰囲気中で、ドライエッチング法
により、ＢＰＳＧおよびＨＳＧの層２７をエッチングし
て、ポリシリコン層２３の頂部を露出させる。

【００５２】図９（ａ）に示すように、ＷＦ₆ガスの雰
囲気中でのドライエッチングにより、ポリシリコン層２
３の頂部を、ｎ⁺ポリシリコン層５の頂部表面と底部表
面との中間のレベルまでエッチングする。次に、二酸化
シリコン層３１を１０００ｎｍの厚さまで成長させる。

【００５３】図９（ｂ）に示すように、ＣＭＰ(chemica
l mechanical polish)法によりこの二酸化シリコン層３
１を研磨して、ポリシリコン層５の頂部を露出させて、
ソースとなるべき部分にアクセスできるようにする。

【００５４】次に、図９（ｃ）に示すように、酸化層２
６，２７にコンタクト窓３２Ｄをエッチングして、ドレ
イン層３に外部電気接続ができるようにする。同時に、
ゲート２３に対してコンタクト窓３２Ｇを開ける。これ
らのコンタクト窓は、図６（ａ）に示したデバイスの平
面図に明確に見ることができる。

【００５５】次に、領域２８Ｓ，２８Ｄおよび２８Ｇの
ソース、ドレインおよびゲートに対して電気接続を行う
ために、スパッタリングにより金属層２８を形成する。
層２８は、従来のスパッタリング技術により生成され
た、１００ｎｍ厚のチタンの初期層と、これを被覆する
厚さ１０００ｎｍのアルミニウム／シリコン（１％）の
層とからなる。

【００５６】図９（ｃ）に示すように、個々の部分２８
Ｄ，２８Ｓおよび２８Ｇを設けるために、金属層２８に
電気絶縁間隔をエッチング形成する。

【００５７】このようにして、部分２８Ｓは、ソース領
域５への接続を供する。部分２８Ｇは、窓３２Ｇを介し
て、多重チャンネルデバイスをもたらすピラー構造２０
を囲む層２３への接続を供する。層２３は、薄い酸化層
２４によりピラー構造２０から絶縁され、ピラー構造２
０の側壁２２に沿って延びたサイドゲートとして機能す
る。

【００５８】多層構造３の層６，７の成長中およびその
後、ウェハ全体を数時間、９００〜１０００°Ｃに加熱
する。しかし、出来上がりのデバイスが充分に動作する
ことを保証するために、大量ドープされたソース領域５
およびドレイン領域２からドーパントを層構造３のシリ
コン層６₂に移動させてはならない。本実施例では、層
構造３内の窒化シリコンの最上および最下層７は層２，
５内のｎ⁺ドーパントに対する障壁として機能し、加熱
処理中に、それらが多層構造３の中央領域へ拡散するの
を防止する。

【００５９】図６（ａ）は、トランジスタのアクティブ
領域をＸ×Ｙとして示す。典型的にはＸ＝Ｙ＝１５０ｎ
ｍである。Ｘ＝Ｙ＜２０ｎｍのピラー寸法は、H. I. Li
e, D. K. Biegelsen, F. A. Ponse, N. M. Johnsonおよ
びR. F. W. Pease, Appl. Phys. Lett. vol. 64, p 138
3, 1994, およびH. Fukuda, J. L. Hoyt, M. A. McCord
およびR. F. W. Pease, Appl. Phys. Lett. vol 70, p
333, 1997に記載された自己制限酸化処理によって得る
ことができる。この処理において、１０Ｇｐａにも達し
うる、シリコンコア／酸化物界面の近傍の酸化物スキン
にかかる大きな圧縮応力の結果として酸化レートのリタ
ーデイション(retardation)が生じ、これが自己制限効
果 (self-limiting effect)の原因となる。

【００６０】このトランジスタ構造が基板上に占有する
空間は小さく、サイドゲート２３の構成は高電界領域を
最小化し、かつ、我々の上記ＥＰ９７３０５３９９．４
号に記載の実施例において生じる基板上の空間のコンフ
リクトを最小化する、ということが理解されよう。

【００６１】図７〜図９を参照して説明した構成の原理
を用いてサイドゲート構造のメモリセルを作成すること
もできることが理解されよう。すなわち、図６に示した
ドレイン領域２を、例えば３０ｎｍのポリシリコン層に
より置換して、上述のメモリノード１０とすることがで
きる。また、従来のソースおよびドレイン領域は、それ
自体周知の方法でウェハ２５に形成することができ、こ
れによって、図３および図４（ｂ）に示した領域１７，
１８に対応するソース領域およびドレイン領域が、両者
間に伝導ソース・ドレイン経路を挟んだ形で設けられ
る。

【００６２】次に、ピラー構造２０の種々の変形例につ
いて説明する。これらは、本発明により製造されるトラ
ンジスタやメモリに異なる動作特性をもたらす。

【００６３】図８は、通常オフのトランジスタおよび不
揮発性メモリを設けるために利用しうるピラー構造の一
例を示す。この構造は、図４（ａ）（ｂ）に示した構成
の変形例と考えることができ、図８では同じ参照符号を
用いている。このピラー構造には、サイドゲート２３お
よび絶縁領域２４が設けられる。

【００６４】ピラー構造２０は、典型的には二酸化シリ
コンまたは窒化シリコンである比較的厚い絶縁層７’を
有する。この絶縁層は、二酸化シリコンでは３〜３０ｎ
ｍのオーダーの厚さであり、ＮＨ₃雰囲気中で３００〜
５００Ｗの高周波（ＲＦ）電力でプラズマ窒化処理によ
り形成された窒化シリコンでは４〜３０ｎｍの厚さであ
る。厚さ５０ｎｍの真性シリコン層６’の間には絶縁層
が挟み込まれる。このピラー構造のエネルギーバンドプ
ロファイルを図１１に示す。このエネルギーバンドプロ
ファイルは、幅寸法が層７’の厚さに対応する、高さ
Ｂ’の比較的広い障壁８’を有する。

【００６５】使用時、メモリとして構成された場合、本
デバイスは高速の不揮発性ランダムアクセスメモリ（Ｒ
ＡＭ）として動作する。なぜなら、ゲート２３に対して
外部ゲート電圧を印加する必要なく、絶縁層７’により
生成されたエネルギー障壁８’がメモリノード１０に蓄
積された電子を保持するからである。このエネルギー障
壁の高さＢ’は、窒化シリコンで２．０ｅＶのオーダー
であり、二酸化シリコンで３．０ｅＶのオーダーであ
る。

【００６６】ゲート２３にバイアス電圧が印加される
と、エネルギー障壁Ｂ’は図１１に破線で示すように下
げられる。この効果を用いて障壁を下げることによりメ
モリノード１０に電荷を書き込むことを可能とする。さ
らに、制御電極１１に電圧を印加して図２（ｂ）に示し
たようなポテンシャルの傾斜を得る（図１１には示さ
ず）。

【００６７】その結果、電荷キャリアはノード１０へ向
かって移動する。窒化シリコン障壁７’の場合には、サ
イドゲート２３に印加される電圧は３Ｖのオーダーであ
り、制御電極に印加される電圧は１Ｖのオーダーであ
る。この構成では、電荷キャリアは、制御電極１１から
の経路に沿って絶縁層７’を通過し、メモリノード１０
へ達する。その後、電極１１，２３から電圧が取り除か
れると、電荷は障壁Ｂ’によりゲート電圧に保持され、
その保持時間は１０年のオーダーでありうる。したがっ
て、このデバイスは高速不揮発性ＲＡＭとして動作す
る。

【００６８】図１１のピラー構造を、ソース５およびド
レイン２を有するトランジスタ構成に用いた場合、この
デバイスは通常オフのトランジスタとして動作する。

【００６９】最上部電極５，１１および最下部領域２，
１０の近傍に比較的薄い絶縁層７”を追加した変形例を
図１２に示す。これは図１３に示すような対応したエネ
ルギーバンド図に障壁８”を追加するものである。メモ
リとして使用されるとき、層７”は、絶縁層７”、制御
電極１１およびメモリノード１０の付近に大量の電子が
再分配(re-distribution)されるのを防止し、これによ
り、ノード１０に電荷を書き込みまたは消去するように
ゲート２３および制御電極１１に電圧が印加されたとき
の下方へのポテンシャル傾斜を改善する。図１３のエネ
ルギーバンド図は、制御電極１１およびゲート２３に書
き込み電圧が印加された場合（それらの値は図１０に関
連した上述した）を示している。制御電極１１へ電圧を
印加することの効果は、制御電極１１からメモリノード
１０へバンド図を下方傾斜させて、電子が障壁Ｂをトン
ネリングしながらこの傾斜をメモリノードへ向かって下
降可能とすることである。ゲート電圧２３の効果は、障
壁Ｂの高さを下げることである。

【００７０】障壁Ｂ’の効果は図１３に示すとおりであ
る。この障壁は、ゲート２３に印加された電圧の結果と
して、破線の輪郭で示したレベルから低減される。ピラ
ー構造２０が前述のように窒化シリコン層６およびポリ
シリコン層７で形成される場合、追加する薄い層７”は
典型的には１〜２ｎｍの厚さであり、ポリシリコン層
６’の厚さは５〜３０ｎｍのオーダーである。

【００７１】図１４に、スタティックランダムアクセス
メモリ（ＳＲＡＭ）または従来のリフレッシュ回路を不
要とするダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）を製作するための他の変形例を示す。汎用のサイド
ゲートピラー構造は図４に示したものと同じであるが、
薄いｐ型シリコン層３３を追加している。この層は典型
的には１〜２ｎｍの厚さであり、層６，７の形成の際
に、従来の方法でＬＰＣＶＤ反応室内で形成することが
できる。層３３に用いるドーパントは、１０¹⁸ｃｍ^-3の
ドーパント濃度の硼素(boron)である。これによって
１．２Ｖのオーダーの組み込みポテンシャル障壁を生成
し、その結果、ゲート電極２３へバイアスを印加するこ
となく、数分のオーダーの時間、メモリノード１０に電
荷を蓄積することができる。したがって、このメモリデ
バイスは、通常高速ＤＲＡＭに必要とされる従来の高負
担のリフレッシュ回路を必要としない。より長時間、情
報を保持する必要があるならば、ゲート電極２３に負の
バイアス電圧を印加する。−１．０Ｖまたは−０．５Ｖ
のバイアス電圧により、それぞれ１０年および１時間の
間、保持できる。情報を読み書きするには、それぞれ、
ゲート電極２３に０．０Ｖおよび１．０Ｖのゲート電圧
を印加する。ノードから情報を読み出すには、ソース１
７およびドレイン１９（図１４には図示せず）にソース
・ドレイン電圧を印加して、その結果生じるソース・ド
レイン電流を検出することは、上述の記載から理解され
よう。この電流レベルは、メモリノード１０に蓄積され
た電荷のレベルに依存する。

【００７２】図１６に、バンドギャップの不連続性(dis
continuity)を得るために、より大きなエネルギーバン
ドギャップを有する材料で幾つかの領域６を形成した他
の構成を示す。図１６に示した実施例では、より薄い層
６₂’が金属−半導体化合物（例えばＳｉＣ）のような
広バンドギャップ材料で形成され、領域６1は上述した
方法でポリシリコンにより形成される。層６₂’を形成
する際には、ピラーを製造するのに用いられるＬＰＣＶ
Ｄ処理の間に適当なドーパントを導入することができ
る、ということが理解されよう。その結果得られるバン
ドエネルギープロファイルは図１７に示すとおりであ
る。層６₂’の領域でバンドエッジが持ち上がられてお
り、これがバンドエッジ不連続性ΔＥvをもたらす、と
いうことが理解されよう。この例では、バンドエッジ不
連続性は価電子バンドに形成されるが、適当な材料が使
用され電子がキャリアとして用いられる場合には、不連
続性は伝導バンドにおいても形成しうることが理解され
よう。この例では、価電子バンド不連続性は０．５ｅＶ
のオーダーである。これは、ゲート電極２３にバイアス
を印加することなく、１時間のオーダーで情報を保持す
るのに有効である。したがって、本メモリデバイスは、
従来のＤＲＡＭのような高速リフレッシュ回路を必要と
しない。より長い時間情報を保持するためには、ゲート
電極２３に０．５Ｖの正のバイアスを印加することがで
きる。これによって１０年のオーダーの保持時間が達成
される。情報を読み書きするには、ゲート電極２３に対
して−０．５Ｖおよび−１．５Ｖのバイアス電圧を印加
する。この際の読み出しおよび書き込みは、上述した方
法で実行される。

【００７３】トランジスタとして利用する場合、図１６
のピラー構造は通常オフのトランジスタをもたらす。

【００７４】図１８に、サイドゲートピラー構造３の他
の例を示す。この構造では、絶縁マトリクス３５内に形
成された一群の粒状半導体または伝導島３４により障壁
構造が得られる。この例では、マトリクス３５は５０ｎ
ｍ厚のポリシリコン材料６の層間に挟み込まれる。島３
４は、シリコン、ゲルマニウム、非晶質（アモルファ
ス）シリコンまたは金もしくはアルミニウムの金属ドッ
トにより構成できる。ナノメータ・スケールの島を設け
るための種々の異なる方法を以下に説明する。

【００７５】１、Ｓｉ−Ｇｅ−Ｏ混合膜からナノメータ
・スケールのＧｅの晶子(crystallites)を分離する方法Ｓｉ−Ｇｅ−Ｏ混合膜は、高周波マグネトロンスパッタ
リング（ＲＦＭＳ）またはイオンビームスパッタリング
（ＩＢＳ）により設けた。スパッタリングターゲットは
直径１００ｍｍの９９．９９％純度のＳｉＯ₂ガラスプ
レートからなり、その上に５ｍｍ角の幾つかの高純度Ｇ
ｅチップを置いた。ターゲットからスパッタされた材料
は、Ｓｉ基板上に２００ｎｍの厚さで被着した。円形の
ＳｉＯ₂ガラスプレート上に分散させたＧｅチップの当
該個数は、ターゲット上にスパッタされるＧｅの量を制
御するために選択した。

【００７６】ＲＦＭＳの場合には、３ｍＴｏｒｒの圧力
のアルゴンガス雰囲気中で、１．２５ｋＷ、１３．５６
ＭＨｚの高周波電力でスパッタリングを実行した。ＩＢ
Ｓの場合には、０．３ｍＴｏｒｒの圧力のアルゴンガス
雰囲気中で、１ｋＷの直流電源でスパッタリングを実行
した。

【００７７】さらに詳細には、この工程は、まず、クラ
イオポンプで３×１０^-7Ｔｏｒｒの圧力まで空気を排出
した成長室内で行った。次に、アルゴンガスを導入し、
前述したスパッタリングのための電力を印加した。７分
後に、Ｇｅで過飽和したターゲット上にＳｉＯ₂ガラス
が形成された。ついで、このサンプルをアルゴンガス中
で３０分から４時間、３００〜８００°Ｃでアニーリン
グした。その結果、Ｇｅのナノメータ・スケールの晶子
がガラス内に分離された。Ｇｅチップの個数、アニーリ
ング温度およびアニーリング時間は、クラス内に形成さ
れたＧｅのナノ晶子の密度およびサイズを制御するよう
に選定した。下の表は幾つかの例である。

【００７８】表１サンプル番号アニーリング温度アニーリング時間平均直径１３００°Ｃ３０分４．２ｎｍ２６００°Ｃ３０分６．０ｎｍ３８００°Ｃ３０分６．５ｎｍ２、プラズマＣＶＤ法による水素化されたアモルファス
シリコンの用意この方法では、極めて薄い、水素化された非晶質シリコ
ンを用意するために、容量結合高周波プラズマ化学気相
成長（ＣＶＤ）を用いた。成長室は、まず、反応ガスの
導入の前に１０^-7Ｔｏｒｒの圧力まで空気を排出した。
反応室内の接地電極上に配置されたシリコン基板を２５
０°Ｃの温度にまで加熱した。ＳｉＨ₄およびＨ₂の混合
ガスを、マスフローコントローラにより成長室内に導入
した。ガスフローレートは、それぞれ、１０および４０
ｓｃｃｍとした。自動圧力コントローラで、０．２Ｔｏ
ｒｒの気圧を維持した。成長時にＰＨ₃またはＰ₂Ｈ₆を
導入することにより、置換ドーピング(substitutional
doping)を行うことにより、それぞれｎ型およびｐ型の
水素化された非晶質シリコンを得た。この例では、ｎ型
ドーパントとして、Ｈ₂内で希釈した、５ｓｃｃｍまた
は０．２％ＰＨ₃を添加した。フォワード電力(forward
power)を最大化して反射を最小限に抑えるように自動マ
ッチングにより成長室内の電極に対して１３．５６ＭＨ
ｚの高周波電力を１０Ｗのレベルで印加し、これによ
り、室内にプラズマを確立した。この場合の成長レート
は０．０８ｎｍ／ｓｅｃであった。この成長を５０秒間
行い、水素化された非晶質シリコンを含む４ｎｍの厚さ
の層を得た。

【００７９】３、プラズマＣＶＤ法による微晶質シリコ
ンの用意微晶質(microcrystalline)シリコンを設けるために、容
量結合高周波プラズマＣＶＤを用いた。主反応室は、孤
立させて、容易に開放できるシャッタにより、ロードロ
ック室(load lock chamber)に接続した。このロードロ
ック室を通して、主反応室へのサンプルのロードおよび
アンロードを行った。室内の圧力は自動圧力コントロー
ラにより決定した。反応ガスの導入前に、成長室は、タ
ーボ分子ポンプにより、１０^-7Ｔｏｒｒの圧力になるま
で空気を排出した。成長層を受ける基板は、２５０°Ｃ
の温度にまで加熱された直径１５ｃｍの接地電極上に載
置した。電極の間隔は３ｃｍに固定した。ＳｉＨ₄およ
びＨ₂の混合ガスを、マスフローコントローラにより成
長室へ導入した。ＳｉＨ₄およびＨ₂のガスフローレート
は、それぞれ、１および１００ｓｃｃｍに選定した。こ
の処理の間、自動圧力コントローラにより、ガス圧を
０．１５Ｔｏｒｒに維持した。同じプラズマ内で、成長
工程中に、ホスフィンまたはジボランガスによる置換ド
ーピングを行って、それぞれｎ型およびｐ型非晶質シリ
コンを生成した。この例では、水素内で希釈した２ｓｃ
ｃｍまたは０．２％のホスフィンをｎ型ドーパントとし
て添加した。ＡＭＣにより室内の電極に対して８０Ｗの
電力を１３．５６ＭＨｚで印加することにより、フォワ
ード電力を最大化すると共に、反射電力を最小化した。
成長レートは０．０５ｎｍ／ｓｅｃであった。この成長
処理は８０秒間行い、４ｎｍ厚の微晶質シリコン層を得
た。

【００８０】４、プラズマＣＶＤ法による窒化シリコン
および非晶質または微晶質シリコンの積層構造(stackin
g structure)の用意窒化シリコンまたは微晶質シリコンの層の積層構造は、
非晶質または微晶質シリコンを生成する上述の第２また
は第３の方法を用いて実現することができ、散在した窒
化シリコン層(interspersed silicon nitride layers)
も、ＳｉＨ₄、ＮＨ₃、およびＨ₂の混合ガスを用いるこ
とにより同様の方法で用意することができる。シリコン
層と窒化シリコン層の間の汚染を防止するために、真空
移送機構により結合された別々の成長室内で個々の膜を
用意する。

【００８１】５、他の方法によるシリコン膜の用意非晶質および微晶質シリコン膜を用意するために使用し
うる他の方法の例は次の通りである。すなわち、熱化学
分解(thermal chemical decomposition)、光化学気相分
解(photo-chemical vapour decomposition)、スパッタ
リング、イオンビーム成長、クラスタイオンビーム成
長、および分子ビーム成長がある。これらの方法は、熱
アニーリング、高速熱アニーリングおよびレーザアニー
リングと組み合わせて、広範な微晶質シリコン構造を得
ることができる。

【００８２】具体的な一例において、シリコン粒子は絶
縁粒子境界とともに形成され、その直径は３〜１０ｎｍ
の範囲、好ましくは５ｎｍ以下である。図１８に模式的
に示した結果構造においては、約０．５Ｖの電流閾値が
形成される。その結果、ゲート電極２３にバイアスを印
加することなく、数分のオーダーの時間、メモリノード
１０に情報を蓄積することができる。より長い時間情報
を保持するには、ゲート電極２３に対して−１．０Ｖな
いし−０．５Ｖのバイアス電圧を印加することにより、
それぞれ１０年および１時間の保持時間を達成できる。
蓄積情報を読み書きするには、それぞれ０Ｖおよび１Ｖ
のゲートバイアス電圧をゲート電極２３に対して印加す
る。

【００８３】トランジスタとして用いる場合には、図１
８のピラー構造２０は通常オフのトランジスタデバイス
をもたらす。

【００８４】上述した構造内の真性ポリシリコン層６の
粒子サイズは３〜１０ｎｍ程度に小さく形成することが
できることが理解されよう。熱窒化処理の間、粒子境界
も窒化シリコンに変換して、粒子も２〜３ｎｍ厚の絶縁
により囲まれるようにする。また、図１８の導電および
絶縁の複合層の構造は前述したピラー構造のいずれかと
ともに用いることも可能である。小さい粒子サイズは、
荷電エネルギーおよび量子サイズ効果によってエネルギ
ー障壁効果を向上させると共に、電子局在化を促進す
る。というのは、各トンネル接合の抵抗を接合面積の低
下に伴って増加させることができるからである。また、
電子−正孔対の生成による漏れ電流は、その生成された
電子−正孔対が粒子領域内部で再結合するので、低減す
ることができる。粒子外部での分離は、荷電エネルギー
が増加するので、エネルギー的に好ましくないからであ
る。

【００８５】図１８において、本デバイスはノード１０
および層６を有する。しかし、ノード１０および層６を
削除することができる。なぜなら、粒子３４をノードと
して利用することができるからである。ここで図１９を
参照するに、この図はサイドゲート構造の変形例を示
す。これは、図４に示した構造の変形例と考えることが
できる。このデバイスでは、図４の絶縁酸化物層２２を
半導体層３６で置き換えることにより接合ゲートを形成
する。図２０に示した例では、領域３６はｐ型シリコン
からなる。ピラー構造２０は、図４で前述したように、
導電性のポリシリコン層６と絶縁性の窒化シリコン層７
とを有する。サイドゲート２３は、前述のようにポリシ
リコンで形成する。

【００８６】ｐ型領域３６の効果は、図２０に示すよう
に、エネルギーバンドプロファイルにおいて１．０Ｖの
ビルトインポテンシャルｂを生成することである。その
結果として、このデバイスの電流閾値電圧は−０．１Ｖ
のオーダーである。したがって、メモリデバイスとして
使用する場合、従来のＤＲＡＭに比べてリフレッシュ動
作の頻度を低減することができるので、低電圧動作を実
現できる。ゲート電極２３に対して−１．６Ｖおよび−
１．１Ｖの負のバイアス電圧を印加すると、それぞれ１
０年および１時間のオーダーでノード１０への保持時間
が得られる。ノード１０に情報を読み書きするには、ゲ
ート電極２３に対してそれぞれ−０．８Ｖおよび０．４
Ｖのゲートバイアス電圧を印加する。

【００８７】トランジスタとして用いる場合には、図１
９のピラー構造２０は通常オフのトランジスタデバイス
をもたらす。

【００８８】図２１に、関連したショットキ・サイドゲ
ート構造を有するピラー構造を示す。これは、図４の構
造の変形例と考えることができる。図２１の実施例で
は、絶縁層２２を削除し、ピラー構造３に対して、その
側壁２２に直接金属サイドゲート３７を追加し、これに
よりショットキゲートを構成している。

【００８９】サイドショットキゲート３７は、ピラー構
造２０内に０．４Ｖに達する組み込みポテンシャルｂを
生成する。その結果得られる電流閾値電圧は、０．３Ｖ
のオーダーである。よって、メモリデバイスとして用い
る場合には、低電圧動作を実現でき、リフレッシュ動作
は従来のＤＲＡＭより低頻度でよい。ゲート電極３７に
対して−１．８Ｖおよび−１．３Ｖの負のバイアス電圧
を印加すると、それぞれ、１０年および１時間の保持時
間が得られる。メモリノード１０から情報を読み書きす
るには、−１．０Ｖおよび０．２Ｖのゲートバイアス電
圧をゲート電極３７に印加する。典型的な例では、ショ
ットキ金属ゲート３７はＷＳｉまたはアルミニウムで形
成される。図７〜図９で説明した処理工程を適当に変更
することにより適切な材料のショットキゲートが形成さ
れることが理解されよう。

【００９０】図２２のピラー構造は、トランジスタ構造
にも利用できる。すなわち通常ノーマリオンのトランジ
スタが得られる。

【００９１】図１９の接合ゲートおよび図２１のショッ
トキゲートは、前述したピラー構造（図４のピラー構造
のみでなく）の任意のものと一緒に用いることができ
る、ということが理解されよう。

【００９２】図２３を参照して、本発明によるトランジ
スタデバイスを製造する他の方法を以下に説明する。開
始材料は、図７〜図９で前述した方法に用いたものと同
じである。すなわち、図２３（ａ）を参照するに、シリ
コンウェハ２５を１０００°Ｃで熱酸化することによ
り、６００ｎｍ厚の二酸化シリコンの層１を形成する。
この層１は、絶縁基板として機能する。次に、この二酸
化シリコン層１の上に、ドレインを形成するために用い
られる層２を形成する。この層２は、反応室内でＬＰＣ
ＶＤにより成長させた１００ｎｍ厚のポリシリコンから
なる。この層２の表面上に、１０ｎｍのオーダーの厚さ
の薄い二酸化シリコン層（図示せず）を成長させる。次
に、層２に対して砒素イオンを打ち込むことにより、ｎ
⁺ドープ導電層を形成する。この層はドレインとして用
いることができる。砒素イオンは、当該酸化物層に対し
て２５ＫｅＶのオーダーのエネルギーで、かつ３×１０
¹⁵ｃｍ^-2の照射量で打ち込む。次に、この酸化物層は、
２０：１ＢＨＦ溶液を用いてウェットエッチングにより
除去する。その後、シリコン層６と窒化シリコン層７の
積層体を成長させることにより、多層トンネル接合をも
たらす多層構造３を形成する。最初、シリコン層６1を
比較的厚い厚さＷ1＝５０ｎｍに形成し、ついで、積層
体の大部分についてＷ2＝５ｎｍのオーダーの厚さの層
６₂を形成する。この積層体の頂部に、少なくとも更に
１層、厚さＷ1の層６1を形成する。この例では、さら
に、３０ｎｍの厚さのシリコン層６₃を形成する。

【００９３】層６，７は、ＬＰＣＶＤ反応室内で形成す
る。この処理は、上記MoslehiおよびSaraswatに記載さ
れた様なシリコンの熱窒化処理を含む。

【００９４】図７〜図９で前述したように、層構造は、
次のようにして順次組み上げられる。まず、ＬＰＣＶＤ
反応室内の７７０°ＣのＳｉＨ₄ガス中でシリコン層を
成長させることにより、図２３（ａ）への挿入図内に示
した関連する層のための適当な厚さのシリコンを得る。
その後、この成長したシリコンの表面を、直接、反応室
内の１Ｔｏｒｒの１００％ＮＨ₃ガス状雰囲気中で２０
分間、９３０°Ｃで窒化シリコンに変換する。次に、こ
の窒化シリコンの上に、別のシリコン層を同じ室内で成
長させる。その結果、順次成長されたシリコン層の間
に、二酸化シリコンを全く含まない純粋な窒化シリコン
が形成される。

【００９５】図２３（ｂ）において、層構造３の上に、
熱酸化により、１０ｎｍ厚の二酸化シリコンの層３８を
形成し、１６０ｎｍ厚の窒化シリコン層３９を７４０°
Ｃの温度で成長させる。

【００９６】次に、図２３（ｃ）において、光学リソグ
ラフィと、ＣＨＦ₃およびアルゴンガスの雰囲気内での
ドライエッチング法とを、それ自体既知の方法で用い
て、層３８，３９をパターン化する。出来上がった構造
は、図２６に示す、横方向幅寸法ＡＡおよび寸法Ｙの幅
を有する。

【００９７】図２３（ｄ）に示すように、次に、これら
のパターン化された層３８，３９をマスクとして用いて
多層構造３をドライエッチングすることにより、寸法Ａ
Ａの外側の層６，７の大部分を除去し、マスクパターン
の外側に構造３の約３０ｎｍの厚さを残す。次に、この
領域３の残存部分を熱酸化により二酸化シリコンに変換
して領域４０を形成することにより、同じ基板１状に本
発明の方法により形成される隣のトランジスタ（図示せ
ず）と絶縁する。この電気絶縁領域４０を図２３（ｅ）
に示す。

【００９８】図２４（ａ）において、次に、１６０°Ｃ
のオルトリン酸と２０：１ＢＨＦ溶液とを用いて、窒化
シリコン層３８および二酸化シリコン層３９を除去す
る。ついで、ＬＰＣＶＤにより１００ｎｍの厚さのポリ
シリコン層５を成長させる。この層５の表面上に、１０
ｎｍのオーダーの厚さの薄い二酸化シリコン層（図示せ
ず）を成長させる。この酸化層に対して、５×１０¹⁵ｃ
ｍ^-2の照射量かつ２５ＫｅＶのエネルギーで砒素イオン
を打ち込むことにより、シリコン層５を、トランジスタ
のソースとして利用するための大量ドープｎ型層に変換
する。次に、８００°Ｃの熱アニーリングを１分間行う
ことにより、砒素イオンを活性化すると共に、層５に大
量ドープされた電気的特性を得る。次に、層５の上に１
００ｎｍ厚の二酸化シリコン層４１を成長させる。

【００９９】図２４（ｂ）において、電子ビームリソグ
ラフィとドライエッチングとを用いて二酸化シリコン層
４１をパターン化することにより、幅Ｘの細長い領域を
設ける。この領域は、トランジスタのソースの範囲を定
めるマスクを定めるために利用される。

【０１００】図２４（ｃ）において、エッチングされた
層４１の部分の下を除いて、層構造３の約３０ｎｍの厚
さを残して、ポリシリコン層５および多層構造３をＣＦ
₄ガス内でエッチングする。

【０１０１】図２４（ｄ）に示すように、熱酸化によ
り、それぞれ約１０ｎｍおよび５０ｎｍの厚さの二酸化
シリコン層領域２４，２６を酸化させることにより、多
層構造３のエッチングされた部分およびｎ型のソースお
よびドレイン領域５，２の露出部分を被覆する。大量ド
ープ領域５，２上の二酸化シリコン２６の厚さは、ＳＥ
ＬＯＣＳ処理のため、層構造３の真性シリコン上の酸化
物２４の厚さより大きい。

【０１０２】図２４（ｅ）に示すように、ＬＰＣＶＤに
より、１０ｎｍ厚のポリシリコン層２３’を成長させ
る。この層２３’の表面上に、１０ｎｍのオーダーの厚
さの薄い二酸化シリコン層（図示せず）を成長させる。
この酸化物層に対して、５×１０¹⁵ｃｍ^-2の照射量かつ
２５ＫｅＶのエネルギーで砒素イオンを打ち込むことに
より、ポリシリコン層２３’を大量ドープｎ型層に変換
する。次に、８００°Ｃで１分間の熱アニーリングを行
うことにより、砒素イオンを活性化すると共に、層２
３’内に大量ドープｎ型電気特性を得る。この層２３’
は後に、デバイスのゲートを形成するために使用され
る。次に、光学リソグラフィとＣＦ₄ガス雰囲気中での
ドライエッチング法を用いて、この層２３’をパターン
化する。ついで、図２５（ａ）に示すように、本デバイ
ス上に１０００ｎｍの厚さの二酸化シリコン層４２を成
長させ、酸化物層４２，２６にコンタクト窓３２Ｄをエ
ッチング生成することにより、ドレイン層２に対する電
気接続を可能とする。このコンタクト窓３２Ｄは、光学
リソグラフィと、２０：１ＢＨＦ溶液を用いたウェット
エッチングとにより形成する。この処理の一部として、
ゲート２３’のためにコンタクト窓３２Ｇを形成する。

【０１０３】図２５（ｂ）に示すように、スパッタリン
グにより金属層２８を形成して、ゲートおよびドレイン
への電気接続を行う。この層２８は、１００ｎｍ厚のチ
タンの初期層と、従来のスパッタリング技術で生成され
た１０００ｎｍのアルミニウム／シリコン（１％）の被
覆層とからなる。図２５（ｂ）に示すように、層２８に
電気絶縁空間４３をエッチング形成することにより、第
１および第２のコンタクト部２８Ｄ，２８Ｇを設ける。
これらは、それぞれコンタクト窓３２Ｄ，３２Ｇを介し
てゲート領域およびドレイン領域への接続をもたらす。

【０１０４】図２６に、出来上がったデバイスの概略平
面図を示す。図２６から、コンタクト窓３２Ｄ，３２Ｇ
を形成した図２５（ａ）で説明した処理工程は、二酸化
シリコン被覆層４１にコンタクト窓３２Ｓを形成するの
にも利用でき、これによって、ソースを構成する大量ド
ープｎ型領域５への外部電気接続が行える。さらに、絶
縁ギャップ４３を形成する際、図４に示した絶縁ギャッ
プ４４も形成することにより、スパッタされた金属コン
タクト層２８の部分２８Ｓを定める。これにより、コン
タクト窓３２Ｓを介してソース５に対する電気接続が行
える。

【０１０５】多層構造３の層６，７の成長の途中および
その後、ウェハ全体を数時間９００〜１００°Ｃに加熱
する。しかし、出来上がりのデバイスが首尾良く動作す
ることを保証するために、大量ドープされたソース領域
５およびドレイン領域２からドーパントを層構造３のシ
リコン層６₂に移動させてはならない。本実施例では、
窒化シリコンの最上および最下層７は層２，５内のｎ⁺
ドーパントに対する障壁として機能し、加熱処理中に、
それらが多層構造３の中央領域へ拡散するのを防止す
る。図４は、トランジスタのアクティブ領域をＸ×Ｙと
して示す。典型的にはＸ＝５０ｎｍ、Ｙ＝２００ｎｍで
ある。

【０１０６】再度図２５（ｂ）を参照するに、エッチン
グされた多層構造３は、ドレイン領域２から直立したピ
ラー２０を形成することが分かる。領域２３’は、ピラ
ー２０の側壁２１に沿って拡がったサイドゲートとして
機能する。コンタクト領域２８Ｇに対してゲート電圧を
印加すると、制御電界がサイドゲートからその側壁２２
を介して層構造３に印加され、これによって、前述した
方法で、そのトンネル障壁構造が制御される。この制御
電界は実質的に側壁２２を介してのみ印加され、ピラー
構造の頂部表面２１からは有為な電界は印加されない。
領域２３’はピラーをまたぐが、この領域は、ソース領
域５とこれを覆う絶縁層４１の厚さ分だけピラー頂部表
面２１から離れており、よって、当該頂部表面からは有
為な電界は印加されない。この説明した構造は次の利点
を有する。すなわち、ゲート電界が側壁から印加される
ので、ゲートとドレインとの間の高い電界領域が実質的
に低減され、これによって、トランジスタのソース・ド
レイン特性が改善される。

【０１０７】図２４、図２５、図２６を参照して説明し
たデバイスは他の多層構造３を用いることにより、例え
ば図１０〜図２１を参照して前述した方法で、ピラー構
造２０を形成してもよい。

【０１０８】さらに、図２４、図２５を参照して説明し
たサイドゲート構造は、トランジスタでなくメモリデバ
イスにも利用できることが理解されよう。メモリデバイ
スでは、ドレイン領域２はポリシリコンまたは同様の導
電メモリノード１０によって置き換えられ、前述した領
域１７，１８に対応するソースおよびドレイン領域がデ
バイス基板に形成される。

【０１０９】前述した構造において、電子が主としてピ
ラーの表面領域を伝導するように設計することができ
る。この構成では、動作がＭＯＳトランジスタに類似し
たものになり、ピラーの横寸法による影響をあまり受け
なくなる。電子がピラーの表面領域および中心領域の両
方を伝導するように設計することも可能である（特に、
横寸法の小さいピラーにおいて）。

【０１１０】前述した構造は、平面図である図２７およ
び図２７のIII−III'線での断面図である図２８に示す
ように、横方向に配列することができる。ゲート電極１
１Ｇは多重トンネル接合内に電界を誘起し、これによ
り、ソースとドレインとの間の電子移動を制御する。こ
のゲートは、ソースおよびドレインコンタクト領域と重
複していない。この構造においては、ラテラルパターン
化(lateral patterning)によりゲート領域を設計でき、
製造プロセスを簡略化できる。

【０１１１】このデバイスの製造方法を、以下、図２８
を参照して詳細に説明する。開始材料はシリコンウェハ
２５からなり、これを１０００°Ｃで熱酸化することに
より、６００ｎｍの厚さのＳｉＯ₂の層１を形成する。
これは絶縁基板として機能する。次に、ＳｉＯ₂層１上
に、ドレインの生成に用いられる層２を形成する。この
層２は、ＬＰＣＶＤにより成長させた１００ｎｍの厚さ
のポリシリコンからなる。この層の表面上に、１０ｎｍ
のオーダーの厚さの薄い二酸化シリコンを成長させる。
次に、層２に対して砒素イオンを打ち込むことにより、
ｎ⁺ドープ導電層を形成する。この層はドレインとして
用いることができる。砒素イオンは、当該酸化物層（図
示せず）に対して、２５ＫｅＶのオーダーのエネルギー
で、かつ３×１０¹⁵ｃｍ^-2の照射量で打ち込む。１０ｎ
ｍの酸化物およびシリコン層２は光学リソグラフィとド
ライエッチングとによりパターン化する。ついで、厚さ
６０ｎｍの酸化シリコン層５１を成長させ、この酸化物
層５１および１０ｎｍ酸化物にコンタクト窓５５をエッ
チング形成することにより、ドレイン層２に対する電気
接続を可能にする。このコンタクト窓５５は、光学リソ
グラフィと、２０：１ＢＨＦ溶液を用いたウェットエッ
チングとにより形成する。

【０１１２】その後、前述したと同じ方法で、シリコン
層および窒化シリコン層の積層体を成長させることによ
り、多重トンネル接合をもたらす多層構造３を形成す
る。この多層構造３を光学リソグラフィとドライエッチ
ングとによりパターン化する。

【０１１３】次に、６０ｎｍ厚の酸化シリコン層５２を
成長させ、この酸化物層５２にコンタクト窓５６をエッ
チング形成することにより、電気的接続を可能とする。
コンタクト窓５６は、光学リソグラフィと、２０：１Ｂ
ＨＦ溶液を用いたウェットエッチングとにより形成す
る。

【０１１４】次に、ソースを設けるために用いる層５を
形成する。この層５は、ＬＰＣＶＤにより成長させた１
００ｎｍ厚のポリシリコンからなる。層５の表面上に、
１０ｎｍのオーダーの厚さの薄い二酸化シリコン層を成
長させる。次に、層５に対して砒素イオンを打ち込むこ
とにより、ｎ⁺ドープ導電層を形成する。この層はソー
スとして用いることができる。砒素イオンは、当該酸化
物層（図示せず）に対して、２５ＫｅＶのオーダーのエ
ネルギーで、かつ３×１０¹⁵ｃｍ^-2の照射量で打ち込
む。ついで、１０ｎｍ酸化物およびシリコン層５を、光
学リソグラフィとドライエッチングとによりパターン化
する。

【０１１５】厚さ６０ｎｍの酸化シリコン層５３を成長
させ、酸化物層５３，５２にゲート窓５４をエッチング
形成する。このゲート窓５４は、光学リソグラフィと、
２０：１ＢＨＦ溶液を用いたウェットエッチングとによ
り形成する。ついで、１０ｎｍの二酸化シリコン層５４
を熱酸化により形成する。

【０１１６】次に、酸化物層５１，５２，５３にコンタ
クト窓３２Ｄをエッチング形成することにより、ドレイ
ン層２に対する電気接続を可能とする。このコンタクト
窓３２Ｄは、光学リソグラフィと、２０：１ＢＨＦ溶液
を用いたウェットエッチングとにより形成する。同時
に、コンタクト窓３２Ｓをソース５に対して形成する。

【０１１７】次に、図２５（ｂ）で説明したと同じ方法
で、金属化およびパターン化を行うことにより、図２
７、図２８に示した構造を完成する。

【０１１８】図２７、図２８を参照して説明したデバイ
スは、他の多層構造３を、例えば図１０〜図２１を参照
して前述したように、利用してもよい。また、ドレイン
２をメモリノードにより置換することにより、トランジ
スタではなくメモリデバイスを設けてもよい。

【０１１９】本発明の範囲内における多くの他の変形・
変更は、当業者には明らかであろう。例えば、上記実施
例では、多層構造３の絶縁層を設けるために窒化シリコ
ンを用いたが、酸化シリコンや他の絶縁材料の膜を用い
ることも可能である。また、ｎ型領域およびｐ型領域は
相互に交換することができ、使用するドーパントの型を
変えることもできる。例えば、ｐ型のゲートとともに、
ｎ型のソースおよびドレイン（またはメモリノード）を
使用することが可能である。

【図面の簡単な説明】

【図１】従来のトランジスタ構造の概略断面図である。

【図２】（ａ）（ｂ）は、異なるバイアス条件下での、
図１に示したトランジスタのエネルギー図である。

【図３】従来のメモリデバイスの断面図である。

【図４】（ａ）は本発明によるトランジスタデバイスの
概略断面図であり、（ｂ）は本発明によるメモリデバイ
スの概略断面図である。

【図５】図４（ａ）（ｂ）に示したデバイスのエネルギ
ーバンド図である。

【図６】（ａ）は本発明によるトランジスタデバイスの
概略平面図であり、（ｂ）は（ａ）のトランジスタデバ
イスの線Ｉ−Ｉ’に沿った概略断面図である。

【図７】（ａ）（ｂ）は図６に示したトランジスタデバ
イスを製造するための製造工程を示す図である。

【図８】（ａ）〜（ｃ）は図６に示した製造工程に続く
製造工程を示す図である。

【図９】（ａ）〜（ｃ）は図８に示した製造工程に続く
製造工程を示す図である。

【図１０】本発明によるデバイスにおいて使用される、
変形されたピラー構造を示す図である。

【図１１】図１０に示したデバイスのエネルギーバンド
図である。

【図１２】本発明によるデバイスに使用するための他の
ピラー構造を示す図である。

【図１３】図１１に示したデバイスのエネルギーバンド
図である。

【図１４】本発明によるデバイスに使用するための他の
ピラー構造を示す図である。

【図１５】図１４に示したデバイスのエネルギーバンド
図である。

【図１６】本発明によるデバイスに使用するためのピラ
ーの他の実施例を示す図である。

【図１７】図１６に示したデバイスのエネルギーバンド
図である。

【図１８】本発明によるデバイスに使用するための別の
ピラー構造を示す図である。

【図１９】接合ダイオードサイドゲートを内蔵した、本
発明によるデバイスに使用するピラー構造のさらに他の
実施例を示す図である。

【図２０】図１９に示したデバイスのエネルギーバンド
図である。

【図２１】ショットキゲートを用いるサイドゲート構造
の説明図である。

【図２２】図２１のデバイスのエネルギーバンド図であ
る。

【図２３】本発明によるトランジスタデバイスの他の実
施例を製造するための処理工程図である。

【図２４】図２３に続く処理工程図である。

【図２５】図２４に続く処理工程図である。

【図２６】図２３〜図２５により製造されたトランジス
タデバイスの平面図である（図２５（ｂ）はラインII−
II'での断面図である）。

【図２７】本発明によるラテラルトランジスタ構造の平
面図である。

【図２８】図２７のトランジスタの、ラインIII−III’
に沿った断面図である。

【符号の説明】

１…基板、２…ドレイン領域、３…層構造、４…ソース
領域、５…ドレイン領域、６…ポリシリコン層、７…絶
縁層、８…障壁、１０…メモリノード、１１…制御電
極、２０…ピラー構造、２３…サイドゲート、２１…頂
部表面、２２…側壁。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成９年１１月５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】本デバイスは、トランジスタまたはメモリ
デバイスとして構成することができる。よって、前記制
御素子はソース領域およびドレイン領域であってよく、
または、それらの一方はメモリノードであってもよい。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】メモリノード１０は、従来のドーピング技
術により基板内に打ち込まれたソース１７およびドレイ
ン１８の間の電流フローを制御するための電界効果(fie
ld effect)ゲートとして機能する。伝導経路１９はソー
ス１７とドレイン１８の間に延び、その伝導度は、メモ
リノード１０に蓄積された電荷のレベルに依存して変化
する。制御電極１１とメモリノード１０の間に多重トン
ネル接合を設けるために多層構造３を用いることは、ノ
ード１０からの漏れ電流を極端に小さくする。しかし、
ゲート電極１５は制御電極１１の下で効果的にポテンシ
ャル障壁構造を上げたり下げたりせず、ゲート領域とメ
モリノード１０との間の領域の電界を上げる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００７７

【補正方法】変更

【補正内容】

【００７７】さらに詳細には、この工程は、まず、クラ
イオポンプで３×１０^-7Ｔｏｒｒの圧力まで空気を排出
した成長室内で行った。次に、アルゴンガスを導入し、
前述したスパッタリングのための電力を印加した。７分
後に、Ｇｅで過飽和したターゲット上にＳｉＯ₂ガラス
が形成された。ついで、このサンプルをアルゴンガス中
で３０分から４時間、３００〜８００°Ｃでアニーリン
グした。その結果、Ｇｅのナノメータ・スケールの晶子
がガラス内に分離された。Ｇｅチップの個数、アニーリ
ング温度およびアニーリング時間は、グラス内に形成さ
れたＧｅのナノ晶子の密度およびサイズを制御するよう
に選定した。下の表は幾つかの例である。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００９０

【補正方法】変更

【補正内容】

【００９０】図２１のピラー構造は、トランジスタ構造
にも利用できる。すなわち通常ノーマリオンのトランジ
スタが得られる。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】０１０４

【補正方法】変更

【補正内容】

【０１０４】図２６に、出来上がったデバイスの概略平
面図を示す。図２６から、コンタクト窓３２Ｄ，３２Ｇ
を形成した図２５（ａ）で説明した処理工程は、二酸化
シリコン被覆層４１にコンタクト窓３２Ｓを形成するの
にも利用でき、これによって、ソースを構成する大量ド
ープｎ型領域５への外部電気接続が行える。さらに、絶
縁ギャップ４３を形成する際、図２６に示した絶縁ギャ
ップ４４も形成することにより、スパッタされた金属コ
ンタクト層２８の部分２８Ｓを定める。これにより、コ
ンタクト窓３２Ｓを介してソース５に対する電気接続が
行える。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】０１１０

【補正方法】変更

【補正内容】

【０１１０】前述した構造は、平面図である図２７およ
び図２７のIII−III'線での断面図である図２８に示す
ように、横方向に配列することができる。ゲート電極２
８Ｇは多重トンネル接合内に電界を誘起し、これによ
り、ソースとドレインとの間の電子移動を制御する。こ
のゲートは、ソースおよびドレインコンタクト領域と重
複していない。この構造においては、ラテラルパターン
化(lateral patterning)によりゲート領域を設計でき、
製造プロセスを簡略化できる。

【手続補正７】

【補正対象書類名】図面

【補正対象項目名】図５

【補正方法】変更

【補正内容】

【図２５】 ─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１０年２月６日

【手続補正７】

【補正対象書類名】図面

【補正対象項目名】図２５

【補正方法】変更

【補正内容】

【図２５】

フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６２２ 21/336 29/80 Ｖ 29/80 (72)発明者水田博イギリス国、ケンブリッジシー・ビー・３０エイチ・イー、マディングレーロード（番地なし）キャベンディッシュラボラトリー、ヒタチケンブリッジラボラトリー、ヒタチヨーロッパリミテッド内 (72)発明者嶋田壽一東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者角南英夫東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者伊藤清男東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者手嶋達也東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者峰利之東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】側壁と頂部表面とを有する直立ピラー構造
と、このピラー構造の側壁に沿ったサイドゲート構造と
を備え、前記直立ピラー構造は、比較的導電性の材料の
領域と非導電性の材料の領域とを有し、第１の状態で
は、ピラー構造を通して電荷キャリアフローが発生可能
であり、第２の状態では、それらの領域が、ピラー構造
を通る電荷キャリアフローを阻止するトンネル障壁構造
を呈し、前記サイドゲート構造は、側壁を介してピラー
構造に電界を印加することによりその電気伝導度を制御
するよう構成された、制御可能な伝導デバイス。
【請求項２】前記領域は、比較的低い障壁高さを有する
寸法的に比較的広い障壁成分と、比較的高い障壁高さを
有する少なくとも１つの比較的狭い障壁成分とにより構
成されるエネルギーバンドプロファイルをもたらす請求
項１記載のデバイス。
【請求項３】比較的高い障壁高さの前記エネルギーバン
ドプロファイルの成分は３ｎｍまたはそれ以下の素子に
より得られる請求項２記載のデバイス。
【請求項４】前記トンネル障壁構造のエネルギーバンド
プロファイルは前記比較的高い障壁高さ成分を複数個有
する請求項２または３記載のデバイス。
【請求項５】前記構造は、比較的導電性の材料と絶縁性
の材料の交互の層を有し、これらの層は集合として前記
エネルギーバンドプロファイルの前記比較的低い障壁高
さ成分をもたらし、個々の絶縁性の層が前記比較的高い
障壁成分をもたらす請求項２、３または４記載のデバイ
ス。
【請求項６】前記交互の層は、それぞれ、ポリシリコ
ン、および、窒化シリコンまたは酸化シリコンである請
求項５記載のデバイス。
【請求項７】前記交互の層内に大量にドープされた障壁
層を有する請求項６記載のデバイス。
【請求項８】前記導電性層は、各々、１０ｎｍより小さ
い厚さであり、前記絶縁層は１ｎｍのオーダーである請
求項５、６または７記載のデバイス。
【請求項９】前記構造は導電性材料と半導体材料の交互
の層を有する請求項５記載のデバイス。
【請求項１０】前記ピラー構造は複数の伝導島を有する
先行する請求項のいずれかに記載のデバイス。
【請求項１１】前記島は絶縁マトリクス内に分散された
請求項１０記載のデバイス。
【請求項１２】前記島は３〜１０ｎｍの直径を有する請
求項１０または１１に記載のデバイス。
【請求項１３】前記島は半導体材料のナノ結晶を有する
請求項１０〜１２のいずれか１つに記載のデバイス。
【請求項１４】前記島は金属により構成される請求項１
０〜１２のいずれか１つに記載のデバイス。
【請求項１５】トランジスタとして動作する先行する請
求項のいずれかに記載のデバイスであって、前記ピラー
構造を通るソース・ドレイン電荷キャリアフロー経路を
設けるためのソース領域およびドレイン領域を有し、前
記サイドゲートが前記ソース・ドレイン電荷キャリアフ
ロー経路に沿った電荷キャリアフローを制御するよう動
作可能であるデバイス。
【請求項１６】メモリとして動作可能な請求項１〜１３
のいずれか１つに記載のデバイスであって、前記ピラー
構造を通る経路に沿って通過する電荷キャリアを受け取
るためのメモリノードを有し、前記ゲートは、当該ノー
ドに蓄積された電荷を制御するために、前記経路に沿っ
た電荷キャリアフローを制御するよう動作可能であるデ
バイス。
【請求項１７】前記ノードに蓄積された電荷のレベルに
依存した伝導度をもつソース・ドレイン経路を有する請
求項１６記載のデバイス。
【請求項１８】前記サイドゲート構造はショットキゲー
トを有する先行する請求項のいずれかに記載のデバイ
ス。
【請求項１９】前記サイドゲートは接合ゲートを有する
先行する請求項のいずれかに記載のデバイス。
【請求項２０】前記サイドゲートは前記側壁に沿って配
置されるが、前記頂部表面を被覆しない先行する請求項
のいずれかに記載のデバイス。
【請求項２１】前記サイドゲートは、前記側壁に沿って
配置されるとともに前記頂部表面から離れて前記ピラー
構造をまたぐブリッジを形成する領域により構成され、
これによって、当該領域により前記ブリッジから前記ピ
ラー構造内に有為な制御静電界が印加されることのない
請求項１〜１９のいずれか１つに記載のデバイス。
【請求項２２】前記ピラー構造の頂部表面全体の上に広
がる制御電極を有する先行する請求項のいずれかに記載
のデバイス。
【請求項２３】比較的導電性の材料の領域と非導電性の
材料の領域とにより構成され、第１の状態では、ピラー
構造を通して電荷キャリアフローが発生可能であり、第
２の状態では、それらの領域が、ピラー構造を通る電荷
キャリアフローを阻止するトンネル障壁構造を呈する障
壁構造と、前記構造を通る経路に沿って通過する電荷キ
ャリアを受け取るためのメモリノードと、前記電荷キャ
リアを前記経路に供給して前記構造を通過させ前記ノー
ドに蓄積させる制御電極とを備え、前記非導電性材料の
領域は、それぞれ前記メモリノードおよび前記制御電極
に隣接する寸法的に比較的狭い複数の障壁成分と、該狭
い障壁成分の間に寸法的に比較的広い障壁成分を有する
エネルギーバンドプロファイルをもたらすよう構成さ
れ、これらの障壁成分が前記ノードに不揮発性電荷蓄積
をもたらすよう構成されたメモリデバイス。
【請求項２４】前記ピラー構造に対してその側壁を介し
て静電界を印加するためのサイドゲートを有する請求項
２３記載のデバイス。
【請求項２５】基板（１）と、該基板上に横方向に離間
して配置された制御素子（２，５）と、前記制御素子に
電気的に接続されるとともにそれらの間に延びるチャン
ネル構造（３）と、ゲート領域（２８Ｇ）とを備え、前
記チャンネル構造は、比較的導電性の材料の領域と非導
電性の材料の領域とにより構成され、第１の状態では、
当該構造を通して電荷キャリアフローが発生可能であ
り、第２の状態では、それらの領域が電荷キャリアフロ
ーを阻止するトンネル障壁構造を呈し、前記ゲート領域
は前記チャンネル構造内にその電気伝導度を制御する電
界を印加するよう構成され、前記チャンネル構造（３）
は、前記基板上で前記制御素子の一方の下に重なるとと
もに、前記制御素子の他方の上に重なる、制御可能な伝
導デバイス。
【請求項２６】前記制御素子はソースおよびドレイン領
域（２，５）を構成する請求項２５記載のデバイス。
【請求項２７】前記制御素子の一方はメモリノードを構
成する請求項２５記載のデバイス。
【請求項２８】前記ゲート領域は、前記チャンネル構造
を被覆し、前記制御素子の間に配置される請求項２５記
載のデバイス。