JP4515538B1 - 半導体記憶デバイスおよびその製造方法 - Google Patents

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Abstract

本願の開示は、電気的に消去および書き込み可能な半導体メモリのデータの書き込み速度を高速化する。本願にかかる半導体記憶デバイスにおいては、データの書き込みのときに、トランジスタのｐチャネル２２とフローティングゲート３２との間のトンネル酸化膜３６０の内部に形成されたポテンシャル制御ゲート２８に、制御ゲート３０よりも低い正の電圧を印加すると、トランジスタのｐチャネル２２とフローティングゲート３２との間のポテンシャル障壁が低くなり、フローティングゲート３０に電子を蓄積させるための時間が短縮される。データが記憶された後は、ポテンシャル制御ゲートに０Ｖまたは負の電圧を印加すると、電子がフローティングゲートからトランジスタのチャネルとの間のポテンシャル障壁が高くなり、データの消失が防がれる。
【選択図】図３

Description

本開示は、データの書き込みおよび消去を電気的に行える半導体記憶デバイスおよびその製造方法に関する。
例えば、特許文献１〜４は、それぞれ不揮発性半導体記憶デバイスを開示する。
また、非特許文献１は、書き込みの際にメモリセルのソース電極にマイナス電圧をして、書き込み速度を向上させたフラッシュＥＥＰＲＯＭ(Electrically Erasable Programmable Read Only Memory)を開示する。
また、非特許文献２，３は、プログラマブルフラッシュメモリにおいて、絶縁膜を介したトンネル効果による電子の移動を開示する。
また、非特許文献４は、酸化膜中にシリコン層を挿入し、共鳴トンネル効果を利用したプログラマブルフラッシュメモリを開示する。
日本特許公開公報２０００−２９９３９５ 日本特許公表公報２００５−５１９４７２ 日本特許公開公報２００７−５３８０ 日本国特許第１４２１９５１号 ［ＶＬＳＩ速報］ＡＧ−ＡＮＤ型フラッシュＥＥＰＲＯＭセルの書き込み時間が１／２０に短縮（http://techon.nikkeibp.co.jp/article/NEWS/20050617/105890/） "Electron Tunneling Through an Al203 Thin Film on NiAl(110) in Scanning Tunneling Microscopy", Hiroshi IWASAKI and Koichi SUDOH, Jpn. J. Appl. Phys. Vol. 41 (2002) pp. 7496-7500, Part 1, No. 12, December 2002 "Electron Tunneling through Si02/Si Structures in Scanning Tunneling Microscopy", Hiroshi IWASAKI, Masahide GOTOH and Koichi SUDOH Jpn. J. Appl. Phys. Vol. 40 (2001) pp. 5116-5120, Part I , No. 8, August 2001 "Robust Multi-bit Programmable Flash Memory Using a Resonant Tunnel Barrier", Shieun Klm, Seung Jae Baik, Zongliang Huo, Young-Jin Noh, Chulsung Kirm, Jeong Hee Han, In-Seok Yeo, U-In Chung, Joo Tae Moon and Byung-II Ryu, 0-7803-9269-8/05, 2005 IEEE
本願にかかる半導体記憶デバイスは、上記背景からなされたものであって、その１つの実施形態は、複数のメモリセルを有する半導体記憶デバイスであって、前記複数のメモリセルそれぞれは、予め決められた極性の半導体のチャネルと、前記チャネルと反対の極性の半導体により形成された第１の領域と、前記チャネルと反対の極性の半導体により形成された第２の領域と、第１の制御ゲートと、前記チャネルと前記第１のゲートとの間に形成される第１の絶縁体と、フローティングゲートと、前記第１の制御ゲートと前記フローティングゲートとの間に形成される第２の絶縁体と、第２の制御ゲートと、前記フローティングゲートと前記第２の制御ゲートとの間に形成される第３の絶縁体とを有し、前記第１の絶縁体および前記第２の絶縁体は、前記チャネルの極性に応じて決められる電圧の書き込み電圧が、前記第２の制御ゲートに対して印加されたときに、前記フローティングゲートに電荷を蓄積させ、前記第1の制御ゲートには、前記第1の絶縁体および前記第2の絶縁体を通過する電荷に対するポテンシャル障壁を変更するポテンシャル制御電圧が印加される。
本願にかかる半導体デバイス製造方法の実施形態は、半導体記憶デバイスを製造する方法であって、半導体のチャネルを形成し、前記チャネルの表面に第１の絶縁体を形成し、前記第１の絶縁体の表面に、印加される電圧が変更されうる第１の制御ゲートを形成し、前記第１の制御ゲートの表面に、第２の絶縁体を形成し、フローティングゲートを形成し、前記フローティングゲートの表面に、第３の絶縁体を形成し、前記第３の絶縁体の表面に、第２の制御ゲートを形成し、前記第１の制御ゲートに対して予め決められた複数の値の電圧を印加し、または、前記第１の制御ゲートを、いずれからも電気的に切り離されたフローティング状態とするための配線を形成する。
［サマリー］
本願にかかる半導体記憶デバイスの一実施形態は、いわゆるＥＥＰＲＯＭであって、複数のメモリセルを有し、複数のメモリセルそれぞれは、トランジスタのｐ型半導体のチャネルに、第１の絶縁体を介して形成されたポテンシャル制御ゲートと、このポテンシャル制御ゲートに、第２の絶縁体を介して形成されたフローティングゲートと、このフローティングゲートに、第３の絶縁体を介して形成された読み出し／書き込み制御ゲート（Ｒ／Ｗ制御ゲート）とから構成される。
これらメモリセルそれぞれは、フローティングゲートに負の電荷（電子）を蓄積するか否かにより、１ビット分のデータを記憶する。
電荷が蓄積されていないメモリセルそれぞれにデータを記憶させるときには、Ｒ／Ｗ制御ゲートに正の電圧（例えば、正電源電圧）が印加され、ポテンシャル制御ゲートに、Ｒ／Ｗ制御ゲートと同じ電圧が印加され、トランジスタのチャネルに電子が存在するときには、電子がトンネル効果により絶縁体およびポテンシャル制御ゲートを通過して、フローティングゲートに蓄積される。
データの書き込みのときに、ポテンシャル制御ゲートに、Ｒ／Ｗ制御ゲートと同じかそれ以下の正の電圧を印加すると、トランジスタのチャネルとフローティングゲートの間の電子に対するポテンシャル障壁が低くなるので、フローティングゲートに電子を蓄積させるための時間が短縮される。
電荷が蓄積されているメモリセルそれぞれのデータを消去（電荷を消去）させるときには、Ｒ／Ｗ制御ゲートに負の電圧（例えば、負電源電圧）が印加され、ポテンシャル制御ゲートに、チャネル２２と同程度の正の電圧（例えば、正電源電圧が５Ｖのときの５Ｖ）が印加され、電子がトンネル効果により絶縁体およびポテンシャル制御ゲートを通過して、トランジスタのチャネルに達し、フローティングゲートに蓄積された電荷が消去される。
データの消去のときに、ポテンシャル制御ゲートに、チャネル２２に近い正の電圧を印加すると、フローティングゲートとトランジスタのチャネルの間の電子に対するポテンシャル障壁が低くなるので、フローティングゲートの電子を消去させるための時間が短縮される。
データが記憶された後は、ポテンシャル制御ゲートに、負電源電圧（例えば接地電圧（０Ｖ））の電圧を印加すると、トランジスタのチャネルとフローティングゲートの間の電子に対するポテンシャル障壁が高くなるので、フローティングゲートからトランジスタのチャネルへの電子の流出に起因するデータの消失が防止される。
また、データが記憶された後、ポテンシャル制御ゲートに、−１Ｖ以下程度の低い負の電圧を印加すると、トランジスタのチャネルとフローティングゲートの間の電子に対するポテンシャル障壁が、さらに高くなるので、ポテンシャル制御ゲートに０Ｖが印加された場合に比べて、フローティングゲートからトランジスタのチャネルへの電子の流出に起因するデータの消失が一層、防止される。
また、ポテンシャル制御ゲートにｐ型半導体を用いると、データが記憶された後に、ポテンシャル制御ゲートの電圧を０Ｖとしても、電子がフローティングゲートからトランジスタのチャネルに移動する際のポテンシャル障壁が高くなるので、負の電圧が印加されたときと同様に、より一層、データの消失が防止される。
なお、適切な変更により、以上説明されたメモリセルにおいて、フローティングゲートは、トランジスタのチャネル、ソースおよびドレインの任意のいずれかからも電荷を得て蓄積するようにすることができる。
本願特許請求の範囲にかかる開示の技術的利点およびその他の技術的利点は、図面に示される実施形態の詳細な説明を読むことにより、当業者に明らかとされるであろう。
添付図面は、本願明細書に組み込まれて、その一部をなし、本願特許請求の範囲にかかる開示の実施形態を図示しており、その説明とともに、本開示の原理を説明する役割を果たす。
本願明細書中で参照される図面は、特に断らない限り、一定の縮尺で描かれているわけではないと解されるべきである。
本願特許請求の範囲にかかる開示の実施形態は、その構成および動作に関して、以下の説明を、図面とともに参照することにより、最もよく理解されるであろう。
本願にかかる半導体記憶デバイスの第１の実施形態として説明される第１のＥＥＰＲＯＭの全体構成を示す図である。 図１に示したメモリ回路を示す図である。 図２に示したメモリセルの断面を例示する図である。 図２，図３に示したメモリ回路のメモリセルにおいて、ポテンシャル制御ゲートがない場合のメモリセルの各構成部分の電子に対するポテンシャル障壁の変化を説明するポテンシャルダイヤグラム図であって、フローティングゲートに電子を蓄積し、データを書き込む場合のポテンシャルダイヤグラム図である。 図２，図３に示したメモリ回路のメモリセルにおいて、ポテンシャル制御ゲートがない場合のメモリセルの各構成部分の電子に対するポテンシャル障壁の変化を説明するポテンシャルダイヤグラム図であって、フローティングゲートに蓄積された電子を取り除き、データを除去する場合のポテンシャルダイヤグラム図である。 図２，図３に示したメモリ回路のメモリセルにおいて、ポテンシャル制御ゲートがない場合のメモリセルの各構成部分の電子に対するポテンシャル障壁の変化を説明するポテンシャルダイヤグラム図であって、フローティングゲートに蓄積された電子を保持する場合のポテンシャルダイヤグラム図である。 図２，図３に示したメモリ回路のメモリセルにおいて、ポテンシャル制御ゲートによる電子に対するトンネル酸化膜およびフローティングゲート内のポテンシャル障壁の制御を説明する図であって、フローティングゲートに電子を蓄積し、データを書き込む場合のポテンシャルダイヤグラム図である。 図２，図３に示したメモリ回路のメモリセルにおいて、ポテンシャル制御ゲートによる電子に対するトンネル酸化膜およびフローティングゲート内のポテンシャル障壁の制御を説明する図であって、フローティングゲートに蓄積された電子を取り除き、データを除去する場合のポテンシャルダイヤグラム図である。 図２，図３に示したメモリ回路のメモリセルにおいて、ポテンシャル制御ゲートによる電子に対するトンネル酸化膜およびフローティングゲート内のポテンシャル障壁の制御を説明する図であって、フローティングゲート３０に蓄積された電子を保持する場合のポテンシャルダイヤグラム図である。 図２，図３などに示したメモリセルの製造方法を示す第１の図であって、（Ａ）〜（Ｄ）は、メモリセルの製造工程の第１〜４段階を示す。 図２，図３などに示したメモリセルの製造方法を示す第２の図であって、（Ｅ）〜（Ｇ）は、メモリセルの製造工程の第５〜７段階を示す。 図２，図３などに示したメモリセルの製造方法を示す第３の図であって、（Ｈ），（Ｉ）は、メモリセルの製造工程の第８，９段階を示す。 図２，図３などに示したメモリセルの製造方法を示す第４の図であって、（Ｊ），（Ｋ）は、メモリセルの製造工程の第１０，１１段階を示す。 本願にかかる半導体記憶デバイスの第２の実施形態として説明される第２のＥＥＰＲＯＭの構成を示す図である。 本願にかかる半導体記憶デバイスの第３の実施形態として説明される第３のＥＥＰＲＯＭの構成を示す図である。 本願にかかる半導体記憶デバイスの第４の実施形態として説明される第２のメモリセルの構成を示す図である。
以下、本願特許請求の範囲にかかる開示の実施形態が、詳細に説明される。
本願特許請求の範囲にかかる開示の実施形態は、添付図面に例示されている。
本願特許請求の範囲にかかる開示は、実施形態に関連して説明されるが、この実施形態は、本願特許請求の範囲にかかる開示を、その開示内容に限定することを意図しないことが、当業者に理解されよう。
逆に、本願特許請求の範囲にかかる開示は、本願特許請求の範囲によって規定される開示の精神、および、本願特許請求の範囲内に含まれ得る代替物、変更および均等物を包含することを意図している。
また、本願特許請求の範囲にかかる開示の説明は、本願特許請求の範囲にかかる開示を充分に理解可能なように、具体的に、また、詳細になされる。
しかしながら、当業者に明らかなように、本願特許請求の範囲にかかる開示は、これら具体的に、また、詳細に説明された事項の全てを用いなくては、実施され得ないということはない。
なお、既知の方法、手続き、コンポーネント、および回路は、本開示の態様を不必要に分かりにくくすることがないように、詳細には記載されていないことがある。
しかし、留意すべきであるが、これらおよび類似のすべての用語は適当な物理量に関連づけられるべきものであり、これらの量に付けられた単に便宜的なラベルである。
［第１のＥＥＰＲＯＭ１０の構成］
図１は、本願にかかる半導体記憶デバイスの第１の実施形態として説明される第１のＥＥＰＲＯＭ１０の全体構成を示す図である。
図２は、図１に示したメモリ回路２を示す図である。
図３は、図２に示した第１のメモリセル２００の断面を例示する図である。
図１に示すように、ＥＥＰＲＯＭ１０は、入出力（Ｉ／Ｏ）インターフェース回路１００、行デコーダ１０２、列デコーダ１０４、入出力制御回路１０６、ポテンシャル制御線１０８−１〜１０８−２Ｎ、２Ｍ本のワード線１１０−１〜１１０−２Ｍ、２Ｎ本のビット線１１２−１〜１１２−２Ｎおよび２Ｍ＋Ｎ個のメモリ回路２−１−１〜２−２Ｍ−２Ｎから構成され、正電源（例えば、ＥＥＰＲＯＭ１０が単一の正電圧の電源で動作するときの＋側電源）および負電源（例えば、同じく接地電圧（０Ｖ）の電源）に接続されて動作する。
入出力制御回路１０６は、信号読み出し回路１２２およびポテンシャル制御回路１２４を含む。
なお、以下の記載において、Ｒ／Ｗ制御ゲート３２などに印加される論理値１，０に対応する正電源および負電源の電圧、および、ポテンシャル制御ゲート２８に印加される電圧は、ＥＥＰＲＯＭ１０およびその構成部分が正常に動作しうる範囲の電圧を含むと解されるべきである。
また、Ｍ，Ｎは２以上の整数であり、Ｍ＋Ｎは、ＥＥＰＲＯＭ１０に入力されるアドレス線の本数である。
また、以下、ポテンシャル制御線１０８−１〜１０８−２Ｎなど、複数ある構成部分のいずれかを特定せずに示すときには、単にポテンシャル制御線１０８などと略記することがある。
［メモリ回路２の配置および構成］
図１に示したように、ＥＥＰＲＯＭ１０において、メモリ回路２は、論理的に２Ｍ行×２Ｎ列構成の行列形式に配列され、それぞれに、ポテンシャル制御線１０８、行方向のワード線１１０および列方向のビット線１１２が接続される。
図２に示すように、メモリ回路２は、第１のメモリセル２００および電圧印加回路２０２から構成される。
図３に示すように、メモリセル２００は、エンハンスメント型電界効果トランジスタ（第１のトランジスタ）２０、ポテンシャル制御ゲート２８、第１のフローティングゲート３０、第１のＲ／Ｗ制御ゲート３２、トンネル酸化膜３６０と第１のＲ／Ｗ制御ゲート酸化膜３８０と素子間分離領域３４０と第１の酸化膜３４２とを含む第１の酸化膜層３４から構成される。
トランジスタ２０は、ｐ型半導体のチャネル２２と、チャネル２２の両端にｎ型半導体の領域として形成されるソース（Ｓ）２４およびドレイン（Ｄ）２６とから構成され、ソース２４は、ビット線１１２に接続され、ドレイン２６は、負電源に接続される。
なお、図２においては、メモリ回路２それぞれに電圧印加回路２０２が設けられる場合が具体例とされている。
ただし、電圧印加回路２０２は、必ずしもメモリ回路２それぞれに設けられなくてもよく、例えば、ＥＥＰＲＯＭ１０から読み出されるデータワードに対応するワード線１１０ごとに設けられても、入出力制御回路１０６内に集中して設けられてもよい。
［ＥＥＰＲＯＭ１０の各構成部分］
ＥＥＰＲＯＭ１０（図１）において、入出力インターフェース回路１００は、例えば、リムーバブル記憶媒体、有線通信機器、移動体通信機器、ＰＤＡ(Personal Digital Assistant)あるいはコンピュータなどの機器のバス（図示せず）に接続され、バスから入力されるＭ＋Ｎ本のアドレス信号を受け入れ、その内のＭ本を行デコーダ１０２に対して出力し、その他のＮ本を列デコーダ１０４に対して出力する。
また、入出力インターフェース回路１００は、バスから入力され、ＥＥＰＲＯＭ１０に対するデータの書き込み、および、データの読み出しなどの制御のために用いられる制御信号を受け入れ、入出力制御回路１０６に対して出力する。
Figure 0004515538
表１は、図１に示した列デコーダ１０４および入出力制御回路１０６により、図２などに示したメモリ回路の各構成部分に印加される電圧、および、電圧印加回路が、メモリセルのポテンシャル制御ゲートに印加する電圧値を示す表である。
表１に示すように、行デコーダ１０２は、入出力インターフェース回路１００から入力されたＭ本のアドレス信号をデコードし、ワード線１１０のいずれか１本を選択して活性化し（例えば、論理値１に対応する正電源の電圧とし）、その他のワード線１１０を不活性化し（例えば、論理値０に対応する負電源の電圧とし）、Ｒ／Ｗ制御信号として、電圧印加回路２０２およびメモリセル２００のＲ／Ｗ制御ゲート３２に対して出力する。
なお、行デコーダ１０２から、データ書き込みの際にＲ／Ｗ制御ゲート３２に印加されるＲ／Ｗ制御信号の電圧は、一般的なＥＥＰＲＯＭにおける同種の信号の電圧よりも低い電圧に設定される。
例えば、一般的なＥＥＰＲＯＭにおいて、データ書き込みの際のＲ／Ｗ制御信号の電圧は、正電源電圧よりも高い１０Ｖ程度とされるが、ＥＰＲＯＭ１０においては、データ書き込みの際のＲ／Ｗ制御信号の電圧は、ポテンシャル制御ゲート２８の存在により、これよりも低い正の電圧とされうる。
以下の説明においては、実施形態の具体化・明確化のために、データ書き込みの際のＲ／Ｗ制御信号が、ＥＥＰＲＯＭ１０における論理値１に対応する電圧、つまり、正電源電圧（例えば５Ｖ）とされ、これ以外の際のＲ／Ｗ制御信号が論理値０、つまり、負電源電圧とされる。
なお、以下の説明においては、「負電源電圧」が、一般的な半導体装置における「接地電圧（０Ｖ）」である場合が具体例とされる。
列デコーダ１０４は、入出力インターフェース回路１００から入力されたＮ本のアドレス信号をデコードし、ビット線１１２のいずれか１本を選択して活性化し、その他のビット線１１２を不活性化して、入出力制御回路１０６に対して印加する。
表１に示すように、入出力制御回路１０６は、バスから入力されるデータを書き込むための制御信号が活性化されたときには（データ書き込みのときには）、バスから入力されたデータビットの値を示す正電源電圧または負電源電圧を、列デコーダ１０４により選択されたビット線１１２を介して、メモリセル２００のソース２４に印加する。
また、データ書き込みのときには、入出力制御回路１０６は、列デコーダ１０４により選択されたビット線１１２を介して、正電源電圧のＲ／Ｗ制御信号を、電圧印加回路２０２およびメモリセル２００のＲ／Ｗ制御ゲート３２に対して出力する。
また、データ書き込みのときには、入出力制御回路１０６は、行デコーダ１０２により選択されなかったビット線１１２を介して、負電源電圧のＲ／Ｗ制御信号を、電圧印加回路２０２およびメモリセル２００のＲ／Ｗ制御ゲート３２に対して出力する。
入出力制御回路１０６において、ポテンシャル制御回路１２４は、電圧印加回路２０２に対して、データの書き込みのためにポテンシャル制御ゲート２８に印加される正電圧を出力する。
なお、この正電圧は、例えば、データ書き込みのときに、Ｒ／Ｗ制御ゲート３２に対して印加される正電源電圧と同じかより低い電圧（例えば５Ｖ〜２Ｖ程度、以下、５Ｖの場合を例示）とされる。
また、ポテンシャル制御回路１２４は、データ保持のときには、ポテンシャル制御線１０８を介して、負電源電圧のポテンシャル制御信号を、電圧印加回路２０２に対して出力する。
また、ポテンシャル制御回路１２４は、データ書き込みのときには、ポテンシャル制御線１０８を介して、負電源電圧のポテンシャル制御信号を、電圧印加回路２０２に対して出力する。
また、バスから入力されるデータを読み出すための制御信号が活性化されたときには（データ読み出しのときには）、ポテンシャル制御回路１２４は、ポテンシャル制御線１０８を介して、正電源電圧のポテンシャル制御信号を、電圧印加回路２０２に対して出力する。
なお、バスから入力されるデータを読み出すための制御信号およびデータを書き込むための制御信号のいずれもが不活性化されたときには（メモリセル２００にデータを保持するときには）、ポテンシャル制御回路１２４は、負電源電圧のポテンシャル制御信号を、電圧印加回路２０２に対して出力する。
信号読み出し回路１２２は、データの読み出しのときに、行デコーダ１０２により選択されたビット線１１２、および、列デコーダ１０４により選択されたワード線１１０に接続されたメモリセル２００に電流が流れるか否かを判断する。
さらに、信号読み出し回路１２２は、メモリセル２００に、電流が流れないときには、選択されたビット線１１２に接続されたメモリ回路２に論理値１が記憶されている（電子が蓄積されていない）と判断し、電流が流れたときには、それらのメモリ回路２に論理値０が記憶されている（電子が蓄積されている）と判断する。
さらに、信号読み出し回路１２２は、判断結果を、出力信号として入出力インターフェース回路１００を介してバスに対して出力する。
［メモリ回路２のメモリセル２００］
以下、メモリ回路２のメモリセル２００を説明する。
図３に示すメモリセル２００の酸化膜層３４は、例えば２酸化シリコンにより形成される。
酸化膜層３４において、素子間分離領域３４０は、ＥＥＰＲＯＭ１０を構成する素子（例えば隣接する複数のメモリ回路２同士）の間、および、その構成要素の間、例えばポテンシャル制御ゲート２８をポテンシャル制御線１０８に接続する配線と、ドレイン２６を負電源に接続する配線との間を電気的に絶縁する。
酸化膜層３４において、素子間分離領域３４０は、ＥＥＰＲＯＭ１０を構成する素子の間を絶縁する。
Ｒ／Ｗ制御ゲート酸化膜３８０は、フローティングゲート３０とＲ／Ｗ制御ゲート３２との間を電気的に絶縁する。
トンネル酸化膜３６０は、ポテンシャル制御ゲート２８を挟む第１のトンネル酸化膜３６２および第２のトンネル酸化膜３６４から構成され、ポテンシャル制御ゲート２８およびＲ／Ｗ制御ゲート３２に印加される電圧に応じて、トンネル効果により電子を通過させ、または、電子の通過を阻止する。
データの書き込みのときには、表１に示した電圧が、Ｒ／Ｗ制御ゲート３２およびポテンシャル制御ゲート２８に印加される。
データの書き込みのために、これらの電圧が印加され、チャネル２２に、フローティングゲート３０に蓄積されるべき電子が存在するときには、トンネル酸化膜３６０は、この電子を、チャネル２２からフローティングゲート３０に、一般的なＥＥＰＲＯＭよりも一定時間に多量に通過させる。
また、表１に示したデータの保持またはデータの読み出しのための電圧が、Ｒ／Ｗ制御ゲート３２およびポテンシャル制御ゲート２８に印加されたときには、トンネル酸化膜３６０は、フローティングゲート３０に蓄えられた電子のチャネル２２への移動を阻止することにより、記憶されたデータを保持する。
ポテンシャル制御ゲート２８は、チャネル２２とポテンシャル制御ゲート２８の間のトンネル酸化膜３６０中に、例えばシリコンにより形成され、入出力制御回路１０６から印加されるポテンシャル制御信号の電圧に応じて、図４Ａ〜図４Ｃ，図５Ａ〜図５Ｃを参照して後述するように、トンネル酸化膜３６０内の電子に対するポテンシャル障壁を制御する。
なお、ポテンシャル制御ゲート２８は、製造上可能な限り薄く形成されることが好ましい。
ポテンシャル制御ゲート２８は、可能な限り薄ければ薄いほど、チャネル２２からフローティングゲート３０への電子の通過を妨げない。
しかも、ポテンシャル制御ゲート２８は、可能な限り薄くされても、充分にトンネル酸化膜３６０のポテンシャルを制御する。
フローティングゲート３０は、ポテンシャル制御ゲート２８とＲ／Ｗ制御ゲート酸化膜３８０との間に、例えばポリシリコンにより形成され、入出力制御回路１０６などの制御に従って、チャネル２２から供給される電子を蓄積または放出する。
Ｒ／Ｗ制御ゲート３２は、入出力制御回路１０６から印加されるＲ／Ｗ制御信号の電圧値に応じて、チャネル２２からフローティングゲート３０への電子の蓄積、および、フローティングゲート３０から、チャネル２２およびドレイン２６を介した負電源への電子の放出を制御する。
入出力制御回路１０６により、データを記憶するために、Ｒ／Ｗ制御ゲート３２に正電源電圧のＲ／Ｗ制御信号が印加されたときには、ポテンシャル制御ゲート２８には、入出力制御回路１０６のポテンシャル制御回路１２４により、ポテンシャル制御線１０８を介して、正電圧のポテンシャル制御信号が印加される。
ポテンシャル制御ゲート２８に正のポテンシャル制御信号が印加されると、トンネル酸化膜３６０内における電子に対するポテンシャル障壁が低くなり、チャネル２２からフローティングゲート３０に電子が通過しやすくなる。
［電圧印加回路２０２］
以下、メモリ回路２の電圧印加回路２０２を説明する。
図２および表１を参照して上述したように、正電圧電源、電圧印加回路２０２には、ポテンシャル制御線１０８、ワード線１１０およびビット線１１２が入力される。
表１に示したように、電圧印加回路２０２は、ポテンシャル制御線１０８およびワード線１１０の電圧が負電源電圧のときに、ポテンシャル制御ゲート２８に負電圧電源を印加する。
また、電圧印加回路２０２は、ポテンシャル制御線１０８の電圧が正電源電圧であり、ワード線１１０の電圧が負電源電圧であるときに、ポテンシャル制御ゲート２８に対して、入出力制御回路１０６から入力された正電圧を印加する。
また、電圧印加回路２０２は、ポテンシャル制御線１０８およびワード線１１０の電圧が正電源電圧であるときに、ポテンシャル制御ゲート２８を、正電源、負電源およびデータ書き込みのための正電圧のいずれからも切り離されたフローティング状態とする。
［メモリセル２００へのデータの書き込み］
以下、メモリセル２００へのデータの書き込み方法を説明する。
データの書き込みが行われるときには、表１に示したように、電圧印加回路２０２により、ポテンシャル制御ゲート２８に正電圧のポテンシャル制御信号が印加される。
さらに、メモリセル２００のソース２４に、ワード線１１２を介して、データビットの値１を示す正電源電圧が印加され、Ｒ／Ｗ制御ゲート３２に正電圧のＲ／Ｗ制御信号が印加されると、チャネル２２に供給される電子が、トンネル酸化膜３６０およびポテンシャル制御ゲート２８を通過して、フローティングゲート３０に蓄積される。
一方、データの書き込みが行われるときに、ソース２４にデータビットの値０を示す負電源電圧が印加され、フローティングゲート３０に正電圧のポテンシャル制御信号が印加されると、チャネル２２からフローティングゲート３０に電子が供給されないので、フローティングゲート３０に電子は蓄積されず、電子が蓄積されていないままとなる。
このように、ビット線１１２を介してソース２４に印加される電圧、電圧印加回路２０２によりポテンシャル制御ゲート２８に印加される電圧、および、Ｒ／Ｗ制御ゲート３２に印加される電圧に応じて、フローティングゲート３０への電子の蓄積が制御され、メモリセル２００それぞれにデータビットの値が書き込まれる。
［データの消去］
なお、全てのメモリ回路２のメモリセル２００のフローティングゲート３０に電子が蓄積されていない状態で、上述したデータの書き込みが行われる。
全てのメモリセル２００のフローティングゲート３０を、電子が蓄積されていない状態とする（データを消去する）方法は、一般的なＥＥＰＲＯＭにおけるデータ消去方法と同じである。
例えば、表１に示すように、入出力制御回路１０６が、全てのメモリセル２００において、ポテンシャル制御線１０８を正電源電圧とし、ビット線１１２を介してＲ／Ｗ制御ゲート３２に負電源電圧を印加し、ポテンシャル制御ゲート３２に正電圧を印加し、ワード線を介してソース２４に正電源電圧を印加することにより行われる。
［メモリセル２００からのデータの読み出し］
以下、メモリセル２００からのデータの読み出し方法を説明する。
データの読み出しが行われるときには、表１に示すように、フローティングゲート３０からのデータ読み出しに影響を与えないようにするために、電圧印加回路２０２により、ポテンシャル制御ゲート２８は、フローティング状態とされる。
メモリセル２００のソース２４およびＲ／Ｗ制御ゲート３２に、ワード線１１０およびビット線１１２を介して正電源電圧が印加された場合、フローティングゲート３０に電子が蓄積されているときには、チャネル２２内における電子に対するポテンシャル障壁が高くなり、チャネル２２に電流が流れない。
反対に、フローティングゲート３０に電子が蓄積されていないときには、チャネル２２内における電子に対するポテンシャル障壁が低くなり、チャネル２２に電流が流れる。
このように、入出力制御回路１０６およびその信号読み出し回路１２２により、メモリセル２００に電流が流れるか否かに応じて、メモリ回路２それぞれのメモリセル２００に記憶されたデータビットが読み出される。
［メモリ回路２におけるデータ保持］
以下、メモリ回路２におけるデータの保持方法を説明する。
データを保持するときには、表１に示すように、フローティングゲート３０の電子を保持するために、電圧印加回路２０２により、ポテンシャル制御ゲート２８に対して負電源電圧のポテンシャル制御信号が印加され、ビット線１１０を介して、Ｒ／Ｗ制御ゲート３２に負電源電圧が印加される。
ポテンシャル制御ゲート２８に負電源電圧のポテンシャル制御信号が印加されると、トンネル酸化膜３６０内の電子に対するポテンシャル障壁が高くなり、チャネル２２からフローティングゲート３０への電子の通過が阻止され、フローティングゲート３０に蓄積された電子が保持される。
なお、この場合においては、ソース２４に印加される電圧は、正電源電圧であっても、負電源電圧であってもよい(Don't Care)。
［ポテンシャル制御ゲート２８によるポテンシャル障壁の制御］
以下、ポテンシャル制御ゲート２８によるトンネル酸化膜３６０内のポテンシャル障壁の制御をさらに説明する。
図４Ａ〜図４Ｃは、図２，図３に示したメモリ回路２のメモリセル２００において、ポテンシャル制御ゲート２８がない場合のメモリセル２００の各構成部分の電子に対するポテンシャル障壁の変化を説明するポテンシャルダイヤグラム図であって、図４Ａは、フローティングゲート３０に電子を蓄積し、データを書き込む場合のポテンシャルダイヤグラムを示し、図４Ｂは、フローティングゲート３０に蓄積された電子を取り除き、データを除去する場合のポテンシャルダイヤグラムを示し、図４Ｃは、フローティングゲート３０に蓄積された電子を保持する場合のポテンシャルダイヤグラムを示す。
図５Ａ〜図５Ｃは、図２，図３に示したメモリ回路２のメモリセル２００において、ポテンシャル制御ゲート２８による電子に対するトンネル酸化膜３６０およびフローティングゲート３０内のポテンシャル障壁の制御を説明する図であって、図５Ａは、フローティングゲート３０に電子を蓄積し、データを書き込む場合のポテンシャルダイヤグラムを示し、図５Ｂは、フローティングゲート３０に蓄積された電子を取り除き、データを除去する場合のポテンシャルダイヤグラムを示し、図５Ｃは、フローティングゲート３０に蓄積された電子を保持する場合のポテンシャルダイヤグラムを示す。
なお、図４Ａ〜図４Ｃ，図５Ａ〜図５Ｃには、点線で、図面間のポテンシャル障壁を比較するための基準値が記載されている。
図４Ａに示すように、メモリセル２００にポテンシャル制御ゲート２８が形成されない場合には、Ｒ／Ｗ制御ゲート３２（図４Ａ〜図４Ｃ，図５Ａ〜図５Ｃに示さず）に対する正電源電圧の印加により、フローティングゲート３０およびトンネル酸化膜３６０のポテンシャル障壁が、図４Ｃに示すフローティングゲート３０に電子を保持させる場合と比較して低くなり、また、トンネル酸化膜３６０のポテンシャル障壁が、電子を通過させやすい態様に変化する。
このように、チャネル２２（基板）からフローティングゲート３０へ電子がトンネル酸化膜３６０を通過しやすくなり、チャネル２２に供給される電子が、トンネル酸化膜３６０を通過してフローティングゲート３０に蓄積され、データが書きこまれる。
また、Ｒ／Ｗ制御ゲート３２に、負電圧が印加され、チャネル２２に、正電源電圧が印加されると、図４Ｂに示すように、フローティングゲート３０のポテンシャル障壁が、図４Ｃに示すフローティングゲート３０に電子を保持させる場合よりも下がる。
従って、フローティングゲート３０からチャネル２２の方向に電子が通過しやすくなり、フローティングゲート３０に蓄積された電子がチャネル２２に移動して、データが消去される。
また、図４Ｃに示すように、Ｒ／Ｗ制御ゲート３２に対する正電源電圧の印加により、フローティングゲート３０およびトンネル酸化膜３６０の電子に対するポテンシャル障壁が、図４Ａに示した電子を蓄積させる場合と比較して高くなり、電子を通過させない態様に変化する。
このように、フローティングゲート３０に蓄積された電子が保持される。
一方、図５Ａに示すように、メモリセル２００にポテンシャル制御ゲート２８が形成された場合には、Ｒ／Ｗ制御ゲート３２に対する正電源電圧の印加、および、ポテンシャル制御ゲート２８に対する正電圧の印加により、図４Ａに示した場合に比べて、フローティングゲート３０およびトンネル酸化膜３６０のポテンシャル障壁がさらに低くなり、電子をさらに通過させやすい態様に変化する。
このように、チャネル２２からフローティングゲート３０へ電子がトンネル酸化膜３６０（第１のトンネル酸化膜３６２，第２のトンネル酸化膜３６４）を一層、通過しやすくなり、チャネル２２に供給される電子が、トンネル酸化膜３６０を通過してフローティングゲート３０に、図５Ａ内に点線で示すように、図４Ａに示した場合よりも速やかに蓄積される。
また、図５Ｂに示すように、Ｒ／Ｗ制御ゲート３２に、負電圧が印加され、ポテンシャル制御ゲート２８に正電圧（正電源電圧）が印加され、チャネル２２に正電源電圧が印加されると、フローティングゲート３０のポテンシャル障壁が、図４Ｂに示した場合よりも下がる。
つまり、第１のトンネル酸化膜３６２および第２のトンネル酸化膜３６４のポテンシャル障壁が、図４Ｂに示した場合に比べて、より電子を通過させやすい態様となる。
従って、この場合には、図４Ｂに示した場合に比べて、さらに、フローティングゲート３０からチャネル２２の方向に電子が通過しやすくなり、フローティングゲート３０に蓄積された電子がチャネル２２に移動して、データが速やかに消去される。
また、図５Ｃに実線で示すように、Ｒ／Ｗ制御ゲート３２に対して負電源電圧を印加し、ポテンシャル制御ゲート２８に負電源電圧を印加することにより、図５Ｃ内に点線で示すように、図４Ｃに示した場合と比べて、第１のトンネル酸化膜３６２および第２のトンネル酸化膜３６４の電子に対するポテンシャル障壁がより高くなり、トンネル酸化膜３６０のポテンシャル障壁が、電子を一層、通過させない態様に変化する。
このように、ポテンシャル制御ゲート２８により、フローティングゲート３０において、電子が確実に保持されるようになるので、データの保持時間がより長くなる。
［メモリセル２００の製造方法］
以下、図２などに示したメモリセル２００の製造方法を説明する。
図６Ａ〜図６Ｄは、図２，図３などに示したメモリセル２００の製造方法を示す第１〜第４の図であって、（Ａ）〜（Ｋ）は、メモリセル２００の製造工程の第１〜１１段階を示す。
なお、図６Ｄ（Ｋ）は、図３と実質的に同じである。
また、図６Ａ〜図６Ｄに示す製造工程は、例示的で模式的なものであって、各ゲートおよび電極と信号線とを接続する配線方法、構成部分同士の位置関係／大小関係、および、各ゲートの材料／形状／厚さなどのパラメータなどは、ＥＥＰＲＯＭ１０の構成およびこれに対する要求性能などに応じて、適宜、変更されうる。
なお、図６Ａ〜図６Ｄに示すメモリセル２００の製造工程は、それぞれ、フォトレジストによるパターン形成、物質の拡散、スパッタリング、金属の蒸着および２酸化シリコンによる絶縁層の形成など、既存の半導体製造技術が適宜、用いられて実現されうることは、当業者にとって明らかである。
図６Ａ（Ａ）に示すように、メモリセル２００は、ｐ型半導体基板上に形成される。
まず、図６Ａ（Ｂ）に示すように、２酸化シリコンにより形成され、隣り合うメモリ回路２同士、あるいは、メモリ回路２と入出力制御回路１０６などの他の回路ブロックに用いられる素子との間を電気的に絶縁する素子間分離領域３４０が形成される。
次に、図６Ａ（Ｃ）に示すように、ランジスタ２０のｐ型半導体のチャネル２２の両端に、ｎ型半導体の領域が形成され、ソース２４およびドレイン２６とされる。
次に、図６Ａ（Ｄ）に示すように、トランジスタ２０および素子間分離領域３４０上に、第１のトンネル酸化膜３６２が形成される。
さらに、図６Ｂ（Ｅ）に示すように、第１のトンネル酸化膜３６２の表面に、チャネル２２に対向するように、シリコンによりポテンシャル制御ゲート２８が形成される。
次に、図６Ｂ（Ｆ）に示すように、第１のトンネル酸化膜３６２およびポテンシャル制御ゲート２８の表面に、これらを覆うように第２のトンネル酸化膜３６４が形成される。
次に、図６Ｂ（Ｇ）に示すように、トンネル酸化膜３６０の表面に、チャネル２２およびポテンシャル制御ゲート２８に対向するように、ポリシリコンにより、フローティングゲート３０が形成される。
なお、トンネル酸化膜３６０は、第１のトンネル酸化膜３６２および第２のトンネル酸化膜３６４を含み、その厚さは、これらの厚さの和と等しい。
トンネル酸化膜３６０は、例えば、現在の技術においては、１．５〜３ｎｍ程度の厚さとされ、その幅はフローティングゲート３０の幅と同じとされる。
さらに、図６Ｃ（Ｈ）に示すように、フローティングゲート３０および第２のトンネル酸化膜３６４の表面に、これらを覆うようにＲ／Ｗ制御ゲート酸化膜３８０が形成される。
次に、図６Ｃ（Ｉ）に示すように、Ｒ／Ｗ制御ゲート酸化膜３８０を介してフローティングゲート３０を覆うように、Ｒ／Ｗ制御ゲート３２が形成される。
次に、図６Ｄ（Ｊ）に示すように、Ｒ／Ｗ制御ゲート３２などを覆うように、酸化膜３４２が形成される。
さらに、図６Ｄ（Ｋ）に示すように、ソース２４とワード線１１０とのソース配線２４０、ドレイン２６と負電源との間のドレイン配線２６０、ポテンシャル制御ゲート２８とポテンシャル制御線１０８との間のポテンシャル制御ゲート配線２８０、および、Ｒ／Ｗ制御ゲート３２とポテンシャル制御線１０８との間の制御ゲート配線３２０が、順次、形成される。
なお、図６Ｄ（Ｋ）に示された配線の間には、配線の便宜のための酸化膜が、適宜、形成されうる。
［変形例］
以下、本実施形態の変形例を説明する。
なお、以上、ＥＥＰＲＯＭ１０が、ｐ型半導体チャネル２２上に形成され、ポテンシャル制御ゲート２８およびフローティングゲート３０に正の電圧または負電源電圧が印加される場合が具体例とされたが、ＥＥＰＲＯＭ１０は、ｎ型半導体チャネル上に形成され得る。
この場合には、メモリセルのチャネルはｎ型となり、ソースはｐ型となり、ドレインはｐ型となり、正電源に接続される。
また、この場合には、フローティングゲート３０にデータを記憶させるときに、Ｒ／Ｗ制御ゲート３２に対して負電源電圧が印加され、ポテンシャル制御ゲート２８に負電圧（例えば負電源電圧）が印加され、フローティングゲート３０に正孔が保持される。
また、この場合には、フローティングゲート３０にデータを保持させるときに、ポテンシャル制御ゲート２８に対して正電源電圧が印加される。
つまり、メモリセルにおいて、ｐ型のチャネル２２の代わりにｎ型のチャネルが用いられる場合には、メモリセル２００を構成する半導体の種類と、電源の極性と、動作時に印加される電圧の極性と、電荷の極性とが、ｐ型のチャネル２２が用いられる場合と逆になる。
また、以上、ＥＥＰＲＯＭ１０において、データ書き込みのときに、Ｒ／Ｗ制御ゲート３２に印加されるポテンシャル制御信号の電圧が、正電源電圧されたが、この電圧は、メモリセル２００の構造などに応じて、適宜、変更されうる。
この場合には、正電源電圧とは別に、この正電圧を発生する回路を、入出力制御回路１０６に設け、データ書き込みのときに、この回路が発生した正電圧を、ワード線１１０およびビット線１１２により選択されたメモリ回路２の書き込み制御ゲート３２に印加するように、ＥＥＰＲＯＭ１０を変形すればよい。
［第２実施形態］
図７は、本願にかかる半導体記憶デバイスの第２の実施形態として説明される第２のＥＥＰＲＯＭ１２の構成を示す図である。
図７に示すように、第２のＥＥＰＲＯＭ１２は、第１のＥＥＰＲＯＭ１０の第１のＥＥＰＲＯＭ１０の入出力制御回路１０６が、例えば、交流信号を発生して負電圧を発生する負電圧発生回路１２６を含む第２の入出力制御回路１２０に置換された構成をとる。
ＥＥＰＲＯＭ１２においては、フローティングゲート３０に電子が保持される間、負電圧発生回路１２６により発生された負電源電圧よりも低い電圧（例えば、接地電圧（０Ｖ）よりも低い−０．７Ｖ程度）のポテンシャル制御信号が、メモリセル２００のポテンシャル制御ゲート２８に印加されると、トンネル酸化膜３６０における電子に対するポテンシャル障壁が、ポテンシャル制御ゲート２８に負電源電圧が印加される場合に比べて大きくなり、さらにデータの保持時間が長くなる。
なお、ＥＥＰＲＯＭ１２において、電圧印加回路２０２（図２）の動作は、データ保持のときの負電圧印加に応じて、適宜、変更される必要がある。
［第３実施形態］
図８は、本願にかかる半導体記憶デバイスの第３の実施形態として説明される第３のＥＥＰＲＯＭ１４の構成を示す図である。
第３のＥＥＰＲＯＭ１４は、第１のＥＥＰＲＯＭ１０の行デコーダ１０２が、バスから入力される制御信号に応じて、ポテンシャル制御信号を生成する第２の行デコーダ１４２に置換され、第１の入出力インターフェース回路１００が、第２の行デコーダ１４２に制御信号を出力する第２の入出力インターフェース回路１４０に置換された構成をとる。
ＥＥＰＲＯＭ１４において、行デコーダ１４２は、メモリセル２００に対するデータの書き込みが行われる際に、バスからの制御信号に応じて、Ｍ本のアドレス信号により選択されるワード線に接続されるメモリセル２００のポテンシャル制御ゲート２８に対してのみ、正電圧のポテンシャル制御信号を印加し、他のメモリセル２００に対しては、負電源電圧のポテンシャル制御信号を印加する。
［第４の実施形態］
図９は、本願にかかる半導体記憶デバイスの第４の実施形態として説明される第２のメモリセル４００の構成を示す図である。
図３に示された第１のメモリセル２００と、図９に示された第２のメモリセル４００との差は、以下に示す（１）〜（４）の通りである。
（１）第１のメモリセル２００の第１のトランジスタ２０が、第２のメモリセル４００においては、それぞれチャネル２２、ソース２４およびドレイン２６と形状が異なるチャネル４２、ソース４４およびドレイン４６から構成される第２のトランジスタ４０に置換されている。
（２）第１のポテンシャル制御ゲート２８が、第２のメモリセル４００においては、チャネル４２の方向により短い形状の第２のポテンシャル制御ゲート４８に置換されている。
（３）第１のメモリセル２００における酸化膜３４の第２のトンネル酸化膜３６４と、Ｒ／Ｗ制御ゲート酸化膜３８０および酸化膜３４２と、Ｒ／Ｗ制御ゲート３２とが、第２のメモリセル４００においては、第２のポテンシャル制御ゲート４８の形状に応じて変形された酸化膜５４の第３のトンネル酸化膜５６４、第２のＲ／Ｗ制御ゲート酸化膜５８０および酸化膜５４２と、Ｒ／Ｗ制御ゲート５２とに置換されている。
（４）第１のメモリセル２００におけるソース２４の配線２４０と、ドレイン２６の配線２６０と、ポテンシャル制御ゲート２８の配線２８０とが、第２のメモリセル４００においては、ソース４４の配線４４０と、ドレイン４６の配線４６０と、ポテンシャル制御ゲート４８の配線４８０とに置換されている。
以上説明したように、メモリセル２００と構造が異なるメモリセル４００もまた、メモリセル２００と技術思想として同じ範囲に含まれる。
図９に示した第２のメモリセル４００は、図１，図７，図８に示したＥＥＰＲＯＭ１０，１２，１４のメモリ回路２において、第１のメモリセル２００の代わりに用いられ得る。
第２のメモリセル４００においては、チャネル４２とフローティングゲート５０とが、ポテンシャル制御ゲート４８を介さずに対向し、データの書き込みのときには、フローティングゲート５０に、ソース４４からの電子が蓄積される。
従って、第１のメモリセル２００においては、データ読み出しのときにポテンシャル制御ゲート２８がフローティング状態とされる必要があったが、メモリセル４００においては、ポテンシャル制御ゲート４８が、フローティング状態ではなく、データ保持のための負電圧が印加された状態とされたままでデータが読み出されうる。
上記実施形態は、例示および説明のために提示されたものであって、本願特許請求の範囲にかかる開示の実施形態の全てを網羅していない。
また、上記実施形態は、本願特許請求の範囲にかかる開示の技術的範囲を、その開示内容に限定することを意図しておらず、その開示内容に照らして、様々に変更され、変形されうる。
また、上記実施形態は、本願特許請求の範囲にかかる開示の原理およびその実際的な応用を最もよく説明できるように選択され、記載されているので、当業者は、上記実施形態の開示内容に基づいて、本願特許請求の範囲にかかる開示およびその実施形態を、あり得べき全ての実際の用途に最適とするための種々の変更を加えて利用することができる。
また、本願特許請求の範囲にかかる開示の技術的範囲は、その記載および均等物によって画定されるように意図されている。
本願特許請求の範囲にかかる開示は、半導体記憶デバイスおよびその製造に利用可能である。
 符号の説明
１０，１２，１４・・・ＥＥＰＲＯＭ，
１００，１４０・・・入出力インターフェース回路，
１２２・・・信号読み出し回路，
１２４・・・ポテンシャル制御回路，
１２６・・・負電圧発生回路，
１０２，１４２・・・行デコーダ，
１０４・・・列デコーダ，
１０６，１２０，１４６・・・入出力制御回路，
１０８，１４４・・・ポテンシャル制御線，
１１０・・・ワード線，
１１２・・・ビット線，
２，６２，６４・・・メモリ回路，
２０２・・・電圧印加回路、
２００，４００・・・メモリセル，
２０，４０・・・トランジスタ，
２２・・・チャネル，
２４，４４・・・ソース，
２６，４６・・・ドレイン，
２８，４８・・・ポテンシャル制御ゲート，
３０，５０・・・フローティングゲート，
３２，５２・・・読み出し書き込み（Ｒ／Ｗ）制御ゲート，
３４，５４・・・酸化膜層，
３４２，５４２・・・酸化膜，
３６・・・トンネル酸化膜，
３６２・・・第１のトンネル酸化膜，
３６４，５６４・・・第２のトンネル酸化膜，
３８０，５８０・・・Ｒ／Ｗ制御ゲート酸化膜，
２４０，２６０，２８０，３２０，４４０，４６０，４８０，５２０・・・配線，

Claims (12)

  1. ｐ型半導体のチャネルと、
    前記チャネルに形成された第１のｎ型領域と、
    前記チャネルに形成された第２のｎ型領域と、
    前記チャネルの表面に形成された第１の絶縁体と、
    前記第１の絶縁体の表面に、ｎ型半導体により形成された第１の制御ゲートと、
    前記第１の制御ゲートの表面に形成された第２の絶縁体と、
    前記第２の絶縁体の表面に形成され、電子を蓄積するか否かによりデータを記憶するフローティングゲートと、
    前記フローティングゲートの表面に形成された第３の絶縁体と、
    前記第３の絶縁体の表面に形成された第２の制御ゲートと
    をそれぞれ備えた複数のメモリセルと、
    制御回路であって、
    前記複数のメモリセルそれぞれにデータを記憶させるために、前記複数のメモリセルそれぞれにおいて、前記第１の制御ゲートに予め決められた正の電圧を印加し、前記第２の制御ゲートに正の電圧を印加し、前記チャネルと前記フローティングゲートとの間のポテンシャル障壁を、電子が通過しやすくなるように制御し、
    前記複数のメモリセルそれぞれにデータを保持させるために、前記複数のメモリセルそれぞれにおいて、前記第１の制御ゲートに接地電圧を印加し、前記チャネルと前記フローティングゲートとの間のポテンシャル障壁を、電子が通過しにくくなるように制御し、
    前記複数のメモリセルそれぞれからデータを読み出すために、前記第１のｎ型領域に正の電圧が印加されたときに、前記複数のメモリセルそれぞれにおいて、前記第１の制御ゲートを、いずれからも電気的に切り離されたフローティング状態とする
    前記制御回路と
    を有し、正電源および負電源に接続されて動作する半導体記憶デバイスであって、
    前記複数のメモリセルそれぞれにおいて、
    前記第１の絶縁体および前記第２の絶縁体は、データを記憶させるために、前記第１のｎ型領域に正の電圧が印加されたときにのみ、前記フローティングゲートに電子を蓄積させる
    半導体記憶デバイス。
  2. 予め決められた極性の半導体のチャネルと、
    前記チャネルと反対の極性の半導体により形成された第１の領域と、
    前記チャネルと反対の極性の半導体により形成された第２の領域と、
    第１の制御ゲートと、
    前記チャネルと前記第１のゲートとの間に形成される第１の絶縁体と、
    フローティングゲートと、
    前記第１の制御ゲートと前記フローティングゲートとの間に形成される第２の絶縁体と、
    第２の制御ゲートと、
    前記フローティングゲートと前記第２の制御ゲートとの間に形成される第３の絶縁体と
    をそれぞれ有する複数のメモリセルと、
    制御回路であって、前記複数のメモリセルごとに、
    前記第２の制御ゲートに、前記チャネルの極性に応じて決められる電圧の書き込み電圧を印加し、前記複数のメモリセルそれぞれの前記第１の制御ゲートに、第１のポテンシャル制御電圧を印加し、前記第１の絶縁体および前記第２の絶縁体におけるポテンシャル障壁が、前記電荷を通過させやすくなるように制御して、前記フローティングゲートに電荷を蓄積させ、
    予め決められた電圧の第２のポテンシャル制御電圧を、前記複数のメモリセルそれぞれの前記第１の制御ゲートに印加して、前記フローティングゲートにおいて前記電荷が蓄積されているか否かの状態を保たせる
    ように制御する制御回路と
    を有する半導体記憶デバイス。
  3. 前記チャネルは、ｐ型半導体であって、
    前記第１の領域および前記第２の領域はｎ型半導体である
    請求項２に記載の半導体記憶デバイス。
  4. 前記制御回路は、前記フローティングゲートにおいて前記電荷が蓄積されているか否かの状態を保たせるときには、接地電圧の前記第２のポテンシャル制御電圧を、前記第1の制御ゲートに印加し、
    前記第１の制御ゲートは、ｎ型半導体により形成され、接地電圧の前記第２のポテンシャル制御電圧が印加されたときに、ポテンシャル障壁を、マイナス電荷が通過しにくい状態に保つ
    請求項３に記載の半導体記憶デバイス。
  5. 前記チャネルは、ｎ型半導体であって、
    前記第１の領域および前記第２の領域はｐ型半導体である
    請求項２に記載の半導体記憶デバイス。
  6. 前記制御回路は、前記フローティングゲートにおいて前記電荷が蓄積されているか否かの状態を保たせるときには、接地電圧の前記第２のポテンシャル制御電圧を、前記第1の制御ゲートに印加し、
    前記第１の制御ゲートは、ｐ型半導体により形成され、接地電圧の前記第２のポテンシャル制御電圧が印加されたときに、ポテンシャル障壁を、プラス電荷が通過しにくい状態に保つ
    請求項５に記載の半導体記憶デバイス。
  7. 前記制御回路は、
    前記第２の制御ゲートおよび前記第１の領域に印加し、前記チャネルに電流が流れるか否かにより、前記フローティングゲートに蓄積される電荷の有無を判断し、
    前記フローティングゲートに蓄積される電荷の有無を判断するときに、前記第１の制御ゲートを、いずれからも電気的に切り離されたフローティング状態とする
    請求項２に記載の半導体記憶デバイス。
  8. 前記第１の制御ゲートは、前記フローティングゲートの前記チャネルと対向する面の一部を、前記第１の絶縁体、または、前記第１の絶縁体および前記第２の絶縁体の少なくとも一部を介して、前記チャネルと対向させる形状に形成され、
    前記制御回路は、
    電圧を、前記第２の制御ゲートおよび前記第１の領域に印加し、前記チャネルに電流が流れるか否かにより、前記フローティングゲートに蓄積される電荷の有無を判断し、
    前記フローティングゲートに蓄積される電荷の有無を判断するときに、前記第１の制御ゲートを、前記フローティングゲートに電荷を保持するための電圧に保つ
    請求項４に記載の半導体記憶デバイス。
  9. 複数のメモリセルを含む半導体デバイスを製造する半導体デバイス製造方法であって、前記複数のメモリセルごとに、
    予め決められた極性の半導体のチャネルを形成し、
    前記チャネルの表面に第１の絶縁体を形成し、
    前記第１の絶縁体の表面に第１の制御ゲートを形成し、
    前記第１の制御ゲートの表面に、第２の絶縁体を形成し、
    前記第２の絶縁体に接してフローティングゲートを形成し、
    前記フローティングゲートの表面に、第３の絶縁体を形成し、
    前記第３の絶縁体の表面に、第２の制御ゲートを形成し、
    前記第１の制御ゲートおよび前記第２の制御ゲートに対して、予め決められた複数の種類の値の電圧を印加する配線を形成して
    前記複数のメモリセルそれぞれを形成し、
    制御回路であって、前記複数のメモリセルごとに、
    前記配線を介して、前記第２の制御ゲートに、前記チャネルの極性に応じて決められる電圧の書き込み電圧を印加し、前記第１の制御ゲートに、第１のポテンシャル制御電圧を印加し、前記第１の絶縁体および前記第２の絶縁体におけるポテンシャル障壁を前記電荷を通過させやすくして、前記フローティングゲートに電荷を蓄積させ、
    接地電圧または予め決められた電圧の第２のポテンシャル制御電圧を、前記配線を介して、前記複数のメモリセルそれぞれの前記第１の制御ゲートに印加して、前記フローティングゲートにおいて前記電荷が蓄積されているか否かの状態を保たせる
    ように制御する制御回路を形成する
    半導体デバイス製造方法。
  10. 前記第１の制御ゲートは、前記フローティングゲートの前記チャネルと対向する面の一部を、前記第１の絶縁体、または、前記第１の絶縁体および前記第２の絶縁体の少なくとも一部を介して、前記チャネルと対向させる形状に形成される
    請求項９に記載の半導体デバイス製造方法。
  11. 前記チャネルはｐ型半導体で形成され、
    前記第１の制御ゲートを形成する際に、前記第１の絶縁体の表面に、ｎ型半導体により前記第１の制御ゲートが形成される
    請求項９に記載の半導体デバイス製造方法。
  12. 予め決められた極性の半導体のチャネルと、
    前記チャネルの表面に形成された第１の絶縁体と、
    前記第１の絶縁体の表面に形成された第１の制御ゲートと、
    前記第１の制御ゲートの表面に形成された第２の絶縁体と、
    前記第２の絶縁体に接して形成されたフローティングゲートと、
    前記フローティングゲートの表面に形成された第３の絶縁体と、
    前記第３の絶縁体の表面に形成された第２の制御ゲートと、
    前記第１の制御ゲートおよび前記第２の制御ゲートに対して、予め決められた複数の種類の値の電圧を印加する配線と
    を有する半導体記憶セルであって、
    前記配線を介して、
    前記第２の制御ゲートに、前記チャネルの極性に応じて決められる電圧の書き込み電圧が印加され、前記第１の制御ゲートに、第１のポテンシャル制御電圧が印加され、前記第１の絶縁体および前記第２の絶縁体におけるポテンシャル障壁が前記電荷を通過させやすくされて、前記フローティングゲートに電荷を蓄積させ、
    接地電圧または予め決められた電圧の第２のポテンシャル制御電圧が、前記配線を介して、前記複数のメモリセルそれぞれの前記第１の制御ゲートに印加されて、前記フローティングゲートにおいて前記電荷が蓄積されているか否かの状態が保たれる
    半導体記憶セル。
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