KR20040001127A - 불휘발성 반도체 메모리 장치의 게이트 제조방법 - Google Patents
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Abstract
본 발명은 불휘발성 반도체 메모리 장치의 제조방법에 관한 발명이다. 본 발명에 따르면, 상기 불휘발성 반도체 메모리 장치의 ONO막을 형성함에 있어서, 하부 산화막과 이 하부 산화막 위에 질화실리콘막을 형성하고, 이 질화실리콘막 상부에 산화를 위한 O2플라즈마 처리하여 산소 원자의 씨드(seed)를 형성한 후, 이 씨드를 바탕으로 상부 산화막을 형성함으로써, ONO막의 전하 보유 특성이 향상되어 반도체장치의 전체적인 신뢰성이 향상된다.
Description
본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로 보다 상세하는 불휘발성 반도체 메모리 장치의 플로팅 게이트와 콘트롤 게이트 사이에 위치하는 층간유전막 제조방법에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory) 혹은 불휘발성 메모리 소자인 NVM(Non-Volatile Memory)과 같은 반도체 메모리 소자의 유전체막으로 ONO(Oxide/Nitride/Oxide) 구조의 유전체막을 사용한다. 즉 유전체막으로 산화막/질화막/산화막이 순차적으로 적층된 구조를 사용한다.
도 1은 종래 반도체 메모리 장치의 유전체막을 설명하기 위해 나타낸 단면도이다.
도 1에 도시된 바와 같이, 아이솔레이션 영역(12), 예컨대 STI(Shallow Trench Isolation) 영역에 의해 반도체기판 내에 액티브 영역이 한정된다. 상기 STI 영역은 반도체기판(12) 내에 일정 깊이까지 형성되고, 동시에 반도체기판(10) 표면 위로 일정 높이까지 돌출되도록 형성된다.
상기 액티브 영역 위에는 터널 산화막(14)이 일정 두께로 형성되며, 이 터널 산화막(14) 위에는 플로팅 게이트 도전층으로 사용되는 제 1 폴리실리콘막(16)이 형성된다.
상기 제 1 폴리실리콘막(16)은 반도체기판 표면 위로 돌출된 STI 영역(12)의일부 상부 표면 위에도 형성되며, 인접한 단위 셀내의 다른 제 1 폴리실리콘막(16)과 일정 간격 이격된다.
그리고, 상기 제 1 폴리실리콘막(16) 위에는 유전체막(20)이 형성되는데, 이 유전체막(20)은 하부 산화막(21), 질화실리콘막(22) 및 상부 산화막(23)이 순차적으로 적층되어 형성된다.
이어, 상기 유전체막(20) 위에는 컨트롤 게이트 도전층으로 사용되는 제 2 폴리실리콘막(30)이 형성되며, 이 제 2 폴리실리콘막(30)은 모든 단위 셀에 공통되도록 형성된다.
상기 불휘발성 메모리 장치, 예컨대 NVM과 같이 DRAM에 비하여 상대적으로 높은 구동 전압을 갖는 반도체 메모리 장치의 경우, 상기 유전체막(20)을 구성하는 하부 및 상부 산화막(21,23)의 두께가 상대적으로 두꺼워야 한다는 제약이 있다.
따라서 이 경우, 하부 및 상부 산화막(21,23)으로서 화학 기상 증착법을 이용한 CVD 산화막을 사용하고 있으나, 상기 상부 산화막(23)으로 CVD 산화막을 사용할 경우, 하부의 질화실리콘막(22)과 "A"에 도시된 바와 같이 계면 특성으로 인하여, CVD 산화막 내에 각종 결함이 발생하며, 충분한 두께를 갖는 CVD 산화막을 형성시키기가 어려운 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 불휘발성 반도체 메모리 장치의 ONO막을 형성함에 있어서, 하부 산화막과이 하부 산화막 위에 질화실리콘막을 형성하고, 이 질화실리콘막 상부에 산화를 위한 O2플라즈마 처리하여 산소 원자의 씨드(seed)를 형성한 후, 이 씨드를 바탕으로 상부 산화막을 형성함으로써, ONO막의 전하 보유 특성이 향상되도록 하는 불휘발성 반도체 메모리 장치의 게이트 제조방법을 제공하는데 있다.
도 1은 종래 반도체 메모리 장치의 유전체막을 설명하기 위해 나타낸 단면도이다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리 장치의 게이트 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 반도체기판 102 : 필드산화막
104 : 터널 산화막 106 : 플로팅 게이트
110 : ONO막 111 : 제 1 산화막
112 : 질화실리콘막 113 : 제 2 산화막
120 : 컨트롤 게이트
상기 목적을 달성하기 위하여, 본 발명은 불휘발성 반도체 메모리 장치의 게이트 제조방법에 있어서, 반도체기판 상부에 게이트 절연막 및 플로팅 게이트로서 가능하는 제 1 폴리실리콘막을 형성하는 단계와, 상기 질화막이 상부에 고유전막의 하부산화막으로서 가능하는 제1산화막 및 질화실리콘막을 형성하는 단계와, 상기 질화실리콘막의 상부 표면에 O2플라즈마 처리하여 산소 원자 씨드(seed)를 형성한 후 이를 바탕으로 제2산화막을 형성하는 단계와, 상기 제2산화막의 상부에 콘트롤 게이트로서 기능하는 제 2 폴리실리콘막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리 장치의 게이트 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 아이솔레이션 영역, 예컨대 STI(Shallow Trench Isolation) 영역에 의해 반도체기판 상부에 필드산화막(102)을 형성함으로써, 반도체기판(100)을 액티브 영역과 필드 영역으로 구분한 후, 상기 액티브 영역의 상부에 산화막 또는 산질화막(oxynitride)을 약 70 ~ 100Å의 두께로 얇게 성장시킴으로써 메모리 셀의 터널 산화막(104)을 형성한다.
그리고, 상기 터널 산화막(104)이 형성된 결과물의 상부에 플로팅 게이트(106)로서, 예컨대 폴리실리콘층을 약 1000~1500Å이 두께로 화학기상증착 방법 또는 스퍼터링 방법을 이용하여 증착하고 사진 및 식각 공정으로 셀 어레이 영역의 필드 산화막(102) 상부의 플로팅 게이트(미도시함)를 제거함으로서, 비트라인을 따라 이웃한 메모리 셀 간의 플로팅 게이트(106)를 서로 분리시킨다.
이어서, 상기 플로팅 게이트(106)가 형성되어 있는 결과물의 상부에 열산화공정 또는 화학기상증착공정을 실시하여 약 20~80Å 두께의 산화막을 증착하여 ONO막(110) 중의 하부 산화막인 제 1 산화막(111)을 형성한다.
도 2b에 도시된 바와 같이, 상기 제 1 산화막(111) 상부에 화학기상증착법을 실시하여 20~100Å 두께의 질화실리콘막(112)을 형성하며, 상기 질화실리콘막(112)은 ONO막(110) 중의 가운데에 위치하는 질화막이다.
그리고, 상기 질화실리콘막(112)이 형성되어 있는 결과물 상부에 O2플라즈마 처리 공정을 실시하여 질화실리콘막(112) 표면의 질소(N)을 산소(O)로 치환함으로써, 질화실리콘막(112) 표면에 산소 원자의 씨드(seed)를 형성한다.
도 2c에 도시된 바와 같이, 상기 O2플라즈마 처리된 질화실리콘막(112) 상부에 산소 원자의 씨드(seed)를 바탕으로 하여 ONO막(110)의 상부 산화막인 제 2 산화막(113)을 형성하므로 상부 산화막의 성질을 향상시킨다.
그 후, 상기 제 2 산화막(113) 상부에 컨트롤 게이트(120)로서, 예컨대 폴리실리콘층을 약 1500~3000Å이 두께로 증착한 후, 사진 및 식각 공정을 통해 상기 컨트롤 게이트(120), ONO막(110) 및 플로팅 게이트(106)를 차례로 식각하여 메모리 셀의 스택형 게이트 전극(미도시함)을 형성한다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 상기한 바와 같이, 본 발명에 따른 불휘발성 반도체 메모리 장치의 ONO막을 형성함에 있어서, 질화 실리콘막 상부에 산화를 위한 O2플라즈마 처리하여 산소 원자의 씨드(seed)를 형성한 후, 이 씨드를 바탕으로 상부 산화막을 형성함으로써, ONO막의 전하 보유 특성이 향상되어 반도체 장치의 전체적인 동작특성이 향상되는 효과를 얻게 된다.
Claims (1)
- 불휘발성 반도체 메모리 장치의 게이트 제조방법에 있어서;반도체기판 상부에 게이트 절연막 및 플로팅 게이트로서 가능하는 제 1 폴리실리콘막을 형성하는 단계와;상기 질화막이 상부에 고유전막의 하부산화막으로서 가능하는 제1산화막 및 질화실리콘막을 형성하는 단계와;상기 질화실리콘막의 상부 표면에 O2플라즈마 처리하여 산소 원자 씨드(seed)를 형성한 후, 이를 바탕으로 제2산화막을 형성하는 단계와;상기 제2산화막의 상부에 콘트롤 게이트로서 기능하는 제 2 폴리실리콘막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 게이트 제조방법.
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